JP2003017946A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003017946A
JP2003017946A JP2001199660A JP2001199660A JP2003017946A JP 2003017946 A JP2003017946 A JP 2003017946A JP 2001199660 A JP2001199660 A JP 2001199660A JP 2001199660 A JP2001199660 A JP 2001199660A JP 2003017946 A JP2003017946 A JP 2003017946A
Authority
JP
Japan
Prior art keywords
emitter
semiconductor device
high frequency
hbt
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001199660A
Other languages
English (en)
Inventor
Kohei Moritsuka
宏平 森塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001199660A priority Critical patent/JP2003017946A/ja
Publication of JP2003017946A publication Critical patent/JP2003017946A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Amplifiers (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【課題】 バラスト抵抗をむやみに大きくすることな
く、効果的に素子温度のばらつきを抑制できる構造を持
つ半導体装置を提供すること。 【解決手段】 ＧａＡｓチップ１に設けられ、互いに並
列接続されるバイポーラトランジスタ素子と、バイポー
ラトランジスタ素子各々のエミッタ３に共通接続される
エミッタ電極４とを具備する。そして、エミッタ電極４
を、エミッタ電極４ａ〜４ｄに分割し、これら分割した
エミッタ電極４ａ〜４ｄ各々を、それぞれボンディング
ワイヤ（インダクタンス素子）１２ａ〜１２ｄを介して
接地導体９に接地する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はバイポーラトラン
ジスタを用いた高周波電力増幅器に関する。
【０００２】
【従来の技術】近時、携帯電話や携帯情報端末には、１
ＧＨｚ以上の周波数領域で高効率な電力増幅を行なうト
ランジスタが不可欠になっている。
【０００３】このようなトランジスタのうち、特にＧａ
Ａｓ基板上に形成したヘテロ接合バイポーラトランジス
タは高周波特性に優れ、低電圧でも高効率に動作する。
しかも、電池個数を減らすことができ、端末を軽量化す
る方向にも合致し、特に注目を集めている。また、ヘテ
ロ接合バイポーラトランジスタは、３次歪が小さく、高
線形動作が要求されるデジタル変調に適している。
【０００４】このようにＧａＡｓ系の材料を用いたヘテ
ロ接合バイポーラトランジスタは、原理的に優れた特性
を有するが、大きな出力電力を得ようとすると、特性が
劣化してしまうことがある。これは、ＧａＡｓ基板の熱
伝導率が０．４Ｗ/Ｋ/ｃｍ程度と比較的小さく（シリコ
ンの約１／３）、出力レベルを上げると素子温度の上昇
が大きくなることによっている。
【０００５】電力増幅器では、図１９に示すように、高
電力を増幅するために、複数のトランジスタが並列に接
続される。通常、複数のトランジスタは、モノリシック
に一つの半導体チップ上に集積化される。このような半
導体チップの外観を図２０に示した。図２０は、ＧａＡ
ｓへテロ接合バイポーラトランジスタ（以降ＨＢＴとい
う）によって達成した電力増幅器を示している。
【０００６】図２０に示すように、ＧａＡｓチップ１上
には、複数のＨＢＴ（図２０では１６個）が集積されて
いる。複数のＨＢＴ各々のコレクタはチップ１上で一つ
のコレクタ電極５に接続され、同様に各々のベースはチ
ップ１上で一つのベース電極６に接続され、各々のエミ
ッタ３はチップ１上で一つのエミッタ電極４に接続され
る。
【０００７】図２０に示す例では、コレクタ電極５及び
ベース電極６はともに一層配線で形成され、それぞれ複
数のＨＢＴのコレクタ及びベースに接続されている。ま
た、エミッタ電極４は二層配線で形成され、チップ１の
うち、複数のＨＢＴが形成される領域の全体を覆い、エ
ミッタコンタクトホール２を介して複数のＨＢＴ各々の
エミッタ３（図２０では１６個）に接続されている。
【０００８】コレクタ電極５はボンディングワイヤ１０
を介して出力信号線７に接続され、ベース電極６はボン
ディングワイヤ１１を介してベース信号線（入力信号
線）８に接続され、エミッタ電極４はボンディングワイ
ヤ１２を介して接地導体９に接続されている。
【０００９】エミッタ電極４を、ボンディングワイヤ１
２を介して接地導体９に接続する場合には、通常、複数
のボンディングワイヤ１２（図２０の例では８本）が用
いられる。ボンディングワイヤ１２自身が持つインダク
タンスによる電位降下の影響を抑えるためである。
【００１０】ところで、ＨＢＴは、その素子温度が上昇
すると、ベース・エミッタ間電圧が低下する。このた
め、互いに並列接続されたＨＢＴ間で素子温度に違いが
生ずると、温度上昇が大きいＨＢＴには、温度上昇が小
さいＨＢＴに比べてより大きな電流が流れる。これは、
“電流増加による消費電力増加→素子温度の上昇→電流
増加”という正帰還を発生させる。この正帰還が発生す
ると、特に大面積で複数のエミッタフィンガーを有する
高周波電力増幅器においては電流分布の不均一が生じや
すいため、最悪の場合には熱暴走状態に陥り、ＨＢＴが
破壊されてしまう。
【００１１】また、破壊などに至らなくても、電流集中
の生じたＨＢＴでは、電力密度が大きくなるために歪を
生じやすく、例えば線形増幅器としての効率が低下して
しまう。
【００１２】このような問題に対し、従来、最も良く用
いられてきた方法は、エミッタ抵抗、又はベース抵抗を
増し、電流上昇とベース・エミッタ間電圧との関係に負
帰還作用をもたらし、温度上昇による正帰還作用を相殺
するバラスト抵抗法である。
【００１３】図２１に、エミッタバラスト抵抗法を用い
たＨＢＴによる高周波電力増幅器の一例を示す。
【００１４】図２１に示すように、電力増幅器を構成す
る個々のＨＢＴ１３のエミッタに、直列にエミッタ抵抗
（以下バラスト抵抗という）１４が付加されている。充
分大きなバラスト抵抗１４がエミッタに付加されると、
素子温度のばらつきによりベース・エミッタ間電圧に食
い違いが生じても、電流の食い違いは抑制される。
【００１５】一例を挙げてその効果を見てみよう。
【００１６】ＧａＡｓ−ＨＢＴのベース・エミッタ間電
圧の温度係数は、およそ−１．２ｍＶ／℃であるから、
並列接続されたＨＢＴ間に２０℃の温度の食い違いがあ
ると、ベース・エミッタ間電圧は２４ｍＶ異なる。
【００１７】このベース・エミッタ間電圧の食い違いを
δＶとすると、バラスト抵抗がない場合は、最高温度の
ＨＢＴのコレクタ電流“ＩC（最大）”と、最低温度の
ＨＢＴのコレクタ電流“ＩC（最小）”との比は、 ＩC（最大）／ＩC（最小）＝ｅｘｐ（ｑ＊δＶ／ｋＴ） と計算され、２．５倍にもなってしまう。
【００１８】一方、バラスト抵抗ＲＥを付加すると、 ＩC（最大）／ＩC（最小）≒１＋δＶ／ＲＥ／ＩC（最
小） となる。
【００１９】例えばＩC（最小）＝２０ｍＡであれば、
ＲＥ＝５Ωで、コレクタ電流ＩC（最大）と、コレクタ
電流ＩC（最小）との比は、１．２倍に抑制できる。
【００２０】
【発明が解決しようとする課題】しかしながら、バラス
ト抵抗法を用いると、ＨＢＴの利得が低下したり、ＨＢ
Ｔの飽和領域の電圧が上昇し、効率が劣化したりするな
どの不都合が生じる。
【００２１】従って、バラスト抵抗ＲＥ、即ちバラスト
抵抗をむやみに大きくすることなく、効果的に素子温度
のばらつきを抑制する方法が求められている。
【００２２】この発明は、上記の事情に鑑み為されたも
ので、その目的は、バラスト抵抗をむやみに大きくする
ことなく、素子温度のばらつきに起因した入力電圧のば
らつきを抑制できる構造を持つ半導体装置を提供するこ
とにある。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、半導体チップに設けられ、互いに並
列接続されるバイポーラトランジスタ素子と、このバイ
ポーラトランジスタ素子各々のエミッタに共通接続され
るエミッタ電極とを具備する。そして、前記エミッタ電
極を分割し、かつこれら分割されたエミッタ電極各々
を、それぞれインダクタンス素子を介して接地する。
【００２４】上記構成を有する半導体装置であると、イ
ンダクタンス素子のインピーダンスが負帰還作用をもた
らすので、バイポーラトランジスタ素子間に温度分布の
ばらつきがあっても、入力電圧の均一化を図ることがで
きる。この結果、高効率で低歪みな半導体装置、例えば
高周波電力増幅器を得ることができる。
【００２５】
【発明の実施の形態】この発明では、高電力を増幅する
ための複数のバイポーラトランジスタを、モノリシック
に一つの半導体チップ上に集積する。複数のバイポーラ
トランジスタ各々のコレクタはチップ上で一つのコレク
タ電極に接続し、各々のベースはチップ上で一つのベー
ス電極に接続する。さらに各々のエミッタはチップ上
で、所望の数に分離・分割したエミッタ電極に接続し、
この分離・分割したエミッタ電極の各々に、所望の本数
のボンディングワイヤを用いて接地導体に接続する。
【００２６】以下、このようなこの発明の実施形態を、
図面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００２７】（第１実施形態）図１は、この発明の第１
実施形態に係る半導体装置を示す斜視図である。なお、
図１には、半導体装置の一例として、ＧａＡｓへテロ接
合バイポーラトランジスタ（以降ＨＢＴという）によっ
て達成した電力増幅器が示されている。
【００２８】図１に示すように、ＧａＡｓチップ１上に
は、複数（図１では１６個）のＨＢＴが集積されてい
る。複数のＨＢＴ各々のコレクタはチップ１上で一つの
コレクタ電極５に接続され、同様に各々のベースはチッ
プ１上で一つのベース電極６に接続されている。
【００２９】図１に示す例では、コレクタ電極５及びベ
ース電極６はともに一層配線で形成され、それぞれ複数
のＨＢＴのコレクタ及びベースに接続されている。
【００３０】コレクタ電極５はボンディングワイヤ１０
を介して出力信号線７に接続され、ベース電極６はボン
ディングワイヤ１１を介してベース信号線（入力信号
線）８に接続されている。
【００３１】さらに本実施形態では、複数のＨＢＴ各々
のエミッタ３が、それぞれ所望の数（図１では４個）毎
にまとめられ、二層配線で形成されたエミッタ電極４ａ
〜４ｄに、エミッタコンタクトホール２を介して接続さ
れる。エミッタ電極４ａ〜４ｄは、チップ１上では互い
に分離されている。これらエミッタ電極４ａ〜４ｄ各々
は、所望の本数（図１では２本）のボンディングワイヤ
１２ａ〜１２ｄを介して接地導体９に接続されている。
【００３２】図２に、図１に示すＨＢＴ高周波電力増幅
器の等価回路を示す。
【００３３】図２に示すように、１６個のＨＢＴ１３の
エミッタ各々には、それぞれ一つずつバラスト抵抗１４
が接続されている。これら合計１６個のバラスト抵抗１
４は４つずつ、合計４つの群にまとめられ、これら群毎
に、それぞれワイヤインダクタンス１５を介し接地され
ている。バラスト抵抗１４は、例えばＨＢＴ１３のエミ
ッタ層中に、高抵抗層を挿入することで形成される。
【００３４】参考のために、図３に、図２０に示した従
来のＨＢＴ高周波電力増幅器の等価回路を示す。
【００３５】図３に示すように、１６個のＨＢＴ１３の
エミッタ各々には、それぞれ一つずつバラスト抵抗１４
が接続されている。これら合計１６個のバラスト抵抗１
４の一端は一点１６に結線され、その点がワイヤインダ
クタンス１７を介して接地されている。
【００３６】次に、この発明の作用を説明する。
【００３７】携帯電話に用いられる高周波電力増幅器で
は、Ａ級増幅器に比べ電力効率の良いＢ級、あるいはＡ
Ｂ級が好んで用いられる。
【００３８】この発明の高周波電力増幅器は、Ｂ級、あ
るいはＡＢ級にバイアス点が設定されると、より大きな
効果を有する。
【００３９】以下、ＡＢ級にバイアスされる高周波電力
増幅器を例にとり、従来技術と比較しながら、この発明
の原理を説明する。
【００４０】ここで、簡単のために、４つのＨＢＴを並
列接続した状態を新たに一つのＨＢＴとして取り扱うこ
ととし、ＨＢＴ１、ＨＢＴ２、ＨＢＴ３、ＨＢＴ４とし
て、図２に示したこの発明に係る電力増幅器の等価回路
を図４のように、同じく図３に示した従来の電力増幅器
の等価回路を図５のように書き直しておく。
【００４１】図４、図５において、“ＲＥ”は各ＨＢＴ
１〜ＨＢＴ４に対するバラスト抵抗の値、“ＬＥ”は各
ＨＢＴ１〜ＨＢＴ４に対するエミッタワイヤインダクタ
ンスの値である。なお、図５に示す“Ｌ０”は従来のエ
ミッタワイヤインダクタンスの値であり、“Ｌ０＝ＬＥ
／４”となる。
【００４２】ＡＢ級増幅器では、高周波の入力電力が大
きくなると、直流電力も大きくなり、素子温度が上昇す
る。ＨＢＴ１の入力インピーダンスＺ１は、 Ｚ１＝ｋＴ１／ｑ／Ｉdc1＋ＲＥ …（１） となる。ここで、“Ｔ１”はＨＢＴ１の温度、
“Ｉdc1”は、ＨＢＴ１に流れるエミッタ電流、“ｋ”
はボルツマン定数、“ｑ”は電荷素量である。ＨＢＴ２
〜ＨＢＴ４に対しても添字を変更した同様の関係式が成
り立つ。
【００４３】式（１）より、温度が上昇し、直流電流が
大きくなると、ＨＢＴの入力インピーダンスが低下す
る。その結果、高周波電流も大きくなり、さらに直流電
流が大きくなり、素子温度も上昇する、という正帰還が
生じる。この結果、各ＨＢＴの熱抵抗が異なる値を持
つ、とすると、高周波の投入電力が大きくなると、各Ｈ
ＢＴの温度も異なることになる。
【００４４】図５に示した従来の電力増幅器の等価回路
では、各ＨＢＴのベース・エミッタ間電圧ＶＢＥは全て
共通でその高周波成分は、 ＶＢＥ＝Ｖin−ｊωＬ０＊（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４） …（２） となる。ここで、“Ｖin”はベース端子１８における高
周波の入力電圧、“ω”は高周波の角周波数、“Ｉ１〜
Ｉ４”はＨＢＴ１〜ＨＢＴ４のエミッタ電流の高周波成
分である。
【００４５】各ＨＢＴのベース・エミッタ間に印加され
る高周波電圧は共通である。このため、各ＨＢＴに流れ
る高周波電流は、式（１）の入力インピーダンスに反比
例するように分布する。従って、素子温度が大きいＨＢ
Ｔほど電流が大きくなる。
【００４６】図６は、ＨＢＴ１〜ＨＢＴ４の熱抵抗をそ
れぞれ、６０Ｋ／Ｗ、７０Ｋ／Ｗ、８０Ｋ／Ｗ、９０Ｋ
／Ｗとし、バラスト抵抗ＲＥを０．２５Ω、エミッタワ
イヤインダクタンスＬ０を０．１ｎＨとしたときの高周
波電流と高周波入力電圧の関係を示したものである。高
周波電力の周波数は２ＧＨｚである。
【００４７】図６に示すように、高周波電圧が０．５Ｖ
になると、熱抵抗の高いＨＢＴ４には、熱抵抗の低いＨ
ＢＴ１の約１．２倍の高周波電流が流れ、電流分布に大
きな偏りが発生することが分かる。
【００４８】このような偏りが生じると、多くの電流を
消費しているＨＢＴの出力の飽和が、他のＨＢＴの飽和
よりも早く生じてしまう。このため、全体が均一に動作
しているときに比べて歪が多く発生してしまい、携帯電
話などで必要とされる低歪な増幅が行なえなくなる。
【００４９】図７は、同一の条件における直流電流の変
化を示したものである。
【００５０】図７に示すように、高周波電流と同様に直
流電力に大きな偏りが見られる。例えば高周波電圧が
０．５Ｖになると、熱抵抗の高いＨＢＴ４には、熱抵抗
の低いＨＢＴ１の約１．６倍の電流が流れている。
【００５１】均一動作を達成するには、式（１）におい
て、バラスト抵抗ＲＥを大きくし、入力インピーダンス
に対する素子温度の影響を低下させる必要がある。しか
し、バラスト抵抗ＲＥを大きくすると、高周波利得の低
下や電力損失の増加などの不都合を生じてしまう。
【００５２】バラスト抵抗は、損失を引き起こすので、
性能面からは好ましくはないが、温度上昇を介した帰還
の応答速度は、μｓからｍｓと比較的遅いので、従来
は、直流から応答するバラスト抵抗による負帰還が必
須、と考えられていた。
【００５３】しかし、ＡＢ級やＢ級増幅器では、高周波
電流の整流の結果、直流電流が生じるものなので、高周
波にのみ応答する負帰還回路でも、直流電力の均一化を
行なえる可能性がある。この発明はこのような発想に基
づいている。
【００５４】以下、その作用を説明しよう。
【００５５】図４に示した等価回路よりこの発明では、
各ＨＢＴのベース・エミッタ間電圧ＶＢＥは各々異な
り、ＨＢＴ１に対してその高周波成分は、 ＶＢＥ１＝Ｖｉｎ−ｊωＬＥ＊Ｉ１ …（３） となる。ＨＢＴ２〜ＨＢＴ４に対しても添字を変更した
同様の関係式が成り立つ。
【００５６】従って、各ＨＢＴに流れる電流を規定する
インピーダンスは、ＨＢＴ１に対しては、 Ｚｉｎ１＝Ｖｉｎ／Ｉ１ ＝ｋＴ1／ｑ／Ｉdc1＋ＲＥ＋ｊωＬＥ …（４） となる。ＨＢＴ２〜ＨＢＴ４に対しても添字を変更した
同様の関係式が成り立つ。
【００５７】従って、式（４）において、“ωＬＥ”
が、入力インピーダンスＺｉｎ１の主要素になれば、素
子温度に関わりなく、ＨＢＴの入力インピーダンスを一
定にできる。
【００５８】図８は、ＨＢＴ１〜ＨＢＴ４の熱抵抗をそ
れぞれ、６０Ｋ／Ｗ、７０Ｋ／Ｗ、８０Ｋ／Ｗ、９０Ｋ
／Ｗとし、バラスト抵抗ＲＥを０．２５Ω、エミッタワ
イヤインダクタンスＬＥを０．４ｎＨとしたときの高周
波電流と高周波入力電圧の関係を示したものである。高
周波電力の周波数は２ＧＨｚである。
【００５９】図８に示すように、高周波電圧が０．５Ｖ
になると、熱抵抗の高いＨＢＴ４は、熱抵抗の低いＨＢ
Ｔ１よりも大きな電流が流れるが、その倍率はわずか
１．０３倍にとどまり、図６に示した従来に比べ、電流
分布の偏りが大きく抑制されることが分かる。
【００６０】図９は、同一の条件における直流電流の変
化を示したものである。
【００６１】図９に示すように、例えば高周波電圧が
０．５Ｖになると、熱抵抗の高いＨＢＴ４には、熱抵抗
の低いＨＢＴ１よりも大きな直流電流が流れるが、その
偏りは、わずか１．０５倍に抑制されている。
【００６２】これは、式（４）において、Ｉｄｃ１が１
２０ｍＡのとき、ｋＴ１／ｑ／Ｉｄｃ１＝０．２２Ωで
あるのに対し、ωＬＥ＝５Ωとなり、個々のＨＢＴに直
列に接続されたエミッタワイヤインダクタンスのインピ
ーダンスが、入力インピーダンスＺｉｎ１の主成分とな
り、素子温度によらず均一に高周波電力が分配されるた
めである。
【００６３】このような第１実施形態に係る高周波電力
増幅器によれば、従来の高周波電力増幅器に比べ、複数
の高出力ＨＢＴに分配される高周波電力の大きさを均一
にできる。従来、同様な効果は、バラスト抵抗の増加に
よって行なわれていたが、本実施形態では、無損失なエ
ミッタワイヤインダクタンスの負帰還効果によって達成
されるので、増幅器の損失を増加させることがない。こ
の結果、歪の少ない、高効率な増幅器を得ることができ
る。
【００６４】（第２実施形態）図１０は、この発明の第
２実施形態に係る半導体装置を示す斜視図である。な
お、図１０には、半導体装置の一例として、第１実施形
態と同様にＧａＡｓ−ＨＢＴによって達成した電力増幅
器が示されている。
【００６５】上述した第１実施形態では、エミッタ電極
４ａ〜４ｄは、ＧａＡｓチップ１上で完全に分離されて
いたが、図１０に示すように、４つのエミッタ電極４ａ
〜４ｄ全体に対して小さな領域を持つ接続部２０によ
り、エミッタ電極４ａ〜４ｄにより互いに接続する形態
とすることも可能である。
【００６６】この場合、ＧａＡｓチップ１上に設けられ
る接続部２０は、接地のボンディングワイヤ１２ａ〜１
２ｄに比べて大きなインダクタンスを有し、エミッタ電
極４ａ〜４ｄは、高周波的にはＧａＡｓチップ１上で複
数の領域（図１０では４つ）に分割される。
【００６７】一方、エミッタ電極４ａ〜４ｄは、直流的
には接続部２０を介して低抵抗で結合することになるの
で、例えば検査工程等の際に直流測定でチップの選別を
行なう場合などに有効である。
【００６８】（第３実施形態）第１、第２実施形態で
は、エミッタを、ボンディングワイヤ１２ａ〜１２ｄを
用いて接地し、エミッタに直列に付加されるインダクタ
ンスについては、ボンディングワイヤ１２ａ〜１２ｄ自
身が持つインダクタンスにより実現した。
【００６９】しかし、この発明は、接地を、基板ビアホ
ールを介して行なう場合にも適用可能である。
【００７０】図１１は、この発明の第３実施形態に係る
半導体装置を示す平面図である。
【００７１】図１１に示すように、本第３実施形態で
は、複数に分割したエミッタ２１ａ〜２１ｄを、ＧａＡ
ｓチップ１上でスパイラルインダクタンス２２ａ〜２２
ｄを介して、接地ビアホール２３へ接続している。
【００７２】このような構成でも、この発明の意図する
効果を享受できることは明らかである。
【００７３】（第４実施形態）図１２は、この発明の第
４実施形態に係る半導体装置を示す平面図である。
【００７４】本第４実施形態は、上述した第３実施形態
と同様に、接地は基板ビアホール２３を介して行なうも
のである。異なるところは、エミッタ２４と接地ビアホ
ール２３とを、スパイラルインダクタンス２２ａ〜２２
ｄに代えて、細い線路２５を介して接続するようにした
ことである。
【００７５】ここで、ＧａＡｓ基板１の厚みを１００μ
ｍ、線路２５の幅を５μｍとすれば、線路２５の特性イ
ンピーダンスは、１１０Ωとなる。
【００７６】線路２５の長さを２００μｍとすれば、２
ＧＨｚの周波数において、各エミッタ２４から接地ビア
ホール２３までのインピーダンスは２．５ｊΩとなり、
各エミッタ毎に流れる高周波電流を介して、負帰還効果
を持たせることができる。
【００７７】（第５実施形態）図１３は、この発明の第
５実施形態に係る半導体装置を示す斜視図である。
【００７８】図１３に示すように、この実施形態は、図
１に例示した第１実施形態と類似しているが、ＧａＡｓ
チップ上で４分割されたエミッタ電極４ａ〜４ｄの間
に、抵抗素子２６ａ〜２６ｄが付加されていることが、
特に異なるところである。
【００７９】第５実施形態では、電力増幅器内部の電力
分布を均一化する効果と、その動作原理は、第１実施形
態の場合と全く同一である。しかし、第５実施形態で
は、第１実施形態において問題となる可能性がある“差
動モードの寄生発振”を抑制できる、という効果を有し
ている。
【００８０】以下、第５実施形態に特有の効果を説明す
るために、第１実施形態において問題となる可能性があ
る“差動モードの寄生発振”について説明する。
【００８１】図１４は、第１実施形態の回路である図４
のうち、差動モードの寄生発振のメカニズムを説明しや
すいように、ＨＢＴ１及びＨＢＴ２の部分を取り出して
示したものである。
【００８２】電力増幅器では、並列接続したトランジス
タが同相で動作し、個々のトランジスタの電力が出力端
で足し合わされ、所望の電力が得られなければならな
い。しかし、場合によっては、図１４中、電流Ｉoddに
示したように、並列接続したトランジスタ間を還流する
電流を発生させる差動モードの寄生発振が生じることが
ある。差動モードの電流に対しては、接地端子９、ベー
ス端子（入力信号線）１８、コレクタ端子（出力信号
線）１９は電位の変化が生じないので、仮想的に接地
し、ＨＢＴ１のみの回路として扱うことが可能となる。
この回路を図１５に示した。
【００８３】図１５には、ベース端子１８に接続する寄
生のインダクタンスＬＢも表記してある。この回路にお
いてインダクタンスＬＥより右側を見込んだアドミッタ
ンスＹＥの実数部が“負”になると、回路は不安定にな
り発振する可能性がある。このような状態は、極わずか
な寄生のベースインダクタンスＬＢが存在すると発生す
る。
【００８４】図１６は、ベースインダクタンスＬＢとし
て０．１ｎＨが存在した時のアドミッタンスＹＥの実数
部の周波数依存性を示したものである。
【００８５】図１６に示す例では、約５ＧＨｚ以上の周
波数で、アドミッタンスＹＥの実数部は“負”となり、
約８．５ＧＨｚで最小値−０．１７Ｓとなっている。こ
のように、ＨＢＴ１とＨＢＴ２とのベースを接続する配
線のレイアウトなどによっては、ベースに接続する寄生
のインダクタンスが大きくなり、差動モードの発振が起
こり得ることが分かる。従って、本発明において、差動
モードの寄生発振を抑制する手段を講じておくことは、
実用上、望ましいことである。
【００８６】そこで、第５実施形態においては、負のア
ドミッタンスＹＥの実数部を補償するために、インダク
タンスＬＥに並列に抵抗を接続する。即ち、図１７に示
すように、ＨＢＴ１のエミッタとＨＢＴ２のエミッタと
の間に抵抗２６を付加し、その抵抗値の逆数がアドミッ
タンスＹＥの実数部の絶対値より大きくなるようにする
と、差動モードの寄生発振は抑制される。
【００８７】図１７の数値例では、抵抗２６の値は、２
／０．１７＝１２Ωより小さく設定される。ＨＢＴ１と
ＨＢＴ２とが同相で動作する際にはこの抵抗２６には電
流が流れないので、同相モードの動作には何等悪影響を
及ぼすことは無い。従って、図１３に示すように、ＨＢ
Ｔ１〜ＨＢＴ４のエミッタ端子間に、例えば５Ωの抵抗
２６ａ〜２６ｄを付加すると、差動モードの寄生発振の
抑制を行なえるのである。
【００８８】図１８は、この第５実施形態における４つ
のトランジスタブロックを全て表現した回路図である。
ここで述べた分割されたエミッタ端子間を抵抗で接続す
る方法は、第１実施形態の変更に限らず、第３実施形態
や第４実施形態などにも適用され得ることは明らかであ
る。
【００８９】以上、この発明を第１〜第５実施形態によ
り説明したが、この発明は、これら実施形態それぞれに
限定されるものではなく、その実施にあたっては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
【００９０】例えば上記第１〜第５実施形態では、Ｇａ
Ａｓへテロ接合バイポーラトランジスタにこの発明を適
用しているが、この発明は、その他のＳｉトランジスタ
やＳｉＧｅトランジスタなどに適用可能なことは言うま
でもない。
【００９１】また、上述した第１〜第５実施形態は、高
出力トランジスタのみがＧａＡｓチップ上に形成される
場合を示しているが、ベース端子へのバイアス回路や、
高出力トランジスタの入力及び出力整合回路などがチッ
プ上に集積化されたＭＭＩＣ（マイクロ波モノリシック
集積回路）のような形態をとる場合にもこの発明が適用
可能であることは言うまでもない。
【００９２】また、上記実施形態はそれぞれ、単独で実
施することが可能であるが、適宜組み合わせて実施する
ことも、もちろん可能である。
【００９３】さらに、上記各実施形態には、種々の段階
の発明が含まれており、各実施形態において開示した複
数の構成要件の適宜な組み合わせにより、種々の段階の
発明を抽出することも可能である。
【００９４】
【発明の効果】以上説明したように、この発明によれ
ば、バラスト抵抗をむやみに大きくすることなく、効果
的に素子温度のばらつきを抑制できる構造を持つ半導体
装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る半導体装
置を示す斜視図。
【図２】図２はこの発明の第１実施形態に係る半導体装
置の等価回路図。
【図３】図３は従来の半導体装置の等価回路図。
【図４】図４はこの発明に係る半導体装置の等価回路
図。
【図５】図５は従来の半導体装置の等価回路図。
【図６】図６は従来の半導体装置の高周波入力ピーク電
圧と高周波ピーク電流との関係を示す図。
【図７】図７は従来の半導体装置の高周波入力ピーク電
圧と直流電流との関係を示す図。
【図８】図８はこの発明に係る半導体装置の高周波入力
ピーク電圧と高周波ピーク電流との関係を示す図。
【図９】図９はこの発明に係る半導体装置の高周波入力
ピーク電圧と直流電流との関係を示す図。
【図１０】図１０はこの発明の第２実施形態に係る半導
体装置を示す斜視図。
【図１１】図１１はこの発明の第３実施形態に係る半導
体装置を示す平面図。
【図１２】図１２はこの発明の第４実施形態に係る半導
体装置を示す平面図。
【図１３】図１３はこの発明の第５実施形態に係る半導
体装置を示す斜視図。
【図１４】図１４は差動モードの寄生発振を説明するた
めの回路図。
【図１５】図１５は差動モードの寄生発振を説明するた
めの回路図。
【図１６】図１６はアドミッタンスの実数部の周波数依
存性を示す図。
【図１７】図１７はこの発明の第５実施形態に係る半導
体装置の基本構成を示す等価回路図。
【図１８】図１８はこの発明の第５実施形態に係る半導
体装置の等価回路図。
【図１９】図１９は電力増幅器の基本的な回路を示す等
価回路図。
【図２０】図２０は従来の半導体装置を示す斜視図。
【図２１】図２１はエミッタバラスト抵抗法を用いた回
路を示す等価回路図。
【符号の説明】
１…ＧａＡｓチップ、 ２…エミッタコンタクトホール、 ３…エミッタ、 ４ａ〜４ｄ…エミッタ電極、 ５…コレクタ電極、 ６…ベース電極、 ７…出力信号線、 ８…ベース信号線（入力信号線）、 ９…接地導体、 １０、１１、１２ａ〜１２ｄ…ボンディングワイヤ、 １３…ＨＢＴ、 １４…バラスト抵抗、 ２１ａ〜２１ｄ…エミッタ、 ２２ａ〜２２ｄ…スパイラルインダクタンス、 ２３…接地ビアホール、 ２４…エミッタ、 ２５…細い線路、 ２６、２６ａ〜２６ｄ…抵抗（差動モード寄生発振を抑
制する抵抗）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/737 Ｈ０３Ｆ 3/21 Ｆターム(参考） 5F003 BB09 BE05 BE09 BF06 BG06 BH02 BH16 BJ18 BJ20 5F036 AA01 BE00 5F038 AZ05 EZ02 EZ20 5J090 AA01 AA41 AA63 AA64 CA02 CA15 CN01 FA16 FN04 HA02 HA06 HA07 HA24 HA25 HA33 MA19 QA04 SA13 TA02 TA03 5J091 AA01 AA41 AA63 AA64 CA02 CA15 FA16 HA02 HA06 HA07 HA24 HA25 HA33 MA19 QA04 SA13 TA02 TA03 UW08

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに設けられ、互いに並列接
    続されるバイポーラトランジスタ素子と、 前記バイポーラトランジスタ素子各々のエミッタに共通
    接続されるエミッタ電極とを具備し、 前記エミッタ電極は分割され、これら分割されたエミッ
    タ電極各々が、それぞれインダクタンス素子を介して接
    地されていることを特徴とする半導体装置。
  2. 【請求項２】 前記バイポーラトランジスタ素子各々の
    ベース、及び各々のコレクタはそれぞれ、前記半導体チ
    ップ上で相互に結線されていることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記分割されたエミッタ電極は、半導体
    チップ上で相互に接続される接続部位を有し、この接続
    部位のインピーダンスは、前記分割されたエミッタ電極
    各々を接地する前記インダクタン素子のインピーダンス
    よりも大きいことを特徴とする請求項１に記載の半導体
    装置。
  4. 【請求項４】 前記インダクタンス素子は、ボンディン
    グワイヤよりなることを特徴とする請求項１に記載の半
    導体装置。
  5. 【請求項５】 前記インダクタンス素子は、伝送線路よ
    りなることを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】 前記バイポーラトランジスタ素子は、ヘ
    テロ接合バイポーラトランジスタ素子であることを特徴
    とする請求項１に記載の半導体装置。
  7. 【請求項７】 前記分割されたエミッタ電極間に接続さ
    れた抵抗素子を具備することを特徴とする請求項１に記
    載の半導体装置。
JP2001199660A 2001-06-29 2001-06-29 半導体装置 Pending JP2003017946A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001199660A JP2003017946A (ja) 2001-06-29 2001-06-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001199660A JP2003017946A (ja) 2001-06-29 2001-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2003017946A true JP2003017946A (ja) 2003-01-17

Family

ID=19036927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001199660A Pending JP2003017946A (ja) 2001-06-29 2001-06-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2003017946A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008515335A (ja) * 2004-09-30 2008-05-08 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 縮小された領域上の増幅器の結合回路
JP2008187658A (ja) * 2007-01-31 2008-08-14 Matsushita Electric Ind Co Ltd 増幅回路
US7508268B2 (en) 2007-03-26 2009-03-24 Kabushiki Kaisha Toshiba Power amplifier and transmission and reception system
JP2011129571A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 高周波モジュール
CN107769740A (zh) * 2016-08-23 2018-03-06 株式会社村田制作所 高频放大器模块

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008515335A (ja) * 2004-09-30 2008-05-08 テレフオンアクチーボラゲット エル エム エリクソン（パブル） 縮小された領域上の増幅器の結合回路
JP2008187658A (ja) * 2007-01-31 2008-08-14 Matsushita Electric Ind Co Ltd 増幅回路
US7508268B2 (en) 2007-03-26 2009-03-24 Kabushiki Kaisha Toshiba Power amplifier and transmission and reception system
JP2011129571A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 高周波モジュール
CN107769740A (zh) * 2016-08-23 2018-03-06 株式会社村田制作所 高频放大器模块

Similar Documents

Publication Publication Date Title
US7227418B2 (en) Power amplifier
JP3922773B2 (ja) 電力増幅器
US4663599A (en) Integrated circuit amplifier module
US6661290B2 (en) High-frequency power amplifier
US8497736B1 (en) Direct DC coupled push-pull BJT driver for power amplifier with built-in gain and bias current signal dependent expansion
US10476439B2 (en) Power amplifier circuit
US7439805B1 (en) Enhancement-depletion Darlington device
JP2001274636A (ja) バイポーラトランジスタを用いた高周波電力増幅器
US6972630B2 (en) Self-biased darlington amplifier
JP2006325096A (ja) 高周波電力増幅器
JP2000332124A (ja) 半導体装置
CN113054915B (zh) 一种应用于射频功率放大器的温度补偿偏置电路
KR101077473B1 (ko) 열적 분산된 달링턴 증폭기
US20050184806A1 (en) High frequency amplifier circuit
CN116073770B (zh) 一种hbt功率放大器和电子设备
JP2003017946A (ja) 半導体装置
JP2001196865A (ja) 無線通信装置及び半導体装置
JP2005526439A (ja) Ｒｆ電力増幅器
JP5423381B2 (ja) 半導体集積回路装置および電力増幅器
US20210336591A1 (en) Multi-finger transistor and power amplifier circuit
US7902635B2 (en) High-power-gain, bipolar transistor amplifier
WO2004086612A1 (ja) 半導体回路
US6784747B1 (en) Amplifier circuit
JP2001094357A (ja) 線形高出力増幅装置
JP4273783B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070515

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071002