JP2008187658A

JP2008187658A - 増幅回路

Info

Publication number: JP2008187658A
Application number: JP2007021677A
Authority: JP
Inventors: Hisaaki Okada; 尚晃岡田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2008-08-14

Abstract

【課題】外部端子数を増やすことなく、外部端子とエミッタバッドとを結ぶ接続導体の状態を個別に検査可能な増幅回路を提供すること。
【解決手段】増幅回路は、ベース及びコレクタがそれぞれ共通に、並列接続された複数のバイポーラトランジスタと、複数のバイポーラトランジスタの各ベースに接続され、信号が入力されるベースパッドと、複数のバイポーラトランジスタの各コレクタに接続され、複数のバイポーラトランジスタによって増幅された信号を出力するコレクタパッドと、複数のバイポーラトランジスタの各エミッタにそれぞれ接続された、複数のバイポーラトランジスタと同数のエミッタパッドと、エミッタパッド毎に接続された接続導体をエミッタパッドと同数含む接続導体群と、接続導体群に含まれる全ての接続導体が接続された外部端子とを備える。
【選択図】図１

Description

本発明は、外部端子とエミッタバッドとを結ぶ接続導体の状態を検査可能な増幅回路に関する。

図８は、第１の関連技術としての増幅回路を示す回路図である。図８に示す増幅回路は、パッケージ化されたＩＣチップとして構成される。当該増幅回路では、入力端子１０１から入力された信号がトランジスタ１１によって増幅された後、出力端子１２１から出力される。トランジスタ１１のベースには、ベース電圧端子１０５からコイル１０７及びベースパッド１３を介してベース電圧が印加される。また、トランジスタ１１のコレクタには、コレクタ電圧端子１１７からコイル１１５及びコレクタバッド１５を介してコレクタ電圧が印加される。コイル１０７，１１５は、入力端子１０１から入力された信号が高周波の場合、ベース電圧端子１０５及びコレクタ電圧端子１１７側へ高周波信号がリークしてしまう可能性があるため、このリークを防止するために設けられている。さらに、トランジスタ１１のエミッタは、エミッタパッド１７、金ワイヤ等の接続導体１９及び外部端子２１を介して接地される。

エミッタバッド１７に接続された接続導体１９はインダクタンス（Ｌ）成分を有する。特に、図８に示す増幅回路が高周波信号を増幅するために用いられる場合、接続導体１９のＬ成分がトランジスタに影響し、トランジスタの利得が低くなる。トランジスタの利得が低いと増幅回路の増幅率が小さくなる。

この問題は、図９に示すように、エミッタバッド１７から複数の接続導体（以下、「接続導体群」ともいう。）２３を並列に設けて外部端子２１に接続した構成とすることにより解決できる。これは、複数の接続導体２３を並列に設けることにより、Ｌ成分が小さくなるためである。接続導体群２３のＬ成分が小さければトランジスタの特性劣化を避けることができる。但し、接続導体群２３の一部が接続不良等によってオープン状態になると接続導体群２３のＬ成分が大きくなってしまうため、トランジスタの特性劣化を引き起こす。このため、増幅回路を厳密に検査する際には、接続導体の状態を個別に検査した方が良い。

図９に示した増幅回路においては、接続導体の状態を個別に検査することができない。例えば、トランジスタ１１のエミッタからは正常な接続導体を介して電流が流れ、外部端子２１の電流値を測定しても正常状態のときと変わらない。また、当該増幅回路も、図８に示した増幅回路と同様に、パッケージ化されたＩＣチップとして構成される。このように、図９に示した増幅回路では接続導体の異常を個別に検出できない。

特開２００２−４３８６９号公報特開２００６−７３８２１号公報特開２００５−２２８８５１号公報

図１０に示す増幅回路は、接続導体の状態を個別に検査することができるよう考えられた構成である。図１０に示された増幅回路は、接続導体毎に外部端子２５を備え、各外部端子が接地される。接続導体毎に外部端子が設けられていれば、接続導体の状態を個別に検査することができる。すなわち、検査対象の接続導体に接続された外部端子だけを接地し、残りの外部端子をオープン状態にした上で、前記検査対象の接続導体の電流値を測定することで、当該接続導体の状態を検査することができる。このように接続導体の状態を個別に検査することはできるが、接続導体数と同数の外部端子を備えるためパッケージのサイズが大きくなってしまう。パッケージサイズは機器サイズにも影響するため、小さいほうが望ましい。

本発明の目的は、外部端子数を増やすことなく、外部端子とエミッタバッドとを結ぶ接続導体の状態を個別に検査可能な増幅回路を提供することである。

本発明は、ベース及びコレクタがそれぞれ共通に、並列接続された複数のバイポーラトランジスタと、前記複数のバイポーラトランジスタの各ベースに接続され、信号が入力されるベースパッドと、前記複数のバイポーラトランジスタの各コレクタに接続され、前記複数のバイポーラトランジスタによって増幅された信号を出力するコレクタパッドと、前記複数のバイポーラトランジスタの各エミッタにそれぞれ接続された、前記複数のバイポーラトランジスタと同数のエミッタパッドと、エミッタパッド毎に接続された接続導体を前記エミッタパッドと同数含む接続導体群と、前記接続導体群に含まれる全ての接続導体が接続された外部端子と、を備えた増幅回路を提供する。

上記増幅回路では、前記外部端子は接地のための端子であり、当該増幅回路はエミッタ接地回路である。

上記増幅回路は、前記ベースパッドとベース電圧が印加される端子との間に設けられた第１のコイルと、前記コレクタパッドとコレクタ電圧が印加される端子との間に設けられた第２のコイルと、を備える。

上記増幅回路では、前記複数のバイポーラトランジスタの各ベース、各コレクタ及び各エミッタがそれぞれ独立に形成され、各ベースは、第１の配線を介して前記ベースパッドに接続され、各コレクタは、第２の配線を介して前記コレクタパッドに接続され、各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されている。

上記増幅回路では、前記複数のバイポーラトランジスタの各ベース及び各エミッタがそれぞれ独立に形成され、各バイポーラトランジスタのコレクタが１つの共通コレクタとして一体に形成され、各ベースは、第１の配線を介して前記ベースパッドに接続され、前記共通コレクタは、第２の配線を介して前記コレクタパッドに接続され、各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されている。

上記増幅回路では、前記複数のバイポーラトランジスタの各エミッタがそれぞれ独立に形成され、各バイポーラトランジスタのベース及びコレクタが１つの共通ベース及び１つの共通コレクタとして一体に形成され、前記共通ベースは、第１の配線を介して前記ベースパッドに接続され、前記共通コレクタは、第２の配線を介して前記コレクタパッドに接続され、各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されている。

上記増幅回路では、前記複数のバイポーラトランジスタの各コレクタ及び各エミッタがそれぞれ独立に形成され、各バイポーラトランジスタのベースが１つの共通ベースとして一体に形成され、前記共通ベースは、第１の配線を介して前記ベースパッドに接続され、各コレクタは、第２の配線を介して前記コレクタパッドに接続され、各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されている。

本発明は、ゲート及びドレインがそれぞれ共通に、並列接続された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの各ゲートに接続され、信号が入力されるゲートパッドと、前記複数のＭＯＳトランジスタの各ドレインに接続され、前記複数のＭＯＳトランジスタによって増幅された信号を出力するドレインパッドと、前記複数のＭＯＳトランジスタの各ソースにそれぞれ接続された、前記複数のＭＯＳトランジスタと同数のソースパッドと、ソースパッド毎に接続された接続導体を前記ソースパッドと同数含む接続導体群と、前記接続導体群に含まれる全ての接続導体が接続された、接地のための外部端子と、を備えた増幅回路も提供する。

上記増幅回路では、前記外部端子は接地のための端子であり、当該増幅回路はソース接地回路である。

上記増幅回路は、前記ゲートパッドとゲート電圧が印加される端子との間に設けられた第１のコイルと、前記ドレインパッドとドレイン電圧が印加される端子との間に設けられた第２のコイルと、を備える。

上記増幅回路では、前記複数のバイポーラトランジスタの各ゲート、各ドレイン及び各ソースがそれぞれ独立に形成され、各ゲートは、第１の配線を介して前記ゲートパッドに接続され、各ドレインは、第２の配線を介して前記ドレインパッドに接続され、各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されている。

上記増幅回路では、前記複数のバイポーラトランジスタの各ゲート及び各ソースがそれぞれ独立に形成され、各バイポーラトランジスタのドレインが１つの共通ドレインとして一体に形成され、各ゲートは、第１の配線を介して前記ゲートパッドに接続され、前記共通ドレインは、第２の配線を介して前記ドレインパッドに接続され、各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されている。

上記増幅回路では、前記複数のバイポーラトランジスタの各ソースがそれぞれ独立に形成され、各バイポーラトランジスタのゲート及びドレインが１つの共通ゲート及び１つの共通ドレインとして一体に形成され、前記共通ゲートは、第１の配線を介して前記ゲートパッドに接続され、前記共通ドレインは、第２の配線を介して前記ドレインパッドに接続され、各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されている。

上記増幅回路では、前記複数のバイポーラトランジスタの各ドレイン及び各ソースがそれぞれ独立に形成され、各バイポーラトランジスタのゲートが１つの共通ゲートとして一体に形成され、前記共通ゲートは、第１の配線を介して前記ゲートパッドに接続され、各ドレインは、第２の配線を介して前記ドレインパッドに接続され、各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されている。

本発明に係る増幅回路によれば、外部端子数を増やすことなく、外部端子とエミッタバッド又はソースパッドとを結ぶ接続導体の状態を個別に検査することができる。

以下、本発明の実施形態について、図面を参照して説明する。

図１は、一実施形態の増幅回路を示すブロック図である。図１に示すように、本実施形態の増幅回路は、入力端子１０１と、整合回路１０３と、ベース電圧端子１０５と、コイル１０７と、ベースパッド１０９と、複数のバイポーラトランジスタ（以下、単に「トランジスタ」という。）１１１と、コレクタパッド１１３と、コイル１１５と、コレクタ電圧端子１１７と、整合回路１１９と、出力端子１２１と、複数のトランジスタ１１１と同数のエミッタパッド１２３と、複数のコレクタパッド１１３と同数の接続導体（以下「接続導体群」ともいう。）１２５と、外部端子１２７とを備える。

本実施形態の増幅回路は、図８〜図１０に示した増幅回路と同様に、パッケージ化されたＩＣチップとして構成される。また、本実施形態の増幅回路は、高周波信号を増幅する増幅回路として構成されている。そのため、ベース電圧端子１０５及びコレクタ電圧端子１１７側への高周波信号のリークを防止するためにコイル１０７，１１５が設けられている。なお、ベース電圧端子１０５はベース電圧が印加される端子であり、コレクタ電圧端子１１７はコレクタ電圧が印加される端子である。また、整合回路１０３，１１９は、増幅回路の入力インピーダンスと出力インピーダンスとを整合するために設けられている。

本実施形態の増幅回路が備える複数のトランジスタ１１１は、ベース及びコレクタをそれぞれ共通に並列接続されている。このため、本実施形態では、各トランジスタのベースに共通の１つのベースパッド１０９と、各トランジスタのコレクタに共通の１つのコレクタパッド１１３とが設けられ、複数のトランジスタ１１１の各エミッタにエミッタパッド１２３が設けられている。各エミッタパッドには金ワイヤ等の接続導体の一端が接続され、各接続導体の他端は、接続導体群１２５に共通の１つの外部端子１２７に接続されている。外部端子１２７は接地される。

図８〜図１０に示したトランジスタ１１のデバイスサイズを“Ｘ”とした場合、本実施形態では、デバイスサイズが“Ｘ／Ｎ”のトランジスタをＮ個設ける。このため、コレクタパッドを流れるコレクタ電流の許容電流が、図８〜図１０に示したトランジスタ１１と同様のレベルに保持される。

このように構成された増幅回路では、入力端子１０１から入力された高周波信号が複数のトランジスタ１１１によって増幅された後、出力端子１２１から出力される。複数のトランジスタ１１１の各ベースには、ベース電圧端子１０５からコイル１０７及びベースパッド１０９を介してベース電圧が印加される。また、複数のトランジスタ１１１の各コレクタには、コレクタ電圧端子１１７からコイル１１５及びコレクタパッド１１３を介してコレクタ電圧が印加される。

接続導体群１２５の一部が接続不良等によってオープン状態になると、オープン状態になった接続導体に対応するトランジスタは導通しないため、当該トランジスタにはエミッタ電流が流れない。このため、各ベースパッドを流れるエミッタ電流の合計値は、正常状態の合計値よりも小さくなる。例えば、接続導体群１２５が３本の接続導体を含み、その内の１本がオープン状態の場合、エミッタ電流の合計値は正常状態の合計値の２／３となる。なお、エミッタ電流の合計値を測定する代わりに、外部端子１２７を流れる電流の電流値を測定しても良い。この場合も、接続導体群１２５の一部がオープン状態のときには、外部端子１２７を流れる電流の電流値が正常状態の電流値よりも小さくなる。

このように、本実施形態の増幅回路によれば、接続導体群１２５内の異常の有無を、各エミッタパッドを流れるエミッタ電流の合計値、又は外部端子１２７を流れる電流の電流値に基づいて判断することができる。なお、エミッタパッド毎にエミッタ電流を測定すれば、接続導体の状態を個別に検査することができる。この場合、図１０に示した増幅回路と同様に、接続導体の異常を個別に検出することができる。

さらに、図１０に示した増幅回路は接続導体毎に外部端子が設けられているが、本実施形態の増幅回路は、接続導体群１２５に共通した１つの外部端子１２７を備える。上述したように、外部端子数はパッケージサイズに影響し、外部端子数が少ない程、パッケージサイズを小さくできる。したがって、本実施形態の増幅回路は、図９に示した増幅回路と同様のパッケージサイズを実現することができる。

このように、本実施形態の増幅回路は、図９に示した増幅回路の利点と図１０に示した増幅回路の利点の両方を兼ね備える。すなわち、外部端子数を増やすことなく、接続導体の状態を個別に検査することができる。

図２〜図５は、複数のトランジスタ１１１が３つの場合の、各トランジスタのベース、コレクタ及びエミッタ、並びにベースバッド１０９、コレクタパッド１１３及びエミッタパッド１２３の構成を示す図である。図２に示す例では、３つのトランジスタの各ベース、各コレクタ及び各エミッタがそれぞれ独立に形成されている。各ベースは金属配線を介して共通のベースパッド１０９に接続され、各コレクタも金属配線を介して共通のコレクタパッド１１３に接続されている。また、各エミッタは、金属配線によって各々独立したエミッタパッド１２３に接続されている。

図３に示す例では、３つのトランジスタの各ベース及び各エミッタがそれぞれ独立に形成されており、各トランジスタのコレクタは１つの共通コレクタとして一体に形成されている。各ベースは金属配線を介して共通のベースパッド１０９に接続され、共通コレクタは金属配線を介してコレクタパッド１１３に接続されている。また、各エミッタは、金属配線によって各々独立したエミッタパッド１２３に接続されている。

図４に示す例では、３つのトランジスタの各エミッタがそれぞれ独立に形成されており、各トランジスタのベース及びコレクタは１つの共通ベース及び１つの共通コレクタとしてそれぞれ一体に形成されている。共通ベースは金属配線を介してベースパッド１０９に接続され、共通コレクタは金属配線を介してコレクタパッド１１３に接続されている。また、各エミッタは、金属配線によって各々独立したエミッタパッド１２３に接続されている。

図５に示す例では、３つのトランジスタの各コレクタ及び各エミッタがそれぞれ独立に形成されており、各トランジスタのベースは１つの共通コレクタとして一体に形成されている。共通ベースは金属配線を介してベースパッド１０９に接続され、各コレクタは金属配線を介して共通のコレクタパッド１１３に接続されている。また、各エミッタは、金属配線によって各々独立したエミッタパッド１２３に接続されている。

上記実施形態では、バイポーラトランジスタを例に説明したが、電界効果トランジスタ（ＭＯＳトランジスタ）を用いても良い。図６は、ＭＯＳトランジスタを用いた実施形態の増幅回路を示すブロック図である。図６に示すように、ＭＯＳトランジスタを用いる場合、上記実施形態で説明したバイポーラトランジスタのベースがゲート、コレクタがドレイン、エミッタがソースに置き換わる。

また、上記実施形態では、高周波信号を増幅する増幅回路を例に説明したが、低周波（直流）信号を増幅する回路として使用しても良い。このとき、コイル１０７，１１５は特に設ける必要はない。さらに、図７に示すように、複数のトランジスタ、複数のエミッタバッド、共通のベースパッド、接続導体群及び外部端子の組を複数設け、各組に共通のコレクタパッドを設けた構成としても良い。

本発明に係る増幅回路は、外部端子数を増やすことなく、外部端子とエミッタバッドとを結ぶ接続導体の状態を個別に検査可能な増幅回路等として有用である。

一実施形態の増幅回路を示すブロック図複数のトランジスタが３つの場合の、各トランジスタのベース、コレクタ及びエミッタ、並びにベースバッド、コレクタパッド及びエミッタパッドの第１の構成を示す図複数のトランジスタが３つの場合の、各トランジスタのベース、コレクタ及びエミッタ、並びにベースバッド、コレクタパッド及びエミッタパッドの第２の構成を示す図複数のトランジスタが３つの場合の、各トランジスタのベース、コレクタ及びエミッタ、並びにベースバッド、コレクタパッド及びエミッタパッドの第３の構成を示す図複数のトランジスタが３つの場合の、各トランジスタのベース、コレクタ及びエミッタ、並びにベースバッド、コレクタパッド及びエミッタパッドの第４の構成を示す図ＭＯＳトランジスタを用いた実施形態の増幅回路を示すブロック図他の実施形態の増幅回路を示すブロック図第１の関連技術としての増幅回路を示す回路図第２の関連技術としての増幅回路を示す回路図第３の関連技術としての増幅回路を示す回路図

符号の説明

入力端子１０１
整合回路１０３，１１９
ベース電圧端子１０５
コイル１０７，１１５
ベースパッド１０９
複数のトランジスタ１１１
コレクタパッド１１３
コレクタ電圧端子１１７
出力端子１２１
接続導体群１２５
外部端子１２７

Claims

ベース及びコレクタがそれぞれ共通に、並列接続された複数のバイポーラトランジスタと、
前記複数のバイポーラトランジスタの各ベースに接続され、信号が入力されるベースパッドと、
前記複数のバイポーラトランジスタの各コレクタに接続され、前記複数のバイポーラトランジスタによって増幅された信号を出力するコレクタパッドと、
前記複数のバイポーラトランジスタの各エミッタにそれぞれ接続された、前記複数のバイポーラトランジスタと同数のエミッタパッドと、
エミッタパッド毎に接続された接続導体を前記エミッタパッドと同数含む接続導体群と、
前記接続導体群に含まれる全ての接続導体が接続された外部端子と、
を備えたことを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記外部端子は接地のための端子であり、
当該増幅回路はエミッタ接地回路であることを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記ベースパッドとベース電圧が印加される端子との間に設けられた第１のコイルと、
前記コレクタパッドとコレクタ電圧が印加される端子との間に設けられた第２のコイルと、
を備えたことを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各ベース、各コレクタ及び各エミッタがそれぞれ独立に形成され、
各ベースは、第１の配線を介して前記ベースパッドに接続され、
各コレクタは、第２の配線を介して前記コレクタパッドに接続され、
各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されたことを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各ベース及び各エミッタがそれぞれ独立に形成され、各バイポーラトランジスタのコレクタが１つの共通コレクタとして一体に形成され、
各ベースは、第１の配線を介して前記ベースパッドに接続され、
前記共通コレクタは、第２の配線を介して前記コレクタパッドに接続され、
各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されたことを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各エミッタがそれぞれ独立に形成され、各バイポーラトランジスタのベース及びコレクタが１つの共通ベース及び１つの共通コレクタとして一体に形成され、
前記共通ベースは、第１の配線を介して前記ベースパッドに接続され、
前記共通コレクタは、第２の配線を介して前記コレクタパッドに接続され、
各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されたことを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各コレクタ及び各エミッタがそれぞれ独立に形成され、各バイポーラトランジスタのベースが１つの共通ベースとして一体に形成され、
前記共通ベースは、第１の配線を介して前記ベースパッドに接続され、
各コレクタは、第２の配線を介して前記コレクタパッドに接続され、
各エミッタは、第３の配線を介して対応するエミッタパッドにそれぞれ接続されたことを特徴とする増幅回路。
ゲート及びドレインがそれぞれ共通に、並列接続された複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタの各ゲートに接続され、信号が入力されるゲートパッドと、
前記複数のＭＯＳトランジスタの各ドレインに接続され、前記複数のＭＯＳトランジスタによって増幅された信号を出力するドレインパッドと、
前記複数のＭＯＳトランジスタの各ソースにそれぞれ接続された、前記複数のＭＯＳトランジスタと同数のソースパッドと、
ソースパッド毎に接続された接続導体を前記ソースパッドと同数含む接続導体群と、
前記接続導体群に含まれる全ての接続導体が接続された、接地のための外部端子と、
を備えたことを特徴とする増幅回路。
請求項８に記載の増幅回路であって、
前記外部端子は接地のための端子であり、
当該増幅回路はソース接地回路であることを特徴とする増幅回路。
請求項８に記載の増幅回路であって、
前記ゲートパッドとゲート電圧が印加される端子との間に設けられた第１のコイルと、
前記ドレインパッドとドレイン電圧が印加される端子との間に設けられた第２のコイルと、
を備えたことを特徴とする増幅回路。
請求項８に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各ゲート、各ドレイン及び各ソースがそれぞれ独立に形成され、
各ゲートは、第１の配線を介して前記ゲートパッドに接続され、
各ドレインは、第２の配線を介して前記ドレインパッドに接続され、
各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されたことを特徴とする増幅回路。
請求項８に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各ゲート及び各ソースがそれぞれ独立に形成され、各バイポーラトランジスタのドレインが１つの共通ドレインとして一体に形成され、
各ゲートは、第１の配線を介して前記ゲートパッドに接続され、
前記共通ドレインは、第２の配線を介して前記ドレインパッドに接続され、
各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されたことを特徴とする増幅回路。
請求項８に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各ソースがそれぞれ独立に形成され、各バイポーラトランジスタのゲート及びドレインが１つの共通ゲート及び１つの共通ドレインとして一体に形成され、
前記共通ゲートは、第１の配線を介して前記ゲートパッドに接続され、
前記共通ドレインは、第２の配線を介して前記ドレインパッドに接続され、
各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されたことを特徴とする増幅回路。
請求項８に記載の増幅回路であって、
前記複数のバイポーラトランジスタの各ドレイン及び各ソースがそれぞれ独立に形成され、各バイポーラトランジスタのゲートが１つの共通ゲートとして一体に形成され、
前記共通ゲートは、第１の配線を介して前記ゲートパッドに接続され、
各ドレインは、第２の配線を介して前記ドレインパッドに接続され、
各ソースは、第３の配線を介して対応するソースパッドにそれぞれ接続されたことを特徴とする増幅回路。