JPH09266226A - 半導体装置およびその製造方法 - Google Patents
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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Abstract
(57)【要約】
【課題】 大電流用半導体デバイスにおける並列ワイヤ
ーボンディングの際のワイヤーオープン不良を簡単に検
出できる半導体装置およびその製造方法を提供する。 【解決手段】 多数のユニットセルを並列配置した大電
流用半導体デバイスにおいて、この半導体デバイスの少
なく共一方の主電極領域が、少なくとも２以上の独立し
たボンディングパッド領域６１，６２，６３に分割され
たチップ構造とし、このボンディングパッド６１，６
２，６３に、それぞれ独立したボンディングワイヤ５
１，５２，５３の一端を接続し、このボンディングワイ
ヤ５１，５２，５３の他端を共通の外部端子７１に接続
する。ワイヤーオープン不良はこの半導体デバイスのオ
ン抵抗の測定により検知できる。
ーボンディングの際のワイヤーオープン不良を簡単に検
出できる半導体装置およびその製造方法を提供する。 【解決手段】 多数のユニットセルを並列配置した大電
流用半導体デバイスにおいて、この半導体デバイスの少
なく共一方の主電極領域が、少なくとも２以上の独立し
たボンディングパッド領域６１，６２，６３に分割され
たチップ構造とし、このボンディングパッド６１，６
２，６３に、それぞれ独立したボンディングワイヤ５
１，５２，５３の一端を接続し、このボンディングワイ
ヤ５１，５２，５３の他端を共通の外部端子７１に接続
する。ワイヤーオープン不良はこの半導体デバイスのオ
ン抵抗の測定により検知できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体装置
およびその製造方法に係り、特に大電流を流すことが可
能なパワー半導体デバイスの電極構造と、これに接続さ
れるボンディングワイヤーの断線の検査方法に関する。
およびその製造方法に係り、特に大電流を流すことが可
能なパワー半導体デバイスの電極構造と、これに接続さ
れるボンディングワイヤーの断線の検査方法に関する。
【０００２】
【従来の技術】２１世紀の高度情報化社会の到来に向け
て、技術革新が行われるなかで、パワー半導体デバイス
の役割はますます重要性を増している。リニア新幹線、
無停電電源（ＵＰＳ）、ＮＣマシン、ロボットなどのパ
ワーエレクトロニクス機器・システムはもちろんのこ
と、自動車等のモータ制御、コンピュータおよびＨＤ
Ｄ、ディスプレイなどの周辺・端末機器、あるいはマル
チメディア機器など情報関連機器の電源などの分野にお
いても、パワーデバイスの高性能化、や、いわゆるパワ
ーＩＣ等の高集積化が進みつつある。またこれらのパワ
ーＩＣの取り扱う電流も大きなものが要求されている。
て、技術革新が行われるなかで、パワー半導体デバイス
の役割はますます重要性を増している。リニア新幹線、
無停電電源（ＵＰＳ）、ＮＣマシン、ロボットなどのパ
ワーエレクトロニクス機器・システムはもちろんのこ
と、自動車等のモータ制御、コンピュータおよびＨＤ
Ｄ、ディスプレイなどの周辺・端末機器、あるいはマル
チメディア機器など情報関連機器の電源などの分野にお
いても、パワーデバイスの高性能化、や、いわゆるパワ
ーＩＣ等の高集積化が進みつつある。またこれらのパワ
ーＩＣの取り扱う電流も大きなものが要求されている。
【０００３】パワーＩＣには種々のものがあるが、図６
は複数の電力用出力素子とこの電力用出力素子を制御す
る回路ブロックを同一チップ上に集積するモノリシック
・パワー半導体素子の外観図である。図６に示したパワ
ーＩＣは電力用出力素子としてパワーＭＯＳＦＥＴ（縦
型出力ＭＯＳＦＥＴ）２を用いているが、このパワーＭ
ＯＳＦＥＴ２のＡ−Ａ方向の断面を図７に示す。図６に
示すようにこのパワーＩＣは半導体チップ（シリコン半
導体）１の表面に縦型出力ＭＯＳＦＥＴ（パワーＭＯＳ
ＦＥＴ）２とそれを制御するロジック回路素子３により
構成されている。パワーＭＯＳＦＥＴ２およびロジック
回路素子３のそれぞれのボンディングパッドからの電極
取り出しには、複数本のボンディングワイヤー５４，５
５，…，５８，６３，６４，６５を用いてパッケージに
設けられた複数の外部端子７１，７４，７５，…，７８
に接続を行うのが一般的である。この場合、ロジック回
路素子３の取り扱う電流値と、パワーＭＯＳＦＥＴ２の
取り扱う電流値は極めて大きな差がある。すなわち、ロ
ジック回路素子３は流れる電流が微小（数ｍＡ）である
ため、例えば直径５０ｕｍφのＡｕ線の１本の溶断定格
電流は３Ａであり、ロジック回路素子３に対しては各ボ
ンディングパッドに１本のＡｕ線を打てば、十分な電流
容量であるが、パワーＭＯＳＦＥＴ（縦型出力ＭＯＳＦ
ＥＴ）２の場合、ソース電極６６とドレイン電極６７と
間には大電流が流れる為１本のＡｕ線では不十分であ
る。たとえば数Ａの電流を取り扱うためにはＡｕ線６
３，６４，６５を３本並列打ちを同一のソース電極（ボ
ンディングパッド）６６に対して行いボンディングワイ
ヤー４の抵抗を減らしてパワーＭＯＳＦＥＴの電流容量
の確保及びこれによるパワーＩＣの信頼性の保証をおこ
なっている。
は複数の電力用出力素子とこの電力用出力素子を制御す
る回路ブロックを同一チップ上に集積するモノリシック
・パワー半導体素子の外観図である。図６に示したパワ
ーＩＣは電力用出力素子としてパワーＭＯＳＦＥＴ（縦
型出力ＭＯＳＦＥＴ）２を用いているが、このパワーＭ
ＯＳＦＥＴ２のＡ−Ａ方向の断面を図７に示す。図６に
示すようにこのパワーＩＣは半導体チップ（シリコン半
導体）１の表面に縦型出力ＭＯＳＦＥＴ（パワーＭＯＳ
ＦＥＴ）２とそれを制御するロジック回路素子３により
構成されている。パワーＭＯＳＦＥＴ２およびロジック
回路素子３のそれぞれのボンディングパッドからの電極
取り出しには、複数本のボンディングワイヤー５４，５
５，…，５８，６３，６４，６５を用いてパッケージに
設けられた複数の外部端子７１，７４，７５，…，７８
に接続を行うのが一般的である。この場合、ロジック回
路素子３の取り扱う電流値と、パワーＭＯＳＦＥＴ２の
取り扱う電流値は極めて大きな差がある。すなわち、ロ
ジック回路素子３は流れる電流が微小（数ｍＡ）である
ため、例えば直径５０ｕｍφのＡｕ線の１本の溶断定格
電流は３Ａであり、ロジック回路素子３に対しては各ボ
ンディングパッドに１本のＡｕ線を打てば、十分な電流
容量であるが、パワーＭＯＳＦＥＴ（縦型出力ＭＯＳＦ
ＥＴ）２の場合、ソース電極６６とドレイン電極６７と
間には大電流が流れる為１本のＡｕ線では不十分であ
る。たとえば数Ａの電流を取り扱うためにはＡｕ線６
３，６４，６５を３本並列打ちを同一のソース電極（ボ
ンディングパッド）６６に対して行いボンディングワイ
ヤー４の抵抗を減らしてパワーＭＯＳＦＥＴの電流容量
の確保及びこれによるパワーＩＣの信頼性の保証をおこ
なっている。
【０００４】
【発明が解決しようとする課題】しかしこの並列ワイヤ
ボンディング方式には量産的な手法における製品テスト
でその不良が選別できない問題がある。例えば直径５０
ｕｍφでワイヤー長２ｍｍの場合においては１本当たり
のワイヤー抵抗はほぼ３０ｍΩとなり、このワイヤーの
２本並列打ちでは１５ｍΩのワイヤー抵抗となり、３本
並列打ちでは１０ｍΩのワイヤー抵抗となる。この場
合、３本のワイヤーのうち１本がオープンとなっても残
り２本が接続されていればワイヤー抵抗の差は５ｍΩと
なるが、たとえば出力パワーＭＯＳＦＥＴのオン抵抗を
０．３Ωと仮定するとこの５ｍΩのワイヤー抵抗の差
は、パワーＭＯＳＦＥＴに寄生している抵抗、たとえば
拡散抵抗のバラツキ等の範囲内となってしまう。したが
って量産レベルにおける製品テスタでの電気的なテスト
では並列打ちした複数のワイヤーのうちの１本のオープ
ン不良を選別できないので、パワーＩＣとしての製品の
品質及び信頼性が保証できなくなる問題がある。
ボンディング方式には量産的な手法における製品テスト
でその不良が選別できない問題がある。例えば直径５０
ｕｍφでワイヤー長２ｍｍの場合においては１本当たり
のワイヤー抵抗はほぼ３０ｍΩとなり、このワイヤーの
２本並列打ちでは１５ｍΩのワイヤー抵抗となり、３本
並列打ちでは１０ｍΩのワイヤー抵抗となる。この場
合、３本のワイヤーのうち１本がオープンとなっても残
り２本が接続されていればワイヤー抵抗の差は５ｍΩと
なるが、たとえば出力パワーＭＯＳＦＥＴのオン抵抗を
０．３Ωと仮定するとこの５ｍΩのワイヤー抵抗の差
は、パワーＭＯＳＦＥＴに寄生している抵抗、たとえば
拡散抵抗のバラツキ等の範囲内となってしまう。したが
って量産レベルにおける製品テスタでの電気的なテスト
では並列打ちした複数のワイヤーのうちの１本のオープ
ン不良を選別できないので、パワーＩＣとしての製品の
品質及び信頼性が保証できなくなる問題がある。
【０００５】又その他のテスト項目として出力素子の大
電流長時間通電によるワイヤ断線試験やインピーダンス
特性試験では並列ワイヤボンディングした半導体デバイ
ス専用の評価設備とマニュアル評価対応が必要となるた
め量産レベルでの製品テスト対応は非常に困難であると
いう問題がある。
電流長時間通電によるワイヤ断線試験やインピーダンス
特性試験では並列ワイヤボンディングした半導体デバイ
ス専用の評価設備とマニュアル評価対応が必要となるた
め量産レベルでの製品テスト対応は非常に困難であると
いう問題がある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体装置は図１に示すように、出
力用のパワー半導体素子２と、このパワー半導体素子２
の制御用のロジック回路素子３とが同一半導体チップ１
上に集積化されたパワーＩＣであって、パワー半導体素
子２の第１の主電極領域（例えばソース領域）のボンデ
ィングパッド６１，６２，６３が少なく共２以上の複数
の領域に分割されていることを第１の特徴とする。本発
明の第１の特徴においては、パワー半導体素子２は、そ
の断面を図２に示すように、第１の主電極領域８，第２
の主電極領域３１および第１，第２の主電極領域８，３
１間を流れる電流を制御するための制御電極４２とを少
なくとも具備したユニットセルが複数個並列配置して構
成され、パワー半導体素子の表面金属電極層は少なくと
も２以上の独立した第１主電極金属配線６１，６２，６
３として半導体チップ１の表面に配置され、ユニットセ
ルは第１主電極金属配線６１，６２，６３のそれぞれに
対応して複数のグループに分割され、この複数のグルー
プのそれぞれにおいて第１主電極金属配線６１，６２，
６３が、その下部に配置・形成された複数のユニットセ
ルがそれぞれ具備する第１の主電極領域８と接続され、
第１主電極金属配線６１，６２，６３のそれぞれに独立
したボンディングワイヤー５１，５２，５３の一端が、
それぞれ接続され、この複数のボンディングワイヤー５
１，５２，５３の他端は共通の外部端子７１に接続され
ていることを第１の特徴とする。なお、ボンディングワ
イヤーとしてはＡｕ，Ａｌ，Ｃｕ等のほぼ円形の段面形
状のものの他に、断面形状が偏平な長方形のもの、すな
わちリボン等が含まれてもよいことはもちろんである。
め、この発明による半導体装置は図１に示すように、出
力用のパワー半導体素子２と、このパワー半導体素子２
の制御用のロジック回路素子３とが同一半導体チップ１
上に集積化されたパワーＩＣであって、パワー半導体素
子２の第１の主電極領域（例えばソース領域）のボンデ
ィングパッド６１，６２，６３が少なく共２以上の複数
の領域に分割されていることを第１の特徴とする。本発
明の第１の特徴においては、パワー半導体素子２は、そ
の断面を図２に示すように、第１の主電極領域８，第２
の主電極領域３１および第１，第２の主電極領域８，３
１間を流れる電流を制御するための制御電極４２とを少
なくとも具備したユニットセルが複数個並列配置して構
成され、パワー半導体素子の表面金属電極層は少なくと
も２以上の独立した第１主電極金属配線６１，６２，６
３として半導体チップ１の表面に配置され、ユニットセ
ルは第１主電極金属配線６１，６２，６３のそれぞれに
対応して複数のグループに分割され、この複数のグルー
プのそれぞれにおいて第１主電極金属配線６１，６２，
６３が、その下部に配置・形成された複数のユニットセ
ルがそれぞれ具備する第１の主電極領域８と接続され、
第１主電極金属配線６１，６２，６３のそれぞれに独立
したボンディングワイヤー５１，５２，５３の一端が、
それぞれ接続され、この複数のボンディングワイヤー５
１，５２，５３の他端は共通の外部端子７１に接続され
ていることを第１の特徴とする。なお、ボンディングワ
イヤーとしてはＡｕ，Ａｌ，Ｃｕ等のほぼ円形の段面形
状のものの他に、断面形状が偏平な長方形のもの、すな
わちリボン等が含まれてもよいことはもちろんである。
【０００７】また本発明の第２の特徴は、図４に示すよ
うに、出力用のパワー半導体素子２と、パワー半導体素
子２の制御用のロジック回路素子３とが同一半導体チッ
プ１上に集積化されたパワーＩＣであって、このパワー
半導体素子の第１の主電極領域のボンディングパッド
（第１主電極金属配線）６１，６２，６３，および第２
の主電極領域のボンディングパッド（第２主電極金属配
線）８１，８２，８３がそれぞれ２以上の複数に分離形
成されていることである。ここでパワー半導体素子２
は、図５の断面図に示すように、半導体チップ１の表面
に形成された第１の主電極領域８と、半導体チップの内
部に形成された埋め込み領域である第２の主電極領域３
８と、第２の主電極領域３８に達するように半導体チッ
プ１の表面から半導体チップ１の内部に形成された第２
の主電極領域に対する電極取り出し領域（いわゆるシン
カー領域）１２と、第１の主電極領域８と第２の主電極
領域３８の間を流れる電流を制御する制御電極４２とを
少なくとも具備したユニットセルが複数個並列配列して
構成されている。
うに、出力用のパワー半導体素子２と、パワー半導体素
子２の制御用のロジック回路素子３とが同一半導体チッ
プ１上に集積化されたパワーＩＣであって、このパワー
半導体素子の第１の主電極領域のボンディングパッド
（第１主電極金属配線）６１，６２，６３，および第２
の主電極領域のボンディングパッド（第２主電極金属配
線）８１，８２，８３がそれぞれ２以上の複数に分離形
成されていることである。ここでパワー半導体素子２
は、図５の断面図に示すように、半導体チップ１の表面
に形成された第１の主電極領域８と、半導体チップの内
部に形成された埋め込み領域である第２の主電極領域３
８と、第２の主電極領域３８に達するように半導体チッ
プ１の表面から半導体チップ１の内部に形成された第２
の主電極領域に対する電極取り出し領域（いわゆるシン
カー領域）１２と、第１の主電極領域８と第２の主電極
領域３８の間を流れる電流を制御する制御電極４２とを
少なくとも具備したユニットセルが複数個並列配列して
構成されている。
【０００８】そして、ユニットセルは第１主電極金属配
線６１，６２，６３のそれぞれに対応して複数のグルー
プに分割され、第１主電極金属配線６１，６２，６３の
それぞれの下部に形成された複数のグループのそれぞれ
において、第１主電極金属配線６１，６２，６３と第１
の主電極領域８とが接続され、複数のシンカー領域１２
のそれぞれの上部に、パワー半導体素子２の第２主電極
金属配線８１，８２，８３が半導体チップ１の表面に配
置されたチップ構造を有している。
線６１，６２，６３のそれぞれに対応して複数のグルー
プに分割され、第１主電極金属配線６１，６２，６３の
それぞれの下部に形成された複数のグループのそれぞれ
において、第１主電極金属配線６１，６２，６３と第１
の主電極領域８とが接続され、複数のシンカー領域１２
のそれぞれの上部に、パワー半導体素子２の第２主電極
金属配線８１，８２，８３が半導体チップ１の表面に配
置されたチップ構造を有している。
【０００９】そして、図４に示すように、第１主電極金
属配線６１，６２，６３のそれぞれに複数の第１のボン
ディングワイヤーの一端が、それぞれ接続され、第１の
ボンディングワイヤーの他端は第１の外部端子７１に共
に接続され、第２主電極金属配線８１，８２，８３のそ
れぞれに複数の第２のボンディングワイヤー９１，９
２，９３の一端が、それぞれ接続され、第２のボンディ
ングワイヤー９１，９２，９３の他端は第２の外部端子
７２に共に接続されていることを本発明の第２の特徴と
する。
属配線６１，６２，６３のそれぞれに複数の第１のボン
ディングワイヤーの一端が、それぞれ接続され、第１の
ボンディングワイヤーの他端は第１の外部端子７１に共
に接続され、第２主電極金属配線８１，８２，８３のそ
れぞれに複数の第２のボンディングワイヤー９１，９
２，９３の一端が、それぞれ接続され、第２のボンディ
ングワイヤー９１，９２，９３の他端は第２の外部端子
７２に共に接続されていることを本発明の第２の特徴と
する。
【００１０】本発明の第１，第２の特徴のいずれにおい
ても、パワー半導体素子はＭＯＳＦＥＴやＭＯＳ・ＳＩ
Ｔ等の絶縁ゲート型半導体素子、バイポーラトランジス
タ等のバイポーラ系半導体素子、あるいは接合ゲート型
ＳＩＴや静電誘導サイリスク（ＳＩＴＨ）等の静電誘導
型半導体素子のいずれでもよい。ＭＯＳＦＥＴはＤＭＯ
Ｓ、ＵＭＯＳ、ＶＭＯＳ等の縦型パワーＭＯＳＦＥＴで
あることが好ましい。また絶縁ゲート型半導体素子とし
てはこれらＭＯＳＦＥＴやＭＯＳ・ＳＩＴ以外のＩＧＢ
Ｔ（Insulated Gate Bipolar Transistor ）、ＥＳＴ
（Emitter Switched Thyristor）、ＭＣＴ（MOS Contro
lled Thyristor）、ＭＣＳＩＴＨ（MOS Controlled SIT
H ）等でもよい。
ても、パワー半導体素子はＭＯＳＦＥＴやＭＯＳ・ＳＩ
Ｔ等の絶縁ゲート型半導体素子、バイポーラトランジス
タ等のバイポーラ系半導体素子、あるいは接合ゲート型
ＳＩＴや静電誘導サイリスク（ＳＩＴＨ）等の静電誘導
型半導体素子のいずれでもよい。ＭＯＳＦＥＴはＤＭＯ
Ｓ、ＵＭＯＳ、ＶＭＯＳ等の縦型パワーＭＯＳＦＥＴで
あることが好ましい。また絶縁ゲート型半導体素子とし
てはこれらＭＯＳＦＥＴやＭＯＳ・ＳＩＴ以外のＩＧＢ
Ｔ（Insulated Gate Bipolar Transistor ）、ＥＳＴ
（Emitter Switched Thyristor）、ＭＣＴ（MOS Contro
lled Thyristor）、ＭＣＳＩＴＨ（MOS Controlled SIT
H ）等でもよい。
【００１１】図１又は図４に示すようにボンディングパ
ッドを複数に分割し、これら独立したボンディングパッ
ド６１，６２，６３，８１，８２，８３にそれぞれ独立
したボンディングワイヤー５１，５２，５３，９１，９
２，９３を接続しておけば、これらのうちの１本が断線
した場合には、対応するボンディングパッドに接続され
るユニットセルが動作しなくなり、全体としてのパワー
半導体素子２のオン抵抗ＲONが変化するので、容易にワ
イヤーオープン不良が検出できる。ここでワイヤーオー
プン不良とは、ボンディング時の圧着不良等のボンディ
ング工程そのものに起因するものの他に、ボンディング
工程後の、機械的な原因、あるいは電気的な原因による
断線等を総称している。オン抵抗ＲONの変化は図３に示
すように電流（ＩD ）−電圧（ＶDS）特性を測定するだ
けでよいので量産レベルにおける自動製品チェックとし
て簡単に行うことができる。
ッドを複数に分割し、これら独立したボンディングパッ
ド６１，６２，６３，８１，８２，８３にそれぞれ独立
したボンディングワイヤー５１，５２，５３，９１，９
２，９３を接続しておけば、これらのうちの１本が断線
した場合には、対応するボンディングパッドに接続され
るユニットセルが動作しなくなり、全体としてのパワー
半導体素子２のオン抵抗ＲONが変化するので、容易にワ
イヤーオープン不良が検出できる。ここでワイヤーオー
プン不良とは、ボンディング時の圧着不良等のボンディ
ング工程そのものに起因するものの他に、ボンディング
工程後の、機械的な原因、あるいは電気的な原因による
断線等を総称している。オン抵抗ＲONの変化は図３に示
すように電流（ＩD ）−電圧（ＶDS）特性を測定するだ
けでよいので量産レベルにおける自動製品チェックとし
て簡単に行うことができる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係るパワーＩＣの外観図である。図１においてシリコ
ン基板からなる半導体チップ１の表面に出力用のパワー
ＭＯＳＦＥＴ２と、このパワーＭＯＳＦＥＴ２を制御す
るロジック回路素子３が集積化されている。
施の形態を説明する。図１は本発明の第１の実施の形態
に係るパワーＩＣの外観図である。図１においてシリコ
ン基板からなる半導体チップ１の表面に出力用のパワー
ＭＯＳＦＥＴ２と、このパワーＭＯＳＦＥＴ２を制御す
るロジック回路素子３が集積化されている。
【００１３】図１のパワーＭＯＳＦＥＴ２のＡ−Ａ方向
の断面図を図２に示す。このパワーＭＯＳＦＥＴは縦型
のＤＭＯＳ（Double-diffused MOSFET）であり、パワー
ＭＯＳＦＥＴ２のｎ+ ドレイン領域となる比抵抗０．０
１〜０．０２Ω−ｃｍのＦＺもしくはＣＺ基板であるｎ
+ 基板３１の上にエピタキシャル成長により形成された
不純物密度１０13〜１０16ｃｍ-3、厚さ３０〜１５０μ
ｍのｎ- 層３２を有するエピタキシャル基板を用いてい
る。そしてこのエピタキシャル基板のｎ- 層３２の上部
に形成された複数のｐボディ３３の内部にパワーＭＯＳ
ＦＥＴ２のｎ+ソース領域８がそれぞれ形成され、２つ
のｐボディ３３の間のｎ- 層３２の表面にゲート酸化膜
４１が形成され、その上にポリシリコンからなるパワー
ＭＯＳＦＥＴ２のゲート電極４２が形成されている。な
お、上述の不純物密度や厚み等は一例であり、エピタキ
シャル基板を用いずに、比抵抗５０〜１０００Ω−ｃ
ｍ、厚さ１００〜６００μｍのＣＺもしくはＦＺウェハ
をｎ- 層３２として用い、このＣＺもしくはＦＺウェハ
の裏面に拡散又はエピタキシャル成長により不純物密度
１×１０18〜１×１０20ｃｍ-3のｎ+ 領域３１を形成し
てｎ+ ドレイン領域３１としてもよい。これらの数値は
その取り扱う電圧、電流、スイッチング速度やオン電圧
の要求に合わせて適宜選べばよい。ｎ+ ドレイン領域３
１にはＡｌ，Ａｌ−Ｓｉ，Ｍｏ，Ｗ等の金属からなるド
レイン電極６７が形成されている。
の断面図を図２に示す。このパワーＭＯＳＦＥＴは縦型
のＤＭＯＳ（Double-diffused MOSFET）であり、パワー
ＭＯＳＦＥＴ２のｎ+ ドレイン領域となる比抵抗０．０
１〜０．０２Ω−ｃｍのＦＺもしくはＣＺ基板であるｎ
+ 基板３１の上にエピタキシャル成長により形成された
不純物密度１０13〜１０16ｃｍ-3、厚さ３０〜１５０μ
ｍのｎ- 層３２を有するエピタキシャル基板を用いてい
る。そしてこのエピタキシャル基板のｎ- 層３２の上部
に形成された複数のｐボディ３３の内部にパワーＭＯＳ
ＦＥＴ２のｎ+ソース領域８がそれぞれ形成され、２つ
のｐボディ３３の間のｎ- 層３２の表面にゲート酸化膜
４１が形成され、その上にポリシリコンからなるパワー
ＭＯＳＦＥＴ２のゲート電極４２が形成されている。な
お、上述の不純物密度や厚み等は一例であり、エピタキ
シャル基板を用いずに、比抵抗５０〜１０００Ω−ｃ
ｍ、厚さ１００〜６００μｍのＣＺもしくはＦＺウェハ
をｎ- 層３２として用い、このＣＺもしくはＦＺウェハ
の裏面に拡散又はエピタキシャル成長により不純物密度
１×１０18〜１×１０20ｃｍ-3のｎ+ 領域３１を形成し
てｎ+ ドレイン領域３１としてもよい。これらの数値は
その取り扱う電圧、電流、スイッチング速度やオン電圧
の要求に合わせて適宜選べばよい。ｎ+ ドレイン領域３
１にはＡｌ，Ａｌ−Ｓｉ，Ｍｏ，Ｗ等の金属からなるド
レイン電極６７が形成されている。
【００１４】ｐボディ３３やｎ+ ソース領域８はイオン
注入や熱拡散法等の公知の技術により選択拡散すればよ
い。また熱酸化法等によりゲート酸化膜４１を形成し、
その上に不純物を添加したポリシリコン、いわゆるドー
プドポリシリコン（ＤＯＰＯＳ）をＣＶＤ法で形成し、
フォトリソグラフィーおよび反応性イオンエッチング
（ＲＩＥ）によりパターニングすることによりゲート電
極４２を形成することも、従来公知の技術で容易にでき
る。ｐボディ３３はポリシリコンゲート電極４２を形成
後、ポリシリコンゲート電極４２をマスクとしてイオン
注入する等の自己整合的に形成する方法でもよい。たと
えばポリシリコンゲート電極４２のパターンをマスクと
して11Ｂ+ を加速電圧Ｖac＝４５−１００ｋｅＶ，ドー
ズ量Φ＝１×１０13〜１×１０14でイオン注入し、その
後、所定の拡散深さになるまでアニールすればよい。ｎ
+ ソース領域８の形成もフォトリソグラフィーおよびイ
オン注入法等を用いた周知の選択拡散技術を用いればよ
い。
注入や熱拡散法等の公知の技術により選択拡散すればよ
い。また熱酸化法等によりゲート酸化膜４１を形成し、
その上に不純物を添加したポリシリコン、いわゆるドー
プドポリシリコン（ＤＯＰＯＳ）をＣＶＤ法で形成し、
フォトリソグラフィーおよび反応性イオンエッチング
（ＲＩＥ）によりパターニングすることによりゲート電
極４２を形成することも、従来公知の技術で容易にでき
る。ｐボディ３３はポリシリコンゲート電極４２を形成
後、ポリシリコンゲート電極４２をマスクとしてイオン
注入する等の自己整合的に形成する方法でもよい。たと
えばポリシリコンゲート電極４２のパターンをマスクと
して11Ｂ+ を加速電圧Ｖac＝４５−１００ｋｅＶ，ドー
ズ量Φ＝１×１０13〜１×１０14でイオン注入し、その
後、所定の拡散深さになるまでアニールすればよい。ｎ
+ ソース領域８の形成もフォトリソグラフィーおよびイ
オン注入法等を用いた周知の選択拡散技術を用いればよ
い。
【００１５】本発明の第１の実施の形態のパワーＭＯＳ
ＦＥＴの特徴は図１、および２に示すように、ソース電
極６１，６２，６３が３分割されていることである。こ
の電極構造は以下のようにすれば形成できる。たとえ
ば、ｐボディ３３およびｎ+ ソース領域８の形成後、パ
ワーＭＯＳＦＥＴ２の層間絶縁膜９となるＳｉＯ2 ある
いはＰＳＧをポリシリコンゲート電極４２の上にＣＶＤ
し、その後フォトリソグラフィー技術によりたとえば
０．５〜１μｍ程度の合わせ余裕で、ｐボディ３３およ
びｎ+ ソース領域８の上部の層間絶縁膜９にコンタクト
ホールを開口する。そしてパワーＭＯＳＦＥＴ２のソー
ス電極６１，６２，６３を形成するためのＡｌ，Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属層を０．５〜４μｍの
厚さで、蒸着法、又はスパッタリングで形成し、フォト
リソグラフィー技術を用いて図１，および２に示すよう
に、選択的に、この金属層を３分割してソース・ボンデ
ィングパッド６１，６２，６３を分離形成すればよい。
ＦＥＴの特徴は図１、および２に示すように、ソース電
極６１，６２，６３が３分割されていることである。こ
の電極構造は以下のようにすれば形成できる。たとえ
ば、ｐボディ３３およびｎ+ ソース領域８の形成後、パ
ワーＭＯＳＦＥＴ２の層間絶縁膜９となるＳｉＯ2 ある
いはＰＳＧをポリシリコンゲート電極４２の上にＣＶＤ
し、その後フォトリソグラフィー技術によりたとえば
０．５〜１μｍ程度の合わせ余裕で、ｐボディ３３およ
びｎ+ ソース領域８の上部の層間絶縁膜９にコンタクト
ホールを開口する。そしてパワーＭＯＳＦＥＴ２のソー
ス電極６１，６２，６３を形成するためのＡｌ，Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属層を０．５〜４μｍの
厚さで、蒸着法、又はスパッタリングで形成し、フォト
リソグラフィー技術を用いて図１，および２に示すよう
に、選択的に、この金属層を３分割してソース・ボンデ
ィングパッド６１，６２，６３を分離形成すればよい。
【００１６】次に組立工程として図１に示すように半導
体素子をＣｕ等の金属フレーム１０に固着後、Ａｕ，Ｃ
ｕ，Ａｌ等の金属のボンディングワイヤー５１，５２，
５３，５４，…，５８にてパワーＭＯＳＦＥＴ２および
ロジック回路素子３の表面に設けられた配線電極（ボン
ディングパッド）と外部端子７１，７４，…，７８を結
線する。その時３分割したソースボンディングパッド６
１，６２，６３の各々にボンディングワイヤ５１，５
２，５３の片方を接続し、次にこのボンディングワイヤ
ー５１，５２，５３の他方を同一の外部端子７１に接続
する。このような配線構造にしておけば、たとえば図２
に示すようにソースボンディングパッド６１，６２，６
３にそれぞれ３本並列ボンディングされたボンディング
ワイヤーのうちボンディングワイヤー５２が１本オープ
ンとなった場合、オープンとなったソースボンディング
パッド６２直下のｎ+ ソース８，ｐボディ３３，ｎ- 層
３２，ｎ+ ドレイン領域３１からなるユニットセル領域
が動作しなくなる。この場合のドレイン電流（ＩD ）〜
ドレイン電圧（ＶDS）特性を図３に示すが、オン抵抗Ｒ
ONが１／３増大するので、ボンディングワイヤー５２の
段線の検知は極めて容易である。なお、ボンディング工
程前に各ボンディングパッド６１，６２，６３を用いて
それぞれ静特性をチェックすれば、特定のユニットセル
のソース・ドレイン間の短絡不良を発見できる。したが
ってこの場合は、短絡不良等を有する不良ユニットセル
に対してボンディングしないようにすれば、実質的な製
品歩留りが向上する。
体素子をＣｕ等の金属フレーム１０に固着後、Ａｕ，Ｃ
ｕ，Ａｌ等の金属のボンディングワイヤー５１，５２，
５３，５４，…，５８にてパワーＭＯＳＦＥＴ２および
ロジック回路素子３の表面に設けられた配線電極（ボン
ディングパッド）と外部端子７１，７４，…，７８を結
線する。その時３分割したソースボンディングパッド６
１，６２，６３の各々にボンディングワイヤ５１，５
２，５３の片方を接続し、次にこのボンディングワイヤ
ー５１，５２，５３の他方を同一の外部端子７１に接続
する。このような配線構造にしておけば、たとえば図２
に示すようにソースボンディングパッド６１，６２，６
３にそれぞれ３本並列ボンディングされたボンディング
ワイヤーのうちボンディングワイヤー５２が１本オープ
ンとなった場合、オープンとなったソースボンディング
パッド６２直下のｎ+ ソース８，ｐボディ３３，ｎ- 層
３２，ｎ+ ドレイン領域３１からなるユニットセル領域
が動作しなくなる。この場合のドレイン電流（ＩD ）〜
ドレイン電圧（ＶDS）特性を図３に示すが、オン抵抗Ｒ
ONが１／３増大するので、ボンディングワイヤー５２の
段線の検知は極めて容易である。なお、ボンディング工
程前に各ボンディングパッド６１，６２，６３を用いて
それぞれ静特性をチェックすれば、特定のユニットセル
のソース・ドレイン間の短絡不良を発見できる。したが
ってこの場合は、短絡不良等を有する不良ユニットセル
に対してボンディングしないようにすれば、実質的な製
品歩留りが向上する。
【００１７】本発明の第１の実施の形態は図２に示した
ＤＭＯＳ構造に限らず、他のＵＭＯＳ，ＶＭＯＳ等のパ
ワーＭＯＳＦＥＴに用いてもよい。またパワーＭＯＳＦ
ＥＴの実効ゲート長を短くして、ドレイン電界の影響
が、ソース近傍にまで及ぶようにすれば、ドレイン電流
（ＩD ）−ドレイン電圧（ＶDS）特性が不飽和型となる
パワーＭＯＳＳＩＴ（Static Induction Transisfor ）
となるが、このような他の種類の縦型絶線ゲート型トラ
ンジスタに用いてもよいことはもちろんである。
ＤＭＯＳ構造に限らず、他のＵＭＯＳ，ＶＭＯＳ等のパ
ワーＭＯＳＦＥＴに用いてもよい。またパワーＭＯＳＦ
ＥＴの実効ゲート長を短くして、ドレイン電界の影響
が、ソース近傍にまで及ぶようにすれば、ドレイン電流
（ＩD ）−ドレイン電圧（ＶDS）特性が不飽和型となる
パワーＭＯＳＳＩＴ（Static Induction Transisfor ）
となるが、このような他の種類の縦型絶線ゲート型トラ
ンジスタに用いてもよいことはもちろんである。
【００１８】本発明の第１の実施の形態は絶縁ゲート型
トランジスタに限定されず、パワー・バイポーラトラン
ジスタ（ＢＰＴ）や、接合ゲート型ＳＩＴに用いてもよ
く、さらにＩＧＢＴやＥＳＴ等のＭＯＳ複合デバイス、
さらにはＧＴＯ、静電誘導型サイリスタ（ＳＩＴＨ）等
のパワーデバイスに用いてもよい。
トランジスタに限定されず、パワー・バイポーラトラン
ジスタ（ＢＰＴ）や、接合ゲート型ＳＩＴに用いてもよ
く、さらにＩＧＢＴやＥＳＴ等のＭＯＳ複合デバイス、
さらにはＧＴＯ、静電誘導型サイリスタ（ＳＩＴＨ）等
のパワーデバイスに用いてもよい。
【００１９】図４および図５はそれぞれ本発明の第２の
実施の形態に係るパワーＩＣの平面図、およびその一部
の断面図である。本発明のパワーＩＣの出力段のパワー
・デバイス２はドレイン電極を半導体チップ１の表面側
から取り出すラテラルＤＭＯＳ（Lateral DMOS以下LDMO
S という）である。即ち、図４に示すようにシリコン基
板からなる半導体チップ１の表面に出力用のＬＤＭＯＳ
２と、このＬＤＭＯＳを制限するロジック回路素子３が
集積化されている。図４のＬＤＭＯＳ２のＢ−Ｂ方向か
ら見た断面図が図５である。
実施の形態に係るパワーＩＣの平面図、およびその一部
の断面図である。本発明のパワーＩＣの出力段のパワー
・デバイス２はドレイン電極を半導体チップ１の表面側
から取り出すラテラルＤＭＯＳ（Lateral DMOS以下LDMO
S という）である。即ち、図４に示すようにシリコン基
板からなる半導体チップ１の表面に出力用のＬＤＭＯＳ
２と、このＬＤＭＯＳを制限するロジック回路素子３が
集積化されている。図４のＬＤＭＯＳ２のＢ−Ｂ方向か
ら見た断面図が図５である。
【００２０】図５においてｐ基板３９の上にｎ+ 埋め込
みドレイン領域３８が形成され、その上部にｎ- 層３２
が形成されている。ｎ- 層３２の表面の一部からｎ+ 埋
め込みドレイン領域３８に達するように複数のｎ+ シン
カー（sinker）領域１２が形成され、表面のドレイン電
極（金属電極）８１，８２，８３とｎ+ 埋め込みドレイ
ン領域３８とを接続している。隣接する２つのｎ+ シン
カー領域１２の間のｎ- 層３２の表面には複数のｐボデ
ィ３３が形成され、ｐボディ３３の内部の表面にはｎ+
ソース領域８が形成されている。隣接したｐボディ３３
の間のｎ- 層３２の表面にはゲート酸化膜４１が形成さ
れ、ゲート酸化膜４１の上部にはポリシリコンゲート電
極４２が形成されている。ポリシリコンゲート電極４２
の上部にはＳi Ｏ2 ，ＰＳＧ，ＢＰＳＧ，あるいはＳi3
Ｎ4 膜のいずれか、又は、これらのうちの２種以上から
なる複合膜からなる層間絶縁膜９が形成されている。こ
の層間絶縁膜９の所定の部分にソースコンタクトホー
ル、およびドレインコンタクトホールが形成され、ソー
ス電極（金属電極）６１，６２，６３とｎ+ ソース領域
８およびｐボディ３３とが接続され、ドレイン電極８
１，８２，８３とｎ+ シンカー領域１２とが接続されて
いる。
みドレイン領域３８が形成され、その上部にｎ- 層３２
が形成されている。ｎ- 層３２の表面の一部からｎ+ 埋
め込みドレイン領域３８に達するように複数のｎ+ シン
カー（sinker）領域１２が形成され、表面のドレイン電
極（金属電極）８１，８２，８３とｎ+ 埋め込みドレイ
ン領域３８とを接続している。隣接する２つのｎ+ シン
カー領域１２の間のｎ- 層３２の表面には複数のｐボデ
ィ３３が形成され、ｐボディ３３の内部の表面にはｎ+
ソース領域８が形成されている。隣接したｐボディ３３
の間のｎ- 層３２の表面にはゲート酸化膜４１が形成さ
れ、ゲート酸化膜４１の上部にはポリシリコンゲート電
極４２が形成されている。ポリシリコンゲート電極４２
の上部にはＳi Ｏ2 ，ＰＳＧ，ＢＰＳＧ，あるいはＳi3
Ｎ4 膜のいずれか、又は、これらのうちの２種以上から
なる複合膜からなる層間絶縁膜９が形成されている。こ
の層間絶縁膜９の所定の部分にソースコンタクトホー
ル、およびドレインコンタクトホールが形成され、ソー
ス電極（金属電極）６１，６２，６３とｎ+ ソース領域
８およびｐボディ３３とが接続され、ドレイン電極８
１，８２，８３とｎ+ シンカー領域１２とが接続されて
いる。
【００２１】図４および図５に明らかなように、ＬＤＭ
ＯＳ２はソース電極６１，６２，６３およびドレイン電
極８１，８２，８３はそれぞれ３分割され、３つの独立
したソースボンディングパッド６１，６２，６３、およ
び３つのドレインボンディングパッド８１，８２，８３
を形成し、いずれも半導体チップの表面に配置さてい
る。図４および図５に示した構造は、第１の実施の形態
と同様に公知技術を応用して製造すればよい。たとえ
ば、分割したボンディングパッド６１，６２，６３，８
１，８２，８３はソースコンタクトホール、ドレインコ
ンタクトホール開孔後、Ａｌ，Ａｌ−Ｓｉ等の金属を蒸
着法やスパッタリング法により堆積しして、その後フォ
トリソグラフィーを用いて分割・パターニングすればよ
い。
ＯＳ２はソース電極６１，６２，６３およびドレイン電
極８１，８２，８３はそれぞれ３分割され、３つの独立
したソースボンディングパッド６１，６２，６３、およ
び３つのドレインボンディングパッド８１，８２，８３
を形成し、いずれも半導体チップの表面に配置さてい
る。図４および図５に示した構造は、第１の実施の形態
と同様に公知技術を応用して製造すればよい。たとえ
ば、分割したボンディングパッド６１，６２，６３，８
１，８２，８３はソースコンタクトホール、ドレインコ
ンタクトホール開孔後、Ａｌ，Ａｌ−Ｓｉ等の金属を蒸
着法やスパッタリング法により堆積しして、その後フォ
トリソグラフィーを用いて分割・パターニングすればよ
い。
【００２２】本発明の第２の実施の形態に係るパワーＩ
Ｃの組立て工程は、図４に示すように半導体チップ１を
Ｃｕ等の金属フレーム１０に固着（マウント）後、Ａ
ｕ，Ｃｕ，あるいはＡｌ等の金属のボンディングワイヤ
ー５１，５２，５３，５６，…５９，９１，９２，９３
を用いて、ＬＤＭＯＳ２およびロジック回路素子３の表
面に設けられたボンディングパッドと外部端子７１，７
２，７６，…７９とを結線することとなる。
Ｃの組立て工程は、図４に示すように半導体チップ１を
Ｃｕ等の金属フレーム１０に固着（マウント）後、Ａ
ｕ，Ｃｕ，あるいはＡｌ等の金属のボンディングワイヤ
ー５１，５２，５３，５６，…５９，９１，９２，９３
を用いて、ＬＤＭＯＳ２およびロジック回路素子３の表
面に設けられたボンディングパッドと外部端子７１，７
２，７６，…７９とを結線することとなる。
【００２３】このような配線・組み立て構造としておけ
ば、たとえば図５に示すようにドレインボンディングパ
ッド８２に接続されたボンディングワイヤー９２が一本
のみオープンとなった場合、その結線したｎ+ シンカー
１２からのｎ+ 埋め込みドレイン領域３８への電流経路
が遮断されることとなる。したがってこの場合は、その
他のドレインボンディングパッド８１，８３を介して他
のｎ+ シンカー領域１２およびｎ+ 埋め込みドレイン領
域３８を経由して、ドレインボンディングパッド８２近
傍に配置されたユニットセルのｎ+ ソース領域８に電流
が流れ込むこととなる。この結果、ｎ+ 埋め込みドレイ
ン領域の拡散抵抗等の寄生抵抗分がさらに加わることに
なりオン抵抗ＲONが増大する。
ば、たとえば図５に示すようにドレインボンディングパ
ッド８２に接続されたボンディングワイヤー９２が一本
のみオープンとなった場合、その結線したｎ+ シンカー
１２からのｎ+ 埋め込みドレイン領域３８への電流経路
が遮断されることとなる。したがってこの場合は、その
他のドレインボンディングパッド８１，８３を介して他
のｎ+ シンカー領域１２およびｎ+ 埋め込みドレイン領
域３８を経由して、ドレインボンディングパッド８２近
傍に配置されたユニットセルのｎ+ ソース領域８に電流
が流れ込むこととなる。この結果、ｎ+ 埋め込みドレイ
ン領域の拡散抵抗等の寄生抵抗分がさらに加わることに
なりオン抵抗ＲONが増大する。
【００２４】したがって、ドレイン電流（ＩD ）−ドレ
イン電圧（ＶDS）特性を測定することにより極めて容易
に断線の検知が可能となる。又、ソースボンディングパ
ッド６１，６２，６３に接続されたボンディングワイヤ
ー５１，５２，５３のうちのいずれかが断線した場合
は、本発明の第１の実施の形態と同様にオン抵抗ＲONが
増大し、そのオープン不良が簡単に検知できる。
イン電圧（ＶDS）特性を測定することにより極めて容易
に断線の検知が可能となる。又、ソースボンディングパ
ッド６１，６２，６３に接続されたボンディングワイヤ
ー５１，５２，５３のうちのいずれかが断線した場合
は、本発明の第１の実施の形態と同様にオン抵抗ＲONが
増大し、そのオープン不良が簡単に検知できる。
【００２５】本発明の第２の実施の形態は図５に示した
ＬＤＭＯＳを出力用半導体装置とするパワーＩＣだけで
なく、埋め込みドレイン領域からシンカー領域を介して
ドレイン電極を取り出すラテラルルＵＭＯＳやラテラル
ＶＭＯＳ等他のパワーＭＯＳＦＥＴに用いてもよい。ま
た、これらのパワーＭＯＳＦＥＴの実効ゲート長を短か
くしたラテラルパワーＭＯＳＳＩＴに用いてもよいこと
はもちろんである。さらに絶縁ゲート型トランジスタに
限らず、埋め込みコレクタ領域を有するバイポーラデバ
イスやラテラルＩＧＢＴ，さらには、埋め込みドレイン
領域を有する接合型ＳＩＴ等にも用いることも可能であ
る。
ＬＤＭＯＳを出力用半導体装置とするパワーＩＣだけで
なく、埋め込みドレイン領域からシンカー領域を介して
ドレイン電極を取り出すラテラルルＵＭＯＳやラテラル
ＶＭＯＳ等他のパワーＭＯＳＦＥＴに用いてもよい。ま
た、これらのパワーＭＯＳＦＥＴの実効ゲート長を短か
くしたラテラルパワーＭＯＳＳＩＴに用いてもよいこと
はもちろんである。さらに絶縁ゲート型トランジスタに
限らず、埋め込みコレクタ領域を有するバイポーラデバ
イスやラテラルＩＧＢＴ，さらには、埋め込みドレイン
領域を有する接合型ＳＩＴ等にも用いることも可能であ
る。
【００２６】本発明の第１および第２の実施の形態で
は、ボンディングパッドを３分割した場合で説明した
が、これは単なる一例であり、２以上の複数ならば、そ
の数は問わないことは本発明の趣旨から容易に理解でき
るであろう。
は、ボンディングパッドを３分割した場合で説明した
が、これは単なる一例であり、２以上の複数ならば、そ
の数は問わないことは本発明の趣旨から容易に理解でき
るであろう。
【００２７】
【発明の効果】本発明によれば、従来、量産レベルにお
ける製品テストが困難であった並列ワイヤーボンディン
グを施した大電流デバイスのワイヤーオープン不良が極
めて容易に選別できる。すなわち、大電流デバイスは、
多数のユニットセルが並列配置されて構成されている
が、オープンとなった電極配線部近傍のユニットセルが
有効に働らかなくなり、出力素子のオン抵抗が増大する
ことを測定すれば簡単にワイヤーオープンが検知でき
る。このオン抵抗の増大は、簡単な電流−電圧特性の測
定によればよい。
ける製品テストが困難であった並列ワイヤーボンディン
グを施した大電流デバイスのワイヤーオープン不良が極
めて容易に選別できる。すなわち、大電流デバイスは、
多数のユニットセルが並列配置されて構成されている
が、オープンとなった電極配線部近傍のユニットセルが
有効に働らかなくなり、出力素子のオン抵抗が増大する
ことを測定すれば簡単にワイヤーオープンが検知でき
る。このオン抵抗の増大は、簡単な電流−電圧特性の測
定によればよい。
【００２８】本発明によればパワー半導体素子と制御用
ロジック素子とを同一直径のボンディングワイヤーでボ
ンディングすればよいので、ボンディング工程が簡略化
され、しかもそのワイヤーオープン不良が簡単に検出で
きるので生産性の向上に役立つ。
ロジック素子とを同一直径のボンディングワイヤーでボ
ンディングすればよいので、ボンディング工程が簡略化
され、しかもそのワイヤーオープン不良が簡単に検出で
きるので生産性の向上に役立つ。
【００２９】したがって、本発明によれば量産レベルで
のパワーＩＣの自動電気的特性テストでの選別が簡単か
つ容易となる。このため、従来、問題であった車載用途
のパワーＩＣ等の、特に高信頼性が要求されるパワー半
導体デバイスの分野において、その製品の品質が保証さ
れ信頼性が大幅に向上する。
のパワーＩＣの自動電気的特性テストでの選別が簡単か
つ容易となる。このため、従来、問題であった車載用途
のパワーＩＣ等の、特に高信頼性が要求されるパワー半
導体デバイスの分野において、その製品の品質が保証さ
れ信頼性が大幅に向上する。
【図１】本発明の第１の実施の形態に係る半導体装置の
外観図（平面図）である。
外観図（平面図）である。
【図２】本発明の第１の実施の形態に係る出力段の縦型
ＭＯＳＦＥＴ（ＤＭＯＳ）の断面図である。
ＭＯＳＦＥＴ（ＤＭＯＳ）の断面図である。
【図３】本発明の第１の実施の形態に係る縦型ＭＯＳＦ
ＥＴの電流（ＩＤ）−電圧（ＶDS）特性を示す図であ
る。
ＥＴの電流（ＩＤ）−電圧（ＶDS）特性を示す図であ
る。
【図４】本発明の第２の実施の形態に係る半導体装置の
外観図（平面図）である。
外観図（平面図）である。
【図５】本発明の第２の実施の形態に係るＬＤＭＯＳの
断面図である。
断面図である。
【図６】従来の半導体装置の外観図である。
【図７】図６に示した従来の半導体装置に用いる出力段
の縦型ＭＯＳＦＥＴの断面図である。
の縦型ＭＯＳＦＥＴの断面図である。
１ 半導体チップ（シリコン半導体） ２ 出力段パワーデバイス ３ ロジック回路素子 ８ ｎ+ ソース領域 ９ 絶縁層 １０ 金属フレーム １２ ｎ+ シンカー領域（ドレイン電極取り出し領域） ３１ ｎ+ ドレイン領域 ３２ ｎ- 層 ３３ ｐボディ ３８ ｎ+ ドレイン領域 ３９ ｐ基板 ４１ ゲート酸化膜 ４２ ゲート電極 ５１，５２，５３，……，５９，６３，６４，６５，９
１，９２，９３ ボンディングワイヤー ７１，７２，７４，７５，……，７９ 外部端子 ６１，６２，６３，６６ ソース配線電極（ソースボン
ディングパッド） ６７ ドレイン電極 ８１，８２，８３ ドレイン配線電極（ドレインボンデ
ィングパッド）
１，９２，９３ ボンディングワイヤー ７１，７２，７４，７５，……，７９ 外部端子 ６１，６２，６３，６６ ソース配線電極（ソースボン
ディングパッド） ６７ ドレイン電極 ８１，８２，８３ ドレイン配線電極（ドレインボンデ
ィングパッド）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 21/66 Ｒ 21/8222 27/06 １０１Ｂ 27/06 9447−4Ｍ 29/78 ６５２Ｑ 29/78
Claims (9)
- 【請求項１】 出力用のパワー半導体素子と、該パワー
半導体素子の制御用のロジック回路素子とが同一半導体
チップ上に集積化されたパワーＩＣであって、 該パワー半導体素子は第１，第２の主電極領域および制
御電極とを少なくとも具備したユニットセルが複数個並
列配置して構成され、 該パワー半導体素子の表面金属電極層は少なくとも２以
上の独立した第１主電極金属配線に分割され、該第１主
電極金属配線はそれぞれ該半導体チップの表面に配置さ
れ、 該ユニットセルは該第１主電極金属配線のそれぞれに対
応して複数のグループに分割され、 該複数のグループのそれぞれにおいて該第１主電極金属
配線が、該第１の主電極領域と接続され、 該第１主電極金属配線のそれぞれに独立したボンディン
グワイヤーの一端が、それぞれ接続され、該ボンディン
グワイヤーの他端は共通の外部端子に接続されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記パワー半導体素子は絶縁ゲート型半
導体素子であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記パワー半導体素子はパイポーラ系半
導体素子であることを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記パワー半導体素子は静電誘導型半導
体素子であることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 出力用のパワー半導体素子と、該パワー
半導体素子の制御用のロジック回路素子とが同一半導体
チップ上に集積化されたパワーＩＣであって、 該パワー半導体素子は、該半導体チップの表面に形成さ
れた第１の主電極領域と、該半導体チップの内部に形成
された埋め込み領域である第２の主電極領域と、該第２
の主電極領域に達するように該半導体チップの表面から
該半導体チップの内部に形成されたシンカー領域と、該
第１および第２の主電極領域間を流れる電流を制御する
制御電極とを少なくとも具備したユニットセルが複数個
並列配列して構成され、 該パワー半導体素子の第１の表面金属電極層は少なくと
も２以上の独立した第１主電極金属配線として該半導体
チップの表面に配置され、 該ユニットセルは該第１主電極金属配線のそれぞれに対
応して複数のグループに分割され、 該複数のグループのそれぞれにおいて該第１主電極金属
配線が、該第１の主電極領域と接続され、 該シンカー領域のそれぞれに、該パワー半導体素子の第
２の表面金属電極層が、複数の第２主電極金属配線とし
て該半導体チップの表面に配置され、 該第１主電極金属配線のそれぞれに独立した第１のボン
ディングワイヤーの一端が、それぞれ接続され、該第１
のボンディングワイヤーの他端は第１の外部端子に共に
接続され、 該第２主電極金属配線のそれぞれに独立した第２のボン
ディングワイヤーの一端が、それぞれ接続され、該第２
のボンディングワイヤーの他端は第２の外部端子に共に
接続されていることを特徴とする半導体装置。 - 【請求項６】 前記パワー半導体素子は、絶縁ゲート型
半導体素子であることを特徴とする請求項５記載の半導
体装置。 - 【請求項７】 前記パワー半導体素子は、パイポーラ系
半導体素子であることを特徴とする請求項５記載の半導
体装置。 - 【請求項８】 前記パワー半導体素子は、静電誘導型半
導体素子であることを特徴とする請求項５記載の半導体
装置。 - 【請求項９】 第１，第２の主電極領域および制御電極
とを少なくとも具備した出力用のパワー半導体素子と、
該パワー半導体素子の制御用のロジック回路素子とを同
一半導体チップ上に集積化したパワーＩＣの製造方法で
あって、 該パワー半導体素子の第１および第２の主電極領域の少
なくとも一方に対する表面金属電極層を複数の金属配線
領域に分割して形成する第１の工程と，該複数の金属配
線領域のそれぞれに、独立したボンディングワイヤーの
一端を、それぞれ接続し、該ボンディングワイヤーの他
端を共通の外部端子に接続する第２の工程と、 該第２の工程後に、該パワー半導体素子のオン抵抗を測
定することによりボンディングワイヤーの断線を検知す
る第３の工程とを少なくとも含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074238A JPH09266226A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074238A JPH09266226A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266226A true JPH09266226A (ja) | 1997-10-07 |
Family
ID=13541391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8074238A Pending JPH09266226A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266226A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056029A (ja) * | 1996-08-12 | 1998-02-24 | Toshiba Corp | 半導体装置およびその計測方法 |
| KR100326063B1 (ko) * | 1998-06-04 | 2002-03-07 | 칼 하인쯔 호르닝어 | 본딩 패드용 테스트 장치 |
| JP2008187658A (ja) * | 2007-01-31 | 2008-08-14 | Matsushita Electric Ind Co Ltd | 増幅回路 |
| US7872459B2 (en) | 2005-06-23 | 2011-01-18 | Rohm Co., Ltd. | Semiconductor integrated circuit device and regulator using it |
| JP2011055006A (ja) * | 2010-12-13 | 2011-03-17 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012195459A (ja) * | 2011-03-16 | 2012-10-11 | Sharp Corp | ワイヤーボンディング方法、及び、半導体装置 |
| EP2632008A2 (en) | 2012-02-23 | 2013-08-28 | Renesas Electronics Corporation | Power device |
| US9354269B2 (en) | 2012-09-13 | 2016-05-31 | Fuji Electric Co., Ltd. | Semiconductor device and method of detecting wire open failure thereof |
| WO2018211735A1 (ja) * | 2017-05-19 | 2018-11-22 | 三菱電機株式会社 | 半導体装置 |
| WO2021176695A1 (ja) * | 2020-03-06 | 2021-09-10 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
-
1996
- 1996-03-28 JP JP8074238A patent/JPH09266226A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056029A (ja) * | 1996-08-12 | 1998-02-24 | Toshiba Corp | 半導体装置およびその計測方法 |
| KR100326063B1 (ko) * | 1998-06-04 | 2002-03-07 | 칼 하인쯔 호르닝어 | 본딩 패드용 테스트 장치 |
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| EP2632008A2 (en) | 2012-02-23 | 2013-08-28 | Renesas Electronics Corporation | Power device |
| US8698549B2 (en) | 2012-02-23 | 2014-04-15 | Renesas Electronics Corporation | Power device |
| US9421925B2 (en) | 2012-02-23 | 2016-08-23 | Renesas Electronics Corporation | Power device |
| US9354269B2 (en) | 2012-09-13 | 2016-05-31 | Fuji Electric Co., Ltd. | Semiconductor device and method of detecting wire open failure thereof |
| WO2018211735A1 (ja) * | 2017-05-19 | 2018-11-22 | 三菱電機株式会社 | 半導体装置 |
| CN110612600A (zh) * | 2017-05-19 | 2019-12-24 | 三菱电机株式会社 | 半导体装置 |
| JPWO2018211735A1 (ja) * | 2017-05-19 | 2020-01-23 | 三菱電機株式会社 | 半導体装置 |
| WO2021176695A1 (ja) * | 2020-03-06 | 2021-09-10 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| JPWO2021176695A1 (ja) * | 2020-03-06 | 2021-09-10 |
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