JPWO2018211735A1 - 半導体装置 - Google Patents

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知洋 河原
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美子 玉田
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Abstract

半導体装置の劣化の検出精度を向上させる。第１金属パターン（５１），第２金属パターン（５２）は、制御部（１００）に接続されている。ボンディングワイヤ（４１）は、第１金属パターン（５１）とエミッタ電極（３１）とを接続する。線状導体（１ａ）は、第１電極パッド（３１１）と第２電極パッド（３１２）との間に接続されている。第１ボンディングワイヤ（４１１〜４１４）は、第１電極パッド（３１１）と第２金属パターン（５２）とを接続している。第２ボンディングワイヤ（４１５〜４１８）は、第２電極パッド（３１２）と第２金属パターン（５２）とを接続している。制御部（１００）は、第１金属パターン（５１）と第２金属パターン（５２）との間の電位差が閾値を超えた場合に、半導体装置（１）の劣化を検出する。

Description

本発明は、劣化検出機能を有する半導体装置に関する。
パワー半導体素子をパッケージ化した半導体装置（パワーモジュール）は、スイッチング素子として広範囲な分野で利用されている。半導体装置は、たとえば、汎用装置（家庭用電気製品、電気自動車、電車、あるいはエレベータ等）、あるいは産業用装置（サーボモータ等）において、電源システムあるいはモーター駆動システムの主要コンポーネントとして用いられる場合がある。
半導体装置には、劣化検出機能を有するものがある。特開２０１０−９３２８９号公報（特許文献１）には、半導体素子の表面電極と、複数の金属ワイヤ（ボンディングワイヤ）によって当該表面電極に接続された電極用金属板との間の電位差を計測することにより、当該ボンディングワイヤの劣化を検出するパワー半導体モジュールが開示されている。
特開２０１０−９３２８９号公報
パワー半導体素子をパッケージ化した半導体装置には、半導体素子を超音波接合（ボンディング）したボンディングワイヤによって配線しているものが多い。半導体装置をスイッチング動作で使用すると、通電時には比較的大きな電流が流れるので、電流経路内の抵抗成分による熱が生じるとともに、ＰＮ接合部での電子−正孔の結合による熱も生じる。半導体装置の内部で発生する熱により、半導体装置内の温度が上昇する。半導体装置は、通電時の発熱量が大きいため、ヒートシンクに接続され、空冷または液体冷却される場合が多い。半導体装置の遮断時には内部の温度は下降する。一般的に半導体素子と、金属配線およびはんだなどを含む構成部分との間では、熱膨張係数が異なっており、このような温度変化に伴う熱的なストレスが生じ得る。特に半導体素子近傍では発熱・冷却の温度変化が大きくなるため、ボンディングワイヤの接合部に応力が加わってクラックが生じ易い。ボンディングワイヤにクラックが生じると、ボンディングワイヤが外れたり、あるいはボンディングワイヤが断線したりし易くなる。このようなボンディングワイヤの劣化により、半導体装置が故障する場合がある。そのため、半導体装置の寿命を判定するためには、ボンディングワイヤの劣化を高精度に検出する必要がある。
半導体素子の表面電極と電極用金属板とを接続するボンディングワイヤが劣化した場合、半導体素子の表面電極と電極用金属板との間の抵抗が変化する。特開２０１０−９３２８９号公報（特許文献１）に開示されているパワー半導体モジュールにおいては、当該抵抗の変化を半導体素子の表面電極と電極用金属板との間の電位差の変化として検出することによりボンディングワイヤの劣化を検出する。
特開２０１０−９３２８９号公報（特許文献１）に開示されているパワー半導体モジュールのように、半導体素子の表面電極が単一の電極パッドから形成されている場合、当該電極パッドの抵抗（シート抵抗）は、複数のボンディングワイヤの合成抵抗と比較して無視できる程度に小さい場合がある。そのような場合、半導体素子の表面電極と電極用金属板との間の抵抗の変化は、複数のボンディングワイヤの合成抵抗の変化にほぼ等しくなる。
特開２０１０−９３２８９号公報（特許文献１）のように複数のボンディングワイヤの合成抵抗の変化を主に利用して半導体装置の劣化を検出する場合、ボンディングワイヤに劣化が生じていていも、当該劣化によるボンディングワイヤの合成抵抗の変化が僅かであると、当該劣化を検出することが困難になり得る。
本発明は、上述のような課題を解決するためになされたものであり、その目的は、半導体装置の劣化の検出精度を向上させることである。
本発明に係る半導体装置は、第１および第２電極と、制御電極と、制御部と、第１および第２金属パターンと、接続部と、複数のボンディングワイヤとを備える。制御部は、制御電極に電圧を印加することにより、第１電極から第２電極へ流れる電流を制御する。第１および第２金属パターンは、制御部に接続されている。接続部は、第１金属パターンと第２電極とを接続する。複数のボンディングワイヤは、第２金属パターンと第２電極とを接続する。第２電極は、複数の電極パッドと、抵抗部とを含む。複数の電極パッドは、第１および第２電極パッドを含む。抵抗部は、第１電極パッドと第２電極パッドとの間に接続されている。複数のボンディングワイヤは、第１および第２ボンディングワイヤを含む。第１ボンディングワイヤは、第１電極パッドと第２金属パターンとを接続している。第２ボンディングワイヤは、第２電極パッドと第２金属パターンとを接続している。制御部は、第１金属パターンと第２金属パターンとの間の電位差が第１閾値を超えた場合に、半導体装置の劣化を検出するように構成されている。
本発明に係る半導体装置においては、第２電極と第２金属パターンとを接続するボンディングワイヤが劣化した場合、第２電極と第２金属パターンとの間の抵抗値が変化する。第２電極は第１金属パターンに接続されているため、当該抵抗値の変化は、第１金属パターンと第２金属パターンとの間の電位差として制御部によって検出される。
第１および第２ボンディングワイヤのいずれかが劣化した場合、当該ボンディングワイヤを流れていた電流の一部が、第１電極パッドと第２電極パッドとの間に接続された抵抗部を通過する。その結果、第１電極パッドおよび第２電極パッドの電流分布が変化し、第２電極のシート抵抗が増加する。本発明に係る半導体装置においては、ボンディングワイヤが劣化した場合、複数のボンディングワイヤの合成抵抗に加えて第２電極のシート抵抗も増加する。その結果、ボンディングワイヤが劣化した場合の第１金属パターンと第２金属パターンとの間の電位差の変化は、第２電極が単一の電極パッドから形成されている場合よりも大きくなる。
本発明によれば、ボンディングワイヤの劣化による電位差の変化を検出し易くなる。その結果、半導体装置の劣化の検出精度を向上させることができる。
実施の形態１に係る半導体装置の全体構成を示す図である。 図１のＩＩ−ＩＩ線断面図である。 図１の制御部の電圧検出部および劣化判定部の回路構成の一例を説明するための図である。 実施の形態１の変形例に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の全体構成を示す図である。 半導体素子１０の中央部に配置されたボンディングワイヤが剥離あるいは断線した様子を示す全体構成図である。 実施の形態２の変形例に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の全体構成図である。 実施の形態３の変形例１に係る半導体装置の全体構成図である。 実施の形態３の変形例２に係る半導体装置の全体構成図である。 実施の形態３の変形例３に係る半導体装置の全体構成図である。 実施の形態４に係る半導体装置の全体構成図である。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。
実施の形態１．
図１は、実施の形態１に係る半導体装置１の全体構成を示す図である。図２は、図１のＩＩ−ＩＩ線断面図である。図１および図２に示されるように、半導体装置１は、半導体素子１０と、ゲート電極１１と、コレクタ電極２１と、エミッタ電極３１と、ボンディングワイヤ４１，４１１〜４１８と、金属パターン５１〜５３と、絶縁材料７０と、ベース板８０と、制御部１００とを備える。
図１および図２を参照して、金属製のベース板８０に絶縁材料７０が接着されている。絶縁材料７０には、金属パターン５１〜５３が接着されている。金属パターン５３には、導電性接着剤９１を介して半導体素子１０が接着されている。金属パターン５１〜５３の各々は、半導体装置１の内部の配線パターンを兼ねており、半導体素子１０のスイッチングに伴う主電流、および制御信号を半導体素子１０端部の電極端子まで伝達する機能を持つ。
半導体素子１０は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体素子１０は、制御電極であるゲート電極１１と、正極に接続されたコレクタ電極２１と、負極に接続されたエミッタ電極３１とを含む。半導体素子１０は、ＩＧＢＴ以外の半導体素子でもよく、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＢＪＴ(Bipolar Junction Transistor)、ＧＴＯ(Gate Turn-Off Thyristor)、あるいはＧＣＴ(Gate Commutated Turn-off Thyristor)であってもよい。たとえばＭＯＳＦＥＴの場合、正極に接続される電極はドレイン電極であり、負極に接続される電極はソース電極である。
半導体素子１０のコレクタ電極２１は、導電性接着剤９１を用いて絶縁材料７０上の金属パターン５３に接着されている。導電性接着剤９１は、たとえばはんだ、あるいは焼結銀である。金属パターン５３は、たとえば銅（Ｃｕ）あるいはアルミニウム（Ａｌ）である。
半導体素子１０のエミッタ電極３１は、電極パッド３１１，３１２と、抵抗部としての線状導体１ａを含む。線状導体１ａは、電極パッド３１１と３１２とを接続している。エミッタ電極３１は、アルミニウム、アルミシリコン合金（ＡｌＳｉ）、あるいは金（Ａｕ）を含む。半導体素子１０の温度変化に伴うエミッタ電極３１の劣化を防ぐために、エミッタ電極３１の上にさらにメッキ加工、蒸着、あるいはスパッタリングによりニッケル（Ｎｉ）あるいは銅等の金属膜が形成されている場合もある。また、半導体素子１０を製造する場合に、半導体素子１０の表面に電極パッド３１１，３１２を形成する過程で電極パッド３１１，３１２および線状導体１ａを含む構造のマスクパターンを用いて蒸着、スパッタリング、あるいはめっきを行うことにより、電極パッド３１１，３１２および線状導体１ａを同時に形成することができる。電極パッド３１１，３１２を形成した後にタングステン（Ｗ）等の抵抗の比較的大きな、電極パッド３１１，３１２とは異なる金属材料を用いて線状導体を形成してもよい。線状導体１ａの幅は抵抗部の抵抗値に相当するため、ボンディングワイヤ４１１〜４１８のワイヤ径より小さい値にすると良い。一般的なボンディングワイヤ径は４００μｍ程度であるので、線状導体１ａの幅は、４００μｍより小さくするのが望ましい。
ボンディングワイヤ４１は、金属パターン５１と電極パッド３１１とを接続している。ボンディングワイヤ４１１〜４１４は、電極パッド３１１と金属パターン５２とを接続している。ボンディングワイヤ４１５〜４１８は、電極パッド３１２と金属パターン５２とを接続している。
金属パターン５１およびボンディングワイヤ４１にはゲート制御用の微小電流以外は流れないため、ボンディングワイヤ４１と金属パターン５１との間の電位差はほとんど無視することができる。金属パターン５１の電位は、ボンディングワイヤ４１とエミッタ電極３１との接合部位の電位と等しくなる。すなわち、金属パターン５１と５２との間の電位差は、エミッタ電極３１と金属パターン５２との間の電位差にほぼ等しい。エミッタ電極３１と金属パターン５２との間の電位差は、エミッタ電極３１のシート抵抗による電位差とボンディングワイヤ４１１〜４１８の合成抵抗による電位差の合計値となる。したがって、金属パターン５１と５２との間の電位差には、エミッタ電極３１のシート抵抗とボンディングワイヤ４１１〜４１８の合成抵抗との合計値の変化が反映される。
エミッタ電極３１が単一の電極パッドから構成されており、当該電極パッドのシート抵抗がボンディングワイヤ４１１〜４１８の合成抵抗と比較して無視することができる程度に小さい場合、金属パターン５１と５２との電位差は、主にエミッタ電極３１と金属パターン５２とを接続するボンディングワイヤ４１１〜４１８の合成抵抗によるものとなる。ボンディングワイヤ４１１〜４１８に劣化が生じていていも、当該劣化によるボンディングワイヤ４１１〜４１８の合成抵抗の変化が僅かであると、当該劣化を検出することが困難になり得る。
そこで、実施の形態１ではエミッタ電極３１を２つの電極パッド３１１，３１２に分割するとともに、電極パッド３１１と３１２とを線状導体１ａで接続する。ボンディングワイヤ４１１〜４１８の一部に剥離または断線が生じると、当該ボンディングワイヤを流れていた電流の一部が線状導体１ａを通り、他のボンディングワイヤを介して金属パターン５２へ流れる。線状導体１ａは、ボンディングワイヤ４１１〜４１８の合成抵抗と比較して無視することのできない程度の抵抗成分を有するため、電流が線状導体１ａを通過することにより、エミッタ電極３１のシート抵抗が増加し、金属パターン５１と５２との間の電位差が大きくなる。その結果、ボンディングワイヤ４１１〜４１８が劣化した場合の金属パターン５１と５２の間の電位差の変化は、エミッタ電極３１が単一の電極パッドから形成されている場合よりも大きくなる。半導体装置１によれば、ボンディングワイヤ４１１〜４１８の劣化による電位差の変化を検出し易くなる。その結果、半導体装置１の劣化の検出精度を向上させることができる。
制御部１００は、ゲート制御部１０１と、電圧検出部１０２と、劣化判定部１０３と、情報報知部１０４とを含む。ゲート制御部１０１は、金属パターン５１と接続されている。ゲート制御部１０１は、金属パターン５１の電位を基準電位としてゲート電極１１にゲート電圧を印加し、コレクタ電極２１からエミッタ電極３１へ流れる主電流（たとえば数Ａ〜数百Ａ）を制御する。ゲート制御部１０１は、劣化判定部１０３からの遮断信号に応じて半導体装置１を停止する。
電圧検出部１０２は、金属パターン５１および５２に接続されている。電圧検出部１０２は、金属パターン５１と５２との間の電位差を検出し、当該電位差を示す信号を劣化判定部１０３へ出力する。劣化判定部１０３は、当該電位差が第１閾値を超えている場合、警報をユーザに報知するように指示する信号を情報報知部１０４に出力する。劣化判定部１０３は、当該電位差が第２閾値（＞第１閾値）を超えている場合、半導体装置１の安全性が確保できなくなるとして、半導体素子１０の通電を遮断して半導体装置１を停止することを指示する遮断信号をゲート制御部１０１に出力する。また、劣化判定部１０３は、当該電位差が第２閾値を超えている場合、エラー情報をユーザに報知するように指示する信号を情報報知部１０４に出力する。情報報知部１０４は、劣化判定部１０３からの信号に基づいて予め定められた情報をユーザに報知する。
図３は、図１の制御部１００の電圧検出部１０２および劣化判定部１０３の回路構成の一例を説明するための図である。図３においては、図１の半導体素子１０をＩＧＢＴの回路記号として示し、線状導体１ａおよびボンディングワイヤ４１１〜４１８を抵抗として示し、金属パターン５１を回路上の接続点として示している。また、基準電位は、金属パターン５１の電位である。半導体素子１０、エミッタ電極３１、線状導体１ａ、ボンディングワイヤ４１１〜４１８、および金属パターン５１の接続関係については、図１と同様であるため、説明を繰り返さない。
図３に示されるように、電圧検出部１０２および劣化判定部１０３は、負電源１１１，１１２と、コンパレータ１１３，１１４と、ＡＮＤ回路１１５とから形成される。コンパレータ１１３の非反転入力端子には、ボンディングワイヤ４１１〜４１８の各一方端が接続されている。コンパレータ１１３の反転入力端子には、負電源１１２が接続されている。コンパレータ１１４の非反転入力端子には、ボンディングワイヤ４１１〜４１８の各一方端が接続されている。コンパレータ１１４の反転入力端子には、負電源１１１が接続されている。負電源１１１の電源電圧は、負電源１１２の電源電圧よりも大きい。コンパレータ１１３の出力端子は、ＡＮＤ回路の１対の入力端子の一方に接続されているとともに、情報報知部１０４に接続されている。コンパレータ１１４の出力端子は、ＡＮＤ回路１１５の１対の入力端子の他方に接続されている。ＡＮＤ回路１１５の出力端子は、情報報知部１０４およびゲート制御部１０１に接続されている。
ボンディングワイヤ４１１〜４１８が劣化して、剥離あるいは断線が生じると、電流が線状導体１ａを流れる。その結果、コンパレータ１１３および１１４に入力される電圧が剥離あるいは断線が生じる前よりも大きくなる。基準電位をゲート制御部１０１のソース電位側としているため、コンパレータ１１３および１１４に入力される電位は負の電位となり、負電源１１２および１１１からそれぞれ供給される。負電源１１２は、第１閾値に対応する電圧をコンパレータ１１３の反転入力端子に出力する。負電源１１１は、第２閾値に対応する電圧をコンパレータ１１４の反転入力端子に出力する。
ボンディングワイヤ４１１〜４１８が劣化して、コンパレータ１１３の非反転入力端子に入力される電圧が第１閾値に達した場合、コンパレータ１１３の出力信号がＬ信号からＨ信号に変化する。情報報知部１０４は、コンパレータ１１３からのＨ信号を受けて、ユーザに警告を報知する。ボンディングワイヤ４１１〜４１８の劣化がさらに進行し、コンパレータ１１４に入力される電圧が第２閾値に達した場合、コンパレータ１１４の出力信号がＬ信号からＨ信号に変化する。ＡＮＤ回路１１５は、コンパレータ１１３および１１４の各々からＨ信号を受けて、情報報知部１０４およびゲート制御部１０１にＨ信号を出力する。情報報知部１０４は、ＡＮＤ回路１１５からのＨ信号を受けて、エラー情報をユーザに報知する。ゲート制御部１０１は、ＡＮＤ回路１１５からの遮断信号（Ｈ信号）を受けて、半導体素子１０の通電を遮断し、半導体装置１を停止させる。
半導体装置１においては、金属パターン５１を基準電位として、電圧の制御よび劣化判定を行なうため、劣化判定専用の金属パターンが不要である。そのため、半導体装置１を小型化することができる。また、半導体装置１においては、ゲート制御部１０１、電圧検出部１０２、劣化判定部１０３、および情報報知部１０４を同一の制御基板に集積することにより、半導体装置１をさらに小型化することができる。
半導体素子１０はスイッチング、あるいは導通動作のたびに電流によって発熱する。そのため、半導体素子１０のスイッチング動作時には、エミッタ電極３１とボンディングワイヤ４１，４１１〜４１８との接続部分において加熱および冷却が繰り返される。当該接続部分は、熱ストレスにさらされる。そのため、ボンディングワイヤ４１，４１１〜４１８とエミッタ電極３１との接続部分、あるいは当該接続部分近傍にはクラックが生じ易い。ボンディングワイヤ４１，４１１〜４１８においてさらに劣化が進行するとボンディングワイヤ４１，４１１〜４１８がエミッタ電極３１から剥離するか、あるいはボンディングワイヤ４１，４１１〜４１８自身が断線し、半導体素子１０が機能しなくなる。特に半導体素子１０の中央近傍においては、熱が放散しにくいため高温になり易い。そのため、ボンディングワイヤ４１，４１１〜４１８のうち半導体素子中心近傍のボンディングワイヤから劣化が進行する場合が多い。ボンディングワイヤ４１は、劣化の検出およびゲート制御の基準となる重要なボンディングワイヤである。ボンディングワイヤ４１に剥離あるいは断線が生じると半導体素子１０が制御できなくなる。そのため、半導体装置１においては、ボンディングワイヤ４１を高温になりにくい半導体素子１０の端部においてエミッタ電極３１に接続している。
なお、図１および図２においては図の見易さのため図示していないが、半導体素子１０および絶縁材料７０の上面には、半導体素子１０、およびボンディングワイヤ４１、４１１〜４１８の保護および絶縁性を確保するために、シリコーンゲルまたはエポキシ樹脂が充てんされ、封止が施されている。
実施の形態１においては、図２に示されるように、絶縁材料７０がベース板８０と接続されている場合について説明した。本発明の半導体装置の構造は図２に示される構造に限定されず、たとえば図４に示される半導体装置１Ａのように、絶縁材料７０をセラミックとし、絶縁材料７０が金属パターン５３と金属パターン５４とで挟まれた構造(ＤＢＣ(Direct Bonded Copper)基板またはＤＢＡ(Direct Bonded Aluminum)基板)とすることができる。半導体装置１Ａにおいては、金属パターン５４が導電性接着剤９２を介してベース板８０と接続されている。
以上、実施の形態１および変形例に係る半導体装置によれば、半導体装置の劣化の検出精度を向上させることができる。
実施の形態２．
図５は、実施の形態２に係る半導体装置２の全体構成を示す図である。半導体装置２の構成は、図１の半導体装置１のボンディングワイヤ４１が４２に置き換えられた構成である。それ以外の構成は同様であるため説明を繰り返さない。
エミッタ電極３１に接続されたボンディングワイヤは、半導体素子１０の発熱時および冷却時に発生する繰り返し応力により、半導体素子１０の中央部に近いボンディングワイヤから剥離あるいは断線が生じ易い。半導体素子１０の中央部より端部にボンディングワイヤ４２を配置した方が、ボンディングワイヤ４２の剥離あるいは断線が生じ難い。しかし、半導体素子１０の端部より中央部にボンディングワイヤ４２を配置した方が、半導体装置２の劣化の検出精度を向上させることができる。以下では図６を用いて、ボンディングワイヤ４２を端部より中央部に配置した方が半導体装置の劣化の検出精度を向上させることができる理由について説明する。
図６は、ボンディングワイヤ４１１〜４１８のうち、半導体素子１０の中央部に配置されたボンディングワイヤ４１４および４１５が剥離あるいは断線した様子を示す全体構成図である。剥離あるいは断線が発生したボンディングワイヤ近傍の電流は、剥離あるいは断線が発生していないボンディングワイヤへ流れる。ボンディングワイヤ４１１〜４１８のうち半導体素子１０の中央部に近いボンディングワイヤから剥離あるいは断線が発生していくにつれて、半導体素子１０の中央部から、剥離あるいは断線が発生していないボンディングワイヤまでの電流経路が長くなる。このようにして電極面内を電流が流れる距離が大きくなり、エミッタ電極３１のシート抵抗は無視することができない程度に増加するため、当該距離が長くなるほど、半導体素子１０の中央部に配置されているボンディングワイヤ４２と、金属パターン５２との電位差が大きくなる。すなわち、電圧検出部１０２によって検出される電位差が大きくなる。したがって、ボンディングワイヤ４２を半導体素子１０の端部に配置する場合よりも、半導体素子１０の中央部に配置する場合の方が半導体装置２の劣化の検出精度を向上させることができる。
半導体装置２において、ボンディングワイヤ４２の断面径をボンディングワイヤ４１１〜４１８の断面径よりも大きくすることにより、ボンディングワイヤ４２の断面積をボンディングワイヤ４１１〜４１８の断面積よりも大きくしている。ボンディングワイヤ４２は、ボンディングワイヤ４１１〜４１８よりも劣化（剥離あるいは断線）が生じ難い（寿命が長い）。
ボンディングワイヤ４２をボンディングワイヤ４１１〜４１８よりも劣化し難くする手段は、ボンディングワイヤ４２の断面積をボンディングワイヤ４１１〜４１８よりも大きくするという手段に限られない。たとえば、ボンディングワイヤ４２に替えて、図７に示されるようなスプリングコンタクト４２Ａを用いることができる。スプリングコンタクト４２Ａは、弾性体としてスプリングＳ１を含む。スプリングＳ１がスプリングコンタクト４２Ａの一方端を電極パッド３１１に付勢することにより、スプリングコンタクト４２Ａが電極パッド３１１から剥離することおよびスプリングコンタクト４２Ａが断線することを抑制することができる。
以上、実施の形態２および変形例に係る半導体装置によれば、半導体装置の劣化の検出精度を向上させることができる。また、実施の形態２および変形例に係る半導体装置によれば、実施の形態１よりも劣化の検出精度をさらに向上させることができる。
実施の形態３．
実施の形態１および２においては、エミッタ電極が２つの電極パッドを含む場合について説明した。実施の形態３においては、エミッタ電極が３つ以上の電極パッドを含む場合について説明する。
図８は、実施の形態３に係る半導体装置３の全体構成図である。図８に示される半導体装置３の構成は、図１の半導体装置１のエミッタ電極３１がエミッタ電極３２に置き換えられ、ゲート電極１１がゲート電極１３に置き換えられ、ボンディングワイヤ４１，４１１〜４１８がボンディングワイヤ４３，４２１〜４２８にそれぞれ置き換えられた構成である。これら以外の構成は同様であるため、説明を繰り返さない。
図８に示されるように、エミッタ電極３２は、電極パッド３２１〜３２３を含む。電極パッド３２１と３２２とは線状導体２ａによって接続されている。電極パッド３２２と３２３とは線状導体２ｂによって接続されている。
ボンディングワイヤ４３は、金属パターン５１と電極パッド３２２とを接続している。ボンディングワイヤ４２１〜４２３は、電極パッド３２１と金属パターン５２とを接続している。ボンディングワイヤ４２１〜４２３の各々は、２箇所において電極パッド３２１に接続されている。すなわち、ボンディングワイヤ４２１〜４２３の各々は、電極パッド３２１にステッチされている。ボンディングワイヤ４２４，４２５は、電極パッド３２２と金属パターン５２とを接続している。ボンディングワイヤ４２４，４２５の各々は、電極パッド３２２にステッチされている。ボンディングワイヤ４２６〜４２８は、電極パッド３２３と金属パターン５２とを接続している。ボンディングワイヤ４２６〜４２８の各々は、電極パッド３２３にステッチされている。
電極パッド３２２は、Ｙ軸方向に延在する部分とＸ軸方向に延在する部分とを有し、Ｌ字型の形状となっている。電極パッド３２２のＹ軸方向に延在する部分は、Ｘ軸方向において電極パッド３２１と３２３との間（半導体素子１０の中央部）に配置されている。電極パッド３２２のＸ軸方向に延在する部分は、半導体素子１０の中央部から端部に向かって延在している。電極パッド３２２は、当該端部においてボンディングワイヤ４３に接続されている。電極パッド３２２は、電極パッド３２２のＹ軸方向に延在する部分（半導体素子１０の中央部）においてボンディングワイヤ４２４，４２５に接続されている。
ボンディングワイヤ４３と電極パッド３２１とは線状導体２ａを介して接続されているため、ボンディングワイヤ４３とボンディングワイヤ４２１〜４２３との電気的な距離は、ボンディングワイヤ４３とボンディングワイヤ４２４，４２５との電気的な距離よりも大きい。また、ボンディングワイヤ４３と電極パッド３２３とは線状導体２ｂを介して接続されているため、ボンディングワイヤ４３とボンディングワイヤ４２６〜４２８との電気的な距離は、ボンディングワイヤ４３とボンディングワイヤ４２４，４２５との電気的な距離よりも大きい。したがって、ボンディングワイヤ４２１〜４２８のうち半導体素子１０の中央部に配置されているボンディングワイヤ４２４，４２５から剥離あるいは断線が発生していくにつれて、ボンディングワイヤ４３から、剥離あるいは断線が発生していないボンディングワイヤまでの電気的な距離が長くなる。そのため、半導体装置３の劣化の検出精度をさらに向上させることができる。また、ボンディングワイヤ４３は半導体素子１０の端部に接続されているため、ボンディングワイヤ４３の劣化を抑制することができる。すなわち、半導体装置３によれば、ボンディングワイヤ４３の劣化を抑制しながら、半導体装置３の劣化の検出精度をさらに向上させることができる。
図９は、実施の形態３の変形例１に係る半導体装置３Ａの全体構成図である。図９に示される半導体装置３Ａの構成は、図１の半導体装置１のエミッタ電極３１がエミッタ電極３３に置き換えられているとともに、ボンディングワイヤ４１，４１１〜４１８がボンディングワイヤ４３Ａ，４３１〜４３８にそれぞれ置き換えられた構成である。これら以外の構成は同様であるため、説明を繰り返さない。
図９に示されるようにエミッタ電極３３Ａは、電極パッド３３１〜３３８と、線状導体３ａ〜３ｇとを含む。電極パッド３３１〜３３８は、いずれもＹ軸方向に延在する長方形状の電極パッドであり、Ｘ軸方向にほぼ等間隔に並置されている。半導体装置３ＡをＺ軸方向から平面視したとき、電極パッド３３１〜３３８は、規則的（連続パターン状）に配置されている。
電極パッド３３１と３３２とは、線状導体３ａによって接続されている。電極パッド３３２と３３３とは、線状導体３ｂによって接続されている。電極パッド３３３と３３４とは、線状導体３ｃによって接続されている。電極パッド３３４と３３５とは、線状導体３ｄによって接続されている。電極パッド３３５と３３６とは、線状導体３ｅによって接続されている。電極パッド３３６と３３７とは、線状導体３ｆによって接続されている。電極パッド３３７と３３８とは、線状導体３ｇによって接続されている。
電極パッド３３１は、ボンディングワイヤ４３Ａによって金属パターン５１に接続されている。電極パッド３３１〜３３８と金属パターン５２とは、それぞれボンディングワイヤ４３１〜４３８によって接続されている。
半導体素子１０の中央部からボンディングワイヤ４３１〜４３８が劣化していくとすると、ボンディングワイヤ４３１〜４３８の断線あるいは電極パッド３３１〜３３８からのボンディングワイヤ４３１〜４３８の剥離が発生するたびに、電圧検出部１０２によって検出される電位差が増加する。そのため、半導体装置３Ａによれば、剥離あるいは断線したボンディングワイヤ４３１〜４３８の本数を高精度に検出することができる。
図９においては図示していないが、半導体素子１０の外周部のエミッタ電極３３が成膜されていない部分には耐圧を維持するためのガードリングが設けられている。また、当該外周部には、ゲート配線の引き回し線が埋め込まれている。さらに、電極パッド３３１〜３３８の間にもゲート配線の引き回し線が埋め込まれている場合がある。そのため、エミッタ電極３３に含まれる複数の電極パッドの配置パターンを複雑にすると、半導体素子１０内のゲート信号の遅延ばらつきが発生する。その結果、たとえば、半導体素子１０の発振、あるいは温度分布の変化が生じ得る。
そこで、図１０に示される半導体装置３Ｂのように、図９のエミッタ電極３３の中央下部の線状導体３ｄを除去することにより、ゲート電極１１から入力されたゲート信号は半導体素子外周部以外にも、電極パッド３３４と３３５との間を通過する。その結果、ゲート信号の遅延ばらつきを抑制することができる。
図１１は実施の形態３の変形例３に係る半導体装置３Ｃの全体構成図である。図１１に示される半導体装置３Ｃの構成は、図１の半導体装置１のエミッタ電極３１がエミッタ電極３３Ｃに置き換えられているとともに、ボンディングワイヤ４１，４１１〜４１８がボンディングワイヤ４３Ｃ，４４１〜４４８にそれぞれ置き換えられた構成である。これら以外の構成は同様であるため、説明を繰り返さない。
エミッタ電極３３Ｃは、電極パッド３４１〜３５６と、線状導体４ａ〜４ｋ，４ｍ，４ｎ，４ｐ，４ｑとを含む。電極パッド３４１〜３５６の各々は、Ｙ軸方向に延在する長方形状の電極パッドである。電極パッド３４１，３４４，３４５，３４８，３４９，３５２，３５３，３５６は、Ｘ軸方向にほぼ等間隔で並置されている。電極パッド３４２，３４３，３４６，３４７，３５０，３５１，３５４，３５５は、Ｘ軸方向にほぼ等間隔で並置されているとともに、電極パッド３４１，３４４，３４５，３４８，３４９，３５２，３５３，３５６に対してそれぞれＹ軸方向に並置されている。
電極パッド３４１は、線状導体４ａによって電極パッド３４２に接続されている。電極パッド３４２は、線状導体４ｂによって電極パッド３４３に接続されている。電極パッド３４３は、線状導体４ｃによって電極パッド３４４に接続されている。電極パッド３４４は、線状導体４ｄによって電極パッド３４５に接続されている。電極パッド３４５は、線状導体４ｅによって電極パッド３４６に接続されている。電極パッド３４６は、線状導体４ｆによって電極パッド３４７に接続されている。電極パッド３４７は、線状導体４ｇによって電極パッド３４８に接続されている。電極パッド３４８は、線状導体４ｈによって電極パッド３４９に接続されている。電極パッド３４９は、線状導体４ｉによって電極パッド３５０に接続されている。電極パッド３５０は、線状導体４ｊによって電極パッド３５１に接続されている。電極パッド３５１は、線状導体４ｋによって電極パッド３５２に接続されている。電極パッド３５２は、線状導体４ｍによって電極パッド３５３に接続されている。電極パッド３５３は、線状導体４ｎによって電極パッド３５４に接続されている。電極パッド３５４は、線状導体４ｐによって電極パッド３５５に接続されている。電極パッド３５５は、線状導体４ｑによって電極パッド３５６に接続されている。
ボンディングワイヤ４３Ｃは、金属パターン５１と電極パッド３４８とを接続している。ボンディングワイヤ４４１〜４４８は、それぞれ電極パッド３４１，３４４，３４５，３４８，３４９，３５２，３５３，３５６と金属パターン５２とを接続している。ボンディングワイヤ４４１〜４４８は、それぞれ電極パッド３４２，３４３，３４６，３４７，３５０，３５１，３５４，３５５と金属パターン５２とを接続している。ボンディングワイヤ４４１〜４４８の各々は、ステッチされている。
ボンディングワイヤ４４１〜４４８の断線あるいは電極パッド３４１〜３５６からのボンディングワイヤ４４１〜４４８の剥離が発生するたびに、電圧検出部１０２によって検出される電位差が増加する。そのため、半導体装置３Ｃによれば、剥離あるいは断線したボンディングワイヤ４４１〜４４８の本数を高精度に検出することができる。
以上、実施の形態３および変形例１〜３に係る半導体装置によれば、半導体装置の劣化の検出精度を向上させることができる。
実施の形態４．
実施の形態１〜３では、２つの金属パターンの間の電位差を用いて半導体装置の劣化を検出する場合について説明した。実施の形態４では、当該電位差に加えて、金属パターンを流れる電流値も用いて半導体装置の劣化を検出する場合について説明する。
図１２は、実施の形態４に係る半導体装置４の全体構成図である。図１２に示される半導体装置４の構成は、図１の劣化判定部１０３が劣化判定部４０３に置き換えられているとともに、図１の半導体装置１の構成に電流検出部４０５、電流センサ４０６、およびボンディングワイヤ４４が加えられた構成である。これら以外の構成は図１と同様であるため、説明を繰り返さない。
実施の形態１において説明したように、ボンディングワイヤ４１１〜４１８の一部に剥離または断線が生じると、ボンディングワイヤ４１１〜４１８を流れていた電流の一部が線状導体１ａを流れ、他のボンディングワイヤを介して金属パターン５２へ流れる。
図１２に示されるように、半導体装置４においては、エミッタ電極３１２と金属パターン５１とがボンディングワイヤ４４によって接続されている。金属パターン５２へ流れていた電流の一部が、ボンディングワイヤ４１または４４を介して金属パターン５１を流れる。金属パターン５１を流れる電流値を電流センサ４０６が検出する。
電流センサ４０６は、検出した電流値を電流検出部４０５に出力する。電流検出部４０５は、電流センサ４０６から電流値を示す信号を劣化判定部４０３へ出力する。
劣化判定部４０３は、当該電流値が第３閾値を超えている場合、警報をユーザに報知するように指示する信号を情報報知部１０４に出力する。劣化判定部４０３は、当該電流値が第４閾値（＞第３閾値）を超えている場合、半導体装置４の安全性が確保できなくなるとして、半導体素子１０の通電を遮断して半導体装置４を停止することを指示する遮断信号をゲート制御部１０１に出力する。また、劣化判定部４０３は、当該電位差が第４閾値を超えている場合、エラー情報をユーザに報知するように指示する信号を情報報知部１０４に出力する。情報報知部１０４は、劣化判定部４０３からの信号に基づいて予め定められた情報をユーザに報知する。
以上、実施の形態４に係る半導体装置によれば、半導体装置の劣化の検出精度を向上させることができる。
今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１〜４，１Ａ，３Ａ〜３Ｃ 半導体装置、１ａ，２ａ，２ｂ，３ａ〜３ｇ，４ａ〜４ｋ，４ｍ，４ｎ，４ｐ，４ｑ 線状導体、１０ 半導体素子、１１，１３ ゲート電極、２１ コレクタ電極、３１〜３３，３３Ａ，３３Ｃ エミッタ電極、４１〜４４，４３Ａ，４３Ｃ，４１１〜４１８，４２１〜４２８，４３１〜４３８，４４１〜４４８ ボンディングワイヤ、４２Ａ スプリングコンタクト、５１〜５４ 金属パターン、７０ 絶縁材料、８０ ベース板、９１，９２ 導電性接着剤、１００，４００ 制御部、１０１ ゲート制御部、１０２ 電圧検出部、１０３，４０３ 劣化判定部、１０４ 情報報知部、１１１，１１２ 負電源、１１３，１１４ コンパレータ、１１５ ＡＮＤ回路、３１１，３１２，３２１〜３２３，３３１〜３３８，３４１〜３５６ 電極パッド、４０５ 電流検出部、４０６ 電流センサ、Ｓ１ スプリング。

Claims (10)

  1. 第１および第２電極と、制御電極とを備える半導体装置であって、
    前記制御電極に電圧を印加することにより、前記第１電極から前記第２電極へ流れる電流を制御するように構成された制御部と、
    前記制御部に接続された第１および第２金属パターンと、
    前記第１金属パターンと前記第２電極とを接続する接続部と、
    前記第２金属パターンと前記第２電極とを接続する複数のボンディングワイヤとを備え、
    前記第２電極は、
    第１および第２電極パッドを含む複数の電極パッドと、
    前記第１電極パッドと前記第２電極パッドとの間に接続された抵抗部とを含み、
    前記複数のボンディングワイヤは、
    前記第１電極パッドと前記第２金属パターンとを接続する第１ボンディングワイヤと、
    前記第２電極パッドと前記第２金属パターンとを接続する第２ボンディングワイヤとを含み、
    前記制御部は、前記第１金属パターンと前記第２金属パターンとの間の電位差が第１閾値を超えた場合に、前記半導体装置の劣化を検出するように構成されている、半導体装置。
  2. 前記抵抗部は、線状電極を含む、請求項１に記載の半導体装置。
  3. 前記制御部は、前記第１金属パターンの電位を基準電位として前記電圧を印加するように構成されている、請求項１または２に記載の半導体装置。
  4. 前記複数の電極パッドは、前記第２電極が配置されている平面の法線方向から平面視したとき、規則的に配置されている、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記複数の電極パッドの各々は、前記複数のボンディングワイヤによって、前記第２金属パターンに接続されている、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記接続部は、前記第１金属パターンと前記第２電極とを接続する第３ボンディングワイヤを含み、
    前記第３ボンディングワイヤの断面積は、前記複数のボンディングワイヤに含まれるいずれのボンディングワイヤの断面積よりも大きい、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記接続部は、前記接続部の一方端を前記第１電極パッドに付勢するように構成された弾性体を含む、請求項１〜５のいずれか１項に記載の半導体装置。
  8. 前記接続部は、
    前記第１電極パッドと前記第１金属パターンとを接続する第３ボンディングワイヤと、
    前記第２電極パッドと前記第１金属パターンとを接続する第４ボンディングワイヤとを含み、
    前記制御部は、前記第１金属パターンを流れる電流値が第３閾値を超えた場合に、前記半導体装置の劣化を検出するように構成されている、請求項１〜５のいずれか１項に記載の半導体装置。
  9. 前記制御部は、
    前記電位差が前記第１閾値を超えた場合、前記半導体装置の劣化を警告し、
    前記電位差が前記第１閾値より大きい第２閾値を超えた場合、前記半導体装置を停止させるように構成されている、請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記制御部は、
    前記電流値が前記第３閾値を超えた場合、前記半導体装置の劣化を警告し、
    前記電流値が前記第３閾値より大きい第４閾値を超えた場合、前記半導体装置を停止させるように構成されている、請求項８に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111630401B (zh) * 2018-01-26 2022-09-16 三菱电机株式会社 半导体装置以及电力变换装置
JP7218806B2 (ja) * 2019-06-12 2023-02-07 富士電機株式会社 半導体装置
CN115210868A (zh) * 2020-03-06 2022-10-18 三菱电机株式会社 半导体装置以及电力变换装置
US20230155012A1 (en) * 2020-05-21 2023-05-18 Mitsubishi Electric Corporation Semiconductor device
DE102021134029A1 (de) 2021-12-21 2023-06-22 Infineon Technologies Ag Strommessschaltung

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266226A (ja) * 1996-03-28 1997-10-07 Toshiba Corp 半導体装置およびその製造方法
JPH11111785A (ja) * 1997-10-07 1999-04-23 Nec Corp 半導体装置のワイヤオープン検出方法及び装置
JP2004342735A (ja) * 2003-05-14 2004-12-02 Renesas Technology Corp 半導体装置および電源システム
WO2005038919A1 (ja) * 2003-10-15 2005-04-28 Hitachi, Ltd. パワー半導体モジュール及びそれを用いた電力変換装置並びに移動体
JP2006047006A (ja) * 2004-08-02 2006-02-16 Denso Corp 断線検出回路
JP2008004728A (ja) * 2006-06-22 2008-01-10 Mitsubishi Electric Corp 半導体素子並びに半導体素子の寿命予測回路および寿命予測方法
JP2009295845A (ja) * 2008-06-06 2009-12-17 Denso Corp 半導体装置
JP2015076442A (ja) * 2013-10-07 2015-04-20 ローム株式会社 パワーモジュールおよびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552429B2 (en) * 2000-08-28 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Power switching semiconductor device with suppressed oscillation
DE10249712B3 (de) 2002-10-25 2004-03-25 Semikron Elektronik Gmbh Schaltungsanordnung und Verfahren zur Überwachung von Leistungshalbleiterbauelementen
JP2007049870A (ja) 2005-08-12 2007-02-22 Fuji Electric Device Technology Co Ltd 電力用半導体モジュール
JP4950274B2 (ja) 2009-12-25 2012-06-13 日立オートモティブシステムズ株式会社 パワー半導体モジュール
JP6056299B2 (ja) * 2012-09-13 2017-01-11 富士電機株式会社 半導体装置とワイヤオープン不良の検出方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266226A (ja) * 1996-03-28 1997-10-07 Toshiba Corp 半導体装置およびその製造方法
JPH11111785A (ja) * 1997-10-07 1999-04-23 Nec Corp 半導体装置のワイヤオープン検出方法及び装置
JP2004342735A (ja) * 2003-05-14 2004-12-02 Renesas Technology Corp 半導体装置および電源システム
WO2005038919A1 (ja) * 2003-10-15 2005-04-28 Hitachi, Ltd. パワー半導体モジュール及びそれを用いた電力変換装置並びに移動体
WO2005038918A1 (ja) * 2003-10-15 2005-04-28 Hitachi, Ltd. パワー半導体モジュール及びそれを用いた電力変換装置並びに移動体
JP2006047006A (ja) * 2004-08-02 2006-02-16 Denso Corp 断線検出回路
JP2008004728A (ja) * 2006-06-22 2008-01-10 Mitsubishi Electric Corp 半導体素子並びに半導体素子の寿命予測回路および寿命予測方法
JP2009295845A (ja) * 2008-06-06 2009-12-17 Denso Corp 半導体装置
JP2015076442A (ja) * 2013-10-07 2015-04-20 ローム株式会社 パワーモジュールおよびその製造方法

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