JP2552880B2 - 垂直ｄｍｏｓセル構造 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体デバイスに関し、特に作動条件センサ
を有する垂直二重拡散酸化金属半導体（DMOS）パワース
イッチングトランジスタデバイスに関する。
を有する垂直二重拡散酸化金属半導体（DMOS）パワース
イッチングトランジスタデバイスに関する。
〈従来の技術〉 米国特許第4,430,792号或いは同第4,443,931号等に開
示され、第１図に再現されているような公知技術に基づ
く垂直DMOSトランジスタデバイスは、複数の垂直DMOSセ
ルに対して共通の基層ドレーン10が設けられたFETセル
構造を有する。第１図に於けるドレーンリード40及びゲ
ートリード25の右側に位置するDMOSセル５に於ては、基
層ドレーン10が、高い破壊電圧を有するN-エピタキシャ
ル層12とN+ウェーハ11により形成されている。基層表面
13の下側に於いては、Ｐ型ボディ拡散領域22が比較的小
さいN+型ソース拡散領域34を有している。ドレーン12の
上方であってボディ拡散領域22に隣接する表面13上に
は、ゲート誘電体26により多結晶シリコンゲート24が支
持されている。酸化物層14が基層表面13上に絶縁層を提
供する。ＮチャンネルDMOSセル５内に於ては、ゲート24
に正のバイアスが加えられることにより、ソース34から
ドレーン12に向かう電子の流れを可能にするためのチャ
ンネル31がボディ領域22の上方に延設される。
示され、第１図に再現されているような公知技術に基づ
く垂直DMOSトランジスタデバイスは、複数の垂直DMOSセ
ルに対して共通の基層ドレーン10が設けられたFETセル
構造を有する。第１図に於けるドレーンリード40及びゲ
ートリード25の右側に位置するDMOSセル５に於ては、基
層ドレーン10が、高い破壊電圧を有するN-エピタキシャ
ル層12とN+ウェーハ11により形成されている。基層表面
13の下側に於いては、Ｐ型ボディ拡散領域22が比較的小
さいN+型ソース拡散領域34を有している。ドレーン12の
上方であってボディ拡散領域22に隣接する表面13上に
は、ゲート誘電体26により多結晶シリコンゲート24が支
持されている。酸化物層14が基層表面13上に絶縁層を提
供する。ＮチャンネルDMOSセル５内に於ては、ゲート24
に正のバイアスが加えられることにより、ソース34から
ドレーン12に向かう電子の流れを可能にするためのチャ
ンネル31がボディ領域22の上方に延設される。
第１図に示されたような典型的なパワースイッチング
DMOSデバイスに於ては、左右の互いに対称をなす一対の
DMOSセルが共通のゲート電極24を有し、このゲート電極
24は、ソース32、34から対応するチャンネル30、31を経
て共通のドレーン12に向かう電流が同時に流れるのを可
能にする。ボディ領域20、22は第１図の断面外に於て互
いに接続された連続的なP+ボディ拡散領域の一部からな
るものであって良い。数アンペアもの電流を制御するよ
うなパワースイッチング動作のために、ソース領域32ま
たは34の周辺部は、一連のセル、即ち第１図の断面図に
より示された構造に類似する互いに組合わされた指のよ
うな状態をなして数センチメータに亘って延在するのが
一般的である。
DMOSデバイスに於ては、左右の互いに対称をなす一対の
DMOSセルが共通のゲート電極24を有し、このゲート電極
24は、ソース32、34から対応するチャンネル30、31を経
て共通のドレーン12に向かう電流が同時に流れるのを可
能にする。ボディ領域20、22は第１図の断面外に於て互
いに接続された連続的なP+ボディ拡散領域の一部からな
るものであって良い。数アンペアもの電流を制御するよ
うなパワースイッチング動作のために、ソース領域32ま
たは34の周辺部は、一連のセル、即ち第１図の断面図に
より示された構造に類似する互いに組合わされた指のよ
うな状態をなして数センチメータに亘って延在するのが
一般的である。
第２図に示されるように、N+ソース34、P-ボディ22及
びN-基層12が、固有のNPNトランジスタ28として機能す
ることのないように、接合27、33は、通常表面13上に於
て、共通のソース／ボディコンタクト36により、隣接す
るボディ領域21、23に短絡されている。導電率が増大さ
れた深いボディ領域20′、22′は接合27、33が順方向に
バイアスされるのを防止する働きを有する。
びN-基層12が、固有のNPNトランジスタ28として機能す
ることのないように、接合27、33は、通常表面13上に於
て、共通のソース／ボディコンタクト36により、隣接す
るボディ領域21、23に短絡されている。導電率が増大さ
れた深いボディ領域20′、22′は接合27、33が順方向に
バイアスされるのを防止する働きを有する。
大きな基層ドレーンを備え高速のスイッチングが可能
のDMOSデバイスは高電流密度のパワースイッチングの用
途に適するが、高電力のスイッチング動作は多量の熱を
発生し、この発熱が制御されないと、DMOSパワースイッ
チングデバイスが破壊される場合がある。従って、この
ようなデバイスは用途によっては過熱から保護されなけ
ればならない。公知技術に基づくMDOSデバイスは例えば
ヒートシンクとしてのケーシングや外部的な電流制限回
路等により過熱から保護されている。
のDMOSデバイスは高電流密度のパワースイッチングの用
途に適するが、高電力のスイッチング動作は多量の熱を
発生し、この発熱が制御されないと、DMOSパワースイッ
チングデバイスが破壊される場合がある。従って、この
ようなデバイスは用途によっては過熱から保護されなけ
ればならない。公知技術に基づくMDOSデバイスは例えば
ヒートシンクとしてのケーシングや外部的な電流制限回
路等により過熱から保護されている。
熱センサを近接して設け、その出力をフィードバック
ループに於て用いることによりDMOSデバイスの電流及び
発熱を制御することができる。しかしながら、このよう
な従来技術に基づく方法は、第１図に示されているよう
なボディ22及び上側ドレーン12の温度、即ちセル５を流
れる電流を正確に示すものではなかった。高電流DMOSト
ランジスタ、その他のMOSゲート付デバイス等の大型デ
バイスに於ては顕著な温度勾配が発生する場合があるこ
とから、高い電流密度の領域の近傍の温度を検出するこ
とが肝要である。
ループに於て用いることによりDMOSデバイスの電流及び
発熱を制御することができる。しかしながら、このよう
な従来技術に基づく方法は、第１図に示されているよう
なボディ22及び上側ドレーン12の温度、即ちセル５を流
れる電流を正確に示すものではなかった。高電流DMOSト
ランジスタ、その他のMOSゲート付デバイス等の大型デ
バイスに於ては顕著な温度勾配が発生する場合があるこ
とから、高い電流密度の領域の近傍の温度を検出するこ
とが肝要である。
DMOSセルの温度を測定する或る手法に於ては、各セル
に設けられた複数のPN接合の一つに試験電流を流すもの
があるが、この電流は接合のバイアス及び温度の関数と
して与えられる。このような接合に印加された試験電流
は、同様にソース−ゲートバイアスに依存する作動時の
セルのチャンネルの電流を測定する通常の方法よりも直
接的かつ正確な温度測定を可能にする。接合17を横切る
リード（コンタクト）36、40間の作動セル５の電流を、
チャンネル31の電流と区別して測定するためには、ゲー
ト24を接地し、リード36−リード40間のバイアスを逆方
向としなければならず、そのためにセル５の通常の動作
を中断させなければならない。多くの用途に於て、デバ
イスを連続的に作動させる必要があったり、外部的な回
路の都合によりDMOSトランジスタの作動をこのような測
定のために中断させることができない場合がある。
に設けられた複数のPN接合の一つに試験電流を流すもの
があるが、この電流は接合のバイアス及び温度の関数と
して与えられる。このような接合に印加された試験電流
は、同様にソース−ゲートバイアスに依存する作動時の
セルのチャンネルの電流を測定する通常の方法よりも直
接的かつ正確な温度測定を可能にする。接合17を横切る
リード（コンタクト）36、40間の作動セル５の電流を、
チャンネル31の電流と区別して測定するためには、ゲー
ト24を接地し、リード36−リード40間のバイアスを逆方
向としなければならず、そのためにセル５の通常の動作
を中断させなければならない。多くの用途に於て、デバ
イスを連続的に作動させる必要があったり、外部的な回
路の都合によりDMOSトランジスタの作動をこのような測
定のために中断させることができない場合がある。
1984年６月28日発行の“Electronic Design"の第50〜
52頁に記載された公知技術は、電流ミラー回路を用いて
動作中のDMOSデバイスの状態をモニタするものである。
（例えば第２図の左側に示された）第１のトランジスタ
を流れる電流が、（例えば第２図の右側に示された）第
２の（ミラー）トランジスタに流れる比例的な電流とし
て反射（復元）される。反射（ミラー）電流は、リード
（コンタクト）36に直列接続された第２図に示された抵
抗器を介して測定され、第１のトランジスタの動作を中
断することなく温度の検出を可能にする。
52頁に記載された公知技術は、電流ミラー回路を用いて
動作中のDMOSデバイスの状態をモニタするものである。
（例えば第２図の左側に示された）第１のトランジスタ
を流れる電流が、（例えば第２図の右側に示された）第
２の（ミラー）トランジスタに流れる比例的な電流とし
て反射（復元）される。反射（ミラー）電流は、リード
（コンタクト）36に直列接続された第２図に示された抵
抗器を介して測定され、第１のトランジスタの動作を中
断することなく温度の検出を可能にする。
〈発明が解決しようとする問題点〉 小さな平均電流を伝導する場合でもパワーDMOSトラン
ジスタが過熱し故障する場合があることから、これらの
公知技術に基づく電流検出手法は必ずしもデバイスの故
障に至るようなあらゆる条件を察知することができな
い。従って、デバイスの動作を阻害することなく直接的
かつ正確に温度の検出が可能であるようなDMOSFETパワ
ースイッチングデバイスが望まれている。
ジスタが過熱し故障する場合があることから、これらの
公知技術に基づく電流検出手法は必ずしもデバイスの故
障に至るようなあらゆる条件を察知することができな
い。従って、デバイスの動作を阻害することなく直接的
かつ正確に温度の検出が可能であるようなDMOSFETパワ
ースイッチングデバイスが望まれている。
〈問題点を解決するための手段〉 本発明はセルの通常のパワースイッチング動作を阻害
することなく高密度電流部分に近接する部分の温度を正
確に測定し得る一体的な温度センサを有するDMOSパワー
スイッチングセル構造を提供する。
することなく高密度電流部分に近接する部分の温度を正
確に測定し得る一体的な温度センサを有するDMOSパワー
スイッチングセル構造を提供する。
本発明は、セルの動作を阻害することなく、セルボデ
ィの周囲の領域とは異なる導電形式を有する少なくとも
一つの新たな領域により形成されかつ該領域に至る新規
な電気的コンタクト及び所望に応じて前記第１の領域を
囲繞するボディに電気的に接触する第２のコンタクトを
有するようなPN接合に於ける試験電流または試験電圧を
測定することにより正確な温度測定を行う。
ィの周囲の領域とは異なる導電形式を有する少なくとも
一つの新たな領域により形成されかつ該領域に至る新規
な電気的コンタクト及び所望に応じて前記第１の領域を
囲繞するボディに電気的に接触する第２のコンタクトを
有するようなPN接合に於ける試験電流または試験電圧を
測定することにより正確な温度測定を行う。
本発明の第１の実施例は、拡幅された深いボディ領域
内に設けられた新規なダイオードウェルを備えるDMOSセ
ルを提供し、かつこの新たなダイオードウェルに至る電
気的なコンタクトを提供する。本発明の第２の実施例
は、チャンネルボディ領域とは別個に形成されるが共通
なコンタクトを有するような新規な深いボディ領域に設
けられた新規なダイオードウェル及びコンタクトを有す
る。第３の実施例は、それぞれ独立したコンタクトを備
えるように新規かつ別個のボディ領域内に設けられた新
規なダイオードウェルを提供する。本発明の第４の実施
例は、チャンネルボディ領域とは別個のボディ領域をな
すと共にそれ自身のためのコンタクトを有する新規なダ
イオードウェルを提供する。本発明の第５の実施例は基
層の表面上に設けられた誘電体により絶縁されたダイオ
ードを形成する２つの新規な領域を提供する。
内に設けられた新規なダイオードウェルを備えるDMOSセ
ルを提供し、かつこの新たなダイオードウェルに至る電
気的なコンタクトを提供する。本発明の第２の実施例
は、チャンネルボディ領域とは別個に形成されるが共通
なコンタクトを有するような新規な深いボディ領域に設
けられた新規なダイオードウェル及びコンタクトを有す
る。第３の実施例は、それぞれ独立したコンタクトを備
えるように新規かつ別個のボディ領域内に設けられた新
規なダイオードウェルを提供する。本発明の第４の実施
例は、チャンネルボディ領域とは別個のボディ領域をな
すと共にそれ自身のためのコンタクトを有する新規なダ
イオードウェルを提供する。本発明の第５の実施例は基
層の表面上に設けられた誘電体により絶縁されたダイオ
ードを形成する２つの新規な領域を提供する。
〈実施例〉 本発明は、一般的な作動条件センサを有する垂直DMOS
パワースイッチングセルを提供するものであるが、この
セルは異なる実施例のセル60a〜60d、80として第3a図〜
第3d図及び第５図に示されている。等価回路が第4a図〜
第4d図及び第６図にそれぞれ示されているが、これらの
回路の一部の領域が第１図に示されたDMOSセル５の領域
に対応している。深いボディ領域23を有する公知技術の
セル５（第１図参照）とは異なり、第3a図に示された本
発明に基づくセル60aは拡幅されたボディ領域63aを有す
ると共に、異なる導電形式を有するように予めドープさ
れまたはイオン注入されたウェル領域70を更に備えてい
る。ウェル70はアノードとして機能するボディ63aを備
える、PN接合により形成されるダイオード65のカソード
として機能する。図示されない別の実施例に於ては、す
べての領域の導電形式が反転され、ボディ領域がカソー
ドとなり、ウェル領域がアノードとなるようにされる。
パワースイッチングセルを提供するものであるが、この
セルは異なる実施例のセル60a〜60d、80として第3a図〜
第3d図及び第５図に示されている。等価回路が第4a図〜
第4d図及び第６図にそれぞれ示されているが、これらの
回路の一部の領域が第１図に示されたDMOSセル５の領域
に対応している。深いボディ領域23を有する公知技術の
セル５（第１図参照）とは異なり、第3a図に示された本
発明に基づくセル60aは拡幅されたボディ領域63aを有す
ると共に、異なる導電形式を有するように予めドープさ
れまたはイオン注入されたウェル領域70を更に備えてい
る。ウェル70はアノードとして機能するボディ63aを備
える、PN接合により形成されるダイオード65のカソード
として機能する。図示されない別の実施例に於ては、す
べての領域の導電形式が反転され、ボディ領域がカソー
ドとなり、ウェル領域がアノードとなるようにされる。
第１図及び第２図について公知技術の基づくDMOSセル
５について前記したが、第3a図に示されているように、
このようなDMOSセル60aに於けるドレーン領域52、ボデ
ィ領域62及びソース領域34は第4a図に示されているよう
な固有のNPNトランジスタ28を形成する。同様に、ボデ
ィ領域63a及び基層52に付加されるウェル70は第4a図に
示されたような固有のNPNトランジスタ66を形成する。
リード77がトランジスタ66のベース／エミッタ接合65を
順方向にバイアスしない場合、トランジスタ66がオフ状
態であってセル60aの通常のスイッチング動作が阻害さ
れない。
５について前記したが、第3a図に示されているように、
このようなDMOSセル60aに於けるドレーン領域52、ボデ
ィ領域62及びソース領域34は第4a図に示されているよう
な固有のNPNトランジスタ28を形成する。同様に、ボデ
ィ領域63a及び基層52に付加されるウェル70は第4a図に
示されたような固有のNPNトランジスタ66を形成する。
リード77がトランジスタ66のベース／エミッタ接合65を
順方向にバイアスしない場合、トランジスタ66がオフ状
態であってセル60aの通常のスイッチング動作が阻害さ
れない。
しかしながら、リード77がソース−ボディリード64a
に対して負方向に（逆方向）にバイアスされることによ
り試験電流が接合65に印加されるようにした場合、セル
60aの通常の動作中に於て、正方向にバイアスされたド
レーン領域52がトランジスタ66を導通させるようなコレ
クタ電流を提供し、リード40の電流に、接合65に於て測
定されるリード64aの電流を加え、その和をリード77か
ら出力する。
に対して負方向に（逆方向）にバイアスされることによ
り試験電流が接合65に印加されるようにした場合、セル
60aの通常の動作中に於て、正方向にバイアスされたド
レーン領域52がトランジスタ66を導通させるようなコレ
クタ電流を提供し、リード40の電流に、接合65に於て測
定されるリード64aの電流を加え、その和をリード77か
ら出力する。
このようなリード40からの電流の付加を最小化するた
めに、固有NPNトランジスタ66の電流ゲインを十分に小
さくし、（ベース63aが開放状態にあるときの）コレク
タ52とエミッタ70との間の破壊電圧（BVceo）が、（ベ
ース63aがエミッタ70に短絡状態にあるときの）コレク
タ52とエミッタ70の間の破壊電圧（BVces）よりも実質
的に低くならないようにする。
めに、固有NPNトランジスタ66の電流ゲインを十分に小
さくし、（ベース63aが開放状態にあるときの）コレク
タ52とエミッタ70との間の破壊電圧（BVceo）が、（ベ
ース63aがエミッタ70に短絡状態にあるときの）コレク
タ52とエミッタ70の間の破壊電圧（BVces）よりも実質
的に低くならないようにする。
この電流ゲインを小さくする１つの方法はドーピング
を制御することにより、ベース領域63aが隣接するエミ
ッタ接合65に対して比較的高いＰ型ドーパントの濃度を
有し、エミッタ注入の効率を低下させたり、同じくドー
ピングを制御することによりベース−エミッタ接合65と
ベース−コレクタ接合61との間のベースの単位面積当り
の正味のＰ型ドーパントの濃度が高くなるようにして、
ベース伝達ファクタを低下させることである。
を制御することにより、ベース領域63aが隣接するエミ
ッタ接合65に対して比較的高いＰ型ドーパントの濃度を
有し、エミッタ注入の効率を低下させたり、同じくドー
ピングを制御することによりベース−エミッタ接合65と
ベース−コレクタ接合61との間のベースの単位面積当り
の正味のＰ型ドーパントの濃度が高くなるようにして、
ベース伝達ファクタを低下させることである。
第3b図及び第3c図に示された別の実施例のセル60b、6
0cは、P+ボディ領域63から電気的に分離されたセンサア
ノードボディ領域63b、63cを有する。対応する等価回路
図が第4b図及び第4c図に示されている。第3b図に示され
ているように、P+ボディ領域63bは、その上面に設けら
れた例えばアルミニウム被膜からなる相互接続リード36
bによりボディ領域63に電気的に接続されている。第3a
図または第3b図に示されているように、ベース−エミッ
タ接合65を用いてセル60aまたは60bの温度を測定するた
めには１つのカソードコンタクト75を追加するのみで良
い。或いは、第3c図に示されたセル60cは、ボディ領域6
3cに至る第２のリード64cを備えていることにより、ダ
イオード65cの両ターミナルのいずれもアクセス可能に
してあり、試験電流は、スイッチング時に過渡的な動作
の影響を受けるリード64に印加する必要がない。この構
造により、温度測定のために種々の電気的接続が可能と
なる。
0cは、P+ボディ領域63から電気的に分離されたセンサア
ノードボディ領域63b、63cを有する。対応する等価回路
図が第4b図及び第4c図に示されている。第3b図に示され
ているように、P+ボディ領域63bは、その上面に設けら
れた例えばアルミニウム被膜からなる相互接続リード36
bによりボディ領域63に電気的に接続されている。第3a
図または第3b図に示されているように、ベース−エミッ
タ接合65を用いてセル60aまたは60bの温度を測定するた
めには１つのカソードコンタクト75を追加するのみで良
い。或いは、第3c図に示されたセル60cは、ボディ領域6
3cに至る第２のリード64cを備えていることにより、ダ
イオード65cの両ターミナルのいずれもアクセス可能に
してあり、試験電流は、スイッチング時に過渡的な動作
の影響を受けるリード64に印加する必要がない。この構
造により、温度測定のために種々の電気的接続が可能と
なる。
第3d図及び第4d図に示されたセル60dにより代表され
るような本発明の別の実施例に於ては、N+ウェルを備え
ることなく独立して存在するP+領域63dが設けられてい
る。P+領域63dは、Ｎ−カソード領域52dを備えるダイオ
ード61dのアノードを形成する。固有NPNトランジスタ66
が形成されないことにより破壊電圧の低下が緩和され
る。第3d図に示された実施例は、センサダイオード61d
の電気的な基準としてドレーン領域52dを用い得るよう
にするものである。
るような本発明の別の実施例に於ては、N+ウェルを備え
ることなく独立して存在するP+領域63dが設けられてい
る。P+領域63dは、Ｎ−カソード領域52dを備えるダイオ
ード61dのアノードを形成する。固有NPNトランジスタ66
が形成されないことにより破壊電圧の低下が緩和され
る。第3d図に示された実施例は、センサダイオード61d
の電気的な基準としてドレーン領域52dを用い得るよう
にするものである。
第５図及び第６図は本発明の別の実施例を示すもの
で、セル80に形成されたダイオード68は多結晶シリコン
または多結晶シリコンから再結晶することにより形成さ
れた単一の結晶シリコンからなるもので、例えばSiO2か
らなる誘電体69により、表面53に対して電気的に絶縁さ
れている。センサダイオード68は、アノードリード78及
びカソードリード79を介して、外部の任意の回路電圧を
基準として用いることを可能にする。
で、セル80に形成されたダイオード68は多結晶シリコン
または多結晶シリコンから再結晶することにより形成さ
れた単一の結晶シリコンからなるもので、例えばSiO2か
らなる誘電体69により、表面53に対して電気的に絶縁さ
れている。センサダイオード68は、アノードリード78及
びカソードリード79を介して、外部の任意の回路電圧を
基準として用いることを可能にする。
本発明に基づくセンサダイオードは、第４の下側領域
を備えていない点を除いて概ねDMOSトランジスタに対応
するようなDMOSバイポーラ（絶縁ゲートバイポーラ）ト
ランジスタ（IGBT）デバイスと共に用いることができ、
導電形式も逆であって良く、米国特許第4,443,931号明
細書等に於て示されているようにエピタキシャル層を領
域52として用いることができる。IGBTに於ては、基層50
（例えば、第3a図参照）がIGBTアノードとしての第２の
導電形式を有するウェハ又は基層レイヤ51と、DMOSドレ
ーン領域としての第１の導電形式を有するエピタキシャ
ル層52とを有する。
を備えていない点を除いて概ねDMOSトランジスタに対応
するようなDMOSバイポーラ（絶縁ゲートバイポーラ）ト
ランジスタ（IGBT）デバイスと共に用いることができ、
導電形式も逆であって良く、米国特許第4,443,931号明
細書等に於て示されているようにエピタキシャル層を領
域52として用いることができる。IGBTに於ては、基層50
（例えば、第3a図参照）がIGBTアノードとしての第２の
導電形式を有するウェハ又は基層レイヤ51と、DMOSドレ
ーン領域としての第１の導電形式を有するエピタキシャ
ル層52とを有する。
本発明は、温度を測定するのとは別個に電流を測定し
たい場合には、第２図について前記したように電流を測
定するための電流ミラー構造として用いることもでき
る。
たい場合には、第２図について前記したように電流を測
定するための電流ミラー構造として用いることもでき
る。
第１図は、２つのセルを有する公知技術に基づく垂直DM
OSトランジスタを示す断面図である。 第２図は第１図の構造を示す等価回路図である。 第3a図〜第3d図は本発明に基づく温度センサダイオード
を一体的に備える垂直DMOSトランジスタデバイスを示す
断面図である。 第4a図〜第4d図は第３図に示された構造を示す等価回路
図である。 第５図はDMOSデバイスから電気的に絶縁された単一の結
晶または多結晶シリコンからなる温度センサダイオード
を構成してなる本発明の別の実施例を示す断面図であ
る。 第６図は第５図の構造を示す等価回路図である。 ５……セル、10……基層ドレーン 11……N+ウェハ 12……N-エピタキシャル層（ドレーン） 13……表面、17……接合 20、22……ボディ領域 23……接合、24……ゲート 25……ゲートリード、26……ゲート誘電体 28……トランジスタ、30、31……チャンネル 32、34……ソース、33……接合 36……コンタクト、36b、40……リード 50……基層、51……ウェハ 52、52d……ドレーン（コレクタ） 53……表面 60、60a〜60d……セル 61……ベース−コレクタ接合 61d……ダイオード 62、63、63a〜63d……ボディ（ベース） 64、64a、64c……リード 65……ベース−エミッタ接合 65c……ダイオード、66……トランジスタ 68……ダイオード、69……誘電体 70……ウェル（エミッタ） 77……リード 78、79……リード、80……セル
OSトランジスタを示す断面図である。 第２図は第１図の構造を示す等価回路図である。 第3a図〜第3d図は本発明に基づく温度センサダイオード
を一体的に備える垂直DMOSトランジスタデバイスを示す
断面図である。 第4a図〜第4d図は第３図に示された構造を示す等価回路
図である。 第５図はDMOSデバイスから電気的に絶縁された単一の結
晶または多結晶シリコンからなる温度センサダイオード
を構成してなる本発明の別の実施例を示す断面図であ
る。 第６図は第５図の構造を示す等価回路図である。 ５……セル、10……基層ドレーン 11……N+ウェハ 12……N-エピタキシャル層（ドレーン） 13……表面、17……接合 20、22……ボディ領域 23……接合、24……ゲート 25……ゲートリード、26……ゲート誘電体 28……トランジスタ、30、31……チャンネル 32、34……ソース、33……接合 36……コンタクト、36b、40……リード 50……基層、51……ウェハ 52、52d……ドレーン（コレクタ） 53……表面 60、60a〜60d……セル 61……ベース−コレクタ接合 61d……ダイオード 62、63、63a〜63d……ボディ（ベース） 64、64a、64c……リード 65……ベース−エミッタ接合 65c……ダイオード、66……トランジスタ 68……ダイオード、69……誘電体 70……ウェル（エミッタ） 77……リード 78、79……リード、80……セル
Claims (4)
- 【請求項１】第１の導電形式の基層ドレーンと、基層の
表面下の少なくとも１つの第２の導電形式のボディ領域
と、前記ボディ領域内の第１の導電形式のソース領域と
を有する垂直DMOSセル構造であって、 前記ボディ領域内に第１の導電形式の第１の領域より成
る作動条件センサ領域を設け、前記第１の領域の第１の
ターミナルは、前記セルが通常の作動を行うときに前記
第１の領域と前記ボディ領域を介して試験電流を印加し
又は横切って試験電圧を印加するように接続されている
ことを特徴とする垂直DMOSセル構造。 - 【請求項２】前記第１の領域が横方向に拡幅したボディ
領域に形成されたことを特徴とする特許請求の範囲第１
項に記載の垂直DMOSセル構造。 - 【請求項３】第１の導電形式の基層ドレーンと、基層表
面下の少なくとも１つの第２の導電形式のボディ領域
と、前記ボディ領域内の第１の導電形式のソース領域
と、前記第１の導電形式の基層ドレーンに隣接した第２
の導電形式の基層レイヤと、少なくとも前記ボディ領域
の一部分の上に形成された、前記第１の導電形式の基層
ドレーンと前記ソース領域の間の電気の流れを制御する
ゲートとより成る絶縁ゲートバイポーラトランジスタデ
バイスであって、 前記ボディ領域内に第１の導電形式の第１の領域より成
る作動条件センサ領域を設け、前記第１の領域の第１の
ターミナルは、前記基層ドレーンと前記ボディ領域と前
記ソース領域と前記基層レイヤを含むセルが通常の作動
を行うときに前記第１の領域と前記ボディ領域を介して
試験電流を印加し又は横切って試験電圧を印加するよう
に接続されていることを特徴とする絶縁ゲートバイポー
ラトランジスタデバイス。 - 【請求項４】前記第１の領域が横方向に拡幅したボディ
領域に形成されたことを特徴とする特許請求の範囲第３
項に記載の絶縁ゲートバイポーラトランジスタデバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92996186A | 1986-11-12 | 1986-11-12 | |
| US929,961 | 1986-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129671A JPS63129671A (ja) | 1988-06-02 |
| JP2552880B2 true JP2552880B2 (ja) | 1996-11-13 |
Family
ID=25458747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227534A Expired - Lifetime JP2552880B2 (ja) | 1986-11-12 | 1987-09-10 | 垂直ｄｍｏｓセル構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0267447B1 (ja) |
| JP (1) | JP2552880B2 (ja) |
| DE (1) | DE3784997T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698645B2 (ja) * | 1988-05-25 | 1998-01-19 | 株式会社東芝 | Ｍｏｓｆｅｔ |
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| GB9206058D0 (en) * | 1992-03-20 | 1992-05-06 | Philips Electronics Uk Ltd | A semiconductor switch and a temperature sensing circuit for such a switch |
| GB9207849D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor device |
| DE4244272A1 (de) * | 1992-12-28 | 1994-06-30 | Daimler Benz Ag | Feldeffektgesteuertes Halbleiterbauelement |
| WO2011035331A2 (en) * | 2009-09-21 | 2011-03-24 | Maxpower Semiconductor Inc. | Devices, structures, and methods using self-aligned resistive source extensions |
| CN102684485B (zh) * | 2011-03-09 | 2015-01-21 | 无锡维赛半导体有限公司 | 垂直互补场效应管 |
| JP7033049B2 (ja) * | 2018-11-16 | 2022-03-09 | 株式会社 日立パワーデバイス | 半導体装置およびそれを用いた電力変換装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240017B2 (ja) * | 1972-10-16 | 1977-10-08 | ||
| JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
| JPS55146954A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Protective circuit for protecting semiconductor device against thermal breakage |
| JPS57139963A (en) * | 1981-02-24 | 1982-08-30 | Matsushita Electronics Corp | Semiconductor device |
| JPS57173767A (en) * | 1981-04-20 | 1982-10-26 | Sony Corp | Heat resistance measurement for mos-fet element |
| JPS5884461A (ja) * | 1981-11-13 | 1983-05-20 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| DE3322669C2 (de) * | 1982-07-08 | 1986-04-24 | General Electric Co., Schenectady, N.Y. | Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden |
-
1987
- 1987-09-10 JP JP62227534A patent/JP2552880B2/ja not_active Expired - Lifetime
- 1987-10-13 EP EP19870114899 patent/EP0267447B1/en not_active Expired - Lifetime
- 1987-10-13 DE DE19873784997 patent/DE3784997T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0267447B1 (en) | 1993-03-24 |
| EP0267447A3 (en) | 1990-04-25 |
| EP0267447A2 (en) | 1988-05-18 |
| DE3784997D1 (de) | 1993-04-29 |
| JPS63129671A (ja) | 1988-06-02 |
| DE3784997T2 (de) | 1993-07-22 |
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