JP3504085B2 - 半導体装置 - Google Patents

半導体装置

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JP3504085B2
JP3504085B2 JP27902696A JP27902696A JP3504085B2 JP 3504085 B2 JP3504085 B2 JP 3504085B2 JP 27902696 A JP27902696 A JP 27902696A JP 27902696 A JP27902696 A JP 27902696A JP 3504085 B2 JP3504085 B2 JP 3504085B2
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、たとえば絶縁ゲ
ート構造を有する半導体装置に関するもので、特に、過
電流検出機能付きの電力用素子に用いられるものであ
る。
【0002】
【従来の技術】従来、過電流による破壊を防止する構造
をもつ電力用素子として電流センス付きIGBTが知ら
れている。図7は、従来の電流センス付きIGBTの概
略を示すものである。
【0003】この電流センス付きIGBTは、主電流が
流れるIGBTセル1と、これに並列に接続された、有
効面積が上記IGBTセル1の1/1000(〜1/1
0000)程度とされたセンシング用の電流検出セル2
とを有して構成されている。
【0004】この場合、IGBTセル1に100Aの主
電流が流れると、電流検出セル2には、その1/100
0の0.1Aの電流が流れる。すなわち、この電流セン
ス付きIGBTでは、主電流に比例して、上記電流検出
セル2に流れる電流を、この電流検出セル2に直列に接
続された抵抗の両端の電圧(電流センス信号)として検
出する。そして、電流検出セル2に過電流が流れた場合
に、ゲート信号を通じてIGBTセル1にフィードバッ
クをかけることで、過電流による破壊から上記IGBT
セル1を保護するようになっている。
【0005】しかしながら、このような方法によって主
電流をモニタする場合、上記電流センス信号の温度依存
性により、主電流をモニタするための過電流の検出の精
度が悪いという問題があった。
【0006】特に、IGBTの通電時には、いつも電流
検出セル2に電流が流れるようになっているため、そこ
で消費する電力のロスが大きい。たとえば、4000A
(定格)クラスの大容量の素子において、過電流の検出
の精度をあげようとすると、このロスは無視できなくな
る。
【0007】また、過電流の検出には電流検出セル2の
アナログの電流値を用いるため、この電流検出セル2に
つながるゲート制御回路(RTC)には、通常、バイポ
ーラトランジスタが使用される。したがって、IGBT
とRTCとをモノリシックに集積化するのが困難である
という欠点があった。
【0008】
【発明が解決しようとする課題】上記したように、従来
においては、過電流の検出精度が悪く、過電流検出のた
めの電力の消費が大きい、モノリシック化が困難である
などの問題があった。そこで、この発明は、過電流検出
で消費する電力のロスを抑えつつ、過電流の検出の精度
を向上できるとともに、モノリシック化が容易に可能な
半導体装置を提供することを目的としている。
【0009】
【課題を解決するための手段】本願発明の一態様によれ
ば、半導体層と、この半導体層の第1の面に選択的に形
成された第1導電型の第1ベース層と、前記第1ベース
層の表面領域に選択的に形成された第2導電型のソース
層と、前記第1ベース層の相互間にそれぞれゲート絶縁
膜を介して埋め込まれたトレンチ構造の第1ゲート電極
と、前記ソース層に接続されたソース電極と、前記半導
体層の第2の面に第1導電型のドレイン層を介して形成
されたドレイン電極とをそれぞれ備える第1のスイッチ
ング素子群からなる主素子部と、前記半導体層の第1の
面に選択的に形成された第1導電型の第2ベース層と、
前記第2ベース層の表面領域に選択的に形成された第2
導電型の電圧検出端子層と、前記第2ベース層の相互間
にそれぞれゲート絶縁膜を介して埋め込まれたトレンチ
構造の第2ゲート電極と、前記電圧検出端子層に共通に
接続され、前記ドレイン電極の電位に応じて電位が変動
する電圧検出電極とをそれぞれ備える第2のスイッチン
グ素子群からなり、この第2のスイッチング素子群を流
れる検出電流の飽和電流が、前記主素子部を流れる主電
流の飽和電流よりも小さくなるように、前記第2のスイ
ッチング素子群のそれぞれが、前記第1のスイッチング
素子群の繰り返しの素子パターン寸法よりも広い間隔の
繰り返しの素子パターン寸法をもって配設された検出素
子部とを具備し、ゲート電極間のソース層の幅をW、ス
イッチング素子群の繰り返しの素子パターン寸法をC、
ベース層の下面からゲート電極の底面までの距離をDと
したときのゲート電極のトレンチ形状パラメータX(=
W/(D・C))が、前記第1ゲート電極および前記第
2ゲート電極ともにX<1.0×103 cm-1を満たす
ことを特徴とする電流検出機能付きの半導体装置が提供
される。
【0010】 上記した構成によれば、主素子部を流れ
る主電流が飽和する前に、検出素子部によって確実に過
電流を検出できるようになる。これにより、主素子部に
過電流が流れるのをあらかじめ予測することが可能とな
るものである。
【0011】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図1は、本発明の実施の
第一の形態にかかる、過電流検出機能付きの電力用素子
としての導電変調型MOSFET(電流センス付きIG
BT)の概略構成を示すものである。なお、同図(a)
は該IGBTの要部を素子の表面を透視して示す平面
図、同図(b)は同図(a)のIa−Ia線に沿う断面図で
ある。
【0012】すなわち、この電流センス付きIGBT1
0は、たとえば、IGBTセル部(主素子部)21とセ
ンシング用の電流検出セル部(検出素子部)22とから
構成されている。
【0013】上記IGBTセル部21は、半導体層とし
ての高抵抗のn- シリコン層(ドリフト層)31、この
シリコン層31の一表面に選択的に形成された低抵抗な
p型ベース層32、このベース層32の表面に選択的に
形成されたn型ソース層33、このソース層33および
上記ベース層32の相互間にそれぞれゲート絶縁膜34
を介して設けられたトレンチ構造のゲート電極35、こ
のゲート電極35上にそれぞれ設けられたCVD保護膜
36を介して上記シリコン層31の表面に形成された、
上記ベース層32および上記ソース層33につながるソ
ース電極37、および、上記シリコン層31の他の一表
面にp型エミッタ層38を介して設けられたアノード電
極39からなる、複数のセル(第1のスイッチング素
子)21aを有して形成されている。
【0014】一方、電流検出セル部22は、たとえば、
上記IGBTセル部21の各セル21aに囲まれるよう
にして設けられている。上記電流検出セル部22は、た
とえば、上記シリコン層31の一表面に選択的に形成さ
れた低抵抗なp型ベース層32、このベース層32の表
面に選択的に形成されたn+ 型の電圧検出端子層(ドレ
イン層)41、上記ベース層32の相互間にそれぞれゲ
ート絶縁膜34を介して設けられたトレンチ構造のゲー
ト電極35、CVD保護膜42を介して上記シリコン層
31の表面に形成され、上記ゲート電極35間の電圧検
出端子層41にのみ接続された電圧検出電極43、およ
び、上記シリコン層31の他の一表面にp型エミッタ層
38を介して設けられたアノード電極39からなる、少
なくとも1つのセル(第2のスイッチング素子)22a
を有して形成されている。
【0015】この場合、電圧検出電極43は、検出の精
度を高めるために、上記ゲート電極35のトレンチの方
向と直交する方向に引き出されるようにして配設するの
が望ましい。
【0016】また、CVD保護膜42を、隣り合う2つ
のゲート電極35とその相互間の上記ベース層32とに
かけて形成することにより、電流検出セル部22のセル
22aのサイズが、IGBTセル部21のセル21aの
サイズの約2倍となるように設計されている。
【0017】すなわち、電流検出セル部22のセルサイ
ズが、IGBTセル部21のセルサイズに対して実質的
に拡がるように形成する。すると、電流検出セル部22
におけるセル22aの単位面積あたりのチャネル密度が
減少するため、セルサイズの比に応じて、電流検出セル
部22に流れる電流の飽和電流(飽和特性)を小さく抑
えることが可能となる。これにより、IGBTセル部2
1のセル21aに流れる主電流が飽和する以前に、電流
検出セル部22に流れる過電流を検出できるようにな
る。
【0018】なお、本IGBT10においては、たとえ
ば、電流検出セル部22における電圧検出端子層41の
幅を2W、電圧検出端子層41間の距離を2C、ベース
層32の下面からのゲート電極35の先端までの距離を
Dとしたとき、次式により表されるトレンチの形状パラ
メータXが1.0×103 cm-1よりも小さくなるように
設計されている。
【0019】X=W/(D・C) さて、上記した構成のIGBT10においては、たとえ
ば、ソース電極37を接地電位に接続するとともに、ゲ
ート電極35およびアノード電極39にそれぞれ正の所
定の電圧を印加する。
【0020】すると、ベース層32の側面の、ゲート電
極35との接面付近が反転してチャネルが形成され、ア
ノード電流が流れる。このとき、ソース層33とは独立
して設けられ、フローティング状態にある上記電圧検出
端子層41は、チャネルを介してアノード電圧に引かれ
て正電位となる。
【0021】したがって、このアノード電圧に等価なド
レイン電圧を電圧検出電極43によって検出すること
で、間接的にアノード電流に等価なドレイン電流を検出
できる。
【0022】すなわち、このIGBT10の場合、MO
SFETがオンした際にソース電極37およびベース層
32が接地されていても、電圧検出端子層41はチャネ
ルを介してドレイン電圧に追随して上昇するように構成
されている。
【0023】このため、電圧検出電極43によってドレ
イン電圧を検出することが可能となり、過電流検出に必
要なドレイン電流を正確、かつ、リニアにモニタでき
る。しかも、MOSFETのゲート電極35をトレンチ
構造としているため、電流検出セル部22を小面積化で
きるとともに、寄生効果と電流検出セル部22で消費す
る電力のロスとを小さくできる一方、破壊耐量は大きく
できる。
【0024】図2は、上記したIGBT10の過電流検
出にかかる制御装置の例を示すものである。たとえば、
電圧検出電極43の出力(電流センス信号)をゲート制
御回路としてのMOSFET51のゲートに入力させ、
これによりIGBT10の各ゲート電極35に印加され
るゲート電圧(15.0V)のオン/オフを制御させる
ことで、IGBT10を過電流による破壊から保護でき
るようになる。
【0025】すなわち、電流検出セル部22を流れるド
レイン電流(d)は、たとえば図3に示すように、IG
BTセル部21を流れる主電流(m)よりも飽和電流が
小さい。このため、主電流(m)が飽和する前にドレイ
ン電流(d)は飽和し、このドレイン電流(d)の飽和
に応じてMOSFET51がゲート電圧をしぼるように
働く。
【0026】この結果、IGBTセル部21を流れる主
電流が飽和する前に過電流(ドレイン電流の飽和)を確
実に検出でき、主電流を飽和させることなしに、IGB
T10を安定に動作させることが可能となる。
【0027】このIGBT10の場合、電圧検出電極4
3の電位は、ゲート電位から素子のしきい値を引いた値
以上になるとチャネルが消失するため、それ以上に上昇
することはない。
【0028】したがって、本IGBT10とともに同一
半導体層上にMOSFET51などを集積させることに
よって、論理回路(たとえば、RTC)を含むモノリシ
ック化が容易に可能となるとともに、電圧検出電極43
の出力によって該論理回路による高精度な過電流制御が
実現できる。
【0029】上記したように、IGBTセル部を流れる
主電流が飽和する前に、電流検出セル部によって確実に
過電流を検出できるようにしている。すなわち、電流検
出セル部のセルサイズが、IGBTセル部のセルサイズ
よりも大きくなるように設計されている。これにより、
電流検出セル部を流れるドレイン電流の飽和電流を主電
流よりも小さくすることが可能となるため、IGBTセ
ル部に流れる主電流が飽和する以前に、電流検出セル部
に流れる過電流(ドレイン電流の飽和)を検出できるよ
うになる。したがって、ドレイン電流をモニタすること
で、IGBTセル部に過電流が流れるのをあらかじめ予
測することが可能となり、IGBTセル部を過電流によ
る破壊から容易に保護できるようになるものである。
【0030】しかも、ゲート電極の形状をトレンチ構造
としているため、電流検出セル部を小面積化できるとと
もに、寄生効果と電流検出セル部でのロスとを小さく、
かつ、破壊耐量を大きくすることができる。
【0031】また、IGBTセル部と電流検出セル部と
の間に存在する寄生抵抗が大きくなるように設計するこ
とで、より過電流検出の精度をあげることが可能であ
る。特に、ゲート制御回路などを含んだモノリシック化
が容易に可能となるため、インバータ、SVC、また
は、各種のパワーデバイスの制御装置に用いた場合に有
用となる。
【0032】図4は、本発明の実施の第二の形態にかか
る、過電流検出機能付きの電力用素子としての導電変調
型MOSFET(電流センス付きIGBT)の概略構成
を示すものである。なお、同図(a)は該IGBTの要
部を素子の表面を透視して示す平面図、同図(b)は同
図(a)のIVa −IVa 線に沿う断面図である。
【0033】この電流センス付きIGBT10´は、た
とえば、IGBTセル部21においては、互いに隣接す
る、高抵抗のn- シリコン層31および低抵抗なp型ベ
ース層32上に、それぞれゲート絶縁膜61を介して、
ゲート電極幅LG21 を有するゲート電極62が設けられ
てなる構成とされている。
【0034】一方、たとえば、上記IGBTセル部21
の各セル21aに囲まれるようにして設けられるセンシ
ング用の電流検出セル部22においては、互いに隣接す
る、高抵抗のn- シリコン層31および低抵抗なp型ベ
ース層32上に、それぞれゲート絶縁膜71を介して、
ゲート電極幅LG22 を有するゲート電極72が設けられ
てなる構成とされている。
【0035】この場合、IGBTセル部21のゲート電
極幅LG21 に対し、電流検出セル部22のゲート電極幅
G22 が実質的に長くなるように形成することで、電流
検出セル部22におけるセル22aの単位面積あたりの
チャネル密度を減少させるようにしている。
【0036】このような構成によっても、電流検出セル
部22に流れるドレイン電流の飽和特性を小さく抑える
ことができるため、たとえば図5に示すように、IGB
Tセル部21のセル21aに流れる主電流mが飽和する
以前に、電圧検出端子層41に対して直交する方向に引
き出された電圧検出端子43によって、電流検出セル部
22に流れる過電流(ドレイン電流dの飽和)を高精度
に検出できるようになる。
【0037】図6は過電流検出機能付きの電力用素子
としての導電変調型MOSFET((電流センス付きI
GBT)において、電流検出セル部のセルとIGBTセ
ル部のセルとがほぼ同一サイズとなるように設計した場
合を例に示すものである。なお、同図(a)は該IGB
Tの要部を素子の表面を透視して示す平面図、同図
(b)は同図(a)のVIa−VIa線に沿う断面図、同図
(c)は同図(a)のVIb−VIb線に沿う断面図であ
る。
【0038】この電流センス付きIGBT10''は、た
とえば同図(a)に示すように、IGBTセル部21と
センシング用の電流検出セル部22とから構成されてい
る。上記電流検出セル部22は、たとえば同図(b)に
示すように、高抵抗のn-シリコン層31、このシリコ
ン層31の一表面に選択的に形成された低抵抗なp型ベ
ース層32、このベース層32の表面に形成されたn+
型の電圧検出端子層41、上記ベース層32の相互間に
それぞれゲート絶縁膜34を介して設けられたトレンチ
構造のゲート電極35、CVD保護膜42を介して上記
シリコン層31の表面に形成され、上記ゲート電極35
間の電圧検出端子層41にそれぞれ接続された電圧検出
電極43、および、上記シリコン層31の他の一表面に
p型エミッタ層38を介して設けられたアノード電極3
9からなる、少なくとも1つのセル22aを有して形成
されている。
【0039】一方、上記電流検出セル部22を囲むよう
にして設けられた、上記IGBTセル部21は、たとえ
ば同図(c)に示すように、上記シリコン層31の一表
面に選択的に形成された低抵抗なp型ベース層32、こ
のベース層32の表面に選択的に形成されたn型ソース
層33、このソース層33および上記ベース層32の相
互間にそれぞれゲート絶縁膜34を介して設けられたト
レンチ構造のゲート電極35、このゲート電極35上に
それぞれ設けられたCVD保護膜36を介して上記シリ
コン層31の表面に形成された、上記ベース層32およ
び上記ソース層33につながるソース電極37、およ
び、上記シリコン層31の他の一表面にp型エミッタ層
38を介して設けられたアノード電極39からなる、複
数のセル21aを有して形成されている。
【0040】この場合も、電圧検出電極43をゲート電
極35のトレンチ方向と直交する方向に引き出すように
することで、高精度の電圧検出が可能となる。また、電
流検出セル部22のセル22aが、IGBTセル部21
のセル21aとほぼ同一サイズとなるように設計されて
いるため、IGBTセル部21に流れる主電流が飽和す
る以前に、電流検出セル部22に流れる過電流を検出す
るのは難しいものの、ゲート電極35の形状にトレンチ
構造を採用している分だけ、電流検出セル部22を小面
積化できるとともに、寄生効果と電流検出セル部22で
消費する電力のロスとを小さく、かつ、破壊耐量を大き
くできる。
【0041】なお、上記した本発明の実施の第一,第二
形態および電流検出セル部のセルとIGBTセル部の
セルとがほぼ同一サイズとなるように設計した場合の例
においては、いずれもアノード電極とソース電極とをシ
リコン層の異なる面にそれぞれ設けるようにした場合を
例に説明したが、これに限らず、たとえばシリコン層の
同一面に形成する横型構造のIGBTにも同様に適用で
きる。この場合、ソース層側のベース層内に、該ソース
層とは独立に電圧検出端子層を設けるようにすれば良
い。
【0042】また、シリコン層とp型エミッタ層との間
にn型のバッファ層を設けてなる構成のIGBTにも同
様に適用可能である。さらに、IGBTに限らず、たと
えば、MCT、IEGT、EST、MOSFETなどの
各種のスイッチング素子に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【0043】
【発明の効果】以上、詳述したようにこの発明によれ
ば、過電流検出で消費する電力のロスを抑えつつ、過電
流の検出の精度を向上できるとともに、モノリシック化
が容易に可能な半導体装置を提供できる。
【図面の簡単な説明】
【図1】この発明の実施の第一の形態にかかる、電流セ
ンス付きIGBTの概略を示す構成図。
【図2】同じく、IGBTの過電流検出にかかる制御装
置の例を示す構成図。
【図3】同じく、かかる動作を説明するために示す概略
図。
【図4】本発明の実施の第二の形態にかかる、電流セン
ス付きIGBTの概略を示す構成図。
【図5】同じく、かかる動作を説明するために示す概略
図。
【図6】電流検出セル部のセルとIGBTセル部のセル
とがほぼ同一サイズとなるように設計した場合を例に
電流センス付きIGBTの概略を示す構成図。
【図7】従来技術とその問題点を説明するために示す、
電流センス付きIGBTの概略構成図。
【符号の説明】
10,10´,10''…電流センス付きIGBT 21…IGBTセル部 22…電流検出セル部 31…n- シリコン層 32…p型ベース層 33…n型ソース層 34,61,71…ゲート絶縁膜 35,62,72…ゲート電極 36,42…CVD保護膜 37…ソース電極 38…p型エミッタ層 39…アノード電極 41…n+ 型電圧検出端子層 43…電圧検出電極 51…MOSFET
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体層と、この半導体層の第1の面に
    選択的に形成された第1導電型の第1ベース層と、前記
    第1ベース層の表面領域に選択的に形成された第2導電
    型のソース層と、前記第1ベース層の相互間にそれぞれ
    ゲート絶縁膜を介して埋め込まれたトレンチ構造の第1
    ゲート電極と、前記ソース層に接続されたソース電極
    と、前記半導体層の第2の面に第1導電型のドレイン層
    を介して形成されたドレイン電極とをそれぞれ備える第
    1のスイッチング素子群からなる主素子部と、 前記半導体層の第1の面に選択的に形成された第1導電
    型の第2ベース層と、前記第2ベース層の表面領域に選
    択的に形成された第2導電型の電圧検出端子層と、前記
    第2ベース層の相互間にそれぞれゲート絶縁膜を介して
    埋め込まれたトレンチ構造の第2ゲート電極と、前記電
    圧検出端子層に共通に接続され、前記ドレイン電極の電
    位に応じて電位が変動する電圧検出電極とをそれぞれ備
    える第2のスイッチング素子群からなり、この第2のス
    イッチング素子群を流れる検出電流の飽和電流が、前記
    主素子部を流れる主電流の飽和電流よりも小さくなるよ
    うに、前記第2のスイッチング素子群のそれぞれが、前
    記第1のスイッチング素子群の繰り返しの素子パターン
    寸法よりも広い間隔の繰り返しの素子パターン寸法をも
    って配設された検出素子部とを具備し、ゲート電極間のソース層の幅をW、スイッチング素子群
    の繰り返しの素子パターン寸法をC、ベース層の下面か
    らゲート電極の底面までの距離をDとしたときのゲート
    電極のトレンチ形状パラメータX(=W/(D・C))
    が、前記第1ゲート電極および前記第2ゲート電極とも
    X<1.0×103 cm-1を満たすことを特徴とする
    電流検出機能付きの半導体装置。
  2. 【請求項2】 前記電圧検出電極の出力に応じて、前記
    第1,第2のスイッチング素子群の各ゲート電極に印加
    されるゲート電圧のオン/オフを制御する制御手段をさ
    らに備えてなることを特徴とする請求項1に記載の電流
    検出機能付きの半導体装置。
  3. 【請求項3】 前記半導体層と前記ドレイン層との間に
    は、第2導電型のバッファ層がさらに設けられることを
    特徴とする請求項1に記載の電流検出機能付きの半導体
    装置。
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