JP3504085B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【０００１】
【発明の属する技術分野】この発明は、たとえば絶縁ゲ
ート構造を有する半導体装置に関するもので、特に、過
電流検出機能付きの電力用素子に用いられるものであ
る。
ート構造を有する半導体装置に関するもので、特に、過
電流検出機能付きの電力用素子に用いられるものであ
る。
【０００２】
【従来の技術】従来、過電流による破壊を防止する構造
をもつ電力用素子として電流センス付きＩＧＢＴが知ら
れている。図７は、従来の電流センス付きＩＧＢＴの概
略を示すものである。
をもつ電力用素子として電流センス付きＩＧＢＴが知ら
れている。図７は、従来の電流センス付きＩＧＢＴの概
略を示すものである。
【０００３】この電流センス付きＩＧＢＴは、主電流が
流れるＩＧＢＴセル１と、これに並列に接続された、有
効面積が上記ＩＧＢＴセル１の１／１０００（〜１／１
００００）程度とされたセンシング用の電流検出セル２
とを有して構成されている。
流れるＩＧＢＴセル１と、これに並列に接続された、有
効面積が上記ＩＧＢＴセル１の１／１０００（〜１／１
００００）程度とされたセンシング用の電流検出セル２
とを有して構成されている。
【０００４】この場合、ＩＧＢＴセル１に１００Ａの主
電流が流れると、電流検出セル２には、その１／１００
０の０．１Ａの電流が流れる。すなわち、この電流セン
ス付きＩＧＢＴでは、主電流に比例して、上記電流検出
セル２に流れる電流を、この電流検出セル２に直列に接
続された抵抗の両端の電圧（電流センス信号）として検
出する。そして、電流検出セル２に過電流が流れた場合
に、ゲート信号を通じてＩＧＢＴセル１にフィードバッ
クをかけることで、過電流による破壊から上記ＩＧＢＴ
セル１を保護するようになっている。
電流が流れると、電流検出セル２には、その１／１００
０の０．１Ａの電流が流れる。すなわち、この電流セン
ス付きＩＧＢＴでは、主電流に比例して、上記電流検出
セル２に流れる電流を、この電流検出セル２に直列に接
続された抵抗の両端の電圧（電流センス信号）として検
出する。そして、電流検出セル２に過電流が流れた場合
に、ゲート信号を通じてＩＧＢＴセル１にフィードバッ
クをかけることで、過電流による破壊から上記ＩＧＢＴ
セル１を保護するようになっている。
【０００５】しかしながら、このような方法によって主
電流をモニタする場合、上記電流センス信号の温度依存
性により、主電流をモニタするための過電流の検出の精
度が悪いという問題があった。
電流をモニタする場合、上記電流センス信号の温度依存
性により、主電流をモニタするための過電流の検出の精
度が悪いという問題があった。
【０００６】特に、ＩＧＢＴの通電時には、いつも電流
検出セル２に電流が流れるようになっているため、そこ
で消費する電力のロスが大きい。たとえば、４０００Ａ
（定格）クラスの大容量の素子において、過電流の検出
の精度をあげようとすると、このロスは無視できなくな
る。
検出セル２に電流が流れるようになっているため、そこ
で消費する電力のロスが大きい。たとえば、４０００Ａ
（定格）クラスの大容量の素子において、過電流の検出
の精度をあげようとすると、このロスは無視できなくな
る。
【０００７】また、過電流の検出には電流検出セル２の
アナログの電流値を用いるため、この電流検出セル２に
つながるゲート制御回路（ＲＴＣ）には、通常、バイポ
ーラトランジスタが使用される。したがって、ＩＧＢＴ
とＲＴＣとをモノリシックに集積化するのが困難である
という欠点があった。
アナログの電流値を用いるため、この電流検出セル２に
つながるゲート制御回路（ＲＴＣ）には、通常、バイポ
ーラトランジスタが使用される。したがって、ＩＧＢＴ
とＲＴＣとをモノリシックに集積化するのが困難である
という欠点があった。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、過電流の検出精度が悪く、過電流検出のた
めの電力の消費が大きい、モノリシック化が困難である
などの問題があった。そこで、この発明は、過電流検出
で消費する電力のロスを抑えつつ、過電流の検出の精度
を向上できるとともに、モノリシック化が容易に可能な
半導体装置を提供することを目的としている。
においては、過電流の検出精度が悪く、過電流検出のた
めの電力の消費が大きい、モノリシック化が困難である
などの問題があった。そこで、この発明は、過電流検出
で消費する電力のロスを抑えつつ、過電流の検出の精度
を向上できるとともに、モノリシック化が容易に可能な
半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本願発明の一態様によれ
ば、半導体層と、この半導体層の第１の面に選択的に形
成された第１導電型の第１ベース層と、前記第１ベース
層の表面領域に選択的に形成された第２導電型のソース
層と、前記第１ベース層の相互間にそれぞれゲート絶縁
膜を介して埋め込まれたトレンチ構造の第１ゲート電極
と、前記ソース層に接続されたソース電極と、前記半導
体層の第２の面に第１導電型のドレイン層を介して形成
されたドレイン電極とをそれぞれ備える第１のスイッチ
ング素子群からなる主素子部と、前記半導体層の第１の
面に選択的に形成された第１導電型の第２ベース層と、
前記第２ベース層の表面領域に選択的に形成された第２
導電型の電圧検出端子層と、前記第２ベース層の相互間
にそれぞれゲート絶縁膜を介して埋め込まれたトレンチ
構造の第２ゲート電極と、前記電圧検出端子層に共通に
接続され、前記ドレイン電極の電位に応じて電位が変動
する電圧検出電極とをそれぞれ備える第２のスイッチン
グ素子群からなり、この第２のスイッチング素子群を流
れる検出電流の飽和電流が、前記主素子部を流れる主電
流の飽和電流よりも小さくなるように、前記第２のスイ
ッチング素子群のそれぞれが、前記第１のスイッチング
素子群の繰り返しの素子パターン寸法よりも広い間隔の
繰り返しの素子パターン寸法をもって配設された検出素
子部とを具備し、ゲート電極間のソース層の幅をＷ、ス
イッチング素子群の繰り返しの素子パターン寸法をＣ、
ベース層の下面からゲート電極の底面までの距離をＤと
したときのゲート電極のトレンチ形状パラメータＸ（＝
Ｗ／（Ｄ・Ｃ））が、前記第１ゲート電極および前記第
２ゲート電極ともにＸ＜１．０×１０3 ｃｍ-1を満たす
ことを特徴とする電流検出機能付きの半導体装置が提供
される。
ば、半導体層と、この半導体層の第１の面に選択的に形
成された第１導電型の第１ベース層と、前記第１ベース
層の表面領域に選択的に形成された第２導電型のソース
層と、前記第１ベース層の相互間にそれぞれゲート絶縁
膜を介して埋め込まれたトレンチ構造の第１ゲート電極
と、前記ソース層に接続されたソース電極と、前記半導
体層の第２の面に第１導電型のドレイン層を介して形成
されたドレイン電極とをそれぞれ備える第１のスイッチ
ング素子群からなる主素子部と、前記半導体層の第１の
面に選択的に形成された第１導電型の第２ベース層と、
前記第２ベース層の表面領域に選択的に形成された第２
導電型の電圧検出端子層と、前記第２ベース層の相互間
にそれぞれゲート絶縁膜を介して埋め込まれたトレンチ
構造の第２ゲート電極と、前記電圧検出端子層に共通に
接続され、前記ドレイン電極の電位に応じて電位が変動
する電圧検出電極とをそれぞれ備える第２のスイッチン
グ素子群からなり、この第２のスイッチング素子群を流
れる検出電流の飽和電流が、前記主素子部を流れる主電
流の飽和電流よりも小さくなるように、前記第２のスイ
ッチング素子群のそれぞれが、前記第１のスイッチング
素子群の繰り返しの素子パターン寸法よりも広い間隔の
繰り返しの素子パターン寸法をもって配設された検出素
子部とを具備し、ゲート電極間のソース層の幅をＷ、ス
イッチング素子群の繰り返しの素子パターン寸法をＣ、
ベース層の下面からゲート電極の底面までの距離をＤと
したときのゲート電極のトレンチ形状パラメータＸ（＝
Ｗ／（Ｄ・Ｃ））が、前記第１ゲート電極および前記第
２ゲート電極ともにＸ＜１．０×１０3 ｃｍ-1を満たす
ことを特徴とする電流検出機能付きの半導体装置が提供
される。
【００１０】 上記した構成によれば、主素子部を流れ
る主電流が飽和する前に、検出素子部によって確実に過
電流を検出できるようになる。これにより、主素子部に
過電流が流れるのをあらかじめ予測することが可能とな
るものである。
る主電流が飽和する前に、検出素子部によって確実に過
電流を検出できるようになる。これにより、主素子部に
過電流が流れるのをあらかじめ予測することが可能とな
るものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかる、過電流検出機能付きの電力用素子
としての導電変調型ＭＯＳＦＥＴ（電流センス付きＩＧ
ＢＴ）の概略構成を示すものである。なお、同図（ａ）
は該ＩＧＢＴの要部を素子の表面を透視して示す平面
図、同図（ｂ）は同図（ａ）のIa−Ia線に沿う断面図で
ある。
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかる、過電流検出機能付きの電力用素子
としての導電変調型ＭＯＳＦＥＴ（電流センス付きＩＧ
ＢＴ）の概略構成を示すものである。なお、同図（ａ）
は該ＩＧＢＴの要部を素子の表面を透視して示す平面
図、同図（ｂ）は同図（ａ）のIa−Ia線に沿う断面図で
ある。
【００１２】すなわち、この電流センス付きＩＧＢＴ１
０は、たとえば、ＩＧＢＴセル部（主素子部）２１とセ
ンシング用の電流検出セル部（検出素子部）２２とから
構成されている。
０は、たとえば、ＩＧＢＴセル部（主素子部）２１とセ
ンシング用の電流検出セル部（検出素子部）２２とから
構成されている。
【００１３】上記ＩＧＢＴセル部２１は、半導体層とし
ての高抵抗のｎ- シリコン層（ドリフト層）３１、この
シリコン層３１の一表面に選択的に形成された低抵抗な
ｐ型ベース層３２、このベース層３２の表面に選択的に
形成されたｎ型ソース層３３、このソース層３３および
上記ベース層３２の相互間にそれぞれゲート絶縁膜３４
を介して設けられたトレンチ構造のゲート電極３５、こ
のゲート電極３５上にそれぞれ設けられたＣＶＤ保護膜
３６を介して上記シリコン層３１の表面に形成された、
上記ベース層３２および上記ソース層３３につながるソ
ース電極３７、および、上記シリコン層３１の他の一表
面にｐ型エミッタ層３８を介して設けられたアノード電
極３９からなる、複数のセル（第１のスイッチング素
子）２１ａを有して形成されている。
ての高抵抗のｎ- シリコン層（ドリフト層）３１、この
シリコン層３１の一表面に選択的に形成された低抵抗な
ｐ型ベース層３２、このベース層３２の表面に選択的に
形成されたｎ型ソース層３３、このソース層３３および
上記ベース層３２の相互間にそれぞれゲート絶縁膜３４
を介して設けられたトレンチ構造のゲート電極３５、こ
のゲート電極３５上にそれぞれ設けられたＣＶＤ保護膜
３６を介して上記シリコン層３１の表面に形成された、
上記ベース層３２および上記ソース層３３につながるソ
ース電極３７、および、上記シリコン層３１の他の一表
面にｐ型エミッタ層３８を介して設けられたアノード電
極３９からなる、複数のセル（第１のスイッチング素
子）２１ａを有して形成されている。
【００１４】一方、電流検出セル部２２は、たとえば、
上記ＩＧＢＴセル部２１の各セル２１ａに囲まれるよう
にして設けられている。上記電流検出セル部２２は、た
とえば、上記シリコン層３１の一表面に選択的に形成さ
れた低抵抗なｐ型ベース層３２、このベース層３２の表
面に選択的に形成されたｎ+ 型の電圧検出端子層（ドレ
イン層）４１、上記ベース層３２の相互間にそれぞれゲ
ート絶縁膜３４を介して設けられたトレンチ構造のゲー
ト電極３５、ＣＶＤ保護膜４２を介して上記シリコン層
３１の表面に形成され、上記ゲート電極３５間の電圧検
出端子層４１にのみ接続された電圧検出電極４３、およ
び、上記シリコン層３１の他の一表面にｐ型エミッタ層
３８を介して設けられたアノード電極３９からなる、少
なくとも１つのセル（第２のスイッチング素子）２２ａ
を有して形成されている。
上記ＩＧＢＴセル部２１の各セル２１ａに囲まれるよう
にして設けられている。上記電流検出セル部２２は、た
とえば、上記シリコン層３１の一表面に選択的に形成さ
れた低抵抗なｐ型ベース層３２、このベース層３２の表
面に選択的に形成されたｎ+ 型の電圧検出端子層（ドレ
イン層）４１、上記ベース層３２の相互間にそれぞれゲ
ート絶縁膜３４を介して設けられたトレンチ構造のゲー
ト電極３５、ＣＶＤ保護膜４２を介して上記シリコン層
３１の表面に形成され、上記ゲート電極３５間の電圧検
出端子層４１にのみ接続された電圧検出電極４３、およ
び、上記シリコン層３１の他の一表面にｐ型エミッタ層
３８を介して設けられたアノード電極３９からなる、少
なくとも１つのセル（第２のスイッチング素子）２２ａ
を有して形成されている。
【００１５】この場合、電圧検出電極４３は、検出の精
度を高めるために、上記ゲート電極３５のトレンチの方
向と直交する方向に引き出されるようにして配設するの
が望ましい。
度を高めるために、上記ゲート電極３５のトレンチの方
向と直交する方向に引き出されるようにして配設するの
が望ましい。
【００１６】また、ＣＶＤ保護膜４２を、隣り合う２つ
のゲート電極３５とその相互間の上記ベース層３２とに
かけて形成することにより、電流検出セル部２２のセル
２２ａのサイズが、ＩＧＢＴセル部２１のセル２１ａの
サイズの約２倍となるように設計されている。
のゲート電極３５とその相互間の上記ベース層３２とに
かけて形成することにより、電流検出セル部２２のセル
２２ａのサイズが、ＩＧＢＴセル部２１のセル２１ａの
サイズの約２倍となるように設計されている。
【００１７】すなわち、電流検出セル部２２のセルサイ
ズが、ＩＧＢＴセル部２１のセルサイズに対して実質的
に拡がるように形成する。すると、電流検出セル部２２
におけるセル２２ａの単位面積あたりのチャネル密度が
減少するため、セルサイズの比に応じて、電流検出セル
部２２に流れる電流の飽和電流（飽和特性）を小さく抑
えることが可能となる。これにより、ＩＧＢＴセル部２
１のセル２１ａに流れる主電流が飽和する以前に、電流
検出セル部２２に流れる過電流を検出できるようにな
る。
ズが、ＩＧＢＴセル部２１のセルサイズに対して実質的
に拡がるように形成する。すると、電流検出セル部２２
におけるセル２２ａの単位面積あたりのチャネル密度が
減少するため、セルサイズの比に応じて、電流検出セル
部２２に流れる電流の飽和電流（飽和特性）を小さく抑
えることが可能となる。これにより、ＩＧＢＴセル部２
１のセル２１ａに流れる主電流が飽和する以前に、電流
検出セル部２２に流れる過電流を検出できるようにな
る。
【００１８】なお、本ＩＧＢＴ１０においては、たとえ
ば、電流検出セル部２２における電圧検出端子層４１の
幅を２Ｗ、電圧検出端子層４１間の距離を２Ｃ、ベース
層３２の下面からのゲート電極３５の先端までの距離を
Ｄとしたとき、次式により表されるトレンチの形状パラ
メータＸが１．０×１０3 cm-1よりも小さくなるように
設計されている。
ば、電流検出セル部２２における電圧検出端子層４１の
幅を２Ｗ、電圧検出端子層４１間の距離を２Ｃ、ベース
層３２の下面からのゲート電極３５の先端までの距離を
Ｄとしたとき、次式により表されるトレンチの形状パラ
メータＸが１．０×１０3 cm-1よりも小さくなるように
設計されている。
【００１９】Ｘ＝Ｗ／（Ｄ・Ｃ）
さて、上記した構成のＩＧＢＴ１０においては、たとえ
ば、ソース電極３７を接地電位に接続するとともに、ゲ
ート電極３５およびアノード電極３９にそれぞれ正の所
定の電圧を印加する。
ば、ソース電極３７を接地電位に接続するとともに、ゲ
ート電極３５およびアノード電極３９にそれぞれ正の所
定の電圧を印加する。
【００２０】すると、ベース層３２の側面の、ゲート電
極３５との接面付近が反転してチャネルが形成され、ア
ノード電流が流れる。このとき、ソース層３３とは独立
して設けられ、フローティング状態にある上記電圧検出
端子層４１は、チャネルを介してアノード電圧に引かれ
て正電位となる。
極３５との接面付近が反転してチャネルが形成され、ア
ノード電流が流れる。このとき、ソース層３３とは独立
して設けられ、フローティング状態にある上記電圧検出
端子層４１は、チャネルを介してアノード電圧に引かれ
て正電位となる。
【００２１】したがって、このアノード電圧に等価なド
レイン電圧を電圧検出電極４３によって検出すること
で、間接的にアノード電流に等価なドレイン電流を検出
できる。
レイン電圧を電圧検出電極４３によって検出すること
で、間接的にアノード電流に等価なドレイン電流を検出
できる。
【００２２】すなわち、このＩＧＢＴ１０の場合、ＭＯ
ＳＦＥＴがオンした際にソース電極３７およびベース層
３２が接地されていても、電圧検出端子層４１はチャネ
ルを介してドレイン電圧に追随して上昇するように構成
されている。
ＳＦＥＴがオンした際にソース電極３７およびベース層
３２が接地されていても、電圧検出端子層４１はチャネ
ルを介してドレイン電圧に追随して上昇するように構成
されている。
【００２３】このため、電圧検出電極４３によってドレ
イン電圧を検出することが可能となり、過電流検出に必
要なドレイン電流を正確、かつ、リニアにモニタでき
る。しかも、ＭＯＳＦＥＴのゲート電極３５をトレンチ
構造としているため、電流検出セル部２２を小面積化で
きるとともに、寄生効果と電流検出セル部２２で消費す
る電力のロスとを小さくできる一方、破壊耐量は大きく
できる。
イン電圧を検出することが可能となり、過電流検出に必
要なドレイン電流を正確、かつ、リニアにモニタでき
る。しかも、ＭＯＳＦＥＴのゲート電極３５をトレンチ
構造としているため、電流検出セル部２２を小面積化で
きるとともに、寄生効果と電流検出セル部２２で消費す
る電力のロスとを小さくできる一方、破壊耐量は大きく
できる。
【００２４】図２は、上記したＩＧＢＴ１０の過電流検
出にかかる制御装置の例を示すものである。たとえば、
電圧検出電極４３の出力（電流センス信号）をゲート制
御回路としてのＭＯＳＦＥＴ５１のゲートに入力させ、
これによりＩＧＢＴ１０の各ゲート電極３５に印加され
るゲート電圧（１５．０Ｖ）のオン／オフを制御させる
ことで、ＩＧＢＴ１０を過電流による破壊から保護でき
るようになる。
出にかかる制御装置の例を示すものである。たとえば、
電圧検出電極４３の出力（電流センス信号）をゲート制
御回路としてのＭＯＳＦＥＴ５１のゲートに入力させ、
これによりＩＧＢＴ１０の各ゲート電極３５に印加され
るゲート電圧（１５．０Ｖ）のオン／オフを制御させる
ことで、ＩＧＢＴ１０を過電流による破壊から保護でき
るようになる。
【００２５】すなわち、電流検出セル部２２を流れるド
レイン電流（ｄ）は、たとえば図３に示すように、ＩＧ
ＢＴセル部２１を流れる主電流（ｍ）よりも飽和電流が
小さい。このため、主電流（ｍ）が飽和する前にドレイ
ン電流（ｄ）は飽和し、このドレイン電流（ｄ）の飽和
に応じてＭＯＳＦＥＴ５１がゲート電圧をしぼるように
働く。
レイン電流（ｄ）は、たとえば図３に示すように、ＩＧ
ＢＴセル部２１を流れる主電流（ｍ）よりも飽和電流が
小さい。このため、主電流（ｍ）が飽和する前にドレイ
ン電流（ｄ）は飽和し、このドレイン電流（ｄ）の飽和
に応じてＭＯＳＦＥＴ５１がゲート電圧をしぼるように
働く。
【００２６】この結果、ＩＧＢＴセル部２１を流れる主
電流が飽和する前に過電流（ドレイン電流の飽和）を確
実に検出でき、主電流を飽和させることなしに、ＩＧＢ
Ｔ１０を安定に動作させることが可能となる。
電流が飽和する前に過電流（ドレイン電流の飽和）を確
実に検出でき、主電流を飽和させることなしに、ＩＧＢ
Ｔ１０を安定に動作させることが可能となる。
【００２７】このＩＧＢＴ１０の場合、電圧検出電極４
３の電位は、ゲート電位から素子のしきい値を引いた値
以上になるとチャネルが消失するため、それ以上に上昇
することはない。
３の電位は、ゲート電位から素子のしきい値を引いた値
以上になるとチャネルが消失するため、それ以上に上昇
することはない。
【００２８】したがって、本ＩＧＢＴ１０とともに同一
半導体層上にＭＯＳＦＥＴ５１などを集積させることに
よって、論理回路（たとえば、ＲＴＣ）を含むモノリシ
ック化が容易に可能となるとともに、電圧検出電極４３
の出力によって該論理回路による高精度な過電流制御が
実現できる。
半導体層上にＭＯＳＦＥＴ５１などを集積させることに
よって、論理回路（たとえば、ＲＴＣ）を含むモノリシ
ック化が容易に可能となるとともに、電圧検出電極４３
の出力によって該論理回路による高精度な過電流制御が
実現できる。
【００２９】上記したように、ＩＧＢＴセル部を流れる
主電流が飽和する前に、電流検出セル部によって確実に
過電流を検出できるようにしている。すなわち、電流検
出セル部のセルサイズが、ＩＧＢＴセル部のセルサイズ
よりも大きくなるように設計されている。これにより、
電流検出セル部を流れるドレイン電流の飽和電流を主電
流よりも小さくすることが可能となるため、ＩＧＢＴセ
ル部に流れる主電流が飽和する以前に、電流検出セル部
に流れる過電流（ドレイン電流の飽和）を検出できるよ
うになる。したがって、ドレイン電流をモニタすること
で、ＩＧＢＴセル部に過電流が流れるのをあらかじめ予
測することが可能となり、ＩＧＢＴセル部を過電流によ
る破壊から容易に保護できるようになるものである。
主電流が飽和する前に、電流検出セル部によって確実に
過電流を検出できるようにしている。すなわち、電流検
出セル部のセルサイズが、ＩＧＢＴセル部のセルサイズ
よりも大きくなるように設計されている。これにより、
電流検出セル部を流れるドレイン電流の飽和電流を主電
流よりも小さくすることが可能となるため、ＩＧＢＴセ
ル部に流れる主電流が飽和する以前に、電流検出セル部
に流れる過電流（ドレイン電流の飽和）を検出できるよ
うになる。したがって、ドレイン電流をモニタすること
で、ＩＧＢＴセル部に過電流が流れるのをあらかじめ予
測することが可能となり、ＩＧＢＴセル部を過電流によ
る破壊から容易に保護できるようになるものである。
【００３０】しかも、ゲート電極の形状をトレンチ構造
としているため、電流検出セル部を小面積化できるとと
もに、寄生効果と電流検出セル部でのロスとを小さく、
かつ、破壊耐量を大きくすることができる。
としているため、電流検出セル部を小面積化できるとと
もに、寄生効果と電流検出セル部でのロスとを小さく、
かつ、破壊耐量を大きくすることができる。
【００３１】また、ＩＧＢＴセル部と電流検出セル部と
の間に存在する寄生抵抗が大きくなるように設計するこ
とで、より過電流検出の精度をあげることが可能であ
る。特に、ゲート制御回路などを含んだモノリシック化
が容易に可能となるため、インバータ、ＳＶＣ、また
は、各種のパワーデバイスの制御装置に用いた場合に有
用となる。
の間に存在する寄生抵抗が大きくなるように設計するこ
とで、より過電流検出の精度をあげることが可能であ
る。特に、ゲート制御回路などを含んだモノリシック化
が容易に可能となるため、インバータ、ＳＶＣ、また
は、各種のパワーデバイスの制御装置に用いた場合に有
用となる。
【００３２】図４は、本発明の実施の第二の形態にかか
る、過電流検出機能付きの電力用素子としての導電変調
型ＭＯＳＦＥＴ（電流センス付きＩＧＢＴ）の概略構成
を示すものである。なお、同図（ａ）は該ＩＧＢＴの要
部を素子の表面を透視して示す平面図、同図（ｂ）は同
図（ａ）のIVa −IVa 線に沿う断面図である。
る、過電流検出機能付きの電力用素子としての導電変調
型ＭＯＳＦＥＴ（電流センス付きＩＧＢＴ）の概略構成
を示すものである。なお、同図（ａ）は該ＩＧＢＴの要
部を素子の表面を透視して示す平面図、同図（ｂ）は同
図（ａ）のIVa −IVa 線に沿う断面図である。
【００３３】この電流センス付きＩＧＢＴ１０´は、た
とえば、ＩＧＢＴセル部２１においては、互いに隣接す
る、高抵抗のｎ- シリコン層３１および低抵抗なｐ型ベ
ース層３２上に、それぞれゲート絶縁膜６１を介して、
ゲート電極幅ＬG21 を有するゲート電極６２が設けられ
てなる構成とされている。
とえば、ＩＧＢＴセル部２１においては、互いに隣接す
る、高抵抗のｎ- シリコン層３１および低抵抗なｐ型ベ
ース層３２上に、それぞれゲート絶縁膜６１を介して、
ゲート電極幅ＬG21 を有するゲート電極６２が設けられ
てなる構成とされている。
【００３４】一方、たとえば、上記ＩＧＢＴセル部２１
の各セル２１ａに囲まれるようにして設けられるセンシ
ング用の電流検出セル部２２においては、互いに隣接す
る、高抵抗のｎ- シリコン層３１および低抵抗なｐ型ベ
ース層３２上に、それぞれゲート絶縁膜７１を介して、
ゲート電極幅ＬG22 を有するゲート電極７２が設けられ
てなる構成とされている。
の各セル２１ａに囲まれるようにして設けられるセンシ
ング用の電流検出セル部２２においては、互いに隣接す
る、高抵抗のｎ- シリコン層３１および低抵抗なｐ型ベ
ース層３２上に、それぞれゲート絶縁膜７１を介して、
ゲート電極幅ＬG22 を有するゲート電極７２が設けられ
てなる構成とされている。
【００３５】この場合、ＩＧＢＴセル部２１のゲート電
極幅ＬG21 に対し、電流検出セル部２２のゲート電極幅
ＬG22 が実質的に長くなるように形成することで、電流
検出セル部２２におけるセル２２ａの単位面積あたりの
チャネル密度を減少させるようにしている。
極幅ＬG21 に対し、電流検出セル部２２のゲート電極幅
ＬG22 が実質的に長くなるように形成することで、電流
検出セル部２２におけるセル２２ａの単位面積あたりの
チャネル密度を減少させるようにしている。
【００３６】このような構成によっても、電流検出セル
部２２に流れるドレイン電流の飽和特性を小さく抑える
ことができるため、たとえば図５に示すように、ＩＧＢ
Ｔセル部２１のセル２１ａに流れる主電流ｍが飽和する
以前に、電圧検出端子層４１に対して直交する方向に引
き出された電圧検出端子４３によって、電流検出セル部
２２に流れる過電流（ドレイン電流ｄの飽和）を高精度
に検出できるようになる。
部２２に流れるドレイン電流の飽和特性を小さく抑える
ことができるため、たとえば図５に示すように、ＩＧＢ
Ｔセル部２１のセル２１ａに流れる主電流ｍが飽和する
以前に、電圧検出端子層４１に対して直交する方向に引
き出された電圧検出端子４３によって、電流検出セル部
２２に流れる過電流（ドレイン電流ｄの飽和）を高精度
に検出できるようになる。
【００３７】図６は、過電流検出機能付きの電力用素子
としての導電変調型ＭＯＳＦＥＴ（（電流センス付きＩ
ＧＢＴ）において、電流検出セル部のセルとＩＧＢＴセ
ル部のセルとがほぼ同一サイズとなるように設計した場
合を例に示すものである。なお、同図（ａ）は該ＩＧＢ
Ｔの要部を素子の表面を透視して示す平面図、同図
（ｂ）は同図（ａ）のVIａ−VIａ線に沿う断面図、同図
（ｃ）は同図（ａ）のVIｂ−VIｂ線に沿う断面図であ
る。
としての導電変調型ＭＯＳＦＥＴ（（電流センス付きＩ
ＧＢＴ）において、電流検出セル部のセルとＩＧＢＴセ
ル部のセルとがほぼ同一サイズとなるように設計した場
合を例に示すものである。なお、同図（ａ）は該ＩＧＢ
Ｔの要部を素子の表面を透視して示す平面図、同図
（ｂ）は同図（ａ）のVIａ−VIａ線に沿う断面図、同図
（ｃ）は同図（ａ）のVIｂ−VIｂ線に沿う断面図であ
る。
【００３８】この電流センス付きＩＧＢＴ１０''は、た
とえば同図（ａ）に示すように、ＩＧＢＴセル部２１と
センシング用の電流検出セル部２２とから構成されてい
る。上記電流検出セル部２２は、たとえば同図（ｂ）に
示すように、高抵抗のｎ-シリコン層３１、このシリコ
ン層３１の一表面に選択的に形成された低抵抗なｐ型ベ
ース層３２、このベース層３２の表面に形成されたｎ+
型の電圧検出端子層４１、上記ベース層３２の相互間に
それぞれゲート絶縁膜３４を介して設けられたトレンチ
構造のゲート電極３５、ＣＶＤ保護膜４２を介して上記
シリコン層３１の表面に形成され、上記ゲート電極３５
間の電圧検出端子層４１にそれぞれ接続された電圧検出
電極４３、および、上記シリコン層３１の他の一表面に
ｐ型エミッタ層３８を介して設けられたアノード電極３
９からなる、少なくとも１つのセル２２ａを有して形成
されている。
とえば同図（ａ）に示すように、ＩＧＢＴセル部２１と
センシング用の電流検出セル部２２とから構成されてい
る。上記電流検出セル部２２は、たとえば同図（ｂ）に
示すように、高抵抗のｎ-シリコン層３１、このシリコ
ン層３１の一表面に選択的に形成された低抵抗なｐ型ベ
ース層３２、このベース層３２の表面に形成されたｎ+
型の電圧検出端子層４１、上記ベース層３２の相互間に
それぞれゲート絶縁膜３４を介して設けられたトレンチ
構造のゲート電極３５、ＣＶＤ保護膜４２を介して上記
シリコン層３１の表面に形成され、上記ゲート電極３５
間の電圧検出端子層４１にそれぞれ接続された電圧検出
電極４３、および、上記シリコン層３１の他の一表面に
ｐ型エミッタ層３８を介して設けられたアノード電極３
９からなる、少なくとも１つのセル２２ａを有して形成
されている。
【００３９】一方、上記電流検出セル部２２を囲むよう
にして設けられた、上記ＩＧＢＴセル部２１は、たとえ
ば同図（ｃ）に示すように、上記シリコン層３１の一表
面に選択的に形成された低抵抗なｐ型ベース層３２、こ
のベース層３２の表面に選択的に形成されたｎ型ソース
層３３、このソース層３３および上記ベース層３２の相
互間にそれぞれゲート絶縁膜３４を介して設けられたト
レンチ構造のゲート電極３５、このゲート電極３５上に
それぞれ設けられたＣＶＤ保護膜３６を介して上記シリ
コン層３１の表面に形成された、上記ベース層３２およ
び上記ソース層３３につながるソース電極３７、およ
び、上記シリコン層３１の他の一表面にｐ型エミッタ層
３８を介して設けられたアノード電極３９からなる、複
数のセル２１ａを有して形成されている。
にして設けられた、上記ＩＧＢＴセル部２１は、たとえ
ば同図（ｃ）に示すように、上記シリコン層３１の一表
面に選択的に形成された低抵抗なｐ型ベース層３２、こ
のベース層３２の表面に選択的に形成されたｎ型ソース
層３３、このソース層３３および上記ベース層３２の相
互間にそれぞれゲート絶縁膜３４を介して設けられたト
レンチ構造のゲート電極３５、このゲート電極３５上に
それぞれ設けられたＣＶＤ保護膜３６を介して上記シリ
コン層３１の表面に形成された、上記ベース層３２およ
び上記ソース層３３につながるソース電極３７、およ
び、上記シリコン層３１の他の一表面にｐ型エミッタ層
３８を介して設けられたアノード電極３９からなる、複
数のセル２１ａを有して形成されている。
【００４０】この場合も、電圧検出電極４３をゲート電
極３５のトレンチ方向と直交する方向に引き出すように
することで、高精度の電圧検出が可能となる。また、電
流検出セル部２２のセル２２ａが、ＩＧＢＴセル部２１
のセル２１ａとほぼ同一サイズとなるように設計されて
いるため、ＩＧＢＴセル部２１に流れる主電流が飽和す
る以前に、電流検出セル部２２に流れる過電流を検出す
るのは難しいものの、ゲート電極３５の形状にトレンチ
構造を採用している分だけ、電流検出セル部２２を小面
積化できるとともに、寄生効果と電流検出セル部２２で
消費する電力のロスとを小さく、かつ、破壊耐量を大き
くできる。
極３５のトレンチ方向と直交する方向に引き出すように
することで、高精度の電圧検出が可能となる。また、電
流検出セル部２２のセル２２ａが、ＩＧＢＴセル部２１
のセル２１ａとほぼ同一サイズとなるように設計されて
いるため、ＩＧＢＴセル部２１に流れる主電流が飽和す
る以前に、電流検出セル部２２に流れる過電流を検出す
るのは難しいものの、ゲート電極３５の形状にトレンチ
構造を採用している分だけ、電流検出セル部２２を小面
積化できるとともに、寄生効果と電流検出セル部２２で
消費する電力のロスとを小さく、かつ、破壊耐量を大き
くできる。
【００４１】なお、上記した本発明の実施の第一，第二
の形態および電流検出セル部のセルとＩＧＢＴセル部の
セルとがほぼ同一サイズとなるように設計した場合の例
においては、いずれもアノード電極とソース電極とをシ
リコン層の異なる面にそれぞれ設けるようにした場合を
例に説明したが、これに限らず、たとえばシリコン層の
同一面に形成する横型構造のＩＧＢＴにも同様に適用で
きる。この場合、ソース層側のベース層内に、該ソース
層とは独立に電圧検出端子層を設けるようにすれば良
い。
の形態および電流検出セル部のセルとＩＧＢＴセル部の
セルとがほぼ同一サイズとなるように設計した場合の例
においては、いずれもアノード電極とソース電極とをシ
リコン層の異なる面にそれぞれ設けるようにした場合を
例に説明したが、これに限らず、たとえばシリコン層の
同一面に形成する横型構造のＩＧＢＴにも同様に適用で
きる。この場合、ソース層側のベース層内に、該ソース
層とは独立に電圧検出端子層を設けるようにすれば良
い。
【００４２】また、シリコン層とｐ型エミッタ層との間
にｎ型のバッファ層を設けてなる構成のＩＧＢＴにも同
様に適用可能である。さらに、ＩＧＢＴに限らず、たと
えば、ＭＣＴ、ＩＥＧＴ、ＥＳＴ、ＭＯＳＦＥＴなどの
各種のスイッチング素子に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
にｎ型のバッファ層を設けてなる構成のＩＧＢＴにも同
様に適用可能である。さらに、ＩＧＢＴに限らず、たと
えば、ＭＣＴ、ＩＥＧＴ、ＥＳＴ、ＭＯＳＦＥＴなどの
各種のスイッチング素子に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【００４３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、過電流検出で消費する電力のロスを抑えつつ、過電
流の検出の精度を向上できるとともに、モノリシック化
が容易に可能な半導体装置を提供できる。
ば、過電流検出で消費する電力のロスを抑えつつ、過電
流の検出の精度を向上できるとともに、モノリシック化
が容易に可能な半導体装置を提供できる。
【図１】この発明の実施の第一の形態にかかる、電流セ
ンス付きＩＧＢＴの概略を示す構成図。
ンス付きＩＧＢＴの概略を示す構成図。
【図２】同じく、ＩＧＢＴの過電流検出にかかる制御装
置の例を示す構成図。
置の例を示す構成図。
【図３】同じく、かかる動作を説明するために示す概略
図。
図。
【図４】本発明の実施の第二の形態にかかる、電流セン
ス付きＩＧＢＴの概略を示す構成図。
ス付きＩＧＢＴの概略を示す構成図。
【図５】同じく、かかる動作を説明するために示す概略
図。
図。
【図６】電流検出セル部のセルとＩＧＢＴセル部のセル
とがほぼ同一サイズとなるように設計した場合を例に、
電流センス付きＩＧＢＴの概略を示す構成図。
とがほぼ同一サイズとなるように設計した場合を例に、
電流センス付きＩＧＢＴの概略を示す構成図。
【図７】従来技術とその問題点を説明するために示す、
電流センス付きＩＧＢＴの概略構成図。
電流センス付きＩＧＢＴの概略構成図。
１０，１０´，１０''…電流センス付きＩＧＢＴ
２１…ＩＧＢＴセル部
２２…電流検出セル部
３１…ｎ- シリコン層
３２…ｐ型ベース層
３３…ｎ型ソース層
３４，６１，７１…ゲート絶縁膜
３５，６２，７２…ゲート電極
３６，４２…ＣＶＤ保護膜
３７…ソース電極
３８…ｐ型エミッタ層
３９…アノード電極
４１…ｎ+ 型電圧検出端子層
４３…電圧検出電極
５１…ＭＯＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (3)
- 【請求項１】 半導体層と、この半導体層の第１の面に
選択的に形成された第１導電型の第１ベース層と、前記
第１ベース層の表面領域に選択的に形成された第２導電
型のソース層と、前記第１ベース層の相互間にそれぞれ
ゲート絶縁膜を介して埋め込まれたトレンチ構造の第１
ゲート電極と、前記ソース層に接続されたソース電極
と、前記半導体層の第２の面に第１導電型のドレイン層
を介して形成されたドレイン電極とをそれぞれ備える第
１のスイッチング素子群からなる主素子部と、 前記半導体層の第１の面に選択的に形成された第１導電
型の第２ベース層と、前記第２ベース層の表面領域に選
択的に形成された第２導電型の電圧検出端子層と、前記
第２ベース層の相互間にそれぞれゲート絶縁膜を介して
埋め込まれたトレンチ構造の第２ゲート電極と、前記電
圧検出端子層に共通に接続され、前記ドレイン電極の電
位に応じて電位が変動する電圧検出電極とをそれぞれ備
える第２のスイッチング素子群からなり、この第２のス
イッチング素子群を流れる検出電流の飽和電流が、前記
主素子部を流れる主電流の飽和電流よりも小さくなるよ
うに、前記第２のスイッチング素子群のそれぞれが、前
記第１のスイッチング素子群の繰り返しの素子パターン
寸法よりも広い間隔の繰り返しの素子パターン寸法をも
って配設された検出素子部とを具備し、ゲート電極間のソース層の幅をＷ、スイッチング素子群
の繰り返しの素子パターン寸法をＣ、ベース層の下面か
らゲート電極の底面までの距離をＤとしたときのゲート
電極のトレンチ形状パラメータＸ（＝Ｗ／（Ｄ・Ｃ））
が、前記第１ゲート電極および前記第２ゲート電極とも
に Ｘ＜１．０×１０3 ｃｍ-1を満たすことを特徴とする
電流検出機能付きの半導体装置。 - 【請求項２】 前記電圧検出電極の出力に応じて、前記
第１，第２のスイッチング素子群の各ゲート電極に印加
されるゲート電圧のオン／オフを制御する制御手段をさ
らに備えてなることを特徴とする請求項１に記載の電流
検出機能付きの半導体装置。 - 【請求項３】 前記半導体層と前記ドレイン層との間に
は、第２導電型のバッファ層がさらに設けられることを
特徴とする請求項１に記載の電流検出機能付きの半導体
装置。
Priority Applications (1)
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|---|---|---|---|
| JP27902696A JP3504085B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902696A JP3504085B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107282A JPH10107282A (ja) | 1998-04-24 |
| JP3504085B2 true JP3504085B2 (ja) | 2004-03-08 |
Family
ID=17605367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27902696A Expired - Fee Related JP3504085B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
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| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| JP4778467B2 (ja) * | 2007-04-02 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | トレンチゲート型半導体装置 |
| US9466711B2 (en) | 2008-01-29 | 2016-10-11 | Fuji Electric Co., Ltd. | Semiconductor device |
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| US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| JP6320808B2 (ja) * | 2014-03-19 | 2018-05-09 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| JP7001104B2 (ja) | 2017-12-14 | 2022-01-19 | 富士電機株式会社 | 半導体装置 |
| JP6610696B2 (ja) * | 2018-04-03 | 2019-11-27 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
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| JP7364081B2 (ja) * | 2020-07-03 | 2023-10-18 | 株式会社デンソー | 半導体装置 |
-
1996
- 1996-09-30 JP JP27902696A patent/JP3504085B2/ja not_active Expired - Fee Related
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