JP3997126B2

JP3997126B2 - トレンチゲート型半導体装置

Info

Publication number: JP3997126B2
Application number: JP2002249891A
Authority: JP
Inventors: 恭彦河野; 睦宏森
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2007-10-24
Anticipated expiration: 2022-08-29
Also published as: JP2004088001A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置に係り、特に電流検出機能を有するトレンチゲート型半導体装置に関する。
【０００２】
【従来の技術】
チャネル抵抗が低く損失が小さいトレンチゲート型ＩＧＢＴ(Insulated Bipolar Transistor）は、ｐ型コレクタ層，低抵抗のｎ型バッファ層，高抵抗のｎ型ドリフト層の３層からなるシリコン基板のドリフト層の露出面側に形成したｐ型ベース層に、平面形状がストライプ形状の溝が複数本掘られている。この溝の中に、シリコン基板から絶縁したトレンチゲート電極を設け、トレンチゲート電極の側壁を、ＭＯＳのチャネルとしている。
【０００３】
トレンチゲート型ＩＧＢＴはチャネル数が多いために飽和電流が大きく、過電流で素子が破壊し易いので、素子の短絡などによる過電流を素早く正確に検出し、電流を遮断する必要がある。特開平１０−１０７２８２号公報には、センスＩＧＢＴの飽和電流を主ＩＧＢＴの飽和電流より小さくし、主ＩＧＢＴの電流が飽和する前にセンスＩＧＢＴの電流を先に飽和させて過電流を検出し、センスＩＧＢＴの発熱を小さくしてセンス比の変動を防止したトレンチゲート型IGBTが開示されている。
【０００４】
【発明が解決しようとする課題】
ＩＧＢＴの保護モードには大きく分けて短絡モードと過電流モードとがあり、それぞれ異なる動作をする。前記従来技術は短時間に定格電流の５倍以上の大電流を検出する短絡保護モードに好適である。しかし、過電流モードでは、負荷の一部が短絡したり、負荷が地絡してＩＧＢＴに流れる電流が徐々に増加するので、高い精度で電流を検出して、定格電流の２倍から数倍程度の範囲で正確に保護回路を動作させる必要があるため、前記従来技術には以下の問題がある。前記従来技術では、センスＩＧＢＴの飽和電流を小さくすると、センスＩＧＢＴの電流が先に飽和するので正確な電流を検出できず過電流モードの保護ができない。また、前記従来技術ではセンスＩＧＢＴ領域の飽和電流を小さくしてセンスIGBT領域の発熱を抑制したために、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とで特性が異なる問題、すなわち、温度が高くなるとＩＧＢＴのしきい電圧が低下し、飽和電流が増加するために、主ＩＧＢＴの温度だけ上昇すると主ＩＧＢＴの飽和電流だけが増し、センスＩＧＢＴの飽和電流が増えないため、主ＩＧＢＴとセンスIGBTの電流比であるセンス比が大きくなる問題があった。
【０００５】
本発明の目的は、飽和電流まで正確に検出できるトレンチゲート型半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明のトレンチゲート型半導体装置は、主半導体装置とセンス半導体装置とにそれぞれ、チャネルを形成したアクティブセルと、チャネルを形成していないフローティングセルとを交互に配置し、主半導体装置とセンス半導体装置のアクティブセルの幅とフローティングセルの幅との比を所定の値に設定して飽和電流を制御した。
【０００７】
本発明のトレンチゲート型半導体装置は、第１半導体層に積層した第２半導体層が主通電領域と副通電領域とを備えていて、該主通電領域が、第２半導体層に積層した第３半導体層を貫いて第２半導体層に達する複数の絶縁ゲートと、隣り合う絶縁ゲートに挟まれた領域であって、互いに隣接する第１領域と第２領域と、第１領域の第３半導体層内で絶縁ゲートに接する第４半導体層と、第１領域で第３半導体層と第４半導体層とに電気的に接続する第１電極とを備え、前記副通電領域が、第２半導体層に隣接する第５半導体層を貫いて第２半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって互いに隣接する第３領域と第４領域と、第３領域の第５半導体層内で絶縁ゲートに接する第２導電型の第６半導体層と、第３の領域で第５半導体層と第６半導体層とに電気的に接続する第２電極と、第１半導体層に電気的に接続する第３電極とを備える。
【０００８】
【発明の実施の形態】
本発明の実施例の詳細を図面を参照しながら説明する。以下、本発明をIGBTに適用した実施例を説明するが、同様にトレンチゲートの絶縁ゲートを備えたＭＯＳＦＥＴ，ＭＯＳＦＥＴ制御サイリスタなどについても同様に本発明を適用できる。
【０００９】
（実施例１）
図１に本実施例のＩＧＢＴの断面構造を示し、図２に平面構造を示す。なお、図１は図２のＡ−Ｂ断面に相当する。図１に示すように、ｐ型のコレクタ層101の上にエピタキシャル法などで堆積したｎ型のバッファ層１０２と、ｎ型のドリフト層１０３とからなるシリコン半導体基板を、主ＩＧＢＴ領域とセンスIGBT領域とに分け、主ＩＧＢＴ領域には図１の上側面から、主にボロンなどのｐ型不純物を注入し熱拡散等で形成したフローティング層１０４と、ｐベース層１１４と、このｐベース層１１４を貫通してドリフト層１０３に達するトレンチ（溝）と、このトレンチ内にゲート絶縁膜１０７を介して主に多結晶シリコン等で形成されたゲート電極１０８とがある。このトレンチの配列には間隔の狭い領域（アクティブセル：幅はＬａ）と、アクティブセルよりトレンチの配列の間隔が広い領域（フローティングセル：幅はＬｂ）とがあり、アクティブセルには、ｎ型のエミッタ層１０５とｐ型のコンタクト層１０６とを形成してある。
【００１０】
エミッタ層１０５と、ｐベース層１１４と、ドリフト層１０３とでｎチャネルＭＯＳＦＥＴを形成している。コンタクト層１０６は、表面に形成したエミッタ電極１１１とのオーミック接触をするために設けてある。コンタクト部分はよりよい接触を得るために図１に示すように窪んだ形状に加工することが好ましい。フローティングセルには電気的にフローティングの状態になっているｐ型のフローティング層１０４が形成されている。センスＩＧＢＴ領域にも主ＩＧＢＴ領域と同様にアクティブセルとフローティングセルとを形成してある。センスIGBT領域のアクティブセルはセンス電極１１２に接続している。
【００１１】
図２は本実施例の平面構造を示す。図２の、左側が主ＩＧＢＴ領域、右側がセンスＩＧＢＴ領域であって、ストライプ状のセルを複数本配置してある。図１で説明したように、ゲート電極１０８を異なる間隔で配置し、アクティブセルとフローティングセルを形成している。エミッタ層１０５は飽和電流を低減するために、一定の間隔で配置してある。
【００１２】
図１で説明したコンタクト層１０６は、エミッタコンタクト４００から不純物注入後、熱拡散で形成した。エミッタ電極１１１は表現の便宜上、図２ではエミッタ電極境界４０４で示す。図２に矢印で示したエミッタ電極境界４０４の中の領域がエミッタ電極となる。エミッタ電極１１１はエミッタコンタクト４００を通してコンタクト層１０６に接続されている。
【００１３】
ｐベース層１１４とフローティング層１０４とは、ｐベース層境界４０６から図２の下側の領域に形成してある。ｐベース層境界４０６から図４の上側の領域では、部分的にドリフト層１０３が露出するまでトレンチを形成した後、ウェル層４０２を形成している。ウェル層４０２はｐベース層１１４やフローティング層１０４，ゲート電極１０８より深く形成している。ウェル層４０２の働きは、ゲート電極終端部での電界の緩和や、セル終端部の余剰キャリア（特にホール）の排出などである。ウェル層４０２にはウェルコンタクト４０１が形成されており、このコンタクトを介してエミッタ電極１１１に接続する。ゲート電極１０８の終端部は、ゲートコンタクト用多結晶シリコン層４０３に覆われている。なお、全てのトレンチを図４の横方向にゲートコンタクト用多結晶シリコン層４０３で連結した構成も好ましい。ゲートコンタクト用多結晶シリコン層４０３はゲート電極１０８と電気的に接触しており、図４の上側に延在してゲート配線コンタクト４０７を介してゲート配線３００に接触している。センス電極１１２はセンス電極境界４０５より下側の領域であり、エミッタコンタクトを介してコンタクト層に接触している。
【００１４】
本実施例では、飽和電流を低減するために、チャネルを形成したアクティブセル（図１のＬａの部分）と、チャネルを形成しないフローティングセル（図１のＬｂの部分）とを交互に配列し、主ＩＧＢＴ領域とセンスＩＧＢＴ領域の両方の飽和電流を低減した。この時、アクティブセルとフローティングセルの幅を、Ｌａ≦Ｌｂとすることが望ましい。このＬａ：Ｌｂの比を大きくすると飽和電流を小さくでき、この比を１：３以上にすること、例えばＬａ＝４μｍに設定した場合にはＬｂ＝１２μｍ以上とすることが好ましい。
【００１５】
本実施例では、このＬａ：Ｌｂの比を調整して飽和電流が定格電流の１０倍程度になるように設定したので、負荷短絡時のＧＢＴの瞬間的な破壊を防止できる。本実施例では、負荷短絡時にＩＧＢＴが瞬間的には壊れないので、センスIGBT領域の電流を主ＩＧＢＴ領域の電流より先に飽和させる必要が無くなり、主IGBT領域と同じセル構造をセンスＩＧＢＴ領域にも適用でき、過電流モードで電流を正確に検出できる。
【００１６】
また、本実施例では主ＩＧＢＴ領域とセンスＩＧＢＴ領域とに同じように電流が流れるため、発熱も同じとなり、同じ特性の変動（しきい電圧の変動）を示すので、センス比の変動が小さい。さらに本実施例では、主ＩＧＢＴ領域とセンスＩＧＢＴ領域の間に特別な遮断領域を設けずに、主ＩＧＢＴ領域とセンスIGBT領域がフローティングセルを介して隣接するため、主ＩＧＢＴ領域からセンスIGBT領域で規則的にセルを配置できる。このため、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とに均一に電流が流れ、正確に主電流の一部をセンスＩＧＢＴ領域で取り出せる。
【００１７】
（実施例２）
図３と図４とに本実施例の平面構造図を示す。図３は本実施例のトレンチゲート型ＩＧＢＴのチップ外観を示し、チップをエミッタ面から見た図である。チップの周辺部には耐圧保持領域２００を形成しており、チップ周辺部分での電界を緩和している。耐圧保持領域２００の内側には、チップ全体に渡って張り巡らせたゲート配線２０１があり、ゲートパッド２０４と電気的に接続している。ゲートパッド２０４には直径１００μｍ〜５００μｍのボンディングワイヤが打ち込まれ、外部回路と電気的に接続される。温度検出用パッド２０２と２０３とは、図示していない、多結晶シリコンで形成したダイオードなどの温度検出用素子に接続し、温度検出ができるようになっている。エミッタセンスパッド２０５はエミッタ電極１１１の電位検出や、ゲート回路のグランドなどを接続するために設けてある。主ＩＧＢＴ領域２０８はチップ全体に配置されており、その表面のほとんどをエミッタパッドとしてもよい。このエミッタパッドに直径３００μｍ〜５００μｍのワイヤーを複数本接続して、主電流を通電する。センスＩＧＢＴ領域２０６はセンスパッド２０７に隣接して配置してある。
【００１８】
図３の点線で囲んだセンスＩＧＢＴ領域２０６の詳細を図４を用いて説明する。図４は図３のセンスＩＧＢＴ領域２０６を拡大した模式図であり、表現の便宜上、エミッタ電極１１１やセンス電極１１２などを省略してある。図４の上側に主ＩＧＢＴセルを、下側にセンスＩＧＢＴセルを示す。
【００１９】
本実施例では、センスＩＧＢＴ領域２０６を、ＩＧＢＴのターンオンが最も早いセルと最も遅いセルとの中間に配置した。センスＩＧＢＴが、ターンオンが最も早いセルと同時にターンオンすると、大きな突入電流が流れ電流波形にスパイクが生じる。また、センスＩＧＢＴが、最もターンオンが遅いセルと同時にターンオンするように配置すると、センスＩＧＢＴがターンオンするまでの期間が電流検出の不感帯となり、その間に電流が増大して破壊に至る可能性がある。
【００２０】
発明者らの検討によれば、図４のゲート配線３００に加えた信号で、センスＩＧＢＴ領域をターンオンするタイミングを、主ＩＧＢＴ領域の最もターンオンの早いセルをターンオンするタイミングより少なくとも５％程度遅らせればスパイクが生じず、検出の時間遅れもほとんど生じないことが分かった。具体的には図４の配置に示すように、ターンオンが最も早いセルとゲート配線３００の距離Ｌ１と、ターンオンが最も遅いセルとゲート配線３００の距離Ｌ２から（数１）式で表されるＬ３だけゲート配線３００からの距離を離してセンスＩＧＢＴ領域のエミッタ層１０５を配置すればよい。
【００２１】
Ｌ３≧（Ｌ２−Ｌ１）×０.０５＋Ｌ１ …（数１）
例えば、Ｌ１が５０μｍ、Ｌ２が３８０μｍであれば、Ｌ３≧６６.５μｍとすればよく、（数１）式の条件を満たす組合せの中でも、特に（数２）式に示すＬ３が好ましい。
【００２２】
Ｌ３＝（Ｌ２−Ｌ１）／２＋Ｌ１ …（数２）
例えば、Ｌ１が５０μｍ、Ｌ２が３８０μｍとした場合に、Ｌ３＝２１５μｍとなる。以上のような配置によって、ターンオン時のスパイクを防止しつつ、検出遅れのないセンスＩＧＢＴを実現でき、信頼性の高い電流検出を実現できる。
【００２３】
（実施例３）
図５に本実施例の断面構造を示す。図５では図１〜図４と同じ構成要素には同一の符号を付してある。本実施例では、センスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８とを遮断セルを介して配置した点が実施例１や実施例２と異なる。
【００２４】
図６の等価回路に示すように、センス電極１１２にはセンス抵抗６００を接続する。図６に示すようにセンス抵抗６００をセンス電極１１２に接続すると、主ＩＧＢＴ領域の主電流Ｉ_M の数百分の一から数千分の一程度のセンス電流Ｉ_S がセンス抵抗６００に流れ、センス電圧Ｖｓが発生する。このセンス電圧Ｖｓから主電流Ｉ_M を検出する。しかし、センス電圧Ｖｓが発生するとセンス電極１１２の電位が上昇し、センスＩＧＢＴ領域２０６の電位、具体的にはセンスＩＧＢＴ領域２０６のアクティブセルのｐベース層１１４の電位が、主ＩＧＢＴ領域208の電位、具体的には主ＩＧＢＴ領域のアクティブセルのｐベース層１１４の電位より高くなる。すると、この電位差によりセンスＩＧＢＴ領域２０６から主IGBT領域２０８に電流が漏れ、主ＩＧＢＴ領域２０８とセンスＩＧＢＴ領域２０６の電流の線形性が悪化する。
【００２５】
本実施例では主ＩＧＢＴ領域２０８のフローティングセルの幅Ｌｂより遮断セルの幅Ｌｃを大きく設定して、センスＩＧＢＴ領域２０６と主ＩＧＢＴ領域208との間の漏れ電流を低減した。本実施例では、Ｌａ＝４μｍ，Ｌｂ＝１２μｍの場合に、遮断セルの幅Ｌｃを１２μｍ以上にした。遮断セルの幅ＬｃをＬｂの２倍の２４μｍに設定するとよい。
【００２６】
本実施例によれば正確な電流検出が可能となり、高い精度で過電流保護ができる。本実施例は、検出電圧を高く設定する場合、特に前記センス電圧Ｖｓが0.5Ｖ〜１.０Ｖである場合に効果が大きい。
【００２７】
（実施例４）
図７に本実施例の断面構造を示す。図７において図１〜図６と同じ構成要素には同一の符号を付してある。図７において符号７００はダミーゲートである。
【００２８】
本実施例は、センスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８とが遮断セルであるダミーセルを介して隣接配置したことが実施例１〜実施例３と相違する。実施例３でも述べたようにセンス電圧Ｖｓを高くすると主ＩＧＢＴ領域２０８と検出セルの間の漏れ電流が大きくなり線形性が低下する。
【００２９】
本実施例では、センス電圧Ｖｓを高く設定する場合(Ｖｓ＞１.０Ｖ）、つまり図７のＬｃを広くする場合にセンスＩＧＢＴ領域２０６と主ＩＧＢＴ領域２０８との間にダミーセルを配置し、トレンチ形状の加工のバラツキがセンス電圧Ｖｓに及ぼす影響を抑えている。本実施例ではダミーセルのダミーゲート７００を、フローティングにした。この理由は、フローティングでないトレンチゲート電極の表面には蓄積層が形成され、電気が流れ易くなっているので、ダミーセルを配置しても漏れ電流低減の効果が小さくなるためである。なお、本実施例では、ダミーセルを１個配置した例を説明したが、複数個のダミーセルを配置して図７の遮断セルの幅Ｌｃをさらに広くすることも好ましい。
【００３０】
（実施例５）
図８に本実施例の３相インバータを示す。図８において、符号８００は保護回路付きゲートドライバ、８０１，８０２は直流入力端子、８０３はＩＧＢＴ、８０４はフリーホイーリングダイオード、８０５〜８０７は交流出力端子、600はセンス抵抗である。本実施例の３相インバータは、実施例１〜実施例４に記載したトレンチゲート型ＩＧＢＴのチップをインバータに適用した。本実施例の３相インバータではトレンチゲート型ＩＧＢＴのセンス電極に検出抵抗を接続するだけで正確な電流検出ができるため、電流測定用のカレントトランスやカレントプローブなどが不要になり、インバータ回路が簡略にできる。また、電流値を電圧として取り出せるために、保護回路付きゲートドライバの構成を簡単にできる。
【００３１】
【発明の効果】
本発明によれば、トレンチゲート型ＩＧＢＴの定格電流の数倍から飽和電流まで正確な電流検出ができるため、精度の高い短絡保護と、過電流保護とができる。
【図面の簡単な説明】
【図１】実施例１のＩＧＢＴの断面図である。
【図２】実施例１のＩＧＢＴの平面構造の説明図である。
【図３】実施例２のＩＧＢＴの平面構造の説明図である。
【図４】実施例２のＩＧＢＴのゲート配線とゲート電極の説明図である。
【図５】実施例３のＩＧＢＴの断面図である。
【図６】実施例３のＩＧＢＴの動作を説明する等価回路図である。
【図７】実施例４のＩＧＢＴの断面図である。
【図８】実施例５の３相インバータの等価回路図である。
【符号の説明】
１００…コレクタ電極、１０１…コレクタ層、１０２…バッファ層、１０３…ドリフト層、１０４…フローティング層、１０５…エミッタ層、１０６…コンタクト層、１０７…ゲート絶縁膜、１０８…ゲート電極、１０９…絶縁膜、１１０…層間絶縁膜、１１１…エミッタ電極、１１２…センス電極、１１３…表面保護膜、１１４…ｐベース層、２００…耐圧保持領域、２０１，３００…ゲート配線、２０２，２０３…温度検出用パッド、２０４…ゲートパッド、２０５…エミッタセンスパッド、２０６…センスＩＧＢＴ領域、２０７…センスパッド、２０８…主ＩＧＢＴ領域、４００…エミッタコンタクト、４０１…ウェルコンタクト、４０２…ウェル層、４０３…ゲートコンタクト用多結晶シリコン層、４０４…エミッタ電極境界、４０５…センス電極境界、４０６…ｐベース層境界、４０７…ゲート配線コンタクト、６００…センス抵抗、７００…ダミーゲート、８００…保護回路付きゲートドライバ、８０１，８０２…直流入力端子、８０３…IGBT、８０４…フリーホイーリングダイオード、８０５，８０６，８０７…交流出力端子。

Claims

第１導電型の第１半導体層と、前記第１半導体層に積層する第２導電型の第２半導体層とを備え、前記第２半導体層が主通電領域と副通電領域とを備えていて、
該第２半導体層の主通電領域が、前記第２半導体層に積層する第１導電型の第３半導体層と、該第３半導体層を貫き第３半導体層を各々分離するように前記第２半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって、互いに隣接する第１領域と第２領域と、該第１領域の前記第３半導体層内で、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域で前記第３半導体層と第４半導体層とに電気的に接続する第１電極とを備え、
前記第２半導体層の副通電領域が、前記第２半導体層に隣接する第１導電型の第５半導体層と、該第５半導体層を貫き第５半導体層を各々分離するように前記第２半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって、互いに隣接する第３領域と第４領域とを有し、該第３領域の前記第５半導体層内で、前記絶縁ゲートに接する第２導電型の第６半導体層と、前記第３領域で、前記第５半導体層と第６半導体層とに電気的に接続する第２電極とを備え、
前記第１半導体層に電気的に接続する第３電極を備え、
前記第２領域および前記第４領域がフローティングセル領域であることを特徴とするトレンチゲート型半導体装置。
請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域の第１領域の幅が、前記第２領域の幅より狭いことを特徴とするトレンチゲート型半導体装置。
請求項１に記載のトレンチゲート型半導体装置において、前記副通電領域の第３領域の幅が、前記副通電領域の第４領域の幅より狭いことを特徴とするトレンチゲート型半導体装置。
請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域が主ＩＧＢＴ領域であって、前記副通電領域がセンスＩＧＢＴ領域であり、該主ＩＧＢＴ領域の前記絶縁ゲートと電気的に接続したゲート配線と、センスＩＧＢＴ領域の前記絶縁ゲートと電気的に接続したゲート配線とを有し、前記主ＩＧＢＴ領域の前記ゲート配線と前記絶縁ゲートの接触点から最も近い前記第４半導体層と前記接触点の距離をＬ１とし、前記主ＩＧＢＴ領域の前記ゲート配線と前記絶縁ゲートの接触点から最も遠い前記第４半導体層と前記接触点の距離をＬ２とし、前記センスＩＧＢＴ領域の前記ゲート配線と前記絶縁ゲートの接触点から最も近い前記第６半導体層と前記接触点の距離をＬ３としたときに、Ｌ３≧（Ｌ２−Ｌ１）×０.０５＋Ｌ１であることを特徴とするトレンチゲート型半導体装置。
請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域が、前記絶縁ゲートで挟まれた第５領域を介して隣接していることを特徴とするトレンチゲート型半導体装置。
請求項５に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間にある前記第５領域が１つあるいは複数配置されていることを特徴とするトレンチゲート型半導体装置。
請求項５に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間に配置された前記第５領域の幅が、前記第２領域の幅より広いことを特徴とするトレンチゲート型半導体装置。
請求項５に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間に配置された前記第５領域の幅が、前記第４領域の幅より広いことを特徴とするトレンチゲート型半導体装置。
請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域の第１領域の幅と前記副通電領域の第３領域の幅とが同じであることを特徴とするトレンチゲート型半導体装置。
請求項１に記載のトレンチゲート型半導体装置において、前記主通電領域の第２領域の幅と前記副通電領域の第４領域の幅が同じであることを特徴とするトレンチゲート型半導体装置。
第１導電型コレクタ層と、低抵抗の第２導電型バッファ層と、高抵抗の第２導電型ドリフト層の３層を有する半導体基板の、前記ドリフト層の露出面側に積層した第１導電型ベース層に形成した平面形状がストライプ形状の複数の溝の中に配置した絶縁ゲート電極を備えたトレンチゲート型半導体装置において、
該半導体装置が主半導体領域と、電流検出用半導体領域とを備え、
該主半導体領域と、電流検出用半導体領域とがそれぞれ前記ストライプ形状の溝で挟まれた領域を備えていて、
前記主半導体領域と前記電流検出用半導体領域のそれぞれで、前記ストライプ形状の溝で挟まれた領域に溝の間隔が狭いアクティブセル領域と、該アクティブセル領域より溝の間隔が広いフローティングセル領域とが配置されていて、
該アクティブセル領域には第２導電型のエミッタ層が配置されていることを特徴とするトレンチゲート型半導体装置。
第１導電型コレクタ層と、低抵抗の第２導電型バッファ層と、高抵抗の第２導電型ドリフト層の３層を有する半導体基板の、前記ドリフト層の露出面側に積層した第１導電型ベース層に形成した平面形状がストライプ形状の複数の溝の中に配置した絶縁ゲート電極を備えたトレンチゲート型半導体装置において、
該半導体装置が主半導体領域と、電流検出用半導体領域とを備え、
該主半導体領域と電流検出用半導体領域のそれぞれが、前記ストライプ形状の溝で挟まれた領域に溝の間隔が狭く第２導電型のエミッタ層が配置されたアクティブセル領域と、該アクティブセル領域より溝の間隔が広いフローティングセル領域とを備えていて、
前記主半導体領域と電流検出用半導体領域とが、前記ストライプ形状の溝の間隔が前記フローティングセルの溝の間隔より広い遮断セルを介して配置されており、
前記遮断セルでは、前記絶縁ゲート電極がフローティングであることを特徴とするトレンチゲート型半導体装置。