JP3967646B2 - 絶縁ゲート型半導体素子 - Google Patents
絶縁ゲート型半導体素子 Download PDFInfo
- Publication number
- JP3967646B2 JP3967646B2 JP2002245860A JP2002245860A JP3967646B2 JP 3967646 B2 JP3967646 B2 JP 3967646B2 JP 2002245860 A JP2002245860 A JP 2002245860A JP 2002245860 A JP2002245860 A JP 2002245860A JP 3967646 B2 JP3967646 B2 JP 3967646B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- base layer
- layer
- electrode
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 146
- 230000015556 catabolic process Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 239
- 238000010586 diagram Methods 0.000 description 36
- 238000009792 diffusion process Methods 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 16
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 108091006146 Channels Proteins 0.000 description 14
- 239000000758 substrate Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する大電力用の絶縁ゲート型半導体素子に関する。
【0002】
【従来の技術】
GTO等の各種サイリスタは、良く知られているようにオン状態でPNPNサイリスタがラッチアップするために低いオン抵抗(したがって小さいオン電圧)が実現できる反面、最大遮断電流密度は小さい。特に、絶縁ゲート構造を利用してターンオフを行なう絶縁ゲート付きサイリスタでは、通常のGTOサイリスタに比べて電流遮断能力が低くなる。
【0003】
[0003]これと逆にIGBT等は、サイリスタ構造を内蔵するがこれがラッチアップしない条件で使用するように設計されているため、最大遮断電流密度は比較的大きいが、ラッチアップしないためにオン抵抗が高い。
【0004】
【発明が解決しようとする課題】
上述の如く、従来の電力用半導体素子にあっては、低いオン抵抗を得るためにはPNPNサイリスタをラッチアップすることが必要であったが、PNPNサイリスタがラッチアップすると電流遮断能力が低くなるという問題があった。
【0005】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、(ターン)オン特性を損なわずに、最大遮断電流密度を大きくできる絶縁ゲート型半導体素子を提供することにある。
【0006】
【課題を解決するための手段】
上記の目的を達成するために、本発明の絶縁ゲート型半導体素子(請求項1)は、第2導電型ベース層に接して形成された第1導電型ベース層と、この第1導電型ベース層内に前記第2導電型ベース層に達する深さに形成された複数の溝のそれぞれにゲート絶縁膜を介して埋め込み形成された複数のゲート電極と、前記複数の溝中の隣接する二つ溝で挟まれた前記第1導電型ベース層の表面に形成された第2導電型ソース層および第1導電型半導体層と、前記第2導電型ソース層および前記第1導電型半導体層にコンタクトする第2の主電極と、前記ゲート電極上に形成され、前記第2導電型ソース層の側面が露出するように、上面が前記第2導電型ソース層の上面よりも低くなっている絶縁膜とを具備し、前記第2の主電極は前記第2導電型ソース層の前記露出した側面および前記第2導電型ソース層の上面にコンタクトすることを特徴とする。
【0007】
【発明の実施の形態】
以下、図面を参照しながら実施例を説明する。
【0008】
図1は、本発明の第1の実施例に係る絶縁ゲート型半導体素子(特願平4−231513号に示したIEGT:Injection Enhanced Gate Bipolar Transistorの改良)の構成(1/2セル分)を示す模式図である。
【0009】
図中、1はP型エミッタ層を示しており、このP型エミッタ層1上には、N型バッファ層2を介して、N- 型高抵抗ベース層3が設けられている。このN- 型高抵抗ベース層3上にはP型ベース層4が形成され、このP型ベース層4内には、N- 型高抵抗ベース層3に達する深さの複数のトレンチ溝が設けられている。これらトレンチ溝内には、ゲート絶縁膜6を介してゲート電極7が埋込み形成されている。
【0010】
P型ベース層4の表面には、上記トレンチ溝の側壁に接するN型ソース層5が形成されている。このN型ソース層5と、N- 型高抵抗ベース層3と、P型ベース層4と、ゲート絶縁膜6と、ゲート電極7とで第1のN型MOSトランジスタが構成されている。
【0011】
N型ソース層5が形成されている領域のP型高抵抗ベース層4は、N型ソース層5と伴にカソード電極8にコンタクトしている。また、アノード電極9がP型エミッタ層1に設けられている。
【0012】
カソード電極8と、N型ソース層5が形成されていない側のN- 型高抵抗ベース層3との間には、第2のP型MOSトランジスタ10が設けられている。
【0013】
このように構成された絶縁ゲート型半導体素子の動作は以下の通りである。
【0014】
すなわち、ゲート電極7にカソード電極8に対して正の電圧を与えると、P型ベース層4にN型チャネルが形成され、N型ソース層5から電子がN- 型高抵抗ベース層3に注入され、ターンオンする。このとき、第2のP型MOSトランジスタ10のゲートには正または0Vの電圧を与えてオフ状態にし、素子内の正孔が排出されないようにする。このようにすることにより、素子内に正孔が蓄積され、オン抵抗が低くなる。
【0015】
また、ターンオフするには、ゲート電極7に負または0Vの電圧を与え、上記チャネルを消滅させると同時に、P型MOSトランジスタ10のゲートに負電圧を与えてオン状態にする。この結果、N- 型高抵抗ベース層3への電子の供給が途絶えるとともに、素子内の正孔がP型MOSトランジスタ10を介して素子外に排出され、素子はターンオフする。
【0016】
このとき、N- 型高抵抗ベース層3、P型ベース層4、カソード電極8の経路での正孔の排出がP型MOSトランジスタ10に分割されるために減少し、P型エミッタ層1、N- 型高抵抗ベース層3、P型ベース層4およびN型ソース層5で構成されたサイリスタのラッチアップを防止できる。
【0017】
更に、第1のN型MOSトランジスタと第2のP型MOSトランジスタのゲートに与える電圧の大きさおよびタイミングを変えることによって、例えば、第2のMOSトランジスタを第1のMOSトランジスタより数μs〜数10μsから前にターンオフしておくことで、オン状態のN- 型高抵抗ベース層3中のキャリア、特にカソード側キャリアを少なくすることができる。また、オン状態のN- 型高抵抗ベース層3内のキャリアの濃度プロファイルを最適化することにより、よりいっそうターンオフ損失を小さくでき、また、最大可制御電流を大きくすることができる。
【0018】
また、広義のエミッタ層の注入効率(広義のエミッタ層とは、N型ソース層5、P型ベース層4、N- 型高抵抗ベース層3、ゲート絶縁膜6およびゲート電極7で構成されたMOS構造部分である)と、トレンチ溝の深さDと、エミッタ幅Wとを以下のように最適設計することによって、サイリスタ並みの低いオン抵抗が得られる。
【0019】
広義のエミッタ層の不純物濃度が比較的低い場合、例えば、広義のエミッタ層の中でn〜pの伝導変調を生じる部分がある場合など、正孔の拡散電流Ip 、特に縦方向(素子のアノード−カソード方向に平行に流れる拡散電流)と電子電流In (=I−Ip ,I:全電流)の比を大きくするような構造を広義のエミッタ層中に設けることで、広義のエミッタ層の注入効率を増加し、素子のオン抵抗を減少させることができる。
【0020】
広義のエミッタ領域に流れる正孔電流Jp (A/cm2 )、広義のエミッタ層側のN- 型高抵抗ベース層3のキャリア濃度nとし、広義のエミッタ層に流れる正孔電流Jp が縦方向のキャリアの拡散電流のみとすると、Jp =2・μp ・k・T・W・n/(C・D)と表すことができる。ここで、μp はホール移動度、kはボルツマン定数、Tは温度、Cは1/2サイズである。
【0021】
カソード側領域の正孔の注入効率γp は、γp =Jp /J=Jp /(Jn +Jp )
=2・μp ・k・T・W・n/(C・D・J)
となる。
【0022】
ここで、Y=W/(C・D)とすると、γp =2(μp ・k・T・n/J)・Yとなる。
【0023】
μp =500,k・T=4.14×10-21 ,J=100A/cm2 とすると、γp の値は、γp =2×(500×4.14×10-21 /100)×1×1016×Y=4.14×10-4・Yとなる。
【0024】
注入効率が十分低いときは、γp =Jp /(Jn +Jp )
=μp /(μn +μp )
〜0.3となる。
【0025】
ここで、μn は電子移動度、〜は近似記号である。
【0026】
すなわち、カソード側の注入効率が大きいときは、γp <0.3ということであり、この条件を満たすYは、4.14×10-4・Y<0.3Y<0.3/4.14×10-4Y<7.25×102 (cm-1)
となる。
【0027】
また、比較的オン電圧が高い場合で、n=7×1015のときは、Y=1.0×103 (cm-1)
となる。
【0028】
すなわち、パラメータYを上記の範囲に設計することによって、カソード電極8にコンタクトしている不純物拡散層の注入効率が低くても、カソード側領域の注入効率を増加できる。したがって、N- 型高抵抗ベース層3のオン状態におけるキャリアの蓄積を増加させることができ、素子のオン抵抗を小さくすることができる。つまり、本発明による素子は、アノード側から注入された正孔がカソード側のN型エミッタ層以外の構造(ここではトレンチ溝構造)によってカソード電極への排出が妨げられ、これにより、カソード電極からの電子の注入量が増加して、N- 型高抵抗ベース層3のカソード側で高注入状態になる結果、素子のオン抵抗が小さくなる。
【0029】
図1には、オン状態でのキャリア濃度分布が示されており、本発明の場合、IGBT構造の場合と比べて、N- 型ベース層のカソード側にキャリア濃度分布のピークを持つことが分かる。
【0030】
図2は、本発明の第2の実施例に係る絶縁ゲート型半導体素子の構成を示す模式図である。
【0031】
本実施例の絶縁ゲート型半導体素子が先の実施例のそれと異なる点は、第1のMOSトランジスタと第2のMOSトランジスタのゲート端子が共通になっていることにある。この場合、第1のMOSトランジスタと第2のMOSトランジスタとを独立に制御できないので、N- 型高抵抗ベース層3内のキャリアの濃度プロファイルの最適化によるターンオフ損失の改善は期待できないが、その他の効果は同じである。
【0032】
図3は、本発明の第2の実施例の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す図で、図3(a)は平面図、図3(b)は断面図である。
【0033】
本実施例では、第2のMOSトランジスタを、P型ベース層4上に設けられ、層間絶縁膜14によりカソード電極8と絶縁されたP+ 型ドレイン11と、N- 型ウェル層12と、P+ 型ソース層13とで構成している。
【0034】
ここでは、カソード電極8にコンタクトする2つのN型ソース層5間に3つの第2のP型MOSトランジスタが形成されている。このようにカソード電極8と絶縁されたP+ 型ドレイン11からなる第2のP型MOSトランジスタを複数個形成することにより、幅の広いトレンチ溝(2C−2W)を形成するという技術的な困難を回避し、幅の広いトレンチ溝と同等の効果を上げることが可能である。カソード電極8のP+ 型ソース層13への“間引かれた”コンタクトは、正孔のバイパス電流の減少、つまり、減少されたオン抵抗の実現に貢献している。
【0035】
図4は、本発明の第2の実施例の他の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す断面斜視図である。第2のMOSトランジスタは先の実施例のそれと同様な構成になっており、トレンチ溝には2重構造のゲート部が形成されている。
【0036】
図5は、本発明の第3の実施例に係る絶縁ゲート型半導体素子の具体的な構成を示す平面図、図6はその断面図である。
【0037】
本実施例は横型絶縁ゲート型半導体素子の例で、シリコン基板21上にSiO2 膜22を介して、先の実施例と同様な絶縁ゲート型半導体素子本体が形成されている。
【0038】
図7は、第4の実施例に係る横型絶縁ゲート型半導体素子の平面図である。
【0039】
これはSOI基板上に形成した横型絶縁ゲート型半導体素子において、埋込み酸化膜に到達するトレンチ溝30によりP型ベース層4を短冊状に分割した構造になっている。
【0040】
トレンチ溝30の形状は、長方体状ではなく、長方体の側面を覆うような形状のものである。このようなトレンチ溝30を用いることにより、ソース電極32に流れ込む正孔電流が減少する。一方、電子電流は、表面のポリシリコンゲート電極31によるチャネルおよびトレンチ溝30の側面に形成されるチャネル中に流れ、電子電流の減少は小さくなる。
【0041】
したがって、全電流に占める電子電流の割合が増加し、ソース側のキャリアの蓄積が増加するので、オン電圧が低くなる。
【0042】
なお、図中、201,202は酸化膜を示している。
【0043】
図8は、第5の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図で、図8(a)は平面図、図8(b)はその断面図である。なお、図中、ゲート電極31とソース電極32とを絶縁するための絶縁膜は省略してある。
【0044】
本実施例の横型絶縁ゲート型半導体素子が第4の実施例のそれと異なる点は、ソース電極32の一部がP型ベース層4内に埋め込まれていることにある。この結果、正孔がソース電極32に至までの抵抗が減少し、ラッチアップ電流が大きくなる。
【0045】
図9は、第6の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図で、図9(a)は平面図、図9(b)はその断面図である。なお、図中、ゲート電極31とソース電極32とを絶縁するための絶縁膜は省略してある。
【0046】
本実施例の横型絶縁ゲート型半導体素子が第4の実施例のそれと異なる点は、P型ベース層4の表面にP+ 型拡散層33が形成され、且つソース電極32がP+ 型拡散層33上まで延在していることにある。このような構成であれば、正孔がN型ソース層5の下部を通らずに直接ソース電極32に至り、N型ソース層5からN- 型高抵抗ベース層3への電子注入を防止できる結果、N型ソース層5、P型ベース層4およびN- 型高抵抗ベース層3で構成されたトランジスタのラッチアップを抑制できる。
【0047】
図10は、第7の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図で、図10(a)は平面図、図10(b)はその断面図である。
【0048】
これは第6の実施例の手法を横型絶縁ゲート型半導体素子に適用した例である。SOI構造を構成する酸化膜22に達する複数のトレンチゲート電極7を平行に設け、P型ベース層4およびN型ソース層5を短冊状に分けている。そのうちのいくつかにソース電極32に設けるとともに、ソース電極32とコンタクトするP型ベース層4の表面にP+ 型拡散層33が形成されている。
【0049】
図11は、本発明の第8の実施例に係る絶縁ゲート型半導体素子の平面図、図12、図13、図14、図15、図16は、それぞれ、図11の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図、C−C´断面図、D−D´断面図、E−E´断面図である。
【0050】
図中、41はP型エミッタ層を示しており、このP型エミッタ層41上には、N型バッファ層42を介して、N- 型ベース層43が設けられており、このN- 型ベース層43の表面には、P型ベース層44が形成されている。このP型ベース層44内には、N- 型ベース層43に達する深さの複数のトレンチ溝が形成され、これらトレンチ溝には第1のゲート絶縁膜46を介してゲート電極47が埋込み形成されている。
【0051】
P型ベース層44の表面には、トレンチ溝の側壁に接するようにN+ 型ソース層45が選択的に形成され、このN+ 型ソース層45、P型ベース層44、N- 型ベース層43、第1のゲート絶縁膜46およびゲート電極47により、第1のMOSトランジスタが構成されている。
【0052】
ゲート電極47上には、第2のゲート絶縁膜51を介して、P型ポリシリコン層48が設けられており、このP型ポリシリコン層48は、第1のコンタクトホール52を介して、P型ベース層44に選択的にコンタクトしている。
【0053】
P型ポリシリコン層48にはその表面から第2のゲート絶縁膜51に達するN型ポリシリコン層40が選択的に形成されている。このN型ポリシリコン層40により、P型ポリシリコン層48は、第2のコンタクトホール53を介してカソード電極49にコンタクトするP型ポリシリコン層48aと、カソード電極49にコンタクトせず、P型ベース層44とコンタクトするものとに区分される。そして、これらP型ポリシリコン膜、N型ポリシリコン層40、ゲート電極47、第2のゲート絶縁膜51により、ターンオフの際に正孔を素子外に排出するための第2のMOSFETが構成されている。
【0054】
カソード電極49はP型ポリシリコン層48aの他にN+ 型ソース層45にもコンタクトしている。P型エミッタ層41にはアノード電極50が設けられている。また、図中、56はP型ポリシリコン層48とP型ベース層44とのコンタクト部を示し、その材料としては例えばAl、W、Ti等の金属を用いることが低抵抗化のためには望ましい。
【0055】
本実施例の絶縁ゲート型半導体素子によれば、第1のMOSトランジスタと第2のMOSトランジスタとの間でゲート電極47が共通になっているので、構成の簡略化が図れる。
【0056】
図17は、本発明の第9の実施例に係る絶縁ゲート型半導体素子の平面図、図18、図19、図20、それぞれ、図17の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図、C−C´断面図である。
【0057】
本実施例が第8の実施例のそれと異なる点は、ゲート電極47の側部に第2のMOSトランジスタを形成したことにある。
【0058】
すなわち、P型ベース層44上にN+ 型拡散層55、P+ 型拡散層54を設け、これらとゲート絶縁膜46、ゲート電極47とにより、第2のMOSトランジスタを構成している。第2のMOSトランジスタは、トレンチ溝間に複数個形成されることになる。各第2のMOSトランジスタのゲート電極は共通接続されている。
【0059】
第2のMOSトランジスタはターンオン時にはオフ状態で、P型ベース層44とカソード電極49とは電気的に接続しないので、幅の広いトレンチ溝と同等の効果が得られる。
【0060】
第8、第9の実施例において、ポリシリコン膜の代わりに、単結晶シリコン膜を用いても良いし、シリコン以外の半導体を用いても良い。
【0061】
図21は、本発明の第10の実施例に係る絶縁ゲート型半導体素子を示す図で、図21(a)は平面図、図21(b)、図21(c)はそれぞれ図21(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0062】
これはSOI基板を用いた例であり、図中、69はシリコン基板を示し、このシリコン基板69上には、絶縁膜70を介して、以下のような絶縁ゲート型半導体素子が形成されている。
【0063】
N- 型ベース層62にはその表面から絶縁膜70に達するP+ 型エミッタ層61およびP型ベース層63とが選択的に形成されている。このP型ベース層63内には絶縁膜70に達する深さの溝が形成され、この溝には第1のゲート絶縁膜60を介して第1のゲート電極67が埋込み形成されている。
【0064】
P型ベース層63の表面には溝の側面に接するようにN型ソース層64が選択的に形成されている。このN型ソース層64は、P型ベース層63、N- 型ベース層62、第1のゲート絶縁膜60および第1のゲート電極67とともに、第1のMOSトランジスタを構成している。
【0065】
P型ベース層63の表面からN型ソース層64の表面にかけてはP+ 型ドレイン層65が選択的に形成され、このP+ 型ドレイン層65、N型ソース層64およびP型ベース層63にはカソード電極72が設けられ、また、P+ 型エミッタ層61にはアノード電極71が設けられている。
【0066】
P型ベース層63およびN- 型ベース層62上には、第2のゲート絶縁膜66を介して、第2のゲート電極68が配設されている。この第2のゲート電極68は、アノード電極71、カソード電極72および第1のゲート電極67と電気的に分離され、また、P型ベース層63、N- 型ベース層62および第2のゲート絶縁膜66とともに、正孔を素子外に排出するためのMOSゲートを構成している。
【0067】
本実施例によれば、ターンオフの際に、第2のゲート電極68の下部のN- 型ベース層62の表面にPチャネルを形成でき、このPチャネル、P型ベース層63、P+ 型ドレイン層65、カソード電極72という経路で、つまり、N型ソース層64を介さずに、素子外に正孔を排出できるので、N型ソース層64からなる寄生素子のラッチアップを防止でき、耐圧の向上を図れるようになる。
【0068】
図22は、本発明の第11の実施例に係る絶縁ゲート型半導体素子を示す図であり、図22(a)は平面図、図22(b)、図22(c)はそれぞれ図22(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0069】
本実施例の絶縁ゲート型半導体素子は先の実施例の変形例であり、N型ソース層64の領域が広くなっていることが異なっている。
【0070】
図23は、本発明の第12の実施例に係る絶縁ゲート型半導体素子を示す図であり、図23(a)は平面図、図23(b)、図23(c)はそれぞれ図23(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0071】
本実施例の絶縁ゲート型半導体素子が第10の実施例のそれと異なる点は、N- 型ベース層62内にN型拡散層73を設けたことにある。
【0072】
本実施例によれば、素子内により多くの正孔を蓄積できるので、ターンオン特性を改善できるようになる。
【0073】
図24は、本発明の第13の実施例に係る絶縁ゲート型半導体素子を示す図であり、図24(a)は平面図、図24(b)、図24(c)はそれぞれ図24(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0074】
本実施例の絶縁ゲート型半導体素子が第10の実施例のそれと異なる点は、アノード電極側にもカソード側と同様なMOSトランジスタを設けたことにある。図中、74はN型拡散層を示している。なお、P型ベース層63は絶縁膜70に達していなくても良い。
【0075】
図25は、本発明の第14の実施例に係る絶縁ゲート型半導体素子を示す図であり、図25(a)は平面図、図25(b)、図25(c)はそれぞれ図25(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0076】
本実施例の絶縁ゲート型半導体素子は第13の実施例のそれの変形例であり、P型エミッタ層61が絶縁膜70に達していることにある。すなわち、N- 型ベース層62が薄い場合(0.1〜20μm)の例である。なお、P型ベース層63は絶縁膜70に達していなくても良い。
【0077】
図26は、本発明の第15の実施例に係る絶縁ゲート型半導体素子を示す図であり、図26(a)は平面図、図26(b)、図26(c)はそれぞれ図26(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0078】
本実施例の絶縁ゲート型半導体素子が第13の実施例のそれと異なる点は、N型拡散層74内にN+ 型拡散層75、P型ドレイン層76を設けていることにある。すなわち、アノード側にもカソード側の正孔排出機構と同様な機構を設けてある。
【0079】
図27は、本発明の第16の実施例に係る絶縁ゲート型半導体素子を示す図であり、図27(a)は平面図、図27(b)、図27(c)はそれぞれ図27(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0080】
本実施例の絶縁ゲート型半導体素子は第15の実施例のそれの変形例であり、N+ 型拡散層75を省いた構造になっていることが相違点である。
【0081】
図28は、本発明の第17の実施例に係る絶縁ゲート型半導体素子を示す図であり、図28(a)は平面図、図28(b)、図28(c)はそれぞれ図28(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0082】
本実施例の絶縁ゲート型半導体素子が第15の実施例のそれと異なる点は、アノード側のN- 型ベース層62内にはP型拡散層77を設け、カソード側のN- 型ベース層62内にはN型拡散層78を設けたことにある。
【0083】
本実施例によれば、ターンオン時のキャリア(正孔、電子)の蓄積量を増加できるので、ターンオン特性を更に改善できるようになる。なお、P型拡散層77およびN型拡散層78のどちらか一方だけでも良い。
【0084】
図29は、本発明の第18の実施例に係る絶縁ゲート型半導体素子を示す図であり、図29(a)は平面図、図29(b)、図29(c)はそれぞれ図29(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0085】
これはSOI基板を用いた例であり、図中、89はシリコン基板を示し、このシリコン基板89上には、絶縁膜88を介して、以下のような絶縁ゲート型半導体素子が形成されている。
【0086】
絶縁膜88上には、N- 型ベース層81が形成されており、このN- 型ベース層81の表面には、P型ベース層82、P+ 型エミッタ層85が選択的に形成されている。P型ベース層82の表面には、N型ソース層83が選択的に形成されており、このN型ソース層83、P型ベース層82およびN- 型ベース層81内には、絶縁膜88に達し、幅xの複数のトレンチ溝90が間隔yを持って形成されている。
【0087】
このトレンチ溝90内にはゲート絶縁膜91を介してゲート電極92が形成されている。また、トレンチ溝90の外にはゲート電極92と接続した電極93が設けられている。この電極93は絶縁膜84によりカソード電極86、アノード電極87と絶縁されている。
【0088】
この電極93は、例えば、不純物添加により低抵抗化された多結晶シリコンを用いてゲート電極92と一体的に形成する。あるいはゲート電極92と電極93とを別個に形成し、これらを金属(例えばAl)やシリサイドにより接続しても良い。また、トレンチ溝90の空き領域94は絶縁体などにより埋め込まれている。
【0089】
このように構成された絶縁ゲート型半導体素子でも、ターンオンのためにゲート電極92に正の電圧を印加すると、他の絶縁ゲート型半導体素子と同様にN- 型ベース層81のトレンチ溝90で挟まれた部分95では正孔は拡散により流れるので、正孔の排出速度が遅くなる。また、トレンチ溝90によって正孔電流の経路が狭くなっていることも、正孔の排出速度の低下の原因になっている。このようにして素子内の正孔の蓄積量が増加する。
【0090】
また、本実施例の場合、N型ソース層83を含むようにトレンチ溝90を形成しているため、N型ソース層83はトレンチ溝間で挟まれた領域まで長さzに渡って入り込んでいる。その結果、トレンチ溝90の長辺側にもn型チャネルが形成され、チャネル幅が大きくなる。換言すれば、従来構造であれば2xであったがチャネル幅が、2x+2zに増加する。また、x,y,zの取り方によっては単位面積当たりのチャネル幅を従来のIGBTのそれよりも大きくできる。したがって、N型ソース層83からN- 型ベース層81への電子の注入効率をより高くでき、これにより更にオン抵抗を下げることができる。
【0091】
かくして本実施例によれば、素子のPNPNサイリスタをラッチアップしなくても、オン状態における素子内のキャリア蓄積量をサイリスタ並にでき、また、オン状態において素子のPNPNサイリスタはラッチアップしていないことにより、最大遮断電流密度は大きくなる。
【0092】
なお、本実施例では、N- 型ベース層81は高抵抗のものであったが、その厚さが薄い場合には、必ずしも高抵抗である必要はない。また、本実施例では、トレンチ溝90の形状を長方体としたが、それ以外の形状でも良い。
【0093】
図30は、本発明の第19の実施例に係る絶縁ゲート型半導体素子を示す図であり、図30(a)は平面図、図30(b)、図30(c)はそれぞれ図30(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。電極93の下部の絶縁膜94が薄くなっていることにある。このため、電極93のうち、P型ベース層82の表面のゲート絶縁膜91に接した部分がゲート電極として機能するようになり、ゲート幅が更に大きくなる。したがって、電子の注入効率、キャリア蓄積量が更に高くなり、よりオン抵抗が低くなる。
【0094】
図31は、本発明の第20の実施例に係る絶縁ゲート型半導体素子を示す図であり、図31(a)は平面図、図31(b)、図31(c)はそれぞれ図31(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0095】
本実施例の絶縁ゲート型半導体素子が第19の実施例のそれと異なる点は、トレンチ溝90の幅xを狭くし、そして、トレンチ溝90の空き領域94を絶縁体で埋めず、そのまま残してある。すなわち、ゲート絶縁膜91の内側にはゲート電極92だけが埋め込まれている。
【0096】
本実施例によれば、単位面積当たりのトレンチ溝数を増やすことができ、これにより単位面積当たりの全チャネル幅はより大きいものとなる。したがって、電子の注入効率、キャリア蓄積量が更に高くなり、よりオン抵抗を下げることができる。
【0097】
図32は、本発明の第21の実施例に係る絶縁ゲート型半導体素子を示す図であり、図32(a)は平面図、図32(b)、図32(c)はそれぞれ図32(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0098】
本実施例の絶縁ゲート型半導体素子の特徴は、トレンチ溝90を図中の横方向に長くし、トレンチゲート側壁からのチャネルの注入量を多くしたことにある。これにより電子の注入効率をより低くできる。また、N型ソース層83中にP+ 型拡散層101を設けてPN構造を形成することにより、N型ソース層83のラッチアップ耐圧の改善を図っている。
【0099】
図33は、本発明の第22の実施例に係る絶縁ゲート型半導体素子を示す図であり、図33(a)は平面図、図33(b)、図33(c)はそれぞれ図33(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0100】
本実施例の絶縁ゲート型半導体素子が第21の実施例のそれと異なる点は、絶縁膜88とN- 型ベース層81との間にN+ 型バッファ層102を設けたことにある。このN+ 型バッファ層102によって、特にN型ソース層83から注入された電子のN- 型ベース層81への拡散が容易になり、素子のオン抵抗を更に改善できるようになる。
【0101】
図34は、本発明の第23の実施例に係る絶縁ゲート型半導体素子を示す図であり、図34(a)は平面図、図34(b)、図34(c)はそれぞれ図34(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0102】
本実施例の特徴は、N- 型ベース層81からカソード電極86へ排出される正孔の抵抗となり、且つ注入効率を上げるトレンチ溝とは別の場所に、電子注入用のMOSチャネルを設けたことにある。このMOSチャネルはゲート電極103からなる縦型MOSFETにより形成されている。
【0103】
図35は、本発明の第24の実施例に係る絶縁ゲート型半導体素子を示す図であり、図35(a)は平面図、図35(b)、図35(c)はそれぞれ図35(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0104】
本実施例の絶縁ゲート型半導体素子が第23の実施例のそれと異なる点は、絶縁膜88とN- 型ベース層81との間にN+ 型バッファ層102を設けたことにある。このN+ 型バッファ層102によって、特にN型ソース層83から注入された電子のN- 型ベース層81への拡散が容易になり、素子のオン抵抗を更に改善できるようになる。
【0105】
図36は、本発明の第25の実施例に係る絶縁ゲート型半導体素子を示す図であり、図36(a)は平面図、図36(b)、図36(c)はそれぞれ図36(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0106】
本実施例の絶縁ゲート型半導体素子が第24の実施例のそれと異なる点は、トレンチ溝がSOI基板の絶縁膜88にまで達していないことにある。このような構成であれば、トレンチ溝によるキャリアの拡散の妨げが少なくなる。したがって、N型ソース層83から注入された電子のN- 型ベース層81への拡散が容易になり、素子のオン抵抗を更に改善できる。
【0107】
図37は、本発明の第26の実施例に係る絶縁ゲート型半導体素子を示す図であり、図37(a)は平面図、図37(b)は図37(a)の絶縁ゲート型半導体素子のA−A´断面図である。
【0108】
本実施例の絶縁ゲート型半導体素子が第25の実施例のそれと異なる点は、トレンチ溝のパターンを図中の上下方向に走るストライプ状にしたことにある。このようなストライプ状のトレンチ溝を用いると、素子のオン状態ではN- 型ベース層81からの正孔がカソード電極86へ排出されなくなる。この場合、N+ 型バッファ層102のn型不純物濃度は、ターンオフ時にゲート電極93に電圧を印加すると、正孔バイパス用のMOSチャネルが形成されるような値にすることが望ましい。このようにn型不純物濃度を設定することにより更に素子のオン抵抗を改善できる。
【0109】
図38は、本発明の第27の実施例に係る絶縁ゲート型半導体素子を示す断面斜視図である。
【0110】
本実施例の特徴は設計パラメータであるエミッタ幅Wをできる限り小さくし、且つN型ソース層83とカソード電極86とのコンタクトを確実にするために、N型ソース層83の高さをゲート電極93とカソード電極86との間の絶縁膜84のそれよりも高くしていることにある。
【0111】
図39は、本発明の第28の実施例に係る絶縁ゲート型半導体素子を示す図であり、図39(a)は平面図、図39(b)、図39(c)はそれぞれ図39(a)の絶縁ゲート型半導体素子のA−A´断面図、B−B´断面図である。
【0112】
これは先に説明した実施例を組み合わせて例である。すなわち、第27の実施例の縦型の絶縁ゲート型半導体素子を横型にし、これに第21の実施例を適用した例である。
【0113】
図40は、本発明の元になる絶縁ゲート型半導体素子(IEGT)および従来のBi−MOSトランジスタの(順方向)電圧−電流特性を比較して示す特性図である。
【0114】
IEGTは設計パラメータC,W,Dによって電流飽和特性(電流飽和領域)を自由に設計することができる。例えば、W,Dを同じにしてCを大きくすると、図40に示すように、飽和電流値を小さくすることができる。
【0115】
図41は、本発明の第29の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図である。本実施例の絶縁ゲート型半導体素子の特徴は過電流保護機能を備えていることである。
【0116】
前述したように本発明の素子は、設計パラメータC,W,Dによって電流飽和領域を自由に設計することができ、更に、トレンチ溝を用いたことにより、素子耐圧も設計パラメータC,W,Dによって自由に設計できる。
【0117】
ところで、パワー素子を実際に使用する場合、過電圧、過電流に強い素子を設計することが非常に重要である。ここで、本発明の素子の場合、電流飽和領域における順方向電圧降下は主として、トレンチ溝部分(電子を注入するMOSチャネル部分)で起こるという特徴がある。
【0118】
本実施例はこの特徴を利用して過電流保護機能を実現している。すなわち、図41に示すように、過電流(電流飽和領域のトレンチMOSゲート部分で起こる電圧降下)を電極104により検出し、この検出した過電流によりMOSトランジスタMOSTr をオンにする。この結果、主素子のゲート電極7の電位がカソード電位と同じになり、主素子がターンオフすることにより、主素子が過電流から保護される。なお、図中、Rは抵抗体を示している。
【0119】
図42は、本発明の第30の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図である。
【0120】
本実施例では過電圧保護機能を以下のようにして実現している。すなわち、トレンチ溝間の幅がWX の領域に、主素子の耐圧よりも低い耐圧でブレークダウンする場所を形成し、このブレークダウンの際に生じる電圧を抵抗体Rにより検出し、この検出電圧によりツェナーダイオードZDをオンにする。これにより、ゲート電極7の電位がカソード電位と同じになり、主素子がターンオンして、主素子が過電圧から保護される。
【0121】
【発明の効果】
以上詳述したように本発明によれば、ターンオンの際に素子内にキャリアが従来より蓄積され、一方、ターンオフの際には寄生トランジスタがラッチアップしない経路でキャリアを素子外に排出できるので、ターンオン特性およびターンオフ特性の両方を改善できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る絶縁ゲート型半導体素子の構成を示す模式図
【図2】本発明の第2の実施例に係る絶縁ゲート型半導体素子の構成を示す模式図
【図3】本発明の第2の実施例の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す図
【図4】本発明の第2の実施例の他の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す断面斜視図
【図5】本発明の第3の実施例に係る絶縁ゲート型半導体素子の具体的な構成を示す平面図
【図6】図5の絶縁ゲート型半導体素子の断面図
【図7】第4の実施例に係る横型絶縁ゲート型半導体素子の平面図
【図8】第5の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図
【図9】第6の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図
【図10】第7の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図
【図11】本発明の第8の実施例に係る絶縁ゲート型半導体素子の平面図
【図12】図11の絶縁ゲート型半導体素子のA−A´断面図
【図13】図11の絶縁ゲート型半導体素子のB−B´断面図
【図14】図11の絶縁ゲート型半導体素子のC−C´断面図
【図15】図11の絶縁ゲート型半導体素子のD−D´断面図
【図16】図11の絶縁ゲート型半導体素子のE−E´断面図
【図17】本発明の第9の実施例に係る絶縁ゲート型半導体素子の平面図
【図18】図17の絶縁ゲート型半導体素子のA−A´断面図
【図19】図17の絶縁ゲート型半導体素子のB−B´断面図
【図20】図17の絶縁ゲート型半導体素子のC−C´断面図
【図21】本発明の第10の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図22】本発明の第11の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図23】本発明の第12の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図24】本発明の第13の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図25】本発明の第14の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図26】本発明の第15の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図27】本発明の第16の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図28】本発明の第17の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図29】本発明の第18の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図30】本発明の第19の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図31】本発明の第20の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図32】本発明の第21の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図33】本発明の第22の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図34】本発明の第23の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図35】本発明の第24の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図36】本発明の第25の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図37】本発明の第26の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図38】本発明の第27の実施例に係る絶縁ゲート型半導体素子を示す断面斜視図
【図39】本発明の第28の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図40】本発明のIEGTおよび従来のBi−MOSトランジスタの電圧−電流特性を比較して示す特性図
【図41】本発明の第29の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図
【図42】本発明の第30の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図
【符号の説明】
1…P型エミッタ層(第1導電型エミッタ層)
2…N型バッファ層
3…N- 型高抵抗ベース層(第2導電型ベース層)
4…P型ベース層(第1導電型ベース層)
5…N型ソース層(第2導電型ソース層)
6…ゲート絶縁膜
7…ゲート電極
8…カソード電極
9…アノード電極
10…第2のP型MOSトランジスタ
11…P+ 型ドレイン層
12…N- 型ウェル層
13…P+ 型ソース層
40…N型ポリシリコン層(第2導電型半導体層)
41…P型エミッタ層(第1導電型エミッタ層)
42…N型バッファ層(第2導電型ベース層)
43…N- 型ベース層(第2導電型ベース層)
44…P型ベース層(第2導電型ベース層)
45…N+ 型ソース層(第1導電型ソース層)
46…第1のゲート絶縁膜
47…ゲート電極
48,48a…P型ポリシリコン層
49…カソード電極(第2の主電極)
50…アノード電極(第1の主電極)
51…第2のゲート絶縁膜
52…第1のコンタクトホール
53…第2のコンタクトホール
60…第1のゲート絶縁膜
61…P+ 型エミッタ層(第1導電型エミッタ層)
62…N- 型ベース層(第2導電型ベース層)
63…P型ベース層(第1導電型ベース層)
64…N型ソース層(第2導電型ソース層)
65…P+ 型ドレイン層(第1導電型ドレイン層)
66…第2のゲート絶縁膜
67…第1のゲート電極
68…第2のゲート電極
69…シリコン基板
70…絶縁膜
71…アノード電極(第1の主電極)
72…カソード電極(第2の主電極)
81…N- 型ベース層(第2導電型ベース層)
82…P型ベース層(第1導電型ベース層)
83…N型ソース層(第2導電型ソース層)
84…絶縁膜
85…P+ 型エミッタ層(第1導電型エミッタ層)
86…カソード電極(第2の主電極)
87…アノード電極(第1の主電極)
88…絶縁膜
89…シリコン基板
90…トレンチ溝
91…ゲート絶縁膜
92…ゲート電極
93…電極
94…トレンチ溝の空き領域
Claims (8)
- 第2導電型ベース層に接して形成された第1導電型ベース層と、
この第1導電型ベース層内に前記第2導電型ベース層に達する深さに形成された複数の溝のそれぞれにゲート絶縁膜を介して埋め込み形成された複数のゲート電極と、
前記複数の溝中の隣接する二つ溝で挟まれた前記第1導電型ベース層の表面に形成された第2導電型ソース層および第1導電型半導体層と、
前記第2導電型ソース層および前記第1導電型半導体層にコンタクトする第2の主電極と、
前記ゲート電極上に形成され、前記第2導電型ソース層の側面が露出するように、上面が前記第2導電型ソース層の上面よりも低くなっている絶縁膜とを具備し、前記第2の主電極は前記第2導電型ソース層の前記露出した側面および前記第2導電型ソース層の上面にコンタクトすることを特徴とする絶縁ゲート型半導体素子。 - 前記第2導電型ベース層は第1導電型エミッタ層に接して形成されていることを特徴とする請求項1に記載の絶縁ゲート型半導体素子。
- 前記第1導電型エミッタ層には第1の主電極が設けられていることを特徴とする請求項2に記載の絶縁ゲート型半導体素子。
- 前記複数の溝中の隣接する第1の二つ溝で挟まれた前記第1導電型ベース層の表面に形成された第1の第2導電型ソース層および第1の第1導電型半導体層と、
前記隣接する第1の二つ溝とは別の前記複数の溝中の隣接する第2の二つの溝で挟まれた前記第1導電型ベース層の表面に形成された第2の第2導電型ソース層および第2の第1導電型半導体層と、
前記第1および第2の第2導電型ソース層、ならびに前記第1および第2の第1導電型半導体層にコンタクトする第2の主電極とをさらに具備してなり、
前記隣接する第1の二つ溝で挟まれた前記第1導電型ベース層と前記隣接する第2の二つ溝で挟まれた前記第1導電型ベース層との間には、二つの溝で挟まれた前記第1導電型ベース層が存在し、且つこの第1導電型ベース層と前記第2の主電極との間には絶縁膜が設けられていることを特徴とする請求項2または3に記載の絶縁ゲート型半導体素子。 - 前記複数のゲート電極は所定の間隔でもって形成され、
前記ゲート電極で挟まれた領域の幅をW、
前記溝のうち前記第2導電型ベース層内に形成された部分の深さをD、
前記第2の主電極にコンタクトする前記第1導電型半導体層の距離をCとしたときに、
Y=W/(C・D)なる式で定義されるパラメータYがY<1×103 (cm-1)を満足することを特徴とする請求項1ないし4のいずれか1項に記載の絶縁ゲート型半導体素子。 - 前記第1導電型エミッタ層と前記第2導電型ベース層と前記第1導電型ベース層と前記ゲート絶縁膜と前記ゲート電極と前記第2導電型ソース層とからなる主素子を過電流から保護するための保護手段であって、前記ゲート絶縁膜と前記溝内の前記ゲート電極とからなるトレンチMOSゲートで起こる電圧降下が一定値に達したら、前記第1の主電極と前記第2の主電極との間に流れる電流を減少させるレベルの電圧を、前記ゲート電極に印加する手段であって、前記第1導電型ベース層に設けられた過電流を検出するための電極と、抵抗体を介して前記ゲート電極に接続された配線と、ゲートが前記過電流を検出するための電極に接続され、一方のソース/ドレインが前記ゲート電極および前記抵抗体に接続され、他方のソース/ドレインが前記第2の主電極に接続されたMOSトランジスタとで構成された前記手段を含む前記保護手段をさらに備えていることを特徴とする請求項3ないし5のいずれか1項に記載の絶縁ゲート型半導体素子。
- 前記第1導電型エミッタ層と前記第2導電型ベース層と前記第1導電型ベース層と前記ゲート絶縁膜と前記ゲート電極と前記第2導電型ソース層とからなる主素子を過電圧から保護するための保護手段であって、
前記主素子よりも耐圧が低い領域と、
該領域にブレークダウンが生じた時に、前記主素子がターンオンするレベルの電圧を前記ゲート電極に印加する手段と、前記ゲート電極に前記主素子がターンオンするレベルの電圧を印加した時に、前記ゲート電極に一定以上のレベルの電圧が印加されることを防止する手段とを含み、これらの手段は、前記第1導電型ベース層に設けられ、抵抗体を介して前記第2の主電極に接続され、過電流を検出するための電極と、カソードが前記第2の主電極に接続され、アノードが前記ゲート電極および前記過電流を検出するための電極に接続されたツェナーダイオードとで構成された前記保護手段をさらに備えていることを特徴とする請求項2ないし5のいずれか1項に記載の絶縁ゲート型半導体素子。 - 前記絶縁ゲート型半導体素子は、IEGTであることを特徴とする請求項1ないし7のいずれか1項に記載の絶縁ゲート型半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002245860A JP3967646B2 (ja) | 1993-09-17 | 2002-08-26 | 絶縁ゲート型半導体素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23157293 | 1993-09-17 | ||
JP5-231572 | 1993-09-17 | ||
JP2002245860A JP3967646B2 (ja) | 1993-09-17 | 2002-08-26 | 絶縁ゲート型半導体素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07015194A Division JP3367747B2 (ja) | 1991-08-08 | 1994-03-15 | 絶縁ゲート型半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003124468A JP2003124468A (ja) | 2003-04-25 |
JP3967646B2 true JP3967646B2 (ja) | 2007-08-29 |
Family
ID=26529963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002245860A Expired - Lifetime JP3967646B2 (ja) | 1993-09-17 | 2002-08-26 | 絶縁ゲート型半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3967646B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5151636B2 (ja) * | 2008-04-09 | 2013-02-27 | 株式会社デンソー | トレンチゲートを有する横型半導体装置とその製造方法 |
JP5467542B2 (ja) * | 2011-02-08 | 2014-04-09 | トヨタ自動車株式会社 | 横型半導体装置の製造方法 |
JP6416062B2 (ja) * | 2015-09-10 | 2018-10-31 | 株式会社東芝 | 半導体装置 |
CN113140636B (zh) * | 2021-04-20 | 2023-02-28 | 重庆邮电大学 | 一种沟槽门型叠栅SiC MOSFET器件 |
-
2002
- 2002-08-26 JP JP2002245860A patent/JP3967646B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003124468A (ja) | 2003-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4357753B2 (ja) | 高耐圧半導体装置 | |
JP2950688B2 (ja) | 電力用半導体素子 | |
US7800168B2 (en) | Power semiconductor device | |
JP4581179B2 (ja) | 絶縁ゲート型半導体装置 | |
JP6320808B2 (ja) | トレンチmos型半導体装置 | |
US6133607A (en) | Semiconductor device | |
JPH11345969A (ja) | 電力用半導体装置 | |
US20060124994A1 (en) | Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode | |
US8766317B2 (en) | Semiconductor device | |
JP6610696B2 (ja) | トレンチmos型半導体装置 | |
JP3367747B2 (ja) | 絶縁ゲート型半導体素子 | |
JP3405649B2 (ja) | 半導体装置 | |
JP3410913B2 (ja) | 電力用半導体装置 | |
JP3967646B2 (ja) | 絶縁ゲート型半導体素子 | |
JP6391863B2 (ja) | トレンチmos型半導体装置 | |
JP3222692B2 (ja) | 電力用半導体素子 | |
JP3617950B2 (ja) | 半導体素子 | |
JP3617938B2 (ja) | 半導体素子 | |
EP1209752B1 (en) | Semiconductor device | |
JP3415441B2 (ja) | 半導体装置 | |
JP4130643B2 (ja) | 半導体素子 | |
JP2020031224A (ja) | トレンチmos型半導体装置 | |
CN112825328B (zh) | 半导体装置 | |
JP3171911B2 (ja) | 電力用半導体素子 | |
JP2004247751A (ja) | 半導体素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070413 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
EXPY | Cancellation because of completion of term |