JP4905559B2 - 半導体装置 - Google Patents

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Description

本発明は、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板に備える半導体装置に関する。
従来、縦型のＦＷＤ素子（還流ダイオード素子）と縦型のＩＧＢＴ素子とが同一の半導体基板に構成された、すなわちＦＷＤ素子がＩＧＢＴ素子に内蔵された逆導通型半導体素子（ＲＣ−ＩＧＢＴ素子）が提案されている（例えば特許文献１，２参照）。
このＲＣ−ＩＧＢＴ素子は、ＦＷＤ素子のアノード電極とＩＧＢＴ素子のエミッタ電極が共通電極とされ、ＦＷＤ素子のカソード電極とＩＧＢＴ素子のコレクタ電極とが共通電極とされている。そして、例えばインバータ回路に組み入れられ、負荷をＰＷＭ制御するものとして知られている。
一方、ＩＧＢＴ素子を備える半導体装置では、ＩＧＢＴ素子の過電流保護を目的として、ＩＧＢＴ素子と同一の半導体基板に、ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴセンス素子を設けるのが一般的である（例えば特許文献３，４参照）。
また、縦型のＩＧＢＴ素子を備える半導体装置として、例えば、半導体基板（ｎ）の一面に沿う一方向において互いに並設するように、半導体基板の一面側に設けられた複数のベース領域（ｐ）のうち、端部のベース領域の表層に、エミッタ領域（ｎ＋）を設けず、ベースコンタクト領域（ｐ＋）のみが設けられたものが知られている。
端部のベース領域にベースコンタクト領域を設けると、ＩＧＢＴ素子の動作時にコレクタ領域（ｐ＋）から半導体基板に注入されたホールを、ＩＧＢＴ素子のスイッチング時において上記ベースコンタクト領域を介して効率よく抜き取ることができる。このように滞留するホールを低減すると、表層にエミッタ領域（ｎ＋）を設けたベース領域における電流集中を抑制、ひいてはＩＧＢＴ素子の耐量を向上することができる。なお、ベースコンタクト領域は、端部以外のベース領域の表層、具体的には、表層にエミッタ領域の形成されたベース領域、にも設けられる。
特開２００５−５７２３５号公報 特開２００８−５３６４８号公報 特開２００４−８８００１号公報 特許第３１５６４８７号
ところで、ＲＣ−ＩＧＢＴ素子をインバータ回路に組み入れた場合、ＩＧＢＴ素子のゲート電極に入力される駆動信号は、原則上下アームに位相反転した信号となる。したがって、誘導性負荷の場合（負荷にインダクタンス成分がある場合）、ＦＷＤ素子がフリーホイール動作するタイミングでも、ＩＧＢＴ素子のゲート電極に駆動信号が入力される。すなわち、同一の半導体基板に構成されたＦＷＤ素子とＩＧＢＴ素子の動作が同時に起こる。
このように、ＦＷＤ素子の動作とＩＧＢＴ素子の動作が同時に起こる、すなわちＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンすると、上記のように各電極が共通とされているため、ＦＷＤ素子のアノードとカソードとが互いに同電位になろうとする。これにより、ＦＷＤ素子が順方向動作しにくくなる。その結果、ＩＧＢＴ素子のゲート電極に駆動信号が入力された状態では、ＦＷＤ素子の順方向電圧Ｖｆが増加し、ひいては半導体装置のＤＣ損失が増加するという問題がある。
これに対し、ＲＣ−ＩＧＢＴ素子と同一の半導体基板に、ＦＷＤ素子に流れる電流に比例した電流が流れるＦＷＤセンス素子を設け、該センス素子を用いてＦＷＤ素子に電流が流れているか否かを検出し、ゲート駆動回路にこの検出結果をフィードバックすることで、ＦＷＤ素子の動作時にはＩＧＢＴ素子のゲート駆動信号をオフとする方法も考えられる。
この場合、ＲＣ−ＩＧＢＴ素子の構成された半導体基板には、上記したＩＧＢＴセンス素子とともに、ＦＷＤセンス素子が設けられることとなる。これらセンス素子は、上記したようにＩＧＢＴ素子やＦＷＤ素子に流れる電流に比例した電流（小電流）を検出するものであるため、一般的には、対応するＲＣ−ＩＧＢＴ素子の構造を有しつつ、その大きさ（面積）をＲＣ−ＩＧＢＴ素子が構成された領域の１／千〜１／数万程度として構成される。また、上記したように、ＲＣ−ＩＧＢＴ素子は、ＦＷＤ素子のアノード電極とＩＧＢＴ素子のエミッタ電極が共通電極とされ、ＦＷＤ素子のカソード電極とＩＧＢＴ素子のコレクタ電極とが共通電極とされている。したがって、ＩＧＢＴセンス素子とＦＷＤセンス素子は、例えば１つのセンス素子として兼用された構成とすることもできる。
このような兼用のセンス素子では、上記したようにＲＣ−ＩＧＢＴ素子の構造を模しており、並設された複数のベース領域の一部、具体的には表層にエミッタ領域とベースコンタクト領域が設けられたベース領域、がチャネルの形成される領域として機能するとともに例えばアノードとしても機能する。また、ベース領域、及び、並設方向において互いに隣接するベース領域間の領域、換言すれば半導体基板の一面側におけるセンス素子の形成領域、の直下の一部に、ＦＷＤセンス素子の例えばカソード領域が設けられる。
しかしながら、半導体基板の裏面側において、半導体基板の一面側におけるセンス素子の形成領域の直下にカソード領域を設けると、カソード領域とベースコンタクト領域、例えば端部のベース領域に設けたベースコンタクト領域、との距離が短くなる。したがって、ＦＷＤ素子の動作時において、端部のベース領域に設けられ、エミッタ領域の影響のないベースコンタクト領域から、半導体基板に多量のホールが注入されるため、ＦＷＤ素子のリカバリ耐量が低下してしまう。
なお、端部のベース領域におけるベースコンタクト領域の濃度を低くすることで、ＦＷＤ素子のリカバリ耐量低下を抑制することも考えられるが、ＩＧＢＴ素子の耐量が低下してしまうため好ましくない。
本発明は上記問題点に鑑み、ＲＣ−ＩＧＢＴ素子とともに兼用のセンス素子を備える構成において、ＦＷＤ素子のリカバリ耐量を向上することのできる半導体装置を提供することを目的とする。
上記目的を達成する為に、以下に示す半導体装置では、第１主面及び第２主面を有する第１導電型の半導体基板が、第１主面側において、縦型のＩＧＢＴ素子、及び、該ＩＧＢＴ素子に逆並列に接続された縦型のＦＷＤ素子の構成された領域であるメイン領域と、該メイン領域よりも前記第１主面に沿う大きさが小さく、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れるとともに、ＦＷＤ素子に流れる電流に比例した電流が流れる縦型のセンス素子の構成された領域であるセンス領域と、を有している。このセンス領域では、半導体基板の第１主面側表層に、第２導電型のベース領域が、半導体基板の厚さ方向に垂直な一方向において互いに並設するように複数設けられ、複数のベース領域のうち、並設方向における端部のベース領域を除く少なくとも一部の表層に、半導体基板よりも不純物濃度の高い第１導電型の第１領域が設けられ、複数のベース領域のうち、少なくとも第１領域の形成されたベース領域及び並設方向における端部のベース領域の表層に、ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域が設けられ、第１領域とベースコンタクト領域とが電気的に接続されている。
そして、請求項１に記載の発明では、半導体基板の第２主面側表層のうち、ベース領域、及び、並設方向において互いに隣接するベース領域間の領域、と対向する対向領域に、第１領域との間で、ＩＧＢＴ素子に流れる電流に比例した電流が流れる第２導電型の第２領域のみが設けられ、厚さ方向に垂直な方向（以下、単に垂直方向と示す）において、対向領域とは離れた位置に、半導体基板よりも不純物濃度が高く、ベースコンタクト領域との間で、ＦＷＤ素子に流れる電流に比例した電流が流れる第１導電型の第３領域が設けられていることを特徴とする。
なお、上記発明では、例えば第１導電型をｎ導電型、第２導電型をｐ導電型とすると、ＩＧＢＴ素子がｎチャネル型、第１領域がエミッタ領域、第２領域がコレクタ領域、第３領域がカソード領域となる。
このように、半導体基板の第２主面側における、ベース領域及びベース領域間の領域と対向する対向領域、換言すれば、センス領域と対向する対向領域、には、第１領域との間でＩＧＢＴ素子に流れる電流に比例した電流が流れる第２領域のみを設けている。例えば、第１導電型をｎ導電型とすると、対向領域にはコレクタ領域のみを設けている。
そして、ベースコンタクト領域との間でＦＷＤ素子に流れる電流に比例した電流が流れる第３領域を、垂直方向において、上記対向領域とは離れた位置に設けている。例えば第１導電型をｎ導電型とすると、第３領域としてのカソード領域を、対向領域には設けず、対向領域とは離れた位置のみに設けている。
このような構成とすると、例えば並設方向において対向領域とは離れた位置に第３領域を設けた場合、端部のベース領域に設けたベースコンタクト領域と第３領域との間に位置する半導体基板の距離を稼ぐことができる。したがって、半導体基板による抵抗増分、第３領域と、ベース領域を含むベースコンタクト領域とのｐｎ接合部分にかかる順方向電圧Ｖｆを小さくすることができる。そして、これにより、ベースコンタクト領域からのキャリア（第１導電型がｎ導電型の場合、ホール）の注入量を低減し、ＩＧＢＴ素子の耐量を低下させることなく、ＦＷＤ素子のリカバリ耐量を向上することができる。なお、半導体基板の抵抗増分、順方向電圧Ｖｆを小さくしてキャリアの注入を抑制するため、垂直方向において、対向領域と第３領域との対向距離が長くなるほど、ＦＷＤ素子のリカバリ耐量を向上することができる。
また、上記したように、半導体基板の第２主面側において、対向領域には、ＦＷＤセンス素子として機能する第３領域を設けず、ＩＧＢＴセンス素子として機能する第２領域のみを設けるので、ＩＧＢＴ素子に流れる電流に比例した電流がセンス素子に流れることによる出力、すなわちＩＧＢＴセンス素子の出力、を向上することもできる。
なお、第３領域の配置は、半導体基板の第２主面側において、対向領域よりも外側であれば良い。したがって、少なくとも一部がメイン領域内に設けられた構成としても良いし、全てがメイン領域の周辺領域（ただし対向領域を除く）に設けられた構成としても良い。第３領域の全てが、メイン領域内に設けられていると、例えば第１導電型がｎ導電型の場合、ＦＷＤ素子のカソード領域の一部を、センス素子のカソード領域（第３領域）として兼用することとなる。
請求項２に記載のように、対向領域の第２主面に沿う平面形状が矩形状とされ、ＦＷＤセンス素子として機能する第３領域が、平面矩形状の対向領域の複数辺に対応して設けられ、対向領域の各辺と、対応する第３領域との対向距離が、各辺において互いに等しくされた構成とすると良い。
ＦＷＤ素子に流れる電流に比例した電流がセンス素子に流れることによる出力、すなわちＦＷＤセンス素子の出力と、ＦＷＤ素子のリカバリ耐量とはトレードオフ（二律背反）の関係にある。したがって、対向領域と第３領域との対向距離が長くなるほど、ＦＷＤセンス素子の出力は小さくなる。これに対し、本発明によれば、平面矩形状の対向領域に対し、第３領域を、複数辺に対して距離を等しく設けるので、ＦＷＤセンス素子の出力を向上することができる。
請求項３に記載のように、第３領域が、平面矩形状の対向領域の４辺に対応して設けられた構成とすると、ＦＷＤセンス素子の出力をより向上することができる。
その際、請求項４に記載のように、全ての第３領域が、半導体基板の第２主面側におけるメイン領域とは異なる領域に設けられ、第３領域が、対向領域を囲むように環状に設けられた構成としても良い。また、請求項５に記載のように、第３領域の一部が、半導体基板の第２主面側におけるメイン領域内に設けられ、半導体基板の第２主面側におけるメイン領域とは異なる領域に設けられた残りの第３領域が、平面矩形状の対向領域の３辺に対応して、平面略コの字状に設けられた構成としても良い。
請求項４に記載の構成によれば、対向領域との距離が等しい所定位置により多くの第３領域が配置された構成となるので、ＦＷＤセンス素子の出力をさらに向上することができる。一方、請求項５に記載の構成によれば、請求項４に記載の発明と同様の効果を期待することができるだけでなく、メイン領域と対向領域との間に第３領域を配置する構成に比べて、体格を小型化することも可能である。
なお、上記では、対向領域の第２主面に沿う平面形状が矩形状の場合を示したが、平面形状が矩形状以外の形状の場合、請求項６に記載のように、第３領域は、対向領域との対向距離が等しくなるように、対向領域を囲んで設けられた構成とすると、請求項３と同様の効果を期待することができる。
また、請求項７及び請求項８に記載の発明の作用効果は、請求項４及び請求項５に記載の発明の作用効果とほぼ同じである、その記載を省略する。
次に、上記した発明では、請求項９に記載のように、半導体基板の少なくともセンス領域にライフタイムキラーが形成された構成とすると良い。
このように、キャリアの再結合中心としてキャリアの消滅を促進する結晶欠陥であるライフタイムキラーが形成された構成とすることで、ライフタイムキラーが形成されない構成よりも、半導体基板におけるキャリアのライフタイムが短くなる。これにより、ＦＷＤ動作時において、ベースコンタクト領域から半導体基板に注入されたキャリアを早く消滅させて、ＦＷＤ素子のリカバリ耐量を向上することができる。
具体的には、請求項１０に記載のように、第３領域が、半導体基板におけるキャリアのライフタイムをτ［μｓ］、キャリアの拡散係数をＤ［ｃｍ２／ｓ］、定数をＫ（Ｋ≧１）、厚さ方向に垂直な方向において、ベースコンタクト領域と第３領域との最短距離をＬ１［μｍ］、厚さ方向において、ベースコンタクト領域と第３領域との距離をＬ２［μｍ］としたとき、
Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］、
Ｋ・Ｄ・τ−Ｌ２２≧０のとき、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２、
の関係を満たすように、第３領域が形成された構成を採用すると良い。
上記数式を満たすように第３領域を形成すると、ベースコンタクト領域から半導体基板に注入されたキャリアが、第３領域に到達する前に消滅することとなる。したがって、ＦＷＤ素子のリカバリ耐量をより向上することができる。
また、ライフタイムキラーが形成されると、キャリアの消滅が早まるため、ＦＷＤ素子のリカバリ耐量を向上できる反面、ＦＷＤセンス素子の出力は低下してしまう。これに対し、本発明では、上記数式を満たす範囲でＬ１がより小さくなるように第３領域を設けることで、ＦＷＤセンス素子の出力を高めることができる。
なお、ＦＷＤセンス素子の出力を高めるには、他にも、ａ）対向領域の周辺に設けられる第３領域をより長くする、ｂ）キャリアの注入量を増すべく、端部のベース領域を大きくすることが考えられるが、いずれもセンス領域の大きさが増大してしまう。これに対し、上記したように、Ｌ１がより小さくなるように第３領域を設けると、ＦＷＤセンス素子の出力を高めつつ、センス領域を小型化することもできる。
特に請求項１１に記載のように、第３領域が、
Ｋ・Ｄ・τ−Ｌ２２≧０のとき、Ｌ１＝（Ｋ・Ｄ・τ−Ｌ２２）１／２、
の関係を満たすように形成された構成を採用することが好ましい。
これによれば、ＦＷＤ素子のリカバリ耐量を向上できる範囲でＬ１の値が最小となる。したがって、ＦＷＤ素子のリカバリ耐量をより向上しつつ、ＦＷＤセンス素子の出力をより高めることができる。また、センス領域を小型化できる。
次に、請求項１２に記載の発明では、半導体基板の第２主面側表層に、第１領域との間でＩＧＢＴ素子に流れる電流に比例した電流が流れる第２導電型の第２領域と、半導体基板よりも不純物濃度が高く、ベースコンタクト領域との間で、ＦＷＤ素子に流れる電流に比例した電流が流れる第１導電型の第３領域とが、互いに並んで設けられ、半導体基板には、少なくともセンス領域に、ライフタイムキラーが形成され、第３領域が、半導体基板におけるキャリアのライフタイムをτ［μｓ］、キャリアの拡散係数をＤ［ｃｍ２／ｓ］、定数をＫ（Ｋ≧１）、厚さ方向に垂直な方向において、ベースコンタクト領域と第３領域との最短距離をＬ１［μｍ］、厚さ方向において、ベースコンタクト領域と第３領域との距離をＬ２［μｍ］としたとき、
Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］、
Ｋ・Ｄ・τ−Ｌ２２≧０のとき、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２、
Ｋ・Ｄ・τ−Ｌ２２＜０のとき、Ｌ１≧０、
の関係を満たすように、第３領域が形成された構成を採用すると良い。
上記数式を満たすように第３領域を形成すると、ベースコンタクト領域のうち、第３領域から最短位置にあるベースコンタクト領域（又はベースコンタクト領域における最短部分）から半導体基板に注入されたキャリアが、第３領域に到達する前に消滅することとなる。したがって、ＦＷＤ素子のリカバリ耐量をより向上することができる。
また、ライフタイムキラーが形成されると、キャリアの消滅が早まるため、ＦＷＤ素子のリカバリ耐量を向上できる反面、ＦＷＤセンス素子の出力は低下してしまう。これに対し、本発明では、上記数式を満たす範囲でＬ１がより小さくなるように第３領域を設けることで、ＦＷＤセンス素子の出力を高めることができる。
なお、ＦＷＤセンス素子の出力を高めるには、他にも、ａ）対向領域の周辺に設けられる第３領域をより長くする、ｂ）キャリアの注入量を増すべく、端部のベース領域を大きくすることが考えられるが、いずれもセンス領域の大きさが増大してしまう。これに対し、上記したように、Ｌ１がより小さくなるように第３領域を設けると、ＦＷＤセンス素子の出力を高めつつ、センス領域を小型化することもできる。
請求項１３に記載の発明の作用効果は、請求項１１に記載の発明の作用効果と同じであるので、その記載を省略する。
また、請求項１４に記載のように、第３領域が、
Ｋ・Ｄ・τ−Ｌ２２＜０のとき、Ｌ１＝０、
の関係を満たすように形成された構成を採用することが好ましい。
これによれば、Ｌ１の値が０となる。したがって、ＦＷＤ素子のリカバリ耐量をより向上しつつ、ＦＷＤセンス素子の出力をより高めることができる。また、センス領域を小型化できる。
また、上記した発明の構成によれば、請求項１５に記載のように、センス領域における半導体基板の第１主面側にゲート電極が設けられ、第３領域が、厚さ方向に垂直な方向において、ゲート電極の最外周部位よりも外側の位置で、ベース領域の直下に設けられた構成とすることができる。
これによれば、ベース領域よりも外側、すなわちセンス領域よりも外側に第３領域が設けられた構成に比べて、第３領域とベースコンタクト領域との距離が近いため、ＦＷＤ素子のリカバリ耐量をより向上しつつ、ＦＷＤセンス素子の出力をより高めることができる。また、センス領域を小型化できる。また、ゲート電極の最外周部位よりも内側としても、ＦＷＤセンス素子の出力は殆ど変わらず、ＩＧＢＴセンス素子の出力が低下するため、ゲート電極の最外周部位よりも外側の位置で、ベース領域の直下とすることが好ましい。
例えば請求項１６に記載のように、ゲート電極が、半導体基板に対し、第１主面から所定の深さを有して形成されたトレンチ内に導電部材を埋め込んでなるトレンチ構造のゲート電極であり、ゲート電極によって、複数のベース領域が互いに区画された構成を採用することができる。
また、請求項１７に記載のように、第３領域が、端部のベース領域におけるベースコンタクト領域の直下に設けられた構成を採用することもできる。
この場合、第３領域とベースコンタクト領域との距離が最も近くなるので、ＦＷＤ素子のリカバリ耐量をより向上しつつ、ＦＷＤセンス素子の出力をさらに高めることができる。また、センス領域を小型化できる。
次に、請求項１８に記載のように、半導体基板には、第２領域及び第３領域に対して第１主面側で隣接するように、半導体基板と第３領域の間の不純物濃度を有する第１導電型のフィールドストップ層が形成され、半導体基板の抵抗率をρ１［Ωｃｍ］、半導体基板における第１主面からフィールドストップ層までの厚さをＬ３［μｍ］、フィールドストップ層の抵抗率をρ２［Ωｃｍ］、フィールドストップ層の厚さをＬ４［μｍ］、第２領域の厚さ方向に垂直な方向における最小幅の１／２をＷ２［μｍ］としたとき、
（ρ１／ρ２）×（Ｌ３・Ｌ４／Ｗ２２）＜１．６、
の関係を満たすように形成された構成を採用すると良い。
第２領域の最小幅に対応するＷ２［μｍ］が短いと、ＦＷＤセンス素子とＩＧＢＴセンス素子が兼用とされたセンス素子において、ＩＧＢＴの基本特性である電流−電圧特性にスナップバックが発生しやすくなる。この点は、本出願人による特開２００７−２８８１５８号公報のＲＣ−ＩＧＢＴを備える半導体装置の記載から明らかである。
上記した発明では、Ｗ２は、上記したベースコンタクト領域と第３領域との最短距離Ｌ１［μｍ］に応じて変化する。すなわち、距離Ｌ１が短ければ、ＩＧＢＴセンス素子の電流−電圧特性にスナップバックが発生する恐れがある。
本発明では、上記数式を満たすように、ρ１、Ｌ３、ρ２、Ｌ４、及びＷ２が設定されている。これにより、上記半導体装置では、ＩＧＢＴセンス素子において生じるスナップバック電圧Ｖｓｂを、一般的な使用環境下での最大値である−４０℃の閾値電圧Ｖｔｈ＝０．８Ｖよりも小さくすることができる。
したがって、本発明によれば、フィールドストップ層を備えることで、低オン電圧のＦＳ型ＩＧＢＴ素子とＦＷＤ素子がメイン領域に併設されなる半導体装置を小型化できるとともに、兼用のセンス素子（ＩＧＢＴセンス素子）のスナップバックが抑制された半導体装置とすることができる。
本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。 センス領域と第３領域としてのカソード領域の位置関係を示す、センス領域周辺を拡大した平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 フィードバック回路の一例を示す図である。 センス抵抗の両端の電位差Ｖｓ、ダイオード電流検知閾値Ｖｔｈ１、過電流検知閾値Ｖｔｈ２、及びフィードバック部の出力の関係を示す図である。 ＦＷＤ素子のリカバリ耐量を評価するための回路の一例を示す図である。 ＦＷＤセンス出力を評価するための回路の一例を示す図である。 距離Ｌ１に対する、リカバリ耐量とＦＷＤセンス出力との関係を示す図である。 第２実施形態に係る半導体装置のうち、センス領域周辺を拡大した平面図である。 図９のＸ−Ｘ線に沿う断面図である。 第３領域の変形例を示す平面図である。 第３領域の変形例を示す平面図である。 第３実施形態に係る半導体装置のうち、センス領域周辺を拡大した断面図である。 ライフタイムτと距離Ｌ１との関係を示す図である。 第４実施形態に係る半導体装置のうち、センス領域周辺を拡大した断面図である。 第５実施形態に係る半導体装置のうち、センス領域周辺を拡大した断面図である。 電流−電圧特性を示す図であり、（ａ）はＩＧＢＴセンス素子の電流−電圧特性にスナップバックが発生した状態を示す図、（ｂ）はＩＧＢＴ素子の電流−電圧特性を示す図である。 センス出力（Ｖｓ）とＩＧＢＴ素子に流れる電流（Ｉｃ）との関係を示す図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。
以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１〜図５を用いて、第１実施形態に係る半導体装置を説明する。なお、図２では、便宜上、第２主面側に設けられた第３領域としてのカソード領域を破線で示している。また、図１，２は平面図であるが、明確化するために、メイン領域及びセンス領域にハッチングを施している。
本実施形態に係る半導体装置は、第１主面及び第２主面を有する第１導電型の半導体基板に、縦型のＩＧＢＴ素子及び該ＩＧＢＴ素子に逆並列に接続された縦型のＦＷＤ素子（すなわちＲＣ−ＩＧＢＴ素子）と、ＩＧＢＴ素子に流れる電流に比例した電流が流れるとともに、ＦＷＤ素子に流れる電流に比例した電流が流れる縦型のセンス素子が構成されたものである。
そして、半導体基板は、第１主面側における素子の構成領域として、ＲＣ−ＩＧＢＴ素子の構成要素が形成された領域であるメイン領域と、センス素子の構成要素が形成された領域であり、メイン領域よりも第１主面に沿う大きさが小さいセンス領域を有している。このような半導体装置は、例えばＥＨＶ用インバータモジュールに使われるパワースイッチング素子として用いられる。
なお、以下においては、半導体基板の厚さ方向を単に厚さ方向と示し、該厚さ方向に垂直な方向を垂直方向、該垂直方向のうち、複数に区画されたベース領域の並設方向を単に並設方向と示す。また、厚さ方向及び並設方向に垂直な方向を、ストライプ状に配置されたトレンチ構造のゲート電極の長手方向と一致するため、単に長手方向と示す。互いに直交する３軸をＸ軸、Ｙ軸、Ｚ軸とすると、例えば並設方向をＸ軸に沿う方向（Ｘ方向）、長手方向をＹ軸に沿う方向（Ｙ方向）、厚さ方向をＺ軸に沿う方向（Ｚ方向）と位置づけることができる。
また、本実施形態では、ＩＧＢＴ素子としてｎチャネル型、すなわち第１導電型をｎ導電型、第２導電型をｐ導電型とする例を示す。
図１に示すように、半導体基板１０の第１主面１０ａ側には、ＲＣ−ＩＧＢＴ素子の構成要素が形成されたメイン領域１１と、垂直方向においてメイン領域１１を取り囲む環状の外周領域１２が構成されており、外周領域１２の一部には、センス素子３２の構成要素が形成され、メイン領域１１よりも半導体基板１０の第１主面１０ａに沿う大きさ（面積）が小さいセンス領域１３が構成されている。また、外周領域１２には、メイン領域１１及びセンス領域１３を取り囲むように、耐圧を確保するための環状の耐圧領域１４（例えば所謂ガードリング）が構成されている。
ここで、メイン領域１１を含むＲＣ−ＩＧＢＴ素子の構成は周知であるため、その説明を割愛する。なお、センス素子３２は、半導体基板１０の第１主面１０ａ側の構造、すなわちセンス領域１３の構造が、ＲＣ−ＩＧＢＴ素子のメイン領域１１の構造と同じとなっており、センス領域１３の面積は、メイン領域１１の面積に対して例えば１／１００００程度となっている。
本実施形態では、半導体基板１０として、例えば不純物濃度が１×１０１４ｃｍ−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板（ＦＺウエハ）を採用している。この半導体基板１０における第１主面１０ａ側表層のセンス素子３２の構成領域に、ｐ導電型（ｐ）のベース領域２０（ｐウェル）が形成されている。
このベース領域２０には、該ベース領域２０を貫通し、底部が半導体基板１０に達するトレンチ（溝）が選択的に形成されるとともに、トレンチ内壁上に形成された絶縁膜（図示略）を介してトレンチ内に導電材料（例えば不純物濃度が１×１０２０ｃｍ−３程度のポリシリコン）が充填されて、トレンチ構造のゲート電極２１が複数形成されている。各ゲート電極２１は、長手方向に延び、且つ、並設方向に沿って所定ピッチで繰り返し形成されている。このようにストライプ状に設けられたゲート電極２１により、ベース領域２１は、一方向（並設方向）に沿って並設され、複数のベース領域（セル）２０ａ〜２０ｃに区画されている。
なお、ゲート電極２１を含むベース領域２０の第１主面１０ａに沿う平面形状は、矩形状となっており、ゲート電極２１を含むベース領域２０の形成領域が、センス領域１３とほぼ一致している。すなわち、センス領域１３も、平面矩形状となっている。また、メイン領域１１とセンス領域１３とで、ベース領域の並設方向は互いに一致しており、平面矩形状のセンス領域１３における並設方向とは平行な一辺側に、平面矩形状のメイン領域１１が構成されている。
図３に示すように、ベース領域２０ａは、並設方向端部のベース領域２０ｃを除く領域であって、互いに隣接するベース領域２０のうちの一方の領域であり、その第１主面１０ａ側表層には、半導体基板１０よりも不純物濃度の高い第１領域として、ゲート電極２１（トレンチ内の絶縁膜）の側面部位に隣接するｎ導電型（ｎ＋）のエミッタ領域２２と、ｐ導電型（ｐ＋）のベースコンタクト領域２３とが、長手方向に沿ってそれぞれ選択的に形成されている。
なお、エミッタ領域２２は、トレンチ構造のゲート電極２１に隣接しつつ長手方向に沿って延びており、深さ０．５μｍ程度、不純物濃度が１×１０２０ｃｍ−３程度となっている。ベースコンタクト領域２３ａも、長手方向に沿って延びており、深さ１．０μｍ程度、不純物濃度が３×１０１９ｃｍ−３程度となっている。このベース領域２０ａに形成されたベースコンタクト領域２３は、ラッチアップの抑制と、センス素子３２がＦＷＤ動作する際にアノードとして機能することを目的とするものである。
ベース領域２０ｂは、並設方向端部のベース領域２０ｃを除く領域であって、ベース領域２０ａに隣接する領域であり、その第１主面１０ａ側表層には、エミッタ領域２２やベースコンタクト領域２３などの高濃度領域が存在しておらず、ゲート電極２１やセンス用のエミッタパッドとも電気的に接続されないフローティング領域（浮遊電位の領域）となっている。
上記したベース領域２０ａ，２０ｂは、例えば深さが４μｍ、不純物濃度が２×１０１７ｃｍ−３程度とされている。
ベース領域２０ｃは、並設方向端部に位置するベース領域２０であり、その第１主面側表層には、エミッタ領域２２は形成されず、ｐ導電型（ｐ＋）のベースコンタクト領域２３のみが、長手方向に沿って選択的に形成されている。また、不純物濃度が、他のベース領域２０ａ，２０ｂよりも高い１×１０１８ｃｍ−３程度とされるとともに、電界集中を抑制するために、曲率半径を大きくすべく深さが９μｍ程度となっている。本実施形態では、このベース領域２０ｃが、並設方向だけでなく、長手方向端部にも設けられている。すなわち、長手方向に延び、並設方向に沿って交互に設けられたベース領域２０ａ，２０ｂを取り囲むように、環状のベース領域２０ｃが形成されている。そして、ベースコンタクト領域２３は、環状のベース領域２０ｃのうち、並設方向の両端部に、長手方向に沿ってそれぞれ形成されている。
このベースコンタクト領域２３は、センス素子３２がＦＷＤ動作する際にアノードとして機能するとともに、センス素子がＩＧＢＴ動作する際に、コレクタ領域２４から半導体基板１０に注入されたホールを、ターンオフ時において効率よく抜き取る機能を果たす。このように、滞留するホールを低減すると、表層にエミッタ領域２２を有するベース領域２０ａ、特に端部のベース領域２０ｃに近いベース領域２０ａ、における電流集中によるラッチアップの抑制、ひいてはＩＧＢＴセンスの耐量を向上することができる。
このように、一方向に並設された複数のベース領域２０は、端部がベース領域２０ｃとされ、残りの領域が、ベース領域２０ａ及びベース領域２０ｂが交互に配置された領域となっている。そして、センス領域１３のエミッタ領域２２とベースコンタクト領域２３が、ともにセンス用のエミッタパッドと電気的に接続されている。
これにより、ベース領域２０ａが、センス素子３２において、ＩＧＢＴ動作時にチャネルが形成される領域として機能し、ＦＷＤ動作時にベースコンタクト領域２３とともにアノードとして機能するようになっている。また、ベース領域２０ｃは、センス素子３２において、ＦＷＤ動作時に、ベースコンタクト領域２３とともにアノードとして機能する領域となっている。
一方、半導体基板１０の第２主面１０ｂ側において、上記した、ゲート電極２１を含むベース領域２０の形成領域と対向する対向領域、換言すれば、平面矩形状のセンス領域１３と対向する対向領域には、図３に示すように、エミッタ領域２２との間でＩＧＢＴ素子に流れる電流に比例した電流が流れる第２領域としてのｐ導電型（ｐ＋）のコレクタ領域２４のみが形成されている。すなわち、センス領域１３の直下には、コレクタ領域２４のみが形成されている。
また、ベースコンタクト領域２３との間でＦＷＤ素子に流れる電流に比例した電流が流れる第３領域としてのｎ導電型（ｎ＋）のカソード領域は、垂直方向において、上記した対向領域、換言すればセンス領域１３、とは離れた位置に形成されている。
本実施形態では、その一例として、図２に示すように、メイン領域１１の直下に長手方向に沿って設けられ、ＦＷＤ素子を構成するｎ導電型（ｎ＋）のカソード領域のうち、平面矩形状のセンス領域１３（対向領域）の１辺と対向するカソード領域２５を、第３領域として兼用している。なお、本実施形態では、メイン領域１１のカソード領域２５と、センス領域１３におけるベース領域２０ａの表層において長手方向に沿って設けられたベースコンタクト領域２３のうちの最外周部位（長手方向端部）との対向距離Ｌ１が、１５０μｍ程度となっている。
そして、コレクタ領域２４及びカソード領域２５は、ＲＣ−ＩＧＢＴ素子を構成するコレクタ領域及びカソード領域（ともにに図示略）と共通のコレクタ電極（カソード電極を兼ねる）と電気的に接続されている。すなわち、半導体基板１０の第２主面１０ｂ側には、ＦＷＤ素子のカソード領域（兼用のカソード領域２５を含む）が局所的に設けられ、それ以外にはＩＧＢＴ素子とセンス素子３２のコレクタ領域（コレクタ領域２４を含む）が設けられている。なお、コレクタ領域２４は、深さ０．５μｍ程度、不純物濃度が３×１０１９ｃｍ−３程度となっており、カソード領域２５は、深さ０．５μｍ程度、不純物濃度が１×１０２０ｃｍ−３程度となっている。
また、本実施形態では、図３に示すように、半導体基板１０の第２主面側表層に設けられた、ＦＷＤ素子のカソード領域（兼用のカソード領域２５を含む）及びＩＧＢＴ素子とセンス素子３２のコレクタ領域（コレクタ領域２４を含む）に対して、第１主面１０ａ側で隣接するように、第２主面１０ｂ全面に、ｎ導電型（ｎ）のフィールドストップ層２６が形成されている。このフィールドストップ層２６は、半導体基板１０とカソード領域２５の間の不純物濃度となっている。
このように構成される半導体装置１００は、周知の半導体プロセスを用いて形成することができる。したがって、その説明は割愛する。
次に、このように構成される半導体装置１００を用いたゲート駆動信号のフィードバック回路について説明する。このようなフィードバック回路は、インバータ回路の一部（上下アームの一方）として構成されており、本出願人による特願２００７−２２９９５９号や特願２００７−２６８３２８号などに記載されたものと同じであるので参照されたい。なお、以下においては、半導体基板１０のメイン領域１１に構成されたＲＣ−ＩＧＢＴ素子のうち、ＩＧＢＴ素子に符号３０、ＦＷＤ素子に符号３１を付与する。
図４に示すように、フィードバック回路は、図１に示した半導体装置１００と、ＡＮＤ回路１０１と、センス抵抗１０２と、フィードバック部１０３とを有している。
ＡＮＤ回路１０１は、入力される全ての信号がＨｉレベルのとき、Ｈｉレベルの信号を出力するロジック回路である。このＡＮＤ回路１０１には、半導体装置１００（ＩＧＢＴ素子３０及びセンス素子３２）を駆動するための外部からのＰＷＭゲート信号（駆動信号に相当）とフィードバック部１０３の出力とが入力されるようになっている。なお、ＰＷＭゲート信号は外部のＰＷＭ信号発生回路等で生成され、ＡＮＤ回路１０１の入力端子に入力されるようになっている。
このＡＮＤ回路１０１は、ゲート抵抗１０４を介して半導体装置１００におけるゲートパッド３３と電気的に接続されている。そして、ＩＧＢＴ素子３０とセンス素子３２におけるゲート電圧の制御は、ゲート抵抗１０４を介してＡＮＤ回路１０１から供給されるＰＷＭゲート信号によって行われるようになっている。例えば、ＡＮＤ回路１０１の通過を許可されたＰＷＭゲート信号がＨｉレベルの信号であればＩＧＢＴ素子３０をオンして駆動することができ、ＰＷＭゲート信号がＬｏｗレベルの信号であればＩＧＢＴ素子３０をオフして駆動を停止させることができる。また、ＰＷＭゲート信号がＡＮＤ回路１０１の通過を停止された場合には、ＩＧＢＴ素子３０及びセンス素子３２は駆動されない。
また、ＩＧＢＴ素子３０のコレクタには図示しない負荷や電源等が接続され、ＩＧＢＴ素子３０のコレクタ−エミッタ間にメイン電流（コレクタ電流、Ｉｃ）が流れるようになっている。また、センス素子３２のコレクタ電極は、ＩＧＢＴ素子３０のコレクタ電極と共通化されており、センス素子３２のエミッタ領域２２は、パッド３４を介してセンス抵抗１０２の一端に接続されている。センス抵抗１０２の他端は、パッド３５を介してＩＧＢＴ素子３０のエミッタ領域に接続されている。これにより、センス素子３２のエミッタ領域２２から流れる電流検出用のセンス電流（Ｉｓ）、すなわちＩＧＢＴ素子３０に流れるメイン電流に比例する電流がセンス抵抗１０２を流れ、センス抵抗１０２の両端の電位差Ｖｓがフィードバック部１０３にフィードバックされるようになっている。
フィードバック部１０３は、例えばオペアンプ等の回路が組み合わされて構成されるものであり、ＦＷＤ素子３１に電流が流れているか否か、ＩＧＢＴ素子３０に過剰電流が流れているか否かを判定し、判定結果にしたがってＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を許可又は停止させるものである。このため、フィードバック部１０３は、ＦＷＤ素子３１に電流が流れていることを判定するために用いるダイオード電流検知閾値Ｖｔｈ１と、ＩＧＢＴ素子３０に過剰電流が流れていることを判定するためにも用いる過電流検知閾値Ｖｔｈ２とを有している。なお、本実施形態においては、Ｖｔｈ１，Ｖｔｈ２が電圧値となっている。
なお、ＩＧＢＴ素子３０が正常に駆動される場合（ＦＷＤ素子３１に電流が流れない場合）、センス素子３２からセンス抵抗１０２に電流が流れる。これにより、ＩＧＢＴ素子３０のエミッタ領域の電位を基準とすると、センス抵抗１０２の両端の電位差Ｖｓは正の値となる。逆に、ＦＷＤ素子３１に電流が流れる場合、センス抵抗１０２からセンス素子３２に電流が流れる。これにより、ＩＧＢＴ素子３０のエミッタ領域の電位を基準とすると、センス抵抗１０２の両端の電位差Ｖｓは負の値となる。したがって、ＦＷＤ素子３１に電流が流れていることを検出するためのダイオード電流検知閾値Ｖｔｈ１を負の値とする。また、ＩＧＢＴ素子３０に過剰電流が流れる場合、センス素子３２からセンス抵抗１０２に流れるセンス電流の値はより大きくなる、すなわち、センス抵抗１０２の両端の電位差Ｖｓが正の値でより大きくなるので、過電流検知閾値Ｖｔｈ２を正の値とする。
このようなフィードバック部１０３は、ＩＧＢＴ素子３０を駆動する場合、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を許可する出力をする一方、センス抵抗１０２の両端の電位差Ｖｓを入力し、図５に示すように、該電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さい場合、若しくは、該電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きい場合に、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止させる出力をする。
例えば通常時においては、ＰＷＭ信号発生回路等の外部回路でＩＧＢＴ素子３０（及びセンス素子３２）を駆動するための駆動信号としてＰＷＭゲート信号が生成され、ＡＮＤ回路１０１に入力される。他方、ＦＷＤ素子３１はオフになっており、センス素子３２にも電流は流れない。このため、センス抵抗１０２のうち、センス素子３２のエミッタ領域２２（パッド３４）に接続される一端側の電位がＩＧＢＴ素子３０のエミッタ領域（パッド３５）に接続される他端側よりも高くなり、センス抵抗１０２の両端の電位差Ｖｓは正の値となる。
したがって、図５に示すように、電位差Ｖｓは負のダイオード電流検知閾値Ｖｔｈ１よりも大きいため、フィードバック部１０３でＦＷＤ素子３１に電流が流れていないと判定される。これにより、フィードバック部１０３の出力は、図５に示されるようにＨｉレベルとされ、ＡＮＤ回路１０１に入力される。そして、ＡＮＤ回路１０１にＨｉレベルのＰＷＭゲート信号及びフィードバック部１０３からの出力が入力されると、ＰＷＭゲート信号は、ＡＮＤ回路１０１の通過が許可され、ゲート抵抗１０４を介してＩＧＢＴ素子３０及びセンス素子３２のゲート電極に入力され、ＩＧＢＴ素子３０及びセンス素子３２がオンする。こうして、ＩＧＢＴ素子３０及びセンス素子３２が駆動され、ＩＧＢＴ素子３０のコレクタ電極若しくはエミッタ電極に接続された図示しない負荷に電流が流れる。
ＦＷＤ素子３１に電流が流れる場合、センス抵抗１０２のうちＦＷＤ素子３１のアノード領域（パッド３５）に接続された一端側の電位が、センス素子３２のアノードであるベースコンタクト領域２３（パッド３４）に接続された他端側の電位よりも高くなる。すなわち、センス抵抗１０２の両端の電位差は負となる。
このため、図５に示すように、電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さくなった場合、フィードバック部１０３でＦＷＤ素子３１に電流が流れていると判定される。これにより、フィードバック部１０３の出力は、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１０１に入力される。
したがって、ＡＮＤ回路１０１からＩＧＢＴ素子３０を駆動する信号が入力されないため、ＩＧＢＴ素子３０の駆動が停止される（ゲート信号がゼロとなる）。すなわち、ＦＷＤ素子３１の順方向動作時にＩＧＢＴ素子３０が動作しない。
また、ＩＧＢＴ素子３０に過剰電流が流れる場合、センス素子３２からセンス抵抗１０２に流れるセンス電流も過剰電流に比例して大きくなる。これにより、センス抵抗１０２の両端の電位差Ｖｓは、ＩＧＢＴ素子３０が正常に動作する際の電位差Ｖｓよりも高くなる。
したがって、図５に示すように、電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きくなった場合、フィードバック部１０３でＩＧＢＴ素子３０に過剰電流が流れていると判定される。これにより、フィードバック部１０３の出力は、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１０１に入力される。
したがって、ＡＮＤ回路１０１からＩＧＢＴ素子３０を駆動する信号が入力されないため、ＩＧＢＴ素子３０の駆動が停止される。すなわち、ＩＧＢＴ素子３０に流れる過剰電流によってＩＧＢＴ素子３０が破壊されるのを抑制することができる。
次に、本実施形態に係る半導体装置１００の特徴部分の効果について説明する。本実施形態では、半導体基板１０の第２主面１０ｂ側において、センス領域１３と対向する対向領域に、コレクタ領域２４のみを設けている。また、センス素子３２を構成するカソード領域２５を、垂直方向において、センス領域１３との対向領域とは離れた位置に設けている。
このような構成とすると、例えば端部のベース領域２０ｃに設けたベースコンタクト領域２３とカソード領域２５との間に位置し、ＦＷＤ動作時にカソードとして機能する半導体基板１０の距離を、センス領域１３の直下に設ける場合よりも長くすることができる。この結果、半導体基板１０によるカソード抵抗の増分、カソード領域２５と、ベース領域２０を含むベースコンタクト領域２３とのｐｎ接合部分にかかる順方向電圧Ｖｆを小さくすることができる。そして、ベースコンタクト領域２３からのキャリア（ホール）の注入量を低減し、センス素子３２のＩＧＢＴセンス素子としての耐量を低下させることなく、ＦＷＤ素子のリカバリ耐量を向上することができる。
また、半導体基板１０の第２主面１０ｂ側において、センス領域１３との対向領域には、カソード領域２５を設けず、コレクタ領域２４のみを設けている。したがって、ＩＧＢＴ素子３０に流れる電流に比例した電流がセンス素子３２に流れることによる出力、すなわちＩＧＢＴセンス素子の出力、を向上することができる。
なお、本実施形態では、平面矩形状のセンス領域１３（対向領域）の１辺に対し、第３領域が設けられ、該第３領域として、ＦＷＤ素子３１のカソード領域２５を兼用する例を示した。しかしながら、１辺に対応する第３領域としては、メイン領域１１の直下に設けられたカソード領域２５に限定されるものではなく、外周領域１２であってセンス領域１３の直下の領域（対向領域）とは離れた領域に設けられたカソード領域を採用しても良い。
（第２実施形態）
図６〜図１０を用いて、第２実施形態に係る半導体装置を説明する。なお、図８では、ＦＷＤセンス出力の絶対値を示しており、ＦＷＤセンス出力及びリカバリ耐量のいずれも、紙面上方ほど値が大きい。図９は、第１実施形態の図２に対応している。すなわち、図９は、センス領域と第３領域としてのカソード領域の位置関係を示した図であり、便宜上、第２主面側に設けられた第３領域としてのカソード領域を破線で示している。また、図９においても、明確化するために、メイン領域及びセンス領域にハッチングを施している。図１０は、第１実施形態の図３に対応している。
第２実施形態に係る半導体装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第１実施形態では、半導体基板１０の第２主面１０ｂ側において、センス領域１３の直下にセンス素子３２のコレクタ領域２４のみが設けられ、センス素子３２のカソード領域２５は、センス領域１３直下（ベース領域２０直下）の対向領域とは離れた位置であって、平面矩形状のセンス領域１３の１辺側のみに設けられる例を示した。
このような構成において、本発明者は、図６，図７に示す評価回路を用いて、ＦＷＤ素子３１のリカバリ耐量と、センス素子３２のＦＷＤセンス出力を評価した。
図６に示す評価回路では、符号１０５が、半導体装置１００を駆動させるためのスイッチング用のＩＧＢＴ素子、符号１０６がＩＧＢＴ素子１０５のゲート抵抗、符号１０７が直流電源、符号１０８が寄生インダクタンス、符号１０９が半導体装置１００に並列に接続された負荷インダクタンスを示している。
この評価においては、直流電源１０７を７５０Ｖとし、寄生インダクタンス１０８として２００ｎＨ、負荷インダクタンス１０９として１００ｎＨのものを用いた。また、半導体装置１００において、ＩＧＢＴ素子３０のゲートとエミッタを短絡させた。そして、ゲート抵抗１０６により、ＦＷＤ素子３１がオンからオフに切り替わる瞬間に流れるリカバリ電流のｄｉ／ｄｔが２ｋＡ／μｓとなるように調整し、このときのリカバリ耐量を求めた。なお、ｄｉ／ｄｔは、ＦＷＤ素子３１に流れる電流のうち、０Ａ±１０％（オン時に流れる電流に対して）の範囲の傾きである。
また、図７に示す評価回路では、半導体装置１００におけるＩＧＢＴ素子３０のエミッタを接地し、ゲート電圧を０Ｖ又は１５Ｖとした。そして、電流を０〜４００Ａでスイープして、このときのセンス抵抗１０２の両端電圧、ＦＷＤセンス出力を測定した。
その結果、図８に実線で示すように、ベースコンタクト領域２３と第３領域としてのカソード領域２５との最短距離Ｌ１が長くなるほど、リカバリ電流によってＦＷＤ素子３１が破壊に至るまでのリカバリ耐量［Ａ］が向上することが明らかとなった。
これに対し、図８に破線で示すように、最短距離Ｌ１が長くなるほど、ＦＷＤ素子３１に流れる電流に比例した電流がセンス素子３２に流れることによる出力、すなわちＦＷＤセンス出力［Ｖ）の絶対値、が低下することが明らかとなった。なお、図８に実線で示すリカバリ耐量のうち、最短距離Ｌ１が１５０μｍ以上では、最短距離Ｌ１が１００μｍのときのリカバリ耐量［Ａ］の３倍程度である装置限界まで破壊しなかった。
このようにＦＷＤセンス出力と、ＦＷＤ素子３１のリカバリ耐量とはトレードオフ（二律背反）の関係にある。
そこで、本実施形態では、平面矩形状のセンス領域１３（平面矩形状の対向領域）に対し、第３領域としてのカソード領域２５が複数辺に対応して設けられ、各辺において、カソード領域２５とベースコンタクト領域２３との最短距離がＬ１で等しい構成となっている。
図９及び図１０に示す例では、平面矩形状のセンス領域１３に対し、３辺に対して、第３領域としてのカソード領域２５，２７が設けられている。カソード領域２５は、第１実施形態同様、メイン領域１１においてＦＷＤ素子３１を構成するカソードを兼ねており、長手方向に沿って延びたベースコンタクト領域２３における端部とカソード領域２５との長手方向に沿う距離（最短距離）がＬ１となっている。一方、カソード領域２７は、メイン領域１１を取り囲む外周領域１２であって、並設方向に垂直な両辺に対応する位置、換言すれば並設方向において間にセンス領域１３（対向領域）を挟む位置、にそれぞれ設けられている。そして、並設方向端部のベース領域２０ｃに設けられたベースコンタクト領域２３とカソード領域２７との並設方向に沿う距離（最短距離）がＬ１となっている。すなわち、各辺と対応するカソード領域２５，２７との対向距離がいずれもＬ１で等しくなっている。
このように、平面矩形状のセンス領域１３（対向領域）に対して、対向距離が等しくなるように、複数辺に対向させて第３領域としてのカソード領域２５，２７を設けると、カソードとして機能する面積が増えるので、ＦＷＤセンス出力を向上することができる。
この効果は、図８に黒丸で示すように、本発明者によっても確認されている。具体的には、最短距離Ｌ１を２５０μｍとしたとき、第３領域をカソード領域２５のみとする構成（第１実施形態）に比べて、ＦＷＤセンス出力［Ｖ］が３倍強となっている。
なお、本実施形態では、平面矩形状のセンス領域１３（対向領域）に対し、３辺に対して、第３領域としてのカソード領域２５，２７が設けられる例を示したが、複数辺に対応して第３領域が設けられる構成としては上記例に限定されるものではない。例えば平面矩形状のセンス領域１３（対向領域）の２辺に対して第３領域が設けられた構成としても良い。しかしながら、上記したように、センス領域１３（対向領域）の周囲に最短距離Ｌ１で位置する第３領域が増すほど、ＦＷＤセンス出力を向上することができる。
したがって、例えば図１１に示すように、好ましくは第３領域が、平面矩形状のセンス領域１３（対向領域）の４辺に対応して設けられた構成とすると良い。図１１に示す例では、第３領域として、メイン領域１１の直下に設けられ、センス領域１３の１辺に対応するカソード領域２５と、外周領域１２において、センス領域１３の残りの３辺に対応して、略コの字状に設けられたカソード領域２７を有している。
なお、カソード領域２７は、センス領域１３の３辺に対し、辺全体とそれぞれ対向している。このように、平面矩形状のセンス領域１３（対向領域）の４辺に対応してカソード領域２５，２７を設けると、カソードとして機能する面積が増えるので、ＦＷＤセンスの出力を向上することができる。また、垂直方向において、メイン領域１１とセンス領域１３（対向領域）との間に第３領域としてのカソード領域２７（図１２参照）を配置する構成に比べて、体格を小型化することも可能である。なお、図１１においても、明確化するために、メイン領域及びセンス領域にハッチングを施している。
この効果はは、図８に黒三角で示すように、本発明者によっても確認されている。具体的には、最短距離Ｌ１を２５０μｍとしたとき、第３領域をカソード領域２５のみとする構成（第１実施形態）に比べて、ＦＷＤセンス出力［Ｖ］が４倍程度となっている。
なお、第３領域が、平面矩形状のセンス領域１３（対向領域）の４辺に対応して設けられる構成としては、上記例に限定されるものではない。例えば、全ての第３領域が、外周領域１２であってセンス領域１３の直下の領域（対向領域）とは離れた領域に設けられたカソード領域２７である構成としても良い。好ましくは、図１２に示すように、平面矩形状のセンス領域１３（対向領域）を囲むように環状に設けられたカソード領域２７を採用と良い。なお、センス領域１３とメイン領域１１の間に位置するカソード領域２７については、長手方向に沿って延びたベースコンタクト領域２３における端部とカソード領域２７との長手方向に沿う距離（最短距離）がＬ１となっている。
図１２に示す構成では、カソード領域２７が、センス領域１３の４辺に対し、辺全体とそれぞれ対向している。このように、カソード領域２７をベース領域２０を取り囲むように環状に設けると、センス領域１３（ベース領域２０）と等距離Ｌ１に位置する第３領域（カソード領域２７）の面積が最も増えるので、ＦＷＤセンスの出力をさらに向上することができる。図１２においても、明確化するために、メイン領域及びセンス領域にハッチングを施している。なお、環状としなくとも、各辺の全体とそれぞれ対向するように、互いに分離する４つのカソード領域２７を設けた構成としても良い。
（第３実施形態）
次に、図１３，１４を用いて、第３実施形態に係る半導体装置を説明する。なお、図１３は、第２実施形態の図１０に対応している。
第３実施形態に係る半導体装置は、上記実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
本実施形態の一例を図１３に示す。図１３に示す半導体装置１００は、第２実施形態（図１０参照）とほぼ同じ構成となっている。本実施形態では、意図的に制御された再結合中心となるエネルギー準位を導入し、この準位を利用して蓄積キャリアを再結合で消滅させるべく、半導体基板１０にライフタイムキラー２８が形成されている。
ライフタイムキラー２８は、キャリアの再結合中心としてキャリアの消滅を促進すべく意図的に形成された結晶欠陥であり、例えば半導体基板１０への電子線照射、ヘリウム照射、プロトン照射、白金拡散、金拡散のいずれかによって形成される。本実施形態では、電子線照射によって、ライフタイムキラー２８が形成されている。
ライフタイムキラー２８は、半導体基板１０における少なくともセンス領域１３に形成されれば良い。本実施形態では、半導体基板１０のほぼ全面に形成されている。すなわち、半導体基板１０におけるメイン領域１１にもライフタイムキラー２８が形成されている。これにより、ＦＷＤ素子３１がオン状態からオフ状態に切り替わる際のリカバリ電流の値を小さくし、ひいてはＳＷ損失（ＡＣ損失）を低減することができる。
なお、図１３では、ライフタイムキラー２８を示すために、半導体基板１０の厚さ方向における所定位置にライフタイムキラー２８としての結晶欠陥層を模式的に図示しているが、その形成範囲は、図示の位置に限定されるものではない。
このように、ライフタイムキラー２８が形成された構成とすると、上記した実施形態のようにライフタイムキラー２８が形成されない構成よりも、半導体基板１０におけるキャリアのライフタイムが短くなる。したがって、ＦＷＤ素子３１及びセンス素子３２がＦＷＤ動作する際に、ベースコンタクト領域２３、特に端部ベース領域２０ｃのベースコンタクト領域２３、から半導体基板１０に注入されたキャリア（図１３に示す構成ではホール）を早く消滅させて、ＦＷＤ素子３１のリカバリ耐量を向上することができる。
したがって、上記した実施形態よりも、第３領域としてのカソード領域２５，２７と、ベースコンタクト領域２３との最短距離Ｌ１を短くすることも可能である。本実施形態では、カソード領域２５，２７が、下記数式１の関係を満たすように形成されている。
（数１）
Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］、
Ｋ・Ｄ・τ−Ｌ２２≧０のとき、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２、
上記数式１において、τ［μｓ］は半導体基板１０におけるキャリアのライフタイム、Ｄ［ｃｍ２／ｓ］はキャリアの拡散係数、Ｋ（Ｋ≧１）は定数、Ｌ１［μｍ］は、上記の通り、厚さ方向に垂直な方向において、ベースコンタクト領域２３と第３領域としてのカソード領域２５，２７との最短距離、Ｌ２［μｍ］は、厚さ方向において、ベースコンタクト領域２３とカソード領域２５，２７との距離である。
なお、Ｋ・Ｄ・τ−Ｌ２２＜０のときには、第３領域としてのカソード領域２５，２７が、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２に従わず、上記実施形態で示したように、センス領域１３、すなわちベース領域２０よりも外側に設けられる。
次に、数式１について説明する。図１３に示すように、第３領域としてのカソード領域２７と、該カソード領域２７に最も近いベースコンタクト領域２３（図１３では、端部ベース領域２０ｃのベースコンタクト領域２３）との対向距離Ｌ０は、上記したＬ１，Ｌ２を用いて下記数式２のように示すことができる。
（数２）
Ｌ０＝（Ｌ１２＋Ｌ２２）１／２
また、ベースコンタクト領域２３から放出されたキャリア（ホール）の消滅までに移動する距離、すなわち拡散長Ｌｄは、上記したＫ，Ｄ，τを用いて下記数式３のように示すことができる。
（数３）
Ｌｄ＝（Ｋ・Ｄ・τ）１／２
ここで、ベースコンタクト領域２３からベース領域２０を通じて半導体基板１０に注入されたホールが、カソード領域２５，２７に到達する前に消滅する、すなわちリカバリ耐量を向上する、には下記数式４を満たせば良い。
（数４）
Ｌ０≧Ｌｄ
この数式４を、数式２，３を用いて左辺がＬ１となるように整理すると、数式１に示す関係を導き出すことができる。
また、本発明者は、図１３に示す半導体装置１００において、Ｌ１＝１５０μｍ、Ｌ２＝１３５μｍのものを作成し、図６に示した評価回路（１５０℃、直流電源７５０Ｖ、ｄｉ／ｄｔ＝２ｋＡ／μｓ）でリカバリ耐量を評価した。その結果、ライフライムτを１０μｓとすると、リカバリ耐量を装置限界まで破壊しない値とすることができた。
そして、上記したＬ１，Ｌ２、τの値を、下記数式５に代入することで、Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］を求めた。なお、数式５は、数式１の不等号（＞）を除き、等号（＝）のみで示したものである。
（数５）
Ｋ・Ｄ・τ−Ｌ２２≧０のとき、Ｌ１＝（Ｋ・Ｄ・τ−Ｌ２２）１／２
上記をまとめると、ライフタイムτと距離Ｌ１の関係は、図１４に示すようになる。図１４に示す実線は、上記数式５を示しており、数式２から紙面左側の斜線エリアは、数式１で規定される範囲を示している。
図１４において、数式５上の距離Ｌ１が、そのライフライムτにおいて、リカバリ耐量を装置限界まで破壊しない値とするための最小値である。本実施形態では、上記した数式１の関係を満たすように、すなわち図１４において距離Ｌ１が斜線エリアの値をとるようにカソード領域２５，２７が形成される。したがって、ベースコンタクト領域２３から半導体基板１０に注入されたキャリアを、カソード領域２５，２７に到達する前に消滅させることができる。これにより、ＦＷＤ素子３１のリカバリ耐量をより向上することができる。
また、ライフタイムキラー２８が形成されると、キャリアの消滅が早まるため、ＦＷＤ素子３１のリカバリ耐量を向上できる反面、センス素子３２（ＦＷＤセンス素子）の出力は低下してしまう。このＦＷＤセンス出力については、カソード領域２５，２７を、センス領域１３（ベース領域２０）から離れた位置であって、数式１を満たす範囲でＬ１がより小さくなるように設けることで、高めることができる。
なお、ＦＷＤセンス出力を高めるには、他にも、ａ）センス領域１３の周辺に設けられるカソード領域２５，２７をより長くする、ｂ）キャリアの注入量を増すべく、ベース領域２０ｃを大きくすることなどが考えられるが、いずれもセンス領域１３の大きさが増大してしまう。これに対し、上記したように、ライフタイムキラー２８を形成し、Ｌ１がより小さくなるようにカソード領域２５，２７を設けると、ＦＷＤセンス出力を高めつつ、センス領域１３を小型化することもできる。
特に好ましい形態としては、上記数式５の関係を満たして、カソード領域２５，２７が形成された構成を採用すると良い。上記したように、図１４において、数式５上の距離Ｌ１が、そのライフライムτにおいて、リカバリ耐量を装置限界まで破壊しない値とするための最小値である。したがって、このような構成とすると、ＦＷＤ素子３１のリカバリ耐量をより向上することができる。また、距離Ｌ１が最小値となるため、ＦＷＤセンス出力をより高めることができる。さらには、距離Ｌ１が最小値となるため、センス領域１３を小型化することもできる。
なお、図１３に示した例では、その基本構成が第２実施形態の図１０と同じ例を示したが、上記実施形態に示した各構成（図２、図１１、図１２）に対して上記構成を組み合わせることができる。
また、本実施形態では、ライフタイムキラー２８が半導体基板１０の全面に形成される例を示したが、センス領域１３に形成され、メイン領域１１に形成されない構成としても良い。
（第４実施形態）
次に、図１５を用いて、第４実施形態に係る半導体装置を説明する。なお、図１５は、第３実施形態の図１３に対応している。
第４実施形態に係る半導体装置は、上記実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第３実施形態では、センス領域１３（ベース領域２０）から離れた位置において、数式１の関係、又は、数式５の関係を満たすように、カソード領域２５，２７が設けられる例を示した。
しかしながら、本発明者の検討の結果、図１４に示したように、ライフタイムτを小さくすると、厚さ方向に垂直な方向において、ベースコンタクト領域２３と第３領域としてのカソード領域２５，２７との最短距離Ｌ１［μｍ］をより小さくでき、特にτ＝４μｓ以下とすると、距離Ｌ１を０とすることもできることが明らかとなった。
そこで、本実施形態では、半導体基板１０の第２主面１０ｂ側表層に形成される第３領域としてのカソード領域２５，２７の位置を上記実施形態のようにセンス領域１３（ベース領域２０）から離れた位置にあることを特に限定せず、下記数式６の関係を満たすように、第３領域としてのカソード領域２５，２７が設けられる点を特徴とする。
（数６）
Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］、
Ｋ・Ｄ・τ−Ｌ２２≧０のとき、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２、
Ｋ・Ｄ・τ−Ｌ２２＜０のとき、Ｌ１≧０、
さらに好ましくは、Ｋ・Ｄ・τ−Ｌ２２≧０の場合、下記数式７を満たし、Ｋ・Ｄ・τ−Ｌ２２＜０の場合、下記数式８を満たすように、カソード領域２５，２７が設けられる点を特徴とする。
（数７）
Ｌ１＝（Ｋ・Ｄ・τ−Ｌ２２）１／２、
（数８）
Ｌ１＝０、
例えば数式６の関係を満たすようにカソード領域２５，２７を設けると、第３実施形態に示したように、ベースコンタクト領域２３から半導体基板１０に注入されたキャリアを、カソード領域２５，２７に到達する前に消滅させることができる。これにより、ＦＷＤ素子３１のリカバリ耐量をより向上することができる。
また、カソード領域２５，２７を、数式６を満たす範囲でＬ１がより小さくなるように設けることで、センス素子３２（ＦＷＤセンス素子）の出力を高めることができる。さらには、センス領域１３を小型化することもできる。
特にＫ・Ｄ・τ−Ｌ２２≧０の場合、上記数式７の関係を満たすようにカソード領域２５，２７を設けると、ＦＷＤ素子３１のリカバリ耐量をより向上しつつ、距離Ｌ１を最小値にしてＦＷＤセンス出力をより高めることができる。また、センス領域１３をさらに小型化することもできる。
また、Ｋ・Ｄ・τ−Ｌ２２＜０の場合、上記数式８の関係を満たすようにカソード領域２５，２７を設けると、Ｌ１＝０であるので、ＦＷＤ素子３１のリカバリ耐量をより向上しつつ、ＦＷＤセンス出力をより高めることができる。また、センス領域１３をさらに小型化することもできる。
なお、本実施形態では、Ｋ・Ｄ・τ−Ｌ２２≧０の場合でも、上記したように距離Ｌ１を０とすることもできる。したがって、第３領域としてのカソード領域２５，２７が、厚さ方向に垂直な方向において、ゲート電極２１の最外周部位よりも外側の位置で、ベース領域２０の直下に設けられた構成とすることもできる。換言すれば、環状に設けられたベース領域２０ｃの直下にカソード領域２５，２７が設けられた構成とすることもできる。
本実施形態では、図１５に例示するように、第３領域としてのカソード領域２７が、ゲート電極２１の最外周部位よりも外側であって、環状に設けられたベース領域２０ｃのうち、並設方向においてベース領域２０の端部となっている部位の直下に設けられている。
これによれば、ベース領域２０よりも外側、すなわちセンス領域１３よりも外側にカソード領域２７が設けられた構成に比べて、カソード領域２７とベースコンタクト領域２３との最短距離Ｌ１が短くなる。したがって、ＦＷＤ素子３１のリカバリ耐量をより向上しつつ、ＦＷＤセンス出力をより高めることができる。さらには、センス領域１３を小型化できる。
なお、ゲート電極２１の最外周部位よりも内側とすると、センス素子３２において、ＦＷＤセンス出力は殆ど変わらないが、内側の領域においてコレクタ領域２４が減少する分、ＩＧＢＴセンス出力が低下する。したがって、上記のように、ゲート電極２１の最外周部位よりも外側の位置で、ベース領域２０の直下とすることが好ましい。
また、図１５に示す構成では、カソード領域２７が、環状に設けられたベース領域２０ｃのうち、並設方向においてベース領域２０の端部となっている部位において、ベースコンタクト領域２３の直下に設けられている。
このような構成を採用すると、カソード領域２７とベースコンタクト領域２３との最短距離Ｌ１が距離Ｌ２と等しくなり、距離Ｌ１が最も短くなるので、ＦＷＤ素子３１のリカバリ耐量をより向上しつつ、ＦＷＤセンス出力をさらに高めることができる。また、センス領域１３をより小型化できる。
なお、図１５では、環状に設けられたベース領域２０ｃのうちの並設方向における端部位の直下に、カソード領域２７が設けられる例を示した。しかしながら、環状に設けられたベース領域２０ｃのうちの長手方向における端部の直下に、カソード領域２７が形成された構成としても良い。
また、ベース領域２０ｃの直下であって、ベースコンタクト領域２３を除く部位の直下に設けられた構成としても良い。
さらには、上記した数式６〜８を満たすのであれば、厚さ方向に垂直な方向において、センス領域１３、すなわちベース領域２０よりも外側に第３領域としてのカソード領域２５，２７が設けられた構成としても良い。
（第５実施形態）
次に、図１６〜図１８を用いて、第５実施形態に係る半導体装置を説明する。なお、図１６は、第３実施形態の図１３に対応している。
第５実施形態に係る半導体装置は、上記実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
本実施形態に係る半導体装置１００は、図１６に示すように、その基本構成が第３実施形態（図１３参照）と同じである。本実施形態では、、下記数式９の関係を満たすように、センス素子３２の構成要素が形成されている点を特徴とする。
（数９）
（ρ１／ρ２）×（Ｌ３・Ｌ４／Ｗ２２）＜１．６
なお、ρ１［Ωｃｍ］は半導体基板１０の抵抗率、Ｌ３［μｍ］は半導体基板１０における第１主面１０ａからフィールドストップ層２６までの厚さ、ρ２［Ωｃｍ］はフィールドストップ層２６の抵抗率、Ｌ４［μｍ］はフィールドストップ層２６の厚さ、Ｗ２［μｍ］は第２領域としてのコレクタ領域２４の厚さ方向に垂直な方向における最小幅の１／２である。
以下に、上記数式９の根拠、及び、その効果について説明する。なお、このような構成は、本出願人による特開２００７−２８８１５８号公報に記載された、ＲＣ−ＩＧＢＴを備える半導体装置から明らかである。その詳細については、上記公報を参照されたい。
図１６に示すように、ＦＷＤセンス素子３２ｄとＩＧＢＴセンス素子３２ｉが兼用とされたセンス素子３２を備える半導体装置１００では、厚さ方向に垂直な方向において、第２領域としてのコレクタ領域２４の最小幅に対応するＷ２［μｍ］が短いと、ＩＧＢＴセンス素子３２ｉの電流−電圧特性にスナップバックが発生しやすくなる。このことは、本出願人の上記公報に記載されている通りである。
本実施形態に示す半導体装置１００においては、幅Ｗ２が、ベースコンタクト領域２３と第３領域としてのカソード領域２５，２７との最短距離Ｌ１［μｍ］に応じて変化することとなる。例えば図１６に示すようにライフタイムキラー２８を設けるなどして、ベースコンタクト領域２３と第３領域としてのカソード領域２５，２７との最短距離Ｌ１を短くすると、上記した幅Ｗ２も狭くなる。
これにより、図１６に示すフィールドストップ層２６において、カソード領域２７から、該領域２７に最も遠いチャネル（ベース領域２０）までの間の抵抗Ｒ２が小さくなる。抵抗Ｒ２が小さいほど、センス素子３２において、ＩＧＢＴセンス素子３２ｉを構成するバイポーラトランジスタ３２ｂのｐｎ接合が順バイアスされにくくなり、その結果、スナップバック電圧Ｖｓｂが大きくなる。
ここで、スナップバックとは、図１７（ａ）において、センス素子３２（ＩＧＢＴセンス素子３２ｉ）のコレクタ−エミッタ間電圧Ｖｃｅｓ［Ｖ］を０Ｖから増加させた時、ユニポーラモードの動作点（Ｖ１）からバイポーラモードの動作点（Ｖ２）にジャンプする現象であり、Ｖｃｅｓの変化量（Ｖ１−Ｖ２）がスナップバック電圧Ｖｓｂである。
図１７（ａ）に示すように、センス素子３２の電圧Ｖｃｅｓを０Ｖから増加させていくと、スナップバックが生じない場合には、Ｖｔｈで電流Ｉｓ［Ａ］が立ち上がり、以後、ＩＧＢＴセンス素子３２ｉがバイポーラモードで動作する。このバイポーラモードは、図１６に示すＭＯＳトランジスタ３２ｍとバイポーラトランジスタ３２ｂの両方が動作する状態、すなわちＩＧＢＴセンス素子３２ｉのオン状態である。
一方、スナップバックが生じる場合、電圧ＶｃｅｓがＶｔｈに達してもＩｓが立ち上がらず、ＩＧＢＴセンス素子３２ｉがユニポーラモードのままで動作する。このユニポーラモードは、図１６に示すように、ＭＯＳトランジスタ３２ｍのみが動作する状態である。したがって、コレクタ領域２４から半導体基板１０側へのホールの注入はなく、半導体基板１０の導電率変調もない。半導体基板１０の抵抗Ｒ１や、フィールドストップ層２６の抵抗Ｒ２は不純物濃度で決定されるため、ユニポーラモードでのＩ−Ｖ特性は、図１７（ａ）に示すように原点を通る直線をなし、その傾きは１／（Ｒ１＋Ｒ２）で与えられる。
図１６に示す等価回路において、抵抗Ｒ２による電圧降下は、バイポーラトランジスタ３２ｂのベース−エミッタ間電圧Ｖｂｅに等しい。抵抗Ｒ２による電圧降下がバイポーラトランジスタ３２ｂのベース電圧閾値Ｖｂｅｔｈ（室温で約０．６Ｖ）を超えてバイポーラトランジスタ３２ｂの動作が始まる（このとき、電圧ＶｃｅｓがＶ１）と、バイポーラトランジスタ３２ｂのエミッタ層である第２領域としてのコレクタ領域２４から、ホールがフィールドストップ層２６を経由して半導体基板１０に注入される。このため、半導体基板１０の導電率が変調され、その抵抗Ｒ１が大幅に低下する。この結果、電圧ＶｃｅｓがＶ１からＶ２に低下する。すなわち、上記したように、Ｖ１からＶ２にジャンプするスナップバックが発生する。
なお、図１７（ａ）に示すＩＧＢＴの電圧閾値Ｖｔｈは、上記バイポーラトランジスタ３２ｂのベース電圧閾値Ｖｂｅｔｈに等しい。バイポーラトランジスタ３２ｂのベース電圧閾値Ｖｂｅｔｈ、すなわちＩＧＢＴの電圧閾値Ｖｔｈは、−４０〜１５０℃の使用環境下では０．４Ｖ程度で、低温ほど高い値となる。室温では、約０．６Ｖである。
ここで、メイン領域１１の構成として本出願人の上記公報に記載された構成を採用すると、図１７（ｂ）に示すように、ＩＧＢＴ素子３０の電流−電圧（Ｉｃ−Ｖｃｅ）特性にスナップバックが生じるのを抑制することができる。このようなメイン領域１１の構成において、コレクタ−エミッタ間電圧Ｖｃｅ［Ｖ］が上記したＶ１をとったときのコレクタ電流Ｉｃ［Ａ］をＩ０とすると、図１８に示すように、コレクタ電流ＩｃがＩ０を超えるまで、ＩＧＢＴセンス素子３２ｉの出力（センス抵抗１０２の両端電圧）が立ち上がらないこととなる。
このように、ＩＧＢＴ素子３０とセンス素子３２（ＩＧＢＴセンス素子３２ｉ）のうち、センス素子３２のみスナップバックが生じる構成では、コレクタ電流ＩｃがＩ０を超えるまで、センス素子３２の出力、すなわちＩＧＢＴセンス素子３２ｉの出力が立ち上がらず、上記したフィードバック制御を行うことができない。換言すれば、ＩＧＢＴセンス素子３２ｉの出力が著しく低下することとなる。
距離Ｌ１を短くすると、このように、ＩＧＢＴセンス素子３２ｉにスナップバックが生じる恐れがある。上記した実施形態では、第３領域としてのカソード領域２５，２７を形成する際に、ベースコンタクト領域２３と第３領域としてのカソード領域２５，２７との最短距離Ｌ１［μｍ］を考慮することが好ましい点を述べたが、最短距離Ｌ１だけでなく、幅Ｗ２にも留意して、第３領域としてのカソード領域２５，２７を形成することが好ましい。
そこで、本実施形態では、上記した数式９を満たすように、ρ１、Ｌ３、ρ２、Ｌ４、及びＷ２が設定されている。これにより、ＩＧＢＴセンス素子３２ｉにおいて生じるスナップバック電圧Ｖｓｂを、一般的な使用環境下での最大値である−４０℃の閾値電圧Ｖｔｈ＝０．８Ｖよりも小さくすることができる。この点は、本出願人による特開２００７−２８８１５８号公報に記載されているので、本実施形態での説明は割愛する。
このように本実施形態では、幅Ｗ２と最短距離Ｌ１を考慮して、カソード領域２５，２７が所定位置に形成されている。したがって、兼用のセンス素子３２において、ＩＧＢＴセンス素子３２ｉのスナップバックが抑制され、ＦＷＤセンス素子３２ｄの出力が向上され、且つＦＷＤ素子のリカバリ耐量が向上された半導体装置１００となっている。
なお、数式９の右辺の値を小さくするほど、幅Ｗ２、ひいては最小距離Ｌ１が大きい値をとることとなり、これにより抵抗Ｒ２が大きくなる。例えば、右辺を０．４とすると、Ｖｓｂが０．１Ｖよりも小さくなり、一般的な使用環境下での最大値である−４０℃の閾値電圧Ｖｔｈ＝０．８Ｖに対してほぼ無視できる値となる。この点も、本出願人による上記公報に記載されているので、本実施形態での説明は割愛する。
なお、本実施形態では、半導体装置１００がライフタイムキラー２８を有する例を示したが、ライフタイムキラー２８が形成されていない半導体装置１００についても適用することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
本実施形態では、第１導電型をｎ導電型、第２導電型をｐ導電型とする例を示した。しかしながら、第１導電型をｐ導電型、第２導電型をｎ導電型としても良い。
本実施形態では、センス領域１３及びその対向領域が、ともに平面矩形状の例を示した。しかしながら、平面矩形状以外の形状を採用することもできる。この場合も、センス領域１３（対向領域）と等距離Ｌ１に位置する第３領域が多いほど、ＦＷＤセンス出力が大きくなる。したがって、好ましくは、センス領域１３（対向領域）との対向距離が等しくなるように、センス領域１３を囲んで第３領域が設けられた構成とすると良い。
本実施形態では、半導体基板１０の第１主面１０ａ側であって、外周領域１２におけるセンス領域１３の周辺の構造については特に言及しなかったが、例えば、耐圧向上を目的とした、ｐ導電型（ｐ）のウェル領域が形成された構成としても良い。また、ＲＣ−ＩＧＢＴ素子を構成するｐ導電型（ｐ）のベース領域が、外周領域１２まで延設された構成としても良い。また、半導体基板１０とコレクタ領域２４やカソード領域２５，２７の間に、フィールドストップ層２６が形成されない構成としても良い。
本実施形態では、トレンチ構造のゲート電極２１により、ベース領域２０が並設方向に沿って複数の領域２０ａ，２０ｂ，２０ｃに区画された例を示した。しかしながら、ベース領域２０が、並設方向に沿って設けられた複数のウェル領域からなり、プレーナ構造のゲート電極を有する構成にも適用することができる。
また、本実施形態では、本実施形態においては、センス抵抗１０２が、センス素子３２のエミッタ側、及び、アノード側に接続される例を示した。しかしながら、センス素子３２のコレクタ側、及び、カソード側に、センス抵抗が接続された構成も可能である。
本実施形態では、並設方向及び長手方向において、他のベース領域２０ａ，２０ｂを取り囲む環状のベース領域２０ｃが、他のベース領域２０ａ，２０ｂよりも不純物濃度の高い領域とされる例を示した。しかしながら、図１９に示すように、ベース領域２０ｃの形成範囲を代えずに、不純物濃度が他のベース領域２０ａ，２０ｂよりも低い構成としても良い。これによれば、ＦＷＤ動作時のベース領域２０ｃから半導体基板１０への穂ホール注入量を抑制し、これによりリカバリ耐量を向上することができる。
また、本実施形態では、ベース領域２０ｃを他のベース領域２０ａ，２０ｂよりも深い領域とする例を示した。しかしながら、図２０に示すように、ベース領域２０ｃを他のベース領域２０ａ，２０ｂと同じ深さとし、これにより、ＦＷＤ動作時のベース領域２０ｃから半導体基板１０へのホール注入量を抑制して、リカバリ耐量を向上するようにしても良い。
１０・・・半導体基板
１０ａ・・・第１主面
１１・・・メイン領域
１３・・・センス領域
２０，２０ａ〜２０ｃ・・・ベース領域
２２・・・エミッタ領域（第１領域）
２３・・・ベースコンタクト領域
２４・・・コレクタ領域
２５，２７・・・カソード領域（第３領域）
１００・・・半導体装置

Claims (18)

  1. 第１主面及び第２主面を有する第１導電型の半導体基板が、前記第１主面側において、縦型のＩＧＢＴ素子、及び、該ＩＧＢＴ素子に逆並列に接続された縦型のＦＷＤ素子の構成されたメイン領域と、該メイン領域よりも前記第１主面に沿う大きさが小さく、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れるとともに、前記ＦＷＤ素子に流れる電流に比例した電流が流れる縦型のセンス素子の構成されたセンス領域と、を有し、
    前記センス領域では、前記半導体基板の第１主面側表層に、第２導電型のベース領域が、前記半導体基板の厚さ方向に垂直な一方向において互いに並設するように複数設けられ、
    複数の前記ベース領域のうち、前記並設方向における端部のベース領域を除く少なくとも一部の表層に、前記半導体基板よりも不純物濃度の高い第１導電型の第１領域が設けられ、
    複数の前記ベース領域のうち、少なくとも、前記第１領域の形成されたベース領域及び前記並設方向における端部のベース領域の表層に、前記ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域が設けられ、
    前記第１領域と前記ベースコンタクト領域とが電気的に接続された半導体装置であって、
    前記半導体基板の第２主面側表層には、
    前記ベース領域、及び、前記並設方向において互いに隣接する前記ベース領域間の領域、と対向する対向領域に、前記第１領域との間で、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れる第２導電型の第２領域のみが設けられ、
    前記厚さ方向に垂直な方向において、前記対向領域とは離れた位置に、前記半導体基板よりも不純物濃度が高く、前記ベースコンタクト領域との間で、前記ＦＷＤ素子に流れる電流に比例した電流が流れる第１導電型の第３領域が設けられていることを特徴とする半導体装置。
  2. 前記対向領域が平面矩形状とされ、
    前記第３領域は、平面矩形状の前記対向領域の複数辺に対応して設けられ、
    前記対向領域の各辺と、対応する前記第３領域との対向距離が、各辺において互いに等しくされていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３領域は、平面矩形状の前記対向領域の４辺に対応して設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 全ての前記第３領域が、前記半導体基板の第２主面側における前記メイン領域とは異なる領域に設けられ、
    前記第３領域は、前記対向領域を囲むように、環状に設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第３領域の少なくとも一部は、前記半導体基板の第２主面側における前記メイン領域内に設けられ、
    前記半導体基板の第２主面側における前記メイン領域とは異なる領域に設けられた残りの前記第３領域は、平面矩形状の前記対向領域の３辺に対応して、平面略コの字状に設けられていることを特徴とする請求項３に記載の半導体装置。
  6. 前記第３領域は、前記対向領域との対向距離が等しくなるように、前記対向領域を囲んで設けられていることを特徴とする請求項１に記載の半導体装置。
  7. 全ての前記第３領域が、前記半導体基板の第２主面側における前記メイン領域とは異なる領域に、前記対向領域を囲むように、環状に設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第３領域の一部は、前記半導体基板の第２主面側における前記メイン領域内に設けられていることを特徴とする請求項６に記載の半導体装置。
  9. 前記半導体基板には、少なくとも前記センス領域に、ライフタイムキラーが形成されていることを特徴とする請求項１〜８いずれか１項に記載の半導体装置。
  10. 前記第３領域が、
    前記半導体基板におけるキャリアのライフタイムをτ［μｓ］、キャリアの拡散係数をＤ［ｃｍ２／ｓ］、定数をＫ（Ｋ≧１）、前記厚さ方向に垂直な方向において、前記ベースコンタクト領域と前記第３領域との最短距離をＬ１［μｍ］、前記厚さ方向において、前記ベースコンタクト領域と前記第３領域との距離をＬ２［μｍ］としたとき、
    Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］、
    Ｋ・Ｄ・τ−Ｌ２２≧０で、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２、
    の関係を満たすように形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記第３領域が、
    Ｋ・Ｄ・τ−Ｌ２２≧０で、Ｌ１＝（Ｋ・Ｄ・τ−Ｌ２２）１／２
    の関係を満たすように形成されていることを特徴とする請求項１０に記載の半導体装置。
  12. 第１主面及び第２主面を有する第１導電型の半導体基板が、前記第１主面側において、縦型のＩＧＢＴ素子、及び、該ＩＧＢＴ素子に逆並列に接続された縦型のＦＷＤ素子の構成されたメイン領域と、該メイン領域よりも前記第１主面に沿う大きさが小さく、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れるとともに、前記ＦＷＤ素子に流れる電流に比例した電流が流れる縦型のセンス素子の構成されたセンス領域と、を有し、
    前記センス領域では、前記半導体基板の第１主面側表層に、第２導電型のベース領域が、前記半導体基板の厚さ方向に垂直な一方向において互いに並設するように複数設けられ、
    複数の前記ベース領域のうち、前記並設方向における端部のベース領域を除く少なくとも一部の表層に、前記半導体基板よりも不純物濃度の高い第１導電型の第１領域が設けられ、
    複数の前記ベース領域のうち、少なくとも、前記第１領域の形成されたベース領域及び前記並設方向における端部のベース領域の表層に、前記ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域が設けられ、
    前記第１領域と前記ベースコンタクト領域とが電気的に接続された半導体装置であって、
    前記半導体基板の第２主面側表層には、前記第１領域との間で、前記ＩＧＢＴ素子に流れる電流に比例した電流が流れる第２導電型の第２領域と、前記半導体基板よりも不純物濃度が高く、前記ベースコンタクト領域との間で、前記ＦＷＤ素子に流れる電流に比例した電流が流れる第１導電型の第３領域とが、互いに並んで設けられ、
    前記半導体基板には、少なくとも前記センス領域に、ライフタイムキラーが形成され、
    前記第３領域が、前記半導体基板におけるキャリアのライフタイムをτ［μｓ］、キャリアの拡散係数をＤ［ｃｍ２／ｓ］、定数をＫ（Ｋ≧１）、前記厚さ方向に垂直な方向において、前記ベースコンタクト領域と前記第３領域との最短距離をＬ１［μｍ］、前記厚さ方向において、前記ベースコンタクト領域と前記第３領域との距離をＬ２［μｍ］としたとき、
    Ｋ・Ｄ＝４０．７［ｃｍ２／ｓ］、
    Ｋ・Ｄ・τ−Ｌ２２≧０で、Ｌ１≧（Ｋ・Ｄ・τ−Ｌ２２）１／２、
    Ｋ・Ｄ・τ−Ｌ２２＜０で、Ｌ１≧０、
    の関係を満たすように形成されていることを特徴とする半導体装置。
  13. 前記第３領域が、
    Ｋ・Ｄ・τ−Ｌ２２≧０で、Ｌ１＝（Ｋ・Ｄ・τ−Ｌ２２）１／２、
    の関係を満たすように形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第３領域が、
    Ｋ・Ｄ・τ−Ｌ２２＜０で、Ｌ１＝０、
    の関係を満たすように形成されていることを特徴とする請求項１２に記載の半導体装置。
  15. 前記センス領域では、前記半導体基板の第１主面側にゲート電極が形成され、
    前記第３領域が、前記厚さ方向に垂直な方向において、前記ゲート電極の最外周部位よりも外側の位置で、前記ベース領域の直下に設けられていることを特徴とする請求項１２〜１４いずれか１項に記載の半導体装置。
  16. 前記ゲート電極は、前記半導体基板に対し、第１主面から所定の深さを有して形成されたトレンチ内に導電部材を埋め込んでなるトレンチ構造のゲート電極であり、
    前記ゲート電極によって、前記複数のベース領域が互いに区画されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記第３領域が、前記端部のベース領域におけるベースコンタクト領域の直下に設けられていることを特徴とする請求項１５又は請求項１６に記載の半導体装置。
  18. 前記半導体基板には、前記第２領域及び前記第３領域に対して前記第１主面側で隣接するように、前記半導体基板と前記第３領域の間の不純物濃度を有する第１導電型のフィールドストップ層が形成され、
    前記半導体基板の抵抗率をρ１［Ωｃｍ］、前記半導体基板における第１主面から前記フィールドストップ層までの厚さをＬ３［μｍ］、前記フィールドストップ層の抵抗率をρ２［Ωｃｍ］、前記フィールドストップ層の厚さをＬ４［μｍ］、前記第２領域の厚さ方向に垂直な方向における最小幅の１／２をＷ２［μｍ］としたとき、
    （ρ１／ρ２）×（Ｌ３・Ｌ４／Ｗ２２）＜１．６、
    の関係を満たすように形成されていることを特徴とする請求項１〜１７いずれか１項に記載の半導体装置。
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