CN101794778B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN101794778B
CN101794778B CN2010101040313A CN201010104031A CN101794778B CN 101794778 B CN101794778 B CN 101794778B CN 2010101040313 A CN2010101040313 A CN 2010101040313A CN 201010104031 A CN201010104031 A CN 201010104031A CN 101794778 B CN101794778 B CN 101794778B
Authority
CN
China
Prior art keywords
semiconductor substrate
region
zone
base stage
sensing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2010101040313A
Other languages
English (en)
Other versions
CN101794778A (zh
Inventor
田边广光
河野宪司
都筑幸夫
天野伸治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN101794778A publication Critical patent/CN101794778A/zh
Application granted granted Critical
Publication of CN101794778B publication Critical patent/CN101794778B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Abstract

一种半导体器件包括具有第一表面(10a)和第二表面(10b)的半导体衬底(10)。主区域(11)和感测区域(13)形成于所述半导体衬底(10)的所述第一表面侧上。RC-IGBT形成于所述主区域(11)中，且用于传输与流经所述RC-IGBT的电流成比例的电流的感测元件(32)形成于所述感测区域(13)中。所述感测元件(32)的集电极区(24)和阴极区(25，27)形成于所述半导体衬底(10)的所述第二表面侧上。所述集电极区(24)在所述半导体衬底(10)的厚度方向上位于所述感测区域(13)的正下方。所述阴极区(25，27)在所述厚度方向上不是位于所述感测区域(13)的正下方。

Description

半导体器件
技术领域
本发明涉及一种包括形成于相同半导体衬底中的绝缘栅极双极晶体管(IGBT)和续流二极管(FWD)的半导体器件。
背景技术
例如，JP-2005-57235A和JP-2008-53648公开了一种包括形成于相同半导体衬底的垂直IGBT和垂直FWD的半导体器件。这种半导体器件被称为反向导通绝缘栅极双极晶体管(RC-IGBT)。
在RC-IGBT中，FWD的阳极和IGBT的发射极形成为公共电极，且FWD的阴极和IGBT的集电极形成为公共电极。例如，所述RC-IGBT构建在倒相电路中且用于诸如电动机的电负载的脉宽调制(PWM)控制。
例如，JP-2004-88001A和JP-3156487公开了一种包括形成于相同半导体衬底的IGBT和IGBT感测元件的半导体器件。所述IGBT感测元件用于传输与流经所述IGBT的电流成比例的电流。通过检测传输通过所述IGBT感测元件的电流来保护所述IGBT免于过电流。厚度恢复电阻
在另一常规半导体器件中，P型基极区沿着半导体衬底的表面重复地形成于N型半导体衬底中。位于基极区的端部上的所述基极区具有P+型基极接触区，但是不具有N+型发射极区。当位于基极区的端部上的基极区具有基极接触区时，在切换IGBT时能够通过所述基极接触区有效地汲取在IGBT工作期间从P+型集电极区注入半导体衬底的空穴。因而，减少空穴，使得能够减小具有发射极区的基极区上的电流浓度。因此，能够改善击穿IGBT的电阻。
应注意，当将RC-IGBT用于倒相电路时，施加至所述倒相电路上侧的IGBT的栅极的驱动信号通常与施加至所述倒相电路下侧的IGBT的栅极的驱动信号反相。因此，如果将电感性负载连接至所述倒相电路，即使在FWD的续流工作期间也能够存在向IGBT的栅极施加驱动信号的可能性。结果，在FWD工作期间导通IGBT的栅极，使得能够同时操作IGBT和FWD。
如上所述，在RC-IGBT中，FWD的阳极和IGBT的发射极形成为公共电极，且FWD的阴极和IGBT的集电极形成为公共电极。因此，在FWD工作期间导通IGBT的栅极时，FWD的阳极和阴极试图处于相同的电势。结果，所述FWD不大可能处于正向工作。因此，在其中向IGBT的栅极施加驱动信号的情况下，FWD的正向电压Vf增大。结果，半导体器件中的DC损失增大。
本发明的发明人已经考虑到除了IGBT感测元件之外，能够通过向RC-IGBT添加FWD感测元件解决上述问题。FWD感测元件用于传输与流经RC-IGBT的FWD的电流成比例的电流。因此，通过使用FWD感测元件能够检测电流是否流经FWD。将检测结果反馈至栅极驱动电路。在FWD工作期间，所述栅极驱动电路停止施加至IGBT的栅极驱动信号。因而，能够减小DC损失。
在这种情况下，IGBT感测元件和FWD感测元件形成在相同的衬底作为RC-IGBT。如上所述，通过组合IGBT和FWD来形成RC-IGBT。因此，能够将IGBT感测元件和FWD感测元件组合在一起以形成组合的感测元件。
所组合的感测元件用于传输与流经IGBT的电流成比例的电流以及与流经FWD的电流成比例的电流。通常，流经所组合的感测元件的电流小于流经RC-IGBT的电流。因此，尽管所组合的感测元件与RC-IGBT具有相同的结构，但是所组合的感测元件的尺寸小于RC-IGBT的尺寸。例如，所组合的感测元件的尺寸大约是RC-IGBT的尺寸的千分之一到千分之十。
如上所述，所组合的感测元件与RC-IGBT具有相同的结构。具体而言，在所组合的感测元件中，基极区的一部分具有发射极区和基极接触区。所述基极区的一部分不仅用作沟道区，而且用作FWD感测元件的阳极区。由于FWD感测元件的阴极区位于基极区的正下方，所以阴极区和基极区之间的距离短。因此，在RC-IGBT的FWD工作期间，通过基极接触区大量空穴被注入半导体衬底。结果，减小(劣化)了在FWD恢复期间击穿FWD的电阻。
发明内容
鉴于上述情况，本发明的目的是提供一种包括RC-IGBT和用于感测流经所述RC-IGBT的电流的组合感测元件的半导体器件，其中，改善了FWD接收器恢复期间击穿FWD的电阻。
根据本发明的一方面，半导体器件包括具有第一表面和与所述第一表面相对的第二表面的第一导电类型的半导体衬底。所述半导体衬底具有从所述第一表面到所述第二表面的厚度方向，且具有垂直于所述厚度方向的平面方向。主区域形成于所述半导体衬底的所述第一表面侧上。所述主区域沿着所述半导体衬底的所述第一表面具有第一尺寸。所述主区域包括用于传输第一电流的垂直绝缘栅极双极晶体管以及用于传输第二电流的垂直续流二极管。所述续流二极管与所述绝缘栅极双极晶体管反并联连接。感测区域形成于所述半导体衬底的所述第一表面侧上。所述感测区域沿着所述半导体衬底的所述第一表面具有第二尺寸。所述第二尺寸小于所述第一尺寸。所述感测区域包括用于传输与所述第一电流成比例的第三电流以及用于传输与所述第二电流成比例的第四电流的感测元件。所述感测区域在所述半导体衬底的所述第一表面侧的表面部分处包括第二导电类型的基极区。所述基极区具有沿着与所述半导体衬底的所述平面方向平行的第一方向设置的多个基极部分。所述多个基极部分的第一个在其表面部分包括第一导电类型的第一区域。所述第一区域的杂质浓度高于所述半导体衬底的杂质浓度。所述多个基极部分的第二个在所述第一方向上位于所述基极区的端部。所述多个基极部分的第一个和所述多个基极部分的第二个中的每一个在其表面部分包括第二导电类型的基极接触区。所述基极接触区的杂质浓度高于所述基极区的杂质浓度。所述第一区域电连接至所述基极接触区。第二导电类型的第二区域形成于所述半导体衬底的所述第二表面侧的表面部分且在所述厚度方向上位于所述感测区域的所述基极区的正下方。所述第三电流在所述第一区域和第二区域之间流动。第二导电类型的第三区域形成于所述半导体衬底的所述第二表面侧的表面部分，且其杂质浓度高于所述半导体衬底的杂质浓度。所述第四电流在所述基极接触区和所述第三区域之间流动。所述第三区域在所述半导体衬底的所述平面方向上与所述基极接触区分隔开预定的距离。
根据本发明的另一方面，半导体器件包括具有第一表面和与所述第一表面相对的第二表面的第一导电类型的半导体衬底。主区域形成于所述半导体衬底的所述第一表面侧上。所述主区域沿着所述半导体衬底的所述第一表面具有第一尺寸。所述主区域包括用于传输第一电流的垂直绝缘栅极双极晶体管以及用于传输第二电流的垂直续流二极管。所述续流二极管与所述绝缘栅极双极晶体管反并联连接。感测区域形成于所述半导体衬底的所述第一表面侧上。所述感测区域沿着所述半导体衬底的所述第一表面具有第二尺寸。所述第二尺寸小于所述第一尺寸。所述感测区域包括用于传输与所述第一电流成比例的第三电流以及用于传输与所述第二电流成比例的第四电流的感测元件。所述感测区域在所述半导体衬底的所述第一表面侧的表面部分处包括第二导电类型的基极区。所述基极区具有在与所述半导体衬底的所述平面方向平行的第一方向上设置的多个基极部分。所述多个基极部分的第一个在其表面部分包括第一导电类型的第一区域。所述第一区域的杂质浓度高于所述半导体衬底的杂质浓度。所述多个基极部分的第二个在所述第一方向上位于所述基极区的端部。所述多个基极部分的第一个和所述多个基极部分的第二个中的每一个在其表面部分包括第二导电类型的基极接触区。所述基极接触区的杂质浓度高于所述基极区的杂质浓度。所述第一区域电连接至所述基极接触区。第二导电类型的第二区域形成于所述半导体衬底的所述第二表面侧的表面部分处。所述第三电流在所述第一区域和所述第二区域之间流动。第二导电类型的第三区域形成于所述半导体衬底的所述第二表面侧的所述表面部分，且其杂质浓度高于所述半导体衬底的杂质浓度。所述第四电流在所述基极接触区和所述第三区域之间流动。所述第二区域和所述第三区域彼此相邻。所述半导体衬底在所述感测区域中包括寿命抑制器。所述半导体衬底中的载流子的寿命被定义为τ[μs]。所述载流子的扩散系数被定义为D[cm2/s]。等于或大约1的恒定值被定义为k。所述基极接触区和所述第三区域之间在所述半导体衬底的所述平面方向上的最短距离被定义为L1[μm]。所述基极接触区和所述第三区域之间在所述半导体衬底的厚度方向上的距离被定义为L2[μm]。在这种情况下，满足如下表达式：K·D＝40.7[cm2/s]，当k·D·τ-L22≥0时L1≥(K·D·τ-L22)1/2，而当K·D·τ-L22＜0时，L1≥0，。
附图说明
结合附图，在如下的详细说明中，本发明的上述目的、其它目的、特征和优点将变得更加显而易见。在附图中：
图1是示出了根据本发明的第一实施例的半导体器件的平面图的示图；
图2是示出了图1的半导体器件的感测区域的放大图的示图；
图3是示出了沿着图2的线III-III截取的截面图的示图；
图4是示出了采用图1的半导体器件的反馈电路的示图；
图5是示出了反馈电路的反馈部的输出电平的示图；
图6是示出了在FWD的恢复期间用于评估击穿RC-IGBT的FWD的恢复电阻的第一评估电路的示图；
图7是示出了用于评估感测元件的FWD感测输出的第二评估电路的示图；
图8是示出了恢复电阻、FWD感测输出与感测区域和感测元件的阴极区之间距离的关系示图；
图9是示出了根据本发明的第二实施例的半导体器件的感测区域的放大图的示图；
图10是示出了沿着图9的线X-X截取的截面图的示图；
图11是示出了根据第二实施例的变型的感测区域的放大图的示图；
图12是示出了根据第二实施例的另一变型的感测区域的放大图的示图；
图13是示出了根据本发明的第三实施例的半导体器件的感测区域的放大图的示图；
图14是示出了载流子的寿命和距离之间的关系的示图；
图15是示出了根据本发明的第四实施例的半导体器件的感测区域的放大图的示图；
图16是示出了根据本发明的第五实施例的半导体器件的感测区域的放大图的示图；
图17A是示出了IGBT感测元件的电流-电压特性的示图，而图17B是示出了IGBT的电流-电压特性的示图；
图18是示出了感测输出和流经IGBT的电流之间关系的示图；
图19是示出了根据本发明的变型的半导体器件的截面图的示图；以及
图20是示出了根据本发明的另一变型的半导体器件的截面图的示图。
具体实施方式
(第一实施例)
下面将参考图1-5描述根据本发明的第一实施例的半导体器件100。
半导体器件100包括N型半导体衬底10。半导体衬底10具有第一表面10a和与第一表面10a相对的第二表面10b。半导体衬底10包括主区域11以及感测区域13。包括垂直IGBT 30(参考图4)和与IGBT 30反并联连接的垂直FWD 31(参考图4)的RC-IGBT主要形成于主区域31中。垂直感测元件32主要形成于感测区域13中。感测元件32包括IGBT感测部分和FWD感测部分。所述IGBT感测部分用于传输与流经IGBT 30的电流成比例的电流。所述FWD感测部分用于传输与流经FWD 31的电流成比例的电流。通过这种方式，组合所述IGBT感测部分和所述FWD感测部分以形成感测元件32。感测区域13的尺寸沿着半导体衬底10的第一表面10a小于主区域11的尺寸。例如，可以将半导体器件10用作混合电动车(EHV)的倒相器模块中的功率切换器件。
如图3所示，半导体衬底10具有从第一表面10a到第二表面10b的厚度方向。半导体衬底10具有垂直于所述厚度方向的平面方向。如图1所示，所述平面方向包括第一平面方向和垂直于所述第一方向的第二平面方向。
如图1所示，主区域11形成于半导体衬底10的第一表面侧上。主区域11在半导体衬底10的平面方向上由环形的外部区域12环绕。感测区域13位于外部区域12中。外部区域12具有环绕主区域11和感测区域13的环形的击穿电阻区域14。击穿电阻区域14能够用作保护环以确保击穿电阻。
形成于主区域11中的RC-IGBT可以具有与常规RC-IGBT相同的结构。因此，省去(即，省略)对主区域11的结构的具体描述。
感测区域13形成于半导体衬底10的第一表面侧上。感测区域13具有与主区域11相同的结构。然而，如上所述，感测区域13的尺寸沿着半导体衬底10的第一表面10a小于主区域11的尺寸。例如，感测区域13的尺寸可以是主区域尺寸的千分之十。
根据第一实施例，半导体衬底10是杂质浓度大约为1x1014cm-3的N-型体单晶硅衬底(例如，FZ晶圆)。如图3所示，在半导体衬底10的第一表面侧上的感测区域13的表面部分处形成P型基极区(即，P阱区)20。
多个栅电极21形成于基极区20中。每个栅电极21包括沟槽。所述沟槽从半导体衬底10的第一表面10a延伸至预定的深度，使得所述沟槽穿透基极区20。尽管在附图中没有示出，但是在所述沟槽的壁上形成了绝缘层，且所述沟槽填充有导电材料，例如，杂质浓度大约为1x1020cm-3的多晶硅。在半导体衬底10的第一平面方向上以预定的规则间隔重复形成栅电极21。因而，在所述第一平面方向上以带状图形设置栅电极21。通过栅电极21将基极区20划分为多个基极部分20a-20c。因而，与栅电极21一样，在所述第一平面方向上以带状图形设置基极部分20a-20c。每个栅电极21在垂直于所述第一平面方向的第二平面方向上具有纵向方向。
包括栅电极21的基极区20沿着半导体衬底10的第一表面10a具有矩形形状。此外，形成包括栅电极21的基极区20的区域几乎等于形成感测区域13的区域。因此，与基极区20一样，感测区域13沿着半导体衬底10的第一表面10a具有矩形形状。
如上所述，感测区域13与主区域11具有相同的结构。因此，主区域11沿着半导体衬底10的第一表面10a具有矩形形状。与感测区域13一样，主区域11包括基极区，所述基极区具有在所述第一平面方向上以带状图形设置的基极部分。如图1所示，主区域11在所述第二平面方向上与感测区域13相邻，且在所述第一平面方向上与感测区域13平行。
如图3所示，基极部分20a和基极部分20b在所述第一平面方向上交替设置。
基极部分20a既具有N+型发射极区22(作为权利要求中的第一区域)，又具有P+型基极接触区23。发射极区22和基极接触区23中的每一个的杂质浓度大于半导体衬底10的杂质浓度。
发射极区22位于半导体衬底10的第一表面侧上，且与栅电极21相邻。发射极区22在所述第二平面方向上沿着栅电极21延伸。基极接触区23位于半导体衬底10的第一表面侧上，且位于发射极区22之间。基极接触区23在第二平面方向上沿着栅电极21延伸。例如，发射极区22从第一表面10a开始具有大约0.5μm的厚度并且其杂质浓度大约为1x1020cm-3，基极接触区23从第一表面10a开始具有大约1.0μm的厚度且其杂质浓度大约为3x1019cm-3。基极部分20a的基极接触区23用于防止闩锁效应，且还用作感测元件32的FWD工作期间的阳极。
基极部分20b既不具有发射极区22也不具有基极接触区23。基极部分20b与栅电极21和用于感测的发射极焊盘电断开连接。因此，基极部分20b电浮置。
例如，基极部分20a、20b中的每一个从第一表面10a开始具有大约为4μm的厚度，且其杂质浓度大约为2x1017cm-3。
如图3所示，基极部分20c位于基极区20的每个端部。基极部分20c具有基极接触区23，但是不具有发射极区22。基极部分20c的厚度大于基极部分20a、20b的厚度中的每一个，使得能够增大曲率半径以减小电场浓度。此外，基极部分20c的杂质浓度大于基极部分20a、20b的杂质浓度中的每一个。例如，从第一表面10a开始基极部分20c的厚度大约为9μm，且其浓度大约为1x1018cm-3。
应注意，不仅在所述第一平面方向上而且在所述第二平面方向上，基极部分20c位于基极区20的每一端部上。具体而言，基极部分20c具有环形形状以环绕基极部分20a、20b。基极接触区23在所述第一平面方向上位于基极部分20c的每一端部上，且沿着栅电极21延伸。
基极部分20c的基极接触区23在感测元件32的FWD工作期间用作阳极。此外，当截止时，基极部分20c的基极接触区23用来有效地汲取在感测元件32的IGBT工作期间从感测元件32的P+型集电极区24(作为权利要求中的第二区域)注入到半导体衬底10的空穴。因而，减少了半导体衬底10的空穴，使得能够减少基极部分20a，尤其是位于基极部分20c附近的基极部分20a上的电流浓度。因此，防止了由于电流浓度引起的闩锁效应，从而能够改善击穿IGBT感测部分的电阻。
发射极区22和感测区域13的基极接触区23电连接至发射极焊盘。因而，基极部分20a在感测元件32的IGBT工作期间用作沟道。此外，基极部分20a与基极接触区23协同工作以用作感测元件32的FWD工作期间的阳极。基极部分20c与基极接触区23协同工作以用作感测元件32的FWD工作期间的阳极。
如图3所示，感测元件32的集电极区24形成在半导体衬底10的第二表面侧的表面部分。与流经RC-IGBT的IGBT 30的电流成比例的电流在发射极区22和集电极区24之间流动。应注意，集电极区24在半导体衬底10的厚度方向上位于感测区域13的正下方(即，基极区20)。也就是说，集电极区24在半导体衬底10的厚度方向上面对感测区域13。
感测元件32的N+型阴极区25(作为权利要求中的第三区域)形成在半导体衬底10的第二表面侧的表面部分。与流经RC-IGBT的EWD 31的电流成比例的电流在基极接触区23和阴极区25之间流动。应注意，阴极区25在半导体衬底10的厚度方向上不是位于感测区域13的正下方。具体而言，阴极区25被定位成对应于所述矩形感测区域的四侧中的一个，且阴极区25在所述第二平面方向上与感测区域13的一侧分隔开预定的距离L1。
N型场停止层26形成于半导体衬底10的第二表面侧上。具体而言，场停止层26形成于集电极区24和阴极区25中的每一个以覆盖半导体衬底10的整个第二表面侧。
根据第一实施例，阴极区25在所述第二平面方向上与感测区域13分隔开距离L1，使得阴极区25在半导体衬底10的厚度方向上位于主区域11的正下方。距离L1是在所述第二平面方向上感测区域13和阴极区25之间的最短距离。例如，在从阴极区25的边缘到感测区域13的基极接触区23的边缘进行测量时，距离L1可以是大约150μm。
如上所述，感测元件32的阴极区25位于主区域11的正下方。也就是说，RC-IGBT的阴极区(未示出)的一部分用作感测元件32的阴极区25。更具体而言，集电极区(未示出)和RC-IGBT的包括感测元件32的阴极区25的阴极区两者在半导体衬底10的厚度方向上都位于主区域11的正下方。相反地，只有感测元件32的集电极区24在半导体衬底10的厚度方向上位于感测区域13的正下方。通过这种方式，阴极区25在RC-IGBT和感测元件32之间共用。
感测元件32的阴极区25和集电极区24以及RC-IGBT的集电极区和阴极区电连接至公共集电极电极，其也将用作公共阴极电极。例如，集电极区24从第二表面10b开始具有大约0.5μm的厚度，且其杂质浓度大约为3x1019cm-3，且阴极区25从第二表面10b开始具有大约0.5μm的厚度，且其杂质浓度大约为1x1020cm-3。场停止层26的杂质浓度在半导体衬底10的杂质浓度和阴极区25的杂质浓度之间。
能够通过常规半导体制造工艺来制造具有上述结构的半导体器件100。因此，省去(即，省略)半导体器件100的制造方法的具体描述。
图4描述了采用半导体器件100的反馈电路。图4中所示的反馈电路对应于倒相电路的用于驱动诸如电动机的电负载的一个臂。本发明的发明人已经提交了除了半导体器件10之外的这种反馈电路的日本专利申请(例如，日本专利申请No.2007-229959和No.2007-268328)。因此，省去(即，省略)了对反馈电路的具体描述。
如图4所示，反馈电路包括半导体器件100、与门101、感测电阻器102以及反馈部103。
如上所述，半导体器件100包括主要形成于半导体衬底10的主区域11的RC-IGBT。所述RC-IGBT具有IGBT 30和FWD 31。半导体器件100还包括主要形成于半导体衬底10的感测区域13中的感测元件32。感测元件32包括IGBT感测部分和FWD感测部分。
与门101是逻辑电路，当到达与门101的所有输入处于高电平时，与门101的输出变为逻辑高电平。将用于驱动半导体器件100(即，IGBT 30和感测元件32)的脉宽调制(PWM)栅极信号输入至与门101的第一输入端。此外，将反馈部103的输出信号输入至与门101的第二输入端。所述PWM栅极信号由外部信号发生器生成且被提供至与门101。
与门101通过栅极电阻器104电连接至半导体器件100的栅极焊盘。因而，可以通过所述PWM栅极信号来控制IGBT 30和感测元件32的栅极电压，所述PWM栅极信号从与门101通过栅极电阻器来提供。例如，当所述PWM栅极信号处于逻辑高电平时，与门101传输所述PWM信号，使得能够导通IGBT 30。且当所述PWM栅极信号处于逻辑低电平时，与门101阻挡所述PWM栅极信号，使得能够截止IGBT 30。在这种情况下，应注意，如果反馈部103的输出信号处于低电平，则与门101总是阻挡所述PWM栅极信号，以便不驱动半导体器件100。
尽管附图中未示出，负载和电源连接至IGBT 30的集电极或发射极，使得主电流(集电极电流)Ic能够在IGBT 30的集电极和发射极之间流动。感测元件32的集电极和IGBT 30的集电极形成为公共集电极电极。感测元件32的发射极区22通过焊盘34电连接至感测电阻器102的第一端部。感测电阻器102的第二端部通过焊盘35连接至IGBT 30的发射极区。因而，与主电流Ic成比例的感测电流Is从感测元件32的发射极区22流至感测电阻器102。且感测电流Is在感测电阻器102的两端所产生的电压Vs反馈至反馈部103。
例如，反馈部103能够形成有运算放大器。反馈部103具有第一阈值Vth1且基于所述第一阈值Vth1确定电流是否流经FWD 31。此外，反馈部103具有第二阈值Vth2。且基于第二阈值Vth2确定过电流是否流经IGBT30。根据第一实施例，第一阈值Vth1和第二阈值Vth2中的每一个为电压值。反馈部103的输出信号的逻辑电平(即，高或低)取决于确定结果。因此，所述PWM栅极信号是否流经与门101取决于反馈部103的确定结果。
当正常驱动IGBT 30时(即，电流不流经FWD 31时)，电流从感测元件32流至感测电阻器102。因而，感测电阻器102两端的电压Vs相对于IGBT 30的发射区的电势变为正值。相反地，当电流流经FWD 31时，电流从感测电阻器102流至感测元件32。因而，感测电阻器102两端的电压Vs相对于IGBT 30的发射极区的电势变为负值。因此，可以通过将第一阈值Vth1设置为负值来检测流经FWD 31的电流。
当过电流流经IGBT 30时，增加了从感测元件32流至感测电阻器102的电流。因此，在正值范围内，感测电阻器102两端的电压Vs增大。因此，可以通过将所述第二阈值Vth2设置为正值来检测流经IGBT 30的过电流。
将感测电阻器102两端的电压Vs提供至反馈部103。如图5所示，当电压Vs小于第一阈值Vth1或大于第二阈值Vth2时，反馈部103的输出信号变为逻辑低电平，以便防止所述PWM栅极信号传输通过与门101。相反地，当电压Vs等于或大于第一阈值Vth1且等于或小于第二阈值Vth2时，反馈部103的输出信号变为逻辑高电平，以便允许所述PWM栅极信号传输通过与门101。
例如，在正常时间里，外部信号发生器生成逻辑高电平的栅极驱动信号以驱动IGBT 30和感测元件32。且将逻辑高电平的栅极驱动信号输入至与门101。此时，FWD 31被切换为截止，且没有电流流经感测元件32。因此，感测电阻器102的第一端部(即，焊盘34侧)的电势变为大于感测电阻器102的第二端部(即，焊盘35侧)的电势，使得感测电阻器102两端的电压Vs能够变为正值。
由于电压Vs是正值，所以电压Vs大于为负值的第一阈值Vth1。因此，反馈部103确定没有电流流经FWD 31。因此，如图5所示，反馈部103的输出信号变为逻辑高电平，且将逻辑高电平的输出信号输入至与门101。由于所述PWM栅极信号和反馈部103的输出信号两者都处于逻辑高电平，所以所述PWM栅极信号传输通过与门101。然后，将传输通过与门101的所述PWM栅极信号通过栅极电阻器104施加至IGBT 30的栅极和感测元件32，使得能够导通IGBT 30和感测元件32。通过这种方式，驱动IGBT 30和感测元件32，使得主电流Ic能够流经连接至IGBT 30的集电极或发射极的负载。
当电流流经FWD 31时，感测电阻器102的第一端部(即，焊盘34侧)的电势变为小于感测电阻器102的第二端部(即，焊盘35侧)的电势，使得感测电阻器102两端的电压Vs能够变为负值。
在这种情况下，如果电压Vs变得等于或小于第一阈值Vth1，反馈部103确定电流流经FWD 31。因此，如图5所示，反馈部103的输出信号变为逻辑低电平，且将逻辑低电平的输出信号输入至与门101。
由于反馈部103的输出信号处于逻辑低电平，所以无论所述PWM栅极信号是否处于逻辑高电平，所述PWM栅极信号不能传输通过与门101。结果，IGBT 30切换为截止。通过这种方式，在FWD 31的正向工作期间不驱动IGBT 30。
当过电流流经IGBT 30时，从感测元件32流至感测电阻器102的感测电流与所述过电流成比例的增大。因此，感测电阻器102两端的电压Vs变得大于在IGBT 30的正常工作期间感测电阻器102两端显示的电压Vs。
在这种情况下，如果电压Vs变得等于或大于第二阈值Vth2，反馈部103确定过电流流经IGBT 30。因此，如图5所示，反馈部103的输出信号变为逻辑低电平，且将逻辑低电平的输出信号输入至与门101。
由于反馈部103的输出信号处于逻辑低电平，所以无论所述PWM栅极信号是否处于逻辑高电平，所述PWM栅极信号不能流经与门101。结果，IGBT 30切换为截止。通过这种方式，停止流经IGBT 30的过电流，使得能够防止IGBT 30的击穿。
如上所述，根据第一实施例，感测元件32的集电极区24形成在半导体衬底10的第二表面侧的表面部分，且在半导体衬底10的厚度方向上位于感测区域13的正下方(即，基极区20)。感测元件32的阴极区25形成在半导体衬底10的第二表面侧的表面部分，且在半导体衬底10的第二平面方向上与感测区域13分隔开距离D1。也就是说，在半导体衬底10的厚度方向上，阴极区25不是位于感测区域13的正下方。
在这种方案中，与阴极区25位于感测区域13的正下方相比，能够增大阴极区25和感测区域13之间的距离。阴极区25和感测区域13之间的增大的距离提供了以下优点。
在感测元件32的FWD工作期间，半导体衬底10的位于阴极区25和基极区20(例如，基极部分20c)的基极接触区23之间的部分用作阴极。用作阴极的该部分的长度随着阴极区25和感测区域13之间的距离的增大而增大。因此，施加在阴极区25和基极区20的基极接触区23之间的p-n结处的正向电压Vf减小。结果，从基极接触区23注入的载流子(例如，空穴)的数量减小。因此，能够改善FWD 31的恢复期间击穿FWD 31的电阻而不减小击穿感测元件32的IGBT感测部分的电阻。在FWD 31的恢复期间击穿FWD 31的恢复电阻在下文中被称为“FWD的恢复电阻”。
此外，根据第一实施例，阴极区25不是位于感测区域13的正下方。换句话说，只有集电极区24位于感测区域13的正下方。因此，能够改善(即，增大)感测元件32的IGBT感测输出。感测元件32的IGBT感测输出是在电流流经RC-IGBT的IGBT 30时感测元件32产生的输出。
此外，根据第一实施例，阴极区25位于主区域11的正下方，使得阴极区25能够在RC-IGBT和感测元件32之间共用。或者，只要阴极区25不是位于感测区域13的正下方，阴极区25能够位于除了位于主区域11正下方之外的任何位置。例如，阴极区25能够位于外部区域12。
(第二实施例)
下面将参考图6-10描述本发明的第二实施例。第二实施例相对于第一实施例的区别如下。
在第一实施例中，感测元件32的集电极区24在半导体衬底10的厚度方向上位于感测区域13的正下方。感测元件32的阴极区25在所述厚度上不是位于感测区域13的正下方。具体而言，阴极区25被定位成对应于矩形感测区域的一侧，且在半导体衬底10的第二平面方向上与感测区域13的所述一侧分隔开距离L1。
本发明的发明人已经通过使用了如图6和7所示的评估电路进行了试验，以便评估第一实施例的半导体器件100的感测元件32的FWD感测输出和FWD 31的恢复电阻。感测元件32的FWD感测输出是在电流流经RC-IGBT的FWD 31时由感测元件32产生的输出。
图6所示的评估电路包括用于驱动半导体器件100、连接至IGBT 105的栅极的栅极电阻器106、直流(DC)电源107、寄生电感器108以及与半导体器件100并联连接的负载电感器109的开关IGBT105。
已经在下列条件下使用图6中所示的评估电路进行了用于评估FWD 31的恢复电阻的试验：DC电源107是750伏的DC电源。寄生电感器108具有200nH的电感。负载电感器109具有100nH的电感。半导体器件100的IGBT 30的栅极和发射极连接在一起(即，短路连接)。调节栅极电阻器106的电阻使得在FWD 31从导通切换至截止时刻得到的恢复电流的di/dt能够为2kA/μs。恢复电流的di/dt代表在相对于FWD 31的导通期间流动的电流的0A±10％的范围内的电流的梯度。
已经在下列条件下使用图7中所示的评估电路进行了用于评估感测元件32的FWD感测输出的试验：半导体器件100的IGBT 30的发射极接地。将IGBT 30的栅极电压设置为0V或15V。通过在0A到400A的范围内改变电流来测量感测电阻器102两端的电压。
图8描述了由本发明的发明人进行的试验结果。在图8中，实线代表FWD 31的恢复电阻[A]。虚线代表感测元件32的FWD感测输出[V]。应注意，FWD感测输出表示为图8中的绝对值。可以从图8中看出FWD 31的恢复电阻随着基极接触区23和阴极区25之间的最短距离L1的增大而增大。例如，FWD 31的恢复电阻在150μm的距离L1处大约为100μm的距离L1处的三倍或更大。此外，可以从图8中看出感测元件32的FWD感测输出的绝对值随着距离L1的增大而减小。
也就是说，试验结果表明在感测元件32的FWD感测输出和FWD 31的恢复电阻之间存在平衡关系。
基于上述试验结果，根据第二实施例，感测元件32的阴极区被定位成对应于矩形感测区域13的多个侧，通过这种方式阴极区与感测区域13的每个对应侧分隔开距离D1。也就是说，阴极区与感测区域13的每个对应侧距离相等的距离D1。
图9描述了根据第二实施例的半导体器件100的平面图。图10是沿着图9中的线X-X截取的截面图。在图9和10中所示的半导体器件100中，感测元件32的N+型阴极区25、27(作为权利要求中的第三区域)被定位成对应于感测区域13的三侧。
与第一实施例一样，阴极区25在半导体衬底10的厚度方向上位于主区域11的正下方，且在半导体衬底10的第二平面方向上与感测区域13的一侧(例如，一长侧)分隔开距离L1。在半导体衬底10的第二平面方向上从阴极区25的边缘到感测区域13的基极接触区23的边缘对距离L1进行测量。因而，阴极区25在RC-IGBT和感测元件32之间共用。或者，只要阴极区25不是位于感测区域13的正下方，阴极区25能够位于除了位于主区域11的正下方之外的任何位置。例如，阴极区25能够位于外部区域12中。
阴极区27位于外部区域12中。也就是说，阴极区27在半导体衬底10的厚度方向上既不位于主区域11的正下方，也不是位于感测区域13的正下方。此外，阴极区27在半导体衬底10的第一平面方向上在感测区域13两端彼此相对。每个阴极区27在半导体衬底10的第二平面方向上与感测区域13的两侧(例如，两短侧)中的对应一个分隔开距离L1。在半导体衬底10的第一平面方向上从阴极区27的边缘到基极部分20c的基极接触区23的边缘进行测量。通过这种方式，每一个阴极区25、27与感测区域13的对应侧距离相同的距离D1。
如上所述，根据第二实施例，阴极区被定位成对应于感测区域13的三侧。在这种方案中，用作阴极的部分增大，使得能够改善FWD感测输出。
本发明的发明人已经确认图9和10所示的结构能够改善FWD感测输出。具体而言，当距离D1是250μm时，图8中的实线圆代表图9和10中所示的结构的FWD感测输出。可以从图8中看出，图9和10中所示的结构的FWD感测输出大约三倍大于第一实施例的FWD感测输出。
应注意，阴极区25、27能够被定位成对应于感测区域13的两或四(即，所有的)侧。
在图11所示的示例中，阴极区25位于主区域11的正下方，且被定位成对应于感测区域13的一侧。阴极区27位于外部区域12中且被定位成对应于感测区域13的三侧。具体而言，阴极区27具有方角C型以环绕感测区域13的三侧。通过这种方式，阴极区25、27被定位成对应于感测区域13的四侧(即，所有的)，且每一个阴极区25、27与感测区域13的相应侧距离相同的距离D1。因此，更加增大了用作阴极的部分，使得能够改善FWD感测输出。在图11所示的示例中，阴极区27形成为具有方角C型的单件。或者，能够将独立的三个阴极区27以方角C型进行设置。
本发明的发明人已经确认图11中所示的结构能够改善FWD感测输出。具体而言，图8中的实线三角形代表在距离D1为250μm时图11所示的结构的FWD感测输出。可以从图8中看出，图11中所示的结构的FWD感测输出大约四倍大于第一实施例的FWD感测输出。
在图12中所示的另一示例中，阴极区位于主区域11的正下方且被定位成对应于感测区域13的一侧。应注意，阴极区25与感测区域13的相应侧的距离大于距离D1。阴极区27位于外部区域12中且被定位成对应于感测区域13的四(即，所有的)侧。具体而言，阴极区27具有矩形环形以环绕感测区域13的四侧。通过这种方式，阴极区25、27被定位成对应于感测区域13的四(即，所有的)侧。在图12所示的示例中，阴极区27的每一侧与感测区域13的对应侧距离相同的距离D1。因此，更加增大了用作阴极的部分，使得能够更加改善FWD感测输出。在图12中所示的示例中，阴极区27形成为具有矩形环形的单件。或者，能够以矩形环形设置单独的四个阴极区27。
(第三实施例)
下面参考图13和14描述本发明的第三实施例。第三实施例相对于先前实施例的区别如下。
图13描述了第三实施例的半导体器件100的结构的截面图。如同通过比较图10和13可以看出一样，第三实施例的结构几乎与第二实施例的结构相同。第二实施例和第三实施例之间的区别在于形成于半导体衬底10中的寿命抑制器28。
寿命抑制器28是故意形成在半导体衬底10中以便通过载流子的复合来加速载流子的消失的晶体缺陷。例如，能够通过电子辐射、氦辐射、质子辐射或金扩散在半导体衬底10中形成寿命抑制器。寿命抑制器28至少形成在感测区域13中。在这种方案中，在FWD 31从导通切换至截止的时刻流过的恢复电流减小，使得能够减少开关损耗(即，AC损耗)。根据第三实施例，寿命抑制器28几乎形成于整个半导体衬底10中，即，不仅形成于感测区域13中还形成于主区域11中。在图13中，作为寿命抑制器28的寿命抑制器层位于从半导体衬底10的第一表面10a开始的预定的深度。寿命抑制器28的位置不限于图13中所示。
如上所述，根据第三实施例，寿命抑制器28形成于半导体衬底10中以便通过载流子的复合来加速载流子的消失。因此，能够减少半导体衬底10中的载流子的寿命。结果，从基极区20(具体而言，基极部分20c)的基极接触区23注入到半导体衬底10的载流子(例如，空穴)能够在感测元件和FWD 31的FWD工作期间短时间内消失。因而，能够改善FWD 31的恢复电阻。
通过这种方式，添加到半导体衬底10的寿命抑制器28能够改善FWD31的恢复电阻。因此，即时在感测区域13(即，基极接触区23)和阴极区25、27之间的距离L1减小时，能够保证FWD 31的恢复电阻。
基于上述讨论，根据第三实施例，形成阴极区25、27以满足以下表达式：
K·D＝40.7[cm2/s]
当K·D·τ-L22≥0时，L1≥(K·D·τ-L22)1/2        .....(1)
在表达式(1)中，τ代表半导体衬底10中的载流子的寿命[μs]，D代表载流子的扩散系数[cm2/s]，K代表等于或大于1的恒定值，L1代表在平面方向上基极接触区23和阴极区25、27之间的最短距离[μm]，且L2代表在厚度方向上基极接触区23和阴极区25、27之间的最短距离[μm]。
应注意，如果K·D·τ-L22＜0，则以与前述实施例一样的方式形成阴极区25、27。也就是说，阴极区25、27不是直接形成在感测区域13的下方。
下面具体地讨论表达式(1)。如图13所示，阴极区27和被定位成最接近阴极区27的基极接触区23(在图13的情况下，基极部分20c的基极接触区23)之间的直线距离L0能够使用距离L1、L2表示如下：
L0＝(L12+L22)1/2    ......(2)
能够使用寿命τ、恒定值K以及扩散系数D将载流子(例如，空穴)的扩散长度Ld表达如下：
Ld＝(K·D·τ)1/2   ......(3)
当满足如下表达式(4)时，通过基极区20从基极接触区23注入到半导体衬底10的载流子能够在到达阴极区25、27之前消失。也就是说，在满足如下表达式(4)时，能够改善FWD 31的恢复电阻.
L0≥Ld              ......(4)
能够通过将表达式(2)、(3)代入表达式(4)得到表达式(1)。
本发明的发明人已经通过使用如图6中所示的评估电路进行了试验，以便评估如图13中所示的半导体器件100的恢复电阻。已经通过将距离L1设置为150μm以及将距离L2设置为135μm进行了试验。试验结果表明在寿命τ为10μs时，FWD 31能够具有足够承受半导体器件100的最大工作极限的恢复电阻。
通过将150μm的距离L1、135μm的距离L2以及10μs的寿命τ代入如下表达式得到表达式(1)中的等式“K·D＝40.7[cm2/s]”：
当K·D·τ-L22≥0时，L1＝(K·D·τ-L22)1/2    ......(5)
总之，寿命τ和距离D1具有图14中所示的关系。图14中的实线代表表达式(5)。图14中的斜阴影区代表由表达式(1)定义的区域。也就是说，图14中的实线上的值代表在对应的寿命τ处允许FWD 31具有足够的恢复电阻的距离L1的最小值。
根据第三实施例，能够以满足表达式(1)的方式来形成阴极区25、27。换句话说，能够以距离L1在图14中的斜阴影区以内的方式来形成阴极区25、27。在这种方案中，从基极接触区23注入到半导体衬底10的载流子能够在到达阴极区25、27之前消失。因而，能够更加改善FWD 31的恢复电阻。
如上所述，寿命抑制器25加速了载流子的消失，使得能够改善FWD 31的恢复电阻。然而，与恢复电阻相比，感测元件32的FWD感测输出减小。
可以使用如下方法来改善FWD感测输出：
(a)增大感测区域13周围的阴极区25、27的长度。
(b)增大基极部分20c的尺寸以增大注入到半导体衬底10的载流子的量。
然而，上述方法(a)、(b)导致感测区域13的尺寸的增大。
根据第三实施例，通过在能够满足表达式(1)的范围内尽可能地减小距离D1来改善FWD感测输出。在这种方案中，能够改善FWD感测输出而不增大感测区域13的尺寸。
优选地，应该将阴极区25、27形成为满足表达式(5)。在这种方案中，在确保FWD 31的足够恢复电阻的同时，能够更加改善FWD感测输出。此外，由于距离D1具有最小值，所以能够减小感测区域13的尺寸。图13中所示的第三实施例基于图10中所示的结构。或者，图13中所示的第三实施例能够基于图2、图11以及图12中的任意一个所示的结构。
(第四实施例)
下面参考图15描述本发明的第四实施例。第四实施例相对于前述实施例的区别在于阴极区25、27能够在半导体衬底10的厚度方向上位于感测区域13的正下方(即，基极区20)。
本发明的发明人已经具体研究了第三实施例，且发现通过减小寿命τ能够更加减小距离L1。例如，如图14所示，通过将寿命τ减小至等于或小于4μs的值，距离L1可以为零。
基于该研究结果，根据第四实施例，形成阴极区25、27以满足如下表达式(6)：
K·D＝40.7[cm2/s]，
当K·D·τ-L22≥0时，L1≥(K·D·τ-L22)1/2    ......(6)
当K·D·τ-L22＜0时，L1≥0，
当形成阴极区25、27以满足上述表达式(6)时，与第三实施例中所讨论的一样，从基极接触区23注入到半导体衬底10的载流子能够在到达阴极区25、27之前消失。因而，能够更加改善FWD 31的恢复电阻。
此外，能够通过在能够满足表达式(6)的范围内尽可能地减小距离D1来改善感测元件32的FWD感测输出。因而，能够改善FWD感测输出而不增大感测区域13的尺寸。
优选地，能够形成阴极区25、27以满足如下表达式(7)：
K·D＝40.7[cm2/s]
当K·D·τ-L22≥0时，L1＝(K·D·τ-L22)1/2    ......(7)
当K·D·τ-L22＜0时，L1＝0，
根据表达式(7)，当K·D·τ-L22≥0时，能够尽可能地减小距离L1。因此，能够改善FWD感测输出而不增大感测区域13的尺寸。
此外，根据表达式(7)，当K·D·τ-L22＜0时，距离L1可以为零。因此，在减小FWD感测区域的同时，能够更加改善FWD感测输出。
应注意，即使当K·D·τ-L22≥0，距离L1能够为零。因此，阴极区25、27能够在半导体器件10的厚度方向上位于基极区20的基极部分20c的正下方。
根据第四实施例，如图15所示，阴极区27位于基极部分20c的正下方，所述基极部分20c在半导体衬底10的第一平面方向上位于基极区20的每个端部上。在这种方案中，能够减小阴极区27和基极部分20c基极接触区23之间的距离L1。因此，在减小感测区域13的尺寸的同时，能够改善FWD感测输出。
更具体而言，如图15所示，阴极区27位于基极部分20c的基极接触区23的正下方，使得能够最小化距离L1。在这种方案中，在更加减小感测区域13的尺寸的同时，能够更加改善FWD感测输出。
应注意，即使在距离D1减小到零以下时，即，即使阴极区25、27在半导体衬底10的第一平面方向上位于基极接触区23以内时，感测元件32的FWD感测输出几乎与距离D1为零时相同。此外，当阴极区25、27在第一平面方向上位于最外栅极电极21以内时，由于集电极区24减小的原因，感测元件32的IGBT感测输出减小。因此，优选地，阴极区25、27位于最外栅极电极21的外侧。
在图15中，阴极区27位于基极部分20c的正下方，所述基极部分20c在半导体衬底10的第一平面方向上位于基极区20的每一端部上。或者，阴极区27能够位于在半导体衬底10的第二平面方向上位于基极区20的每一端部上的基极部分20c的正下方。
在图15中，阴极区27位于基极部分20c的基极接触区23的正下方。或者，只要阴极区27位于基极部分20c的正下方，则阴极区27能够位于除了位于基极接触区23的正下方之外的任意位置。
此外，只要满足表达式(6)-(8)，则阴极区25、27能够在半导体衬底10的平面方向上位于感测区域13的外侧。
(第五实施例)
下面参考图16-18描述本发明的第五实施例。第五实施例相对于前述实施例的区别如下。
图16描述了第五实施例的半导体器件100的截面结构。如同与图13和16相比可以看出，第五实施例的结构几乎与第三实施例的结构相同。第三实施例和第五实施例之间的区别在于形成感测元件32以满足如下表达式(9)：
(ρ1/ρ2)×(L3·L4/W22)＜1.6    ......(9)
在等式(9)中，ρ1代表半导体衬底10的电阻率[Ωm]，ρ2代表场停止层26的电阻率[Ωm]，L3代表半导体衬底10从第一表面10a到场停止层26的顶部表面的厚度[μm]，L4代表场停止层26的厚度[μm]，而W2代表集电极区24在半导体衬底10的平面方向上的最小宽度[μm]的一半。下面具体讨论等式(9)。
如上所述，根据本发明的实施例，感测元件32包括IGBT感测部分以及FWD感测部分。具体而言，如图16中所图示的，感测元件32包括IGBT感测元件32i以及FWD感测元件32d。在这种结构中，如果集电极区24的最小宽度短(即，如果宽度W2短)，则IGBT感测元件32i的电流-电压特性可能表现出快速反回(snapback)。其原因在US 2008-0315248 A1中进行了具体描述，该专利已经由本发明的发明人提交。
如能够从图16中看出，宽度W2根据基极接触区23和阴极区25、27之间的距离L1而改变。具体而言，当减小距离L1时，例如，通过添加寿命抑制器28，宽度W2随着距离L1的减小而减小。
场停止层26的从阴极区27到距离阴极区27最远的沟道(即，基极区20)的电阻R2随着宽度W2的减小而减小。随着电阻R2的减小，可能正向偏置IGBT感测元件32i的双极晶体管部分32b的p-n结。结果，增大快速反回电压Vsb。
快速反回意味着当感测元件32(即，IGBT感测元件32i)的集电极-发射极电压Vces[V]从0V增加时，集电极-发射极电压Vces从单极模式工作点电压V1跳至双极模式工作点电压V2。如图17A所示，电压V1和电压V2之间的区别是快速反回电压Vsb。
假设没发生快速反回，则如图17A所示，当集电极-发射极电压Vces达到电压Vth时，电流Is增加。然后，IGBT感测元件32i工作于双极模式。在双极模式中，MOS晶体管部分32m和IGBT感测元件32i的双极晶体管部分32b工作，使得IGBT感测元件32i能够导通。
相反地，假设发生了快速反回，即使在集电极-发射极电压Vces达到电压Vth时，电流Is不增加。因此，IGBT感测元件32i仍然工作于单极模式。在单极模式中，只有IGBT感测元件32i的MOS晶体管部分32m工作。换句话说，在单极模式中，IGBT感测元件32i的双极晶体管部分32b不工作。因此，没有从集电极区24注入到半导体衬底10的空穴。结果，不会发生半导体衬底10的电导调制。
半导体衬底10的电阻R1和场停止层26的电阻R2取决于它们相应的杂质浓度。因此，如图17A所示，在单极模式中，IGBT感测元件32i的电流-电压特性表示为通过原点的直线。该直线的斜率为1/(R1+R2)。
在图16中所示的等效电路中，由电阻R2导致的电压降等于双极晶体管部分32b的基极-发射极电压Vbe。当由电阻R2导致的电压降超过双极晶体管部分32b的基极-发射极阈值电压Vbeth(在室温下大约为0.6V)时，双极晶体管部分32b开始工作。在双极晶体管部分32b开始工作的时间出现的集电极-发射极电压Vces是单极模式工作点电压V1。当双极晶体管部分32b开始工作时，通过场停止层26从集电极区24(作为双极晶体管部分32b的发射极区)向半导体衬底10注入空穴。结果，发生半导体衬底10的电导调制，且半导体衬底10的电阻R1大大减小。通过这种方式，集电极区-发射极区电压Vces从单极模式工作点电压V1减小至双极模式工作点电压V2。也就是说，发生了快速反回。
应注意，IGBT感测元件32i的阈值电压Vth等于双极晶体管部分32b的阈值电压Vbeth。在温度范围为大约零下40℃到大约零上150℃的正常使用环境下，阈值电压Vth，即，阈值电压Vbeth的范围为大约0.4V到大约0.8V。随着温度变得越低，阈值电压Vbeth变得越高。例如，在温度为零下40℃时，阈值电压Vbeth为大约0.8V。
这里，假设以与US 2008-0315248 A1中所公开的相同方式构建主区域11。如图17B所示，可以防止RC-IGBT的IGBT 30的电流-电压特性(Ic-Vce)表现出快速反回。在这种情况下，如图18所示，IGBT感测元件32i的输出，即，感测电阻器102两端的电压Vs(参考图4)不增大，直到集电极电流Ic超过值I0。所述值I0是在集电极-发射极电压Vce到达单极模式工作点电压V1时集电极电流Ic的值。
总之，当以与US 2008-0315248 A1中所公开的相同方式构建主区域11时，在RC-IGBT的IGBT 30中不发生快速反回。然而，如上所述，可能在感测元件32(即，IGBT感测元件32i)中发生快速反回。在这种情况下，直到集电极电流Ic超过值I0，IGBT感测元件32i的输出不增大。因此，不可能执行第一实施例中所讨论的反馈控制。结果，IGBT感测元件32i的输出大大减小。
如上所述，在集电极区24的宽度W2短时，在IGBT感测元件32i中可能发生快速反回。因此，根据第五实施例，形成阴极区25、27以满足表达式(9)，使得能够考虑宽度W2。当满足表达式(9)时，在IGBT感测元件32i中的快速反回电压Vsb能够减小到0.8V以下，0.8V是温度为零下40℃处的阈值电压。
如上所述，根据第五实施例，除了距离D1之外，通过考虑宽度W2形成阴极区25、27。在这种方案中，减小了IGBT感测元件32i中的快速反回，使得能够改善FWD感测元件32d输出。
应注意，在表达式(9)的右手值变得更小时，宽度W2和距离L1的每一个变得更大。结果，电阻R2变得更大。例如，假设表达式(9)的右手值为0.4时，快速反回电压Vsb减小为0.1V以下。因此，与0.8V的温度为零下40℃处的阈值电压Vth相比，该快速反回电压Vsb能够被忽略。在US2008-0315248 A1中具体地公开了该原因。
在图16中所示的结构中，在半导体衬底10中形成寿命抑制器28。或者，如有需要，能够去除寿命抑制器28。
(变型)
例如，可以采用各种方式将上述实施例变型如下。
在实施例中，n型对应于权利要求中的第一导电类型，且p型对应于权利要求中的第二导电类型。或者，n型可以对应于权利要求中的第二导电类型，且p型对应于权利要求中的第一导电类型。
在实施例中，感觉区域13在半导体衬底10的平面方向上具有矩形形状。或者，感测区域13能够具有矩形之外的形状。即使在感测区域13具有矩形之外的形状时，通过将阴极区定位成每个阴极区能够与感测区域13的相应侧距离相同的距离L1的方式，能够改善FWD感测输出。在这种情况下，优选地，应通过阴极区环绕感测区域13的所有侧，以便尽可能地改善FWD感测输出。
能够在感测区域13周围的外部区域12中形成p型阱区域，以增大击穿电阻。能够将RC-IGBT的基极区延长至外部区域12。如有需要，能够去除场停止层26。
在实施例中，通过沟槽栅极电极21将基极区20划分为在半导体衬底10的第一平面方向上设置的多个基极部分20a-20c。或者，平面栅极电极能够被用来替代沟槽栅极电极。
在实施例中，感测电阻器102连接至发射极侧和感测元件32的阳极侧。或者，感测电阻器102可以连接至集电极侧和感测元件32的阴极侧。
在实施例中，基极部分20c的杂质浓度大于基极部分20a和基极部分20b的杂质浓度中的每一个。或者，如图19所示，在不改变基极部分20c的形状的情况下，基极部分20c的杂质浓度能够小于基极部分20a、20b的杂质浓度中的每一个。即使在这种情况下，在FWD工作期间，从基极区20c注入到半导体衬底10的空穴减少，使得能够改善恢复电阻。
在实施例中，基极部分20c从半导体衬底10的第一表面10a开始的厚度大于基极部分20a、20b的厚度中的每一个。或者，如图20中所示，基极部分20c的厚度能够小于基极部分20a、20b的厚度中的每一个。即使在这种情况下，在FWD工作期间，能够减少从基极区20c注入到半导体衬底10中的空穴，使得能够改善恢复电阻。
这些修改和变型应被理解为在本发明所附权利要求限定的范围以内。

Claims (19)

1.一种半导体器件，包括：
第一导电类型的半导体衬底(10)，所述半导体衬底(10)具有第一表面(10a)以及与所述第一表面(10a)相对的第二表面(10b)，所述半导体衬底(10)具有从所述第一表面(10a)到所述第二表面(10b)的厚度方向以及垂直于所述厚度方向的平面方向；
主区域(11)，所述主区域(11)位于所述半导体衬底(10)的所述第一表面侧上且沿着所述半导体衬底(10)的所述第一表面(10a)具有第一尺寸，所述主区域(11)包括用于传输第一电流的垂直绝缘栅极双极晶体管(30)以及用于传输第二电流的垂直续流二极管(31)，所述续流二极管(31)与所述绝缘栅极双极晶体管(30)反并联连接；以及
感测区域(13)，所述感测区域(13)位于所述半导体衬底(10)的所述第一表面侧上且沿着所述半导体衬底(10)的所述第一表面(10a)具有第二尺寸，所述第二尺寸小于所述第一尺寸，所述感测区域(13)包括用于传输与所述第一电流成比例的第三电流以及用于传输与所述第二电流成比例的第四电流的感测元件(32)，其中
所述感测区域(13)在所述半导体衬底(10)的所述第一表面侧的表面部分包括第二导电类型的基极区(20)，所述基极区(20)具有在与所述半导体衬底(10)的所述平面方向平行的第一方向上设置的多个基极部分(20a-20c)，
所述多个基极部分(20a-20c)的第一个(20a)在其表面部分包括第一导电类型的第一区域(22)，所述第一区域(22)的杂质浓度高于所述半导体衬底(10)的杂质浓度，
所述多个基极部分(20a-20c)的第二个(20c)在所述第一方向上位于所述基极区(20)的端部，
所述多个基极部分(20a-20c)的所述第一个(20a)和所述多个基极部分(20a-20c)的所述第二个(20c)中的每一个在其表面部分包括第二导电类型的基极接触区(23)，所述基极接触区(23)的杂质浓度高于所述基极区(20)的杂质浓度，
所述第一区域(22)电连接至所述基极接触区(23)，
第二导电类型的第二区域(24)形成于所述半导体衬底(10)的所述第二表面侧的表面部分，且在所述厚度方向上位于所述感测区(13)的所述基极区(20)的正下方，
所述第三电流在所述第一区域(22)和所述第二区域(24)之间流动，
第一导电类型的第三区域(25，27)形成于所述半导体衬底(10)的所述第二表面侧的所述表面部分，且其杂质浓度高于所述半导体衬底(10)的所述杂质浓度，
所述第四电流在所述基极接触区(23)和所述第三区域(25，27)之间流动，并且
所述第三区域(25，27)在所述半导体衬底(10)的所述平面方向上与所述基极区(20)分隔开预定的距离。
2.根据权利要求1所述的半导体器件，其中
所述基极区(20)在所述平面方向上具有矩形形状，
所述第三区域(25，27)被定位成在所述平面方向上对应于所述基极区(20)的至少两侧，且与所述基极区(20)的所述至少两侧距离相同。
3.根据权利要求2所述的半导体器件，其中
所述第三区域(25，27)被定位成在所述平面方向上对应于所述基极区(20)的四侧，且与所述基极区(20)的所述四侧距离相同。
4.根据权利要求3所述的半导体器件，其中
所述第三区域(25，27)不是位于所述主区域(11)的正下方，以及
所述第三区域(25，27)具有环形形状以在所述平面方向上环绕所述基极区(20)的所述四侧。
5.根据权利要求3所述的半导体器件，其中
所述第三区域(25，27)包括第一部分(25)和第二部分(27)，
所述第三区域(25，27)的所述第一部分(25)在所述半导体衬底(10)的所述厚度方向上位于所述主区域(11)的正下方，并且
所述第三区域(25，27)的所述第二部分(27)在所述半导体衬底(10)的所述厚度方向上不是位于所述主区域(11)的正下方，且具有方角C形以在所述半导体衬底(10)的所述平面方向上环绕所述基极区(20)的三侧。
6.根据权利要求1所述的半导体器件，其中
所述第三区域(25，27)在所述平面方向上环绕所述基极区(20)的外部边缘，且在所述平面方向上与所述基极区(20)的所述外部边缘距离相同。
7.根据权利要求6所述的半导体器件，其中
所述第三区域(25，27)在所述半导体衬底(10)的所述厚度方向上不是位于所述主区域(11)的正下方，且在所述半导体衬底(10)的所述平面方向上具有环形形状以环绕所述基极区(20)的所述外部边缘。
8.根据权利要求6所述的半导体器件，其中
所述第三区域(25，27)的一部分在所述半导体衬底(10)的所述厚度方向上位于所述主区域(11)的正下方。
9.根据权利要求1-8中的任一项所述的半导体器件，其中
所述半导体衬底(10)包括所述感测区域(13)中的寿命抑制器(28)。
10.根据权利要求9所述的半导体器件，其中
所述半导体衬底(10)中的载流子的寿命被定义为τ，单位为μs，
所述载流子的扩散系数被定义为D，单位为cm2/s，
等于或大于1的恒定值被定义为K，
所述基极接触区(23)和所述第三区域(25，27)之间在所述半导体衬底(10)的所述平面方向上的最短距离被定义为L1，单位为μm，
所述基极接触区(23)和所述第三区域(25，27)之间在所述半导体衬底(10)的所述厚度方向上的距离被定义为L2，单位为μm，
K·D＝40.7[cm2/s]，
K·D·τ-L22≥0，且
L1≥(K·D·τ-L22)1/2。
11.根据权利要求10所述的半导体器件，其中
L1＝(K·D·τ-L22)1/2。
12.根据权利要求1所述的半导体器件，还包括：
场停止层(26)，所述场停止层(26)形成于所述半导体衬底(10)的所述第二表面侧上，且其杂质浓度在所述半导体衬底(10)的杂质浓度和所述第三区域(25，27)的杂质浓度之间，所述场停止层(26)在所述半导体衬底(10)的所述厚度方向上具有彼此相对的顶部和底部表面，所述底部表面位于所述第二区域(24)和所述第三区域(25，27)中的每一个上，其中
所述半导体衬底(10)的电阻率被定义为ρ1，单位为Ωcm，
所述场停止层(26)的电阻率被定义为ρ2，单位为Ωcm，
所述半导体衬底(10)从所述第一表面(10a)到所述场停止层(26)的所述顶部表面的厚度被定义为L3，单位为μm，
所述场停止层(26)从所述顶部表面到所述底部表面的厚度被定义为L4，单位为μm，
所述第二区域(24)的最小宽度的一半被定义为W2，单位为μm，并且
(ρ1/ρ2)×(L3·L4/W22)＜1.6。
13.一种半导体器件，包括：
第一导电类型的半导体衬底(10)，所述半导体衬底(10)具有第一表面(10a)以及与所述第一表面(10a)相对的第二表面(10b)，所述半导体衬底(10)具有从所述第一表面(10a)到所述第二表面(10b)的厚度方向以及垂直于所述厚度方向的平面方向；
主区域(11)，所述主区域(11)位于所述半导体衬底(10)的所述第一表面侧上且沿着所述半导体衬底(10)的所述第一表面(10a)具有第一尺寸，所述主区域(11)包括用于传输第一电流的垂直绝缘栅极双极晶体管(30)以及用于传输第二电流的垂直续流二极管(31)，所述续流二极管(31)与所述绝缘栅极双极晶体管(30)反并联连接；以及
感测区域(13)，所述感测区域(13)位于所述半导体衬底(10)的所述第一表面侧上且沿着所述半导体衬底(10)的所述第一表面(10a)具有第二尺寸，所述第二尺寸小于所述第一尺寸，所述感测区域(13)包括用于传输与所述第一电流成比例的第三电流以及用于传输与所述第二电流成比例的第四电流的感测元件(32)，其中
所述感测区域(13)在所述半导体衬底(10)的所述第一表面侧的表面部分包括第二导电类型的基极区(20)，所述基极区(20)具有在与所述半导体衬底(10)的所述平面方向平行的第一方向上设置的多个基极部分(20a-20c)，
所述多个基极部分(20a-20c)的第一个(20a)在其表面部分包括第一导电类型的第一区域(22)，所述第一区域(22)的杂质浓度高于所述半导体衬底(10)的杂质浓度，
所述多个基极部分(20a-20c)的第二个(20c)在所述第一方向上位于所述基极区(20)的端部，
所述多个基极部分(20a-20c)的所述第一个(20a)和所述多个基极部分(20a-20c)的所述第二个(20c)中的每一个在其表面部分包括第二导电类型的基极接触区(23)，所述基极接触区(23)的杂质浓度高于所述基极区(20)的杂质浓度，
所述第一区域(22)电连接至所述基极接触区(23)，
第二导电类型的第二区域(24)形成于所述半导体衬底(10)的所述第二表面侧的表面部分，
所述第三电流在所述第一区域(22)和所述第二区域(24)之间流动，
第一导电类型的第三区域(25，27)形成于所述半导体衬底(10)的所述第二表面侧的所述表面部分，且其杂质浓度高于所述半导体衬底(10)的所述杂质浓度，
所述第四电流在所述基极接触区(23)和所述第三区域(25，27)之间流动，
所述第二区域(24)和所述第三区域(25，27)彼此相邻，
所述半导体衬底(10)包括所述感测区域(13)中的寿命抑制器(28)，
所述半导体衬底(10)中的载流子的寿命被定义为τ，单位为μs，
所述载流子的扩散系数被定义为D，单位为cm2/s，
等于或大于1的恒定值被定义为K，
所述基极接触区(23)和所述第三区域(25，27)之间在所述半导体衬底(10)的所述平面方向上的最短距离被定义为L1，单位为μm，
所述基极接触区(23)和所述第三区域(25，27)之间在所述半导体衬底(10)的所述厚度方向上的距离被定义为L2，单位为μm，
K·D＝40.7[cm2/s]
当K·D·τ-L22≥0时，L1≥(K·D·τ-L22)1/2，
当K·D·τ-L22＜0时，L1≥0。
14.根据权利要求13所述的半导体器件，其中
K·D·τ-L22≥0，且
L1＝(K·D·τ-L22)1/2。
15.根据权利要求13所述的半导体器件，其中
K·D·τ-L22＜0，且
L1＝0。
16.根据权利要求13所述的半导体器件，还包括：
形成于所述半导体衬底(10)的所述第一表面侧上的所述感测区域(13)中的多个栅极电极(13)，其中
所述第三区域(25，27)在所述半导体衬底(10)的所述平面方向上位于所述多个栅极电极(21)的最外侧栅极电极的外侧，且在所述半导体衬底(10)的所述厚度方向上位于所述基极区(20)的正下方。
17.根据权利要求16所述的半导体器件，其中
所述多个栅极电极(21)中的每一个具有从所述半导体衬底(10)的所述第一表面(10a)延伸至预定的深度的沟槽，且所述沟槽填充有导电材料，并且
所述多个栅极电极(21)将所述基极区(20)划分为所述多个基极部分(20a-20c)。
18.根据权利要求16所述的半导体器件，其中
所述第三区域(25，27)位于所述多个基极部分(20a-20c)的所述第二个(20c)的所述基极接触区(23)的正下方。
19.根据权利要求13-18中的任一项所述的半导体器件，还包括：
场停止层(26)，所述场停止层(26)形成于所述半导体衬底(10)的所述第二表面侧上，且其杂质浓度在所述半导体衬底(10)的杂质浓度和所述第三区域(25，27)的杂质浓度之间，所述场停止层(26)在所述半导体衬底(10)的所述厚度方向上具有彼此相对的顶部和底部表面，所述底部表面位于所述第二区域(24)和所述第三区域(25，27)中的每一个上，其中
所述半导体衬底(10)的电阻率被定义为ρ1，单位为Ωcm，
所述场停止层(26)的电阻率被定义为ρ2，单位为Ωcm，
所述半导体衬底(10)从所述第一表面(10a)到所述场停止层(26)的所述顶部表面的厚度被定义为L3，单位为μm，
所述场停止层(26)从所述顶部表面到所述底部表面的厚度被定义为L4，单位为μm，
所述第二区域(24)的最小宽度的一半被定义为W2，单位为μm，并且
(ρ1/ρ2)×(L3·L4/W22)＜1.6。
CN2010101040313A 2009-01-27 2010-01-27 半导体器件 Active CN101794778B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009015714 2009-01-27
JP015714/2009 2009-01-27
JP2010002345A JP4905559B2 (ja) 2009-01-27 2010-01-07 半導体装置
JP002345/2010 2010-01-07

Publications (2)

Publication Number Publication Date
CN101794778A CN101794778A (zh) 2010-08-04
CN101794778B true CN101794778B (zh) 2012-01-04

Family

ID=42353453

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101040313A Active CN101794778B (zh) 2009-01-27 2010-01-27 半导体器件

Country Status (4)

Country Link
US (1) US8242536B2 (zh)
JP (1) JP4905559B2 (zh)
CN (1) CN101794778B (zh)
DE (1) DE102010001215B4 (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153960B2 (en) 2004-01-15 2015-10-06 Comarco Wireless Technologies, Inc. Power supply equipment utilizing interchangeable tips to provide power and a data signal to electronic devices
DE102008045410B4 (de) 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
JP5664029B2 (ja) * 2010-09-01 2015-02-04 株式会社デンソー 半導体装置
JP5605073B2 (ja) * 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
JP2012064849A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP2012186206A (ja) * 2011-03-03 2012-09-27 Mitsubishi Electric Corp 半導体装置
US9478646B2 (en) 2011-07-27 2016-10-25 Alpha And Omega Semiconductor Incorporated Methods for fabricating anode shorted field stop insulated gate bipolar transistor
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
CN103733344B (zh) * 2011-09-08 2018-05-18 富士电机株式会社 半导体装置
US20130341673A1 (en) 2012-06-21 2013-12-26 Infineon Technologies Ag Reverse Conducting IGBT
CN103161724A (zh) * 2013-02-18 2013-06-19 昆明嘉和科技股份有限公司 带调节及冷却／保温装置的石化泵底座
JP5812027B2 (ja) 2013-03-05 2015-11-11 株式会社デンソー 駆動制御装置
JP5949646B2 (ja) 2013-04-10 2016-07-13 株式会社デンソー 半導体装置
CN107888056B (zh) 2013-07-10 2020-04-17 株式会社电装 驱动控制装置
CN103489908A (zh) * 2013-09-16 2014-01-01 电子科技大学 一种能消除负阻效应的rc-igbt
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP2015138789A (ja) * 2014-01-20 2015-07-30 トヨタ自動車株式会社 半導体装置
JP6459791B2 (ja) 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
WO2016102549A1 (en) * 2014-12-23 2016-06-30 Abb Technology Ag Reverse-conducting semiconductor device
JP6272799B2 (ja) * 2015-06-17 2018-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
CN107710401B (zh) * 2015-07-02 2021-04-20 三菱电机株式会社 半导体装置
JP6413965B2 (ja) * 2015-07-20 2018-10-31 株式会社デンソー 半導体装置
JP6830767B2 (ja) * 2016-06-14 2021-02-17 株式会社デンソー 半導体装置
US9837682B1 (en) * 2016-08-29 2017-12-05 Microsoft Technology Licensing, Llc Variable layer thickness in curved battery cell
JP6947281B2 (ja) * 2018-02-14 2021-10-13 富士電機株式会社 半導体装置
JP7187787B2 (ja) 2018-03-15 2022-12-13 富士電機株式会社 半導体装置
JP7102808B2 (ja) 2018-03-15 2022-07-20 富士電機株式会社 半導体装置
CN110323273A (zh) 2018-03-30 2019-10-11 富士电机株式会社 半导体装置、半导体封装、半导体模块及半导体电路装置
CN109087944B (zh) * 2018-08-21 2021-07-02 电子科技大学 一种集成mos电流采样结构的rc-igbt
JP7302285B2 (ja) * 2019-05-23 2023-07-04 富士電機株式会社 半導体装置
CN113707706A (zh) * 2020-05-21 2021-11-26 华大半导体有限公司 功率半导体装置及其制备方法
JP7332543B2 (ja) 2020-07-07 2023-08-23 三菱電機株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53648A (en) 1976-06-24 1978-01-06 Toshin Giken Kk Building structure having constant temperature room
JPS57235A (en) 1980-05-31 1982-01-05 Natl House Ind Co Ltd Wall structure of basement
JPH0825521B2 (ja) 1986-06-12 1996-03-13 株式会社カントー技研 オガ自動製袋加圧成形充填装置
JPH03156487A (ja) 1989-11-15 1991-07-04 Ueru Netsuto:Kk ポップカード及びその作成方法
JP3156487B2 (ja) * 1994-03-04 2001-04-16 富士電機株式会社 絶縁ゲート型バイポーラトランジスタ
US5559355A (en) 1994-03-04 1996-09-24 Fuji Electric Co., Ltd. Vertical MOS semiconductor device
JP3450650B2 (ja) 1997-06-24 2003-09-29 株式会社東芝 半導体装置
JP3701228B2 (ja) * 2001-11-01 2005-09-28 三菱電機株式会社 半導体装置
JP2003274667A (ja) 2002-03-14 2003-09-26 Toshiba Corp 三相インバータ用パワーモジュールおよび三相モータ駆動システム
JP3997126B2 (ja) 2002-08-29 2007-10-24 株式会社ルネサステクノロジ トレンチゲート型半導体装置
JP2005057235A (ja) 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2007229959A (ja) 2006-02-27 2007-09-13 Fujifilm Corp 液体吐出方法及び装置並びに画像形成装置
JP2007258363A (ja) * 2006-03-22 2007-10-04 Denso Corp 半導体装置
JP5157201B2 (ja) 2006-03-22 2013-03-06 株式会社デンソー 半導体装置
JP4582039B2 (ja) 2006-03-30 2010-11-17 住友化学株式会社 温度測定装置又はその保護管の設置方法
JP5103830B2 (ja) 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP2008072848A (ja) * 2006-09-14 2008-03-27 Mitsubishi Electric Corp 半導体装置
JP4778467B2 (ja) 2007-04-02 2011-09-21 ルネサスエレクトロニクス株式会社 トレンチゲート型半導体装置
DE102008045410B4 (de) 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
JP2020000848A (ja) 2019-03-22 2020-01-09 株式会社コロプラ ゲームプログラム、方法、および情報処理装置

Also Published As

Publication number Publication date
CN101794778A (zh) 2010-08-04
DE102010001215B4 (de) 2020-01-16
US20100187567A1 (en) 2010-07-29
DE102010001215A1 (de) 2010-11-18
JP2010199559A (ja) 2010-09-09
JP4905559B2 (ja) 2012-03-28
US8242536B2 (en) 2012-08-14

Similar Documents

Publication Publication Date Title
CN101794778B (zh) 半导体器件
US6693327B2 (en) Lateral semiconductor component in thin-film SOI technology
US9184158B2 (en) Semiconductor device having diode-built-in IGBT and semiconductor device having diode-built-in DMOS
US8097901B2 (en) Semiconductor device having insulated gate semiconductor element, and insulated gate bipolar transistor
US10192978B2 (en) Semiconductor apparatus
CN101740567B (zh) 半导体装置
CN101764139B (zh) 包括绝缘栅极双极晶体管和二极管的半导体器件
US20020053717A1 (en) Semiconductor apparatus
US5089864A (en) Insulated gate type semiconductor device
US7462922B2 (en) Semiconductor device provided with temperature detection function
US8907340B2 (en) Semiconductor arrangement with an integrated hall sensor
US9893175B2 (en) Integrated circuit with a power transistor and a driver circuit integrated in a common semiconductor body
US20230163760A1 (en) Semiconductor device
US9425784B2 (en) Circuit having a power transistor and a drive circuit
US9627955B2 (en) Semiconductor module
JP2013145903A (ja) 半導体装置
JP2002526930A (ja) 電池駆動機器用双方向半導体スイッチとスイッチ回路
JP2015181178A (ja) 半導体装置
JP2012195339A (ja) 半導体装置
JP7151902B2 (ja) 半導体装置
JP2012156370A (ja) 半導体装置
US11923851B2 (en) Drive device and semiconductor module
CN114203811A (zh) 半导体装置以及其控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant