JP2012186206A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、センス素子のコレクターエミッタ間飽和電圧特性を正確に測定できる半導体装置を提供することを目的とする。
【解決手段】本願の発明にかかる半導体装置は、第１導電型のコレクタ層と、該コレクタ層と接し該コレクタ層からキャリアの供給を受ける第２導電型のドリフト層を有する半導体基板と、該半導体基板を貫き、かつ該半導体基板の所定部分を囲むように形成された格子欠陥と、該所定部分の表面に形成されたセンス用エミッタ電極と、該所定部分の裏面に形成されたコレクタ電極と、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、パワー素子と、パワー素子の電流に比例した小電流が流れるセンス素子を有する半導体装置に関する。
特許文献１は、ドリフト層にキャリアを注入して伝導度を変調させるパワー素子を備える半導体装置を開示する。この半導体装置は、パワー素子の過電流保護等を目的にパワー素子の電流に比例した小電流が流れるセンス素子を備えている。
特開２０１０−１９９５５９号公報 特開平０２−１２６６８２号公報 特開２００９−１７６８８２号公報 特開２００７−１３０３４号公報
ところで、半導体装置の製造途中において、センス素子のＶＣＥ−ＩＣ特性（コレクターエミッタ間飽和電圧特性）を測定することがある。この測定結果は、半導体装置の特性ばらつきを改善するために、後続の工程にフィードフォワードされる。ところが、センス素子のコレクターエミッタ間飽和電圧特性の測定の際にドリフト層に過剰にキャリアが供給されてスナップバック現象が生じることがあった。スナップバック現象が生じるとセンス素子のコレクターエミッタ間飽和電圧特性を正確に測定できない。
本発明は、上述のような課題を解決するためになされたもので、センス素子のコレクターエミッタ間飽和電圧特性を正確に測定できる半導体装置を提供することを目的とする。
本願の発明に係る半導体装置は、第１導電型のコレクタ層と、該コレクタ層と接し該コレクタ層からキャリアの供給を受ける第２導電型のドリフト層を有する半導体基板と、該半導体基板を貫き、かつ該半導体基板の所定部分を囲むように形成された格子欠陥と、該所定部分の表面に形成されたセンス用エミッタ電極と、該所定部分の裏面に形成されたコレクタ電極と、を備えたことを特徴とする。
本願の他の発明に係る半導体装置は、該コレクタ電極に接する第１導電型のコレクタ層と、該コレクタ電極に接する第１部分と、該コレクタ層に接する第２部分が一体的に形成された第２導電型のバッファ層と、該バッファ層に接する第２導電型のドリフト層と、該第１部分の直上領域に形成されたセンス用エミッタ電極と、を備えたことを特徴とする。
本願の他の発明に係る半導体装置は、第１導電型のコレクタ層と、該コレクタ層と接し該コレクタ層からキャリアの供給を受ける第２導電型のドリフト層を有する半導体基板と、該半導体基板の表面に形成されたエミッタ電極と、該エミッタ電極よりも面積が小さくなるように該半導体基板の表面に形成されたセンス用エミッタ電極と、該半導体基板の裏面に形成されたコレクタ電極と、該コレクタ電極よりも面積が小さくなるように該半導体基板の裏面に形成されたセンス用コレクタ電極と、を備えたことを特徴とする。
本発明によれば、ドリフト層へのキャリアの供給量を抑制できるので、センス素子を用いて正確にコレクターエミッタ間飽和電圧特性を測定できる。
本発明の実施の形態１に係る半導体装置の断面図である。 図１の格子欠陥とその周辺の平面図である。 格子欠陥及びその近傍の正孔の動きを示す断面図である。 本発明の実施の形態１に係る半導体装置のセンス素子のＶＣＥ−ＩＣ特性を実線で示す図である。 本発明の実施の形態２に係る半導体装置のセンス素子の断面図である。 本発明の実施の形態２に係る半導体装置のセンス素子のＶＣＥ−ＩＣ特性を実線で示す図である。 本発明の実施の形態３に係る半導体装置の断面図である。
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の断面図である。半導体装置１０は珪素で形成された半導体基板１２を備えている。半導体基板１２はｐ型のコレクタ層１２ａを備えている。コレクタ層１２ａと接するようにｎ型のドリフト層１２ｂが形成されている。ドリフト層１２ｂはコレクタ層１２ａからキャリアの供給を受けて伝導度が変調する層である。ドリフト層１２ｂと接するようにエミッタ層１２ｃが形成されている。
この半導体基板１２を貫くように、格子欠陥１２ｄが形成されている。格子欠陥１２ｄはＳＵＳマスクを使用して半導体基板１２に７５０ｋeＶの電子線を照射することで形成されている。
半導体基板１２の表面にはエミッタ電極１４が形成されている。エミッタ電極１４はパワー素子のエミッタ電極である。半導体基板１２の表面にはエミッタ電極１４に加えてセンス用エミッタ電極１６が形成されている。センス用エミッタ電極１６はエミッタ電極１４よりも面積が小さい。一方、半導体基板１２の裏面にはコレクタ電極１８が形成されている。コレクタ電極１８は半導体基板１２の裏面全体に渡って形成されている。
図２は図１の格子欠陥１２ｄとその周辺の平面図である。格子欠陥１２ｄは半導体基板１２の所定部分を囲むように形成されている。この所定部分をセンス用基板１２ｅと称する。センス用基板１２ｅ（所定部分）の表面にはセンス用エミッタ電極１６が形成されている。また、センス用基板１２ｅの裏面にはコレクタ電極１８が形成されている。センス用エミッタ電極１６、センス用基板１２ｅ、及びセンス用基板１２ｅの下のコレクタ電極１８は、まとめてセンス素子という。センス素子は、半導体装置の製造途中においてＶＣＥ−ＩＣ特性（コレクターエミッタ間飽和電圧特性）を測定するために形成されている。製造途中で測定されたＶＣＥ−ＩＣ特性は、半導体装置の特性ばらつき改善のために、後続の工程にフィードフォワードされる。
ところで、一般にセンス用エミッタ電極の面積は非常に小さく、その面積はコレクタ電極の面積の数万分の１程度となる。そのため、センス素子のＶＣＥ−ＩＣ特性の測定の際には、コレクタ電流を担う電子の供給が不足する。換言すれば、センス用エミッタ電極の下のドリフト層において正孔が過剰となる。そのため、センス用エミッタ電極とコレクタ電極を用いてセンス素子のＶＣＥ−ＩＣ特性を測定する場合、負性抵抗を呈する現象であるスナップバック現象が起こることがあった。
ところが本発明の実施の形態１に係る半導体装置１０によれば、ＶＣＥ−ＩＣ特性の測定でスナップバック現象が起こることを防止できる。すなわち、格子欠陥１２ｄが半導体基板１２を貫き、かつ半導体基板１２の所定部分（センス用基板１２ｅ）を囲むように形成されているので、センス用エミッタ電極１６の下のドリフト層１２ｂに正孔が集中することはない。このことについて、図３を参照して説明する。図３は格子欠陥１２ｄ及びその近傍の正孔の動きを示す断面図である。この図から分かるように、格子欠陥１２ｄは、センス用基板１２ｅの外からセンス用基板１２ｅのドリフト層１２ｂに向かう正孔を消滅させる。これは、格子欠陥１２ｄがキャリアの再結合中心として働くことで得られる効果である。
このように、センス用基板１２ｅのドリフト層１２ｂに過剰な正孔が供給されることはないので、スナップバック現象が起こることを防止できる。よって特性ばらつきを改善するように後続の工程条件を調整できる。
図４は、本発明の実施の形態１に係る半導体装置１０のセンス素子のＶＣＥ−ＩＣ特性を実線で示す図である。図４では、格子欠陥１２ｄを有しない半導体装置で起こるスナップバック現象を破線で示している。この図から、本発明の実施の形態１に係る半導体装置１０によれば、ＶＣＥ−ＩＣ特性の測定でスナップバック現象を防止できることが分かる。
本発明の実施の形態１に係る半導体装置１０は様々な変形が可能である。例えば、コレクタ層１２ａとドリフト層１２ｂの間にｎ型のバッファ層を形成してもよい。バッファ層のキャリア濃度を増加させてドリフト層への正孔供給量を抑制するとスナップバック現象の抑制に効果がある。また、コレクタ層のキャリア濃度を低下させても同様の効果を得ることができる。
また、本発明の実施の形態１に係る半導体装置における各層の導電型は反転させてもよい。
また、半導体基板１２は珪素で形成されることとしたが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。
実施の形態２．
図５は本発明の実施の形態２に係る半導体装置のセンス素子の断面図である。半導体装置２０はコレクタ電極２２を備えている。コレクタ電極２２に接するように、ｐ型のコレクタ層２４が形成されている。さらに、コレクタ電極２２に接する第１部分と、コレクタ層２４に接する第２部分とが一体的に形成されたｎ型のバッファ層２６を備えている。
さらに、バッファ層２６に接するようにｎ型のドリフト層２８が形成されている。ドリフト層２８にはｐ型層３０を介してエミッタ層３２が形成されている。エミッタ層３２に接するようにセンス用エミッタ電極３４が形成されている。センス用エミッタ電極３４はバッファ層２６の第１部分の直上領域に形成されている。また、ｐ型層３０に接するようにゲート電極３６が形成されている。
本発明の実施の形態２に係る半導体装置２０のセンス素子は、バッファ層２６の第１部分をコレクタ電極２２に直接接続するコレクタショート構造を採用している。すなわち、本発明の実施の形態２に係る半導体装置２０のセンス素子は、縦型ＭＯＳ構造となっている。
図６は本発明の実施の形態２に係る半導体装置２０のセンス素子のＶＣＥ−ＩＣ特性を実線で示す図である。図６では、スナップバック現象が起こった場合の波形を破線で示している。半導体装置２０のセンス素子は縦型ＭＯＳ構造であるので、パワー素子特有のスナップバック現象を回避し、ＶＣＥ−ＩＣ特性を安定的に測定することができる。なお本発明の実施の形態２に係る半導体装置は少なくとも前述の実施の形態１と同程度の変形が可能である。
実施の形態３．
図７は本発明の実施の形態３に係る半導体装置の断面図である。半導体装置５０のうち本発明の実施の形態１と同一の構成要素については実施の形態１で用いた符号と同一符号を付して説明を省略する。
半導体装置５０は、半導体基板１２の裏面に形成されたコレクタ電極５２を備えている。さらに、半導体基板１２の裏面にはコレクタ電極５２よりも面積が小さくなるように形成されたセンス用コレクタ電極５４が形成されている。センス用コレクタ電極５４はセンス用エミッタ電極１６の直下領域に形成されている。なお、コレクタ電極５２とセンス用コレクタ電極５４は直接接続されておらず、絶縁されている。
本発明の実施の形態３に係る半導体装置５０によれば、コレクタ電極５２よりも面積の小さいセンス用コレクタ電極５４が形成されているので、センス素子を用いてＶＣＥ−ＩＣ特性を測定するときにセンス用コレクタ電極５４だけに電圧を印加することができる。よって、コレクタ層１２ａ全体に接したコレクタ電極に電圧を印加する場合と比べて、ドリフト層１２ｂへの正孔供給量を低減できる。
具体的な測定方法について説明する。本発明の実施の形態３に係る半導体装置５０のセンス素子のＶＣＥ−ＩＣ特性を測定するときには図７の測定ステージ５６、５８を用いる。そして、測定ステージ５６をコレクタ電極５２に接触させ、測定ステージ５８をセンス用コレクタ電極５４に接触させる。そして、センス用コレクタ電極５４だけに電圧を印加してセンス素子のＶＣＥ−ＩＣ特性を測定する。
なお、本発明の実施の形態に係る半導体装置は少なくとも実施の形態１と同程度の変形が可能である。
１０ 半導体装置、 １２ 半導体基板、 １２ａ コレクタ層、 １２ｂ ドリフト層、１２ｃ エミッタ層、 １２ｄ 格子欠陥、 １４ エミッタ電極、 １６ センス用エミッタ電極、 １８ コレクタ電極

Claims (6)

  1. 第１導電型のコレクタ層と、前記コレクタ層と接し前記コレクタ層からキャリアの供給を受ける第２導電型のドリフト層を有する半導体基板と、
    前記半導体基板を貫き、かつ前記半導体基板の所定部分を囲むように形成された格子欠陥と、
    前記所定部分の表面に形成されたセンス用エミッタ電極と、
    前記所定部分の裏面に形成されたコレクタ電極と、を備えたことを特徴とする半導体装置。
  2. コレクタ電極と、
    前記コレクタ電極に接する第１導電型のコレクタ層と、
    前記コレクタ電極に接する第１部分と、前記コレクタ層に接する第２部分が一体的に形成された第２導電型のバッファ層と、
    前記バッファ層に接する第２導電型のドリフト層と、
    前記第１部分の直上領域に形成されたセンス用エミッタ電極と、を備えたことを特徴とする半導体装置。
  3. 第１導電型のコレクタ層と、前記コレクタ層と接し前記コレクタ層からキャリアの供給を受ける第２導電型のドリフト層を有する半導体基板と、
    前記半導体基板の表面に形成されたエミッタ電極と、
    前記エミッタ電極よりも面積が小さくなるように前記半導体基板の表面に形成されたセンス用エミッタ電極と、
    前記半導体基板の裏面に形成されたコレクタ電極と、
    前記コレクタ電極よりも面積が小さくなるように前記半導体基板の裏面に形成されたセンス用コレクタ電極と、を備えたことを特徴とする半導体装置。
  4. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１又は３に記載の半導体装置。
  5. 前記コレクタ層、前記バッファ層、及び前記ドリフト層はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項２に記載の半導体装置。
  6. 前記ワイドバンドギャップ半導体は炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項４又は５に記載の半導体装置。
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