JP2010199409A - 電界効果トランジスタ - Google Patents
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Abstract
【課題】電流コラプスを抑制することができる電界効果トランジスタを提供する。
【解決手段】ソース電極１０５、ドレイン電極１０７およびゲート電極１０６を備えるＨＥＭＴ１００であって、第１の窒化物半導体からなる第１の半導体層１０３と、第１の半導体層１０３上に設けられた、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２の半導体層１０４とを備え、第１の半導体層１０３および第２の半導体層１０４のヘテロ接合によりチャネルが形成され、第１の半導体層１０３における、ドレイン電極１０７とゲート電極１０６との間の下方で、かつ、ヘテロ接合界面から所定の距離おいた領域には、低移動度領域１０８が設けられ、低移動度領域１０８は、第１の半導体層１０３における該低移動度領域１０８の周囲の領域よりも電子移動度の小さな領域である。
【選択図】図１
【解決手段】ソース電極１０５、ドレイン電極１０７およびゲート電極１０６を備えるＨＥＭＴ１００であって、第１の窒化物半導体からなる第１の半導体層１０３と、第１の半導体層１０３上に設けられた、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２の半導体層１０４とを備え、第１の半導体層１０３および第２の半導体層１０４のヘテロ接合によりチャネルが形成され、第１の半導体層１０３における、ドレイン電極１０７とゲート電極１０６との間の下方で、かつ、ヘテロ接合界面から所定の距離おいた領域には、低移動度領域１０８が設けられ、低移動度領域１０８は、第１の半導体層１０３における該低移動度領域１０８の周囲の領域よりも電子移動度の小さな領域である。
【選択図】図１
Description
本発明は、電界効果トランジスタに関し、特に、III族窒化物半導体から構成される電界効果トランジスタに関わるものである。
窒化物半導体はＳｉやＧａＡｓなどと比べ、バンドギャップ、絶縁破壊電界、および電子の飽和ドリフト速度のいずれもが大きい。また、（０００１）面を主面とする基板上に形成したＡｌＧａＮ／ＧａＮヘテロ構造では、自発分極およびピエゾ分極によりヘテロ界面に２次元電子ガス（以下、２ＤＥＧともいう）が生じ、何もドープしなくとも１×１０13ｃｍ-2以上のシートキャリア濃度が得られる。この高濃度の２次元電子ガスをキャリアとして用いた高電子移動度トランジスタ（ＨＥＭＴ）が近年注目を集めており、種々の構造のＨＥＭＴが提案されている。
図１５は、ＡｌＧａＮ／ＧａＮヘテロ構造を有する従来のＨＥＭＴ７００の構成を模式的に示す断面図である（例えば、特許文献１参照）。
同図に示す窒化物半導体を用いた従来のＨＥＭＴ７００において、導電性のＳｉ基板７０１上に、ＡｌＮ低温バッファ層７０２、アンドープＧａＮ層７０３およびアンドープＡｌＧａＮ層７０４がこの順に形成されている。また、ソース電極７０５およびドレイン電極７０７がアンドープＡｌＧａＮ層７０４上に形成されている。さらに、ゲート電極７０６がソース電極７０５およびドレイン電極７０７の間に形成されている。さらにまた、ＨＥＭＴ７００表面には、パシベーション膜としてＳｉＮ層（図外）が形成されている。
このような構造のＨＥＭＴ７００では、アンドープＡｌＧａＮ層７０４とアンドープＧａＮ層７０３とのヘテロ界面に形成される２次元電子ガスがキャリアとして利用される。ソース・ドレイン間に電圧を印加するとチャネル内の電子がソース電極７０５からドレイン電極７０７に向かって移動する。このとき、ゲート電極７０６に加える電圧を制御してゲート電極７０６直下の空乏層の厚さを変化させることで、ソース電極７０５からドレイン電極７０７へ移動する電子、すなわちドレイン電流を制御することが可能となる。
特開２００７−２５１１４４号公報
しかしながら、ＧａＮを用いた従来のようなＨＥＭＴにおいては、電流コラプスとよばれる現象が観測され、デバイス動作時に問題を引き起こすことが知られている。この現象は、ソース・ドレイン間、ソース・ゲート間、およびドレイン・基板間などにいったん強い電界がかかるとその後、ソース・ドレイン間のチャネル電流が減少する現象である。
電流コラプスの発現メカニズムについて、図１６を用いて説明する。図１６はＨＥＭＴ７００のＯＦＦ状態でのデバイスの状態を模式的に表したものである。
ＨＥＭＴ７００のＯＦＦ状態とは、ゲート電極７０６に電圧を印加することによりゲート電極７０６下のチャネル部分に空乏層７０９が生じ、ソース・ドレイン間のチャネルが遮断された状態である。このＯＦＦ状態は、例えばソース電極７０５およびＳｉ基板７０１を０Ｖとし、ゲート電極７０６に−５Ｖ、ドレイン電極７０７に２００Ｖを印加することで形成される。このＯＦＦ状態では、アンドープＧａＮ層７０３における、ドレイン電極７０７とＳｉ基板７０１との間の「×」印で示した領域７０８Ａ、および空乏層７０９の端部の「×」印で示した領域７０８Ｂに強い電界がかかり、これらの領域においてイオン化などの影響により電子トラップが生じると考えられる。同様に、アンドープＡｌＧａＮ層７０４表面およびＨＥＭＴ７００のデバイス表面においても、それぞれ「×」印で示した領域７０８Ｃや「×」印で示した領域７０８Ｄにおいて強い電界かかり、電子トラップが生じると考えられる。このようにしてできた電子トラップは、負の電荷を有し、この電子トラップがチャネルに対して負ゲート電圧を印加したような作用を生じるため、チャネルにおけるキャリア濃度を減少させる。
ＨＥＭＴ７００をＯＮ状態、すなわち、ゲート電圧を正にすると空乏層７０９が消失する。ソース・ドレイン間が導通状態になると、領域７０８Ａ〜７０８Ｄにトラップされていた電子は解放されるが、このときトラップされた電子の解放に時間がかかる場合がある。その場合、ＨＥＭＴ７００をＯＮ状態にしてもトラップされている電子がチャネルを狭窄し、チャネル電流が増大しない。これが電流コラプスの原因と考えられている。
そこで、本発明は上記の課題に鑑み、電流コラプスを抑制することができる電界効果トランジスタを提供することを目的とする。
上述した課題を解決するために、本発明の電解効果トランジスタは、ソース電極、ドレイン電極およびゲート電極を備える電界効果トランジスタであって、第１の窒化物半導体からなる第１の半導体層と、前記第１の半導体層上に設けられた、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２の半導体層とを備え、前記第１の半導体層および前記第２の半導体層のヘテロ接合によりチャネルが形成され、前記第１の半導体層および前記第２の半導体層のいずれか一方における、前記ドレイン電極と前記ゲート電極との間の下方で、かつ、前記ヘテロ接合界面から所定の距離おいた領域には、低移動度領域が設けられ、前記低移動度領域は、前記第１の半導体層および前記第２の半導体層のいずれか一方における該低移動度領域の周囲の領域よりも電子移動度の小さな領域であることを特徴とする。
これによって、チャネル上下の半導体層の電子トラップが生じる箇所において、低移動度領域が設けられ、キャリアの平均自由行程が短くなるようにされるので、インパクトイオン化により生ずるキャリアが減少し、電流コラプスが抑制される。
ここで、前記低移動度領域は、前記ヘテロ接合界面より２０ｎｍ以上５００ｎｍ以内の領域に設けられていることが好ましい。
これによって、低移動度領域により２ＤＥＧの電子移動度が極端に低下するのを防ぐことができる。
また、前記低移動度領域は、ｐ型不純物およびｎ型不純物が共にドーピングされた領域であることが好ましい。または、前記低移動度領域は、中性不純物がドーピングされた領域であることが好ましい。
これによって、低移動度領域によりチャネル上下の半導体層の極性が影響されることを防ぐことができる。
また、前記第１の半導体層および前記第２の半導体層の両方に低移動度領域が設けられていることが好ましい。
これによって、チャネル上下の半導体層の両方に低移動度領域が設けられるので、電流コラプスが更に抑制される。
また、前記低移動度領域が設けられた前記第１の半導体層又は前記第２の半導体層のＸ線ロッキングカーブ（１０１２）線の半値全幅は、８００ａｒｃｓｅｃ以上であり、前記低移動度領域は、Ｘ線ロッキングカーブ（１０１２）線の半値全幅が８００ａｒｃｓｅｃより小さい領域であることが好ましい。
これによって、電流コラプスが高確率で抑制される。
本発明により、電流コラプスを抑制することが可能な電界効果トランジスタを実現できる。
以下、本発明の実施形態における電界効果トランジスタについて図面を参照しながら説明する。
図１は、本発明の実施形態に係る電界効果トランジスタとしてのＨＥＭＴ１００の構成を模式的に示す断面図である。
このＨＥＭＴ１００は、基板１０１、バッファ層１０２、第１の半導体層１０３、第２の半導体層１０４、ソース電極１０５、ゲート電極１０６およびドレイン電極１０７を備える。ＨＥＭＴ１００では、バッファ層１０２、第１の半導体層１０３および第２の半導体層１０４が基板１０１上に順次積層されている。
基板１０１は、Ｓｉ基板、ＳｉＣ基板およびサファイア基板等である。
バッファ層１０２は、窒化物半導体から構成されている。
第１の半導体層１０３は、バッファ層１０２を介して基板１０１上に設けられている。第１の半導体層１０３は、第１の窒化物半導体から構成されている。第１の窒化物半導体は、例えばＡｌ1-x-yＧａxＩｎyＮ（０≦ｘ≦１、０≦ｙ≦１）系のIII族窒化物半導体材料である。
第２の半導体層１０４は、第１の半導体層１０３上に設けられている。第２の半導体層１０４は、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体から構成されている。第２の窒化物半導体は、例えばＡｌ1-x-yＧａxＩｎyＮ（０≦ｘ≦１、０≦ｙ≦１）系のIII族窒化物半導体材料である。
第１の半導体層１０３および第２の半導体層１０４のヘテロ接合によりチャネルが形成されている。つまり、第１の半導体層１０３および第２の半導体層１０４のヘテロ接合界面にはチャネルが形成されている。
第１の半導体層１０３および第２の半導体層１０４の両方には、それぞれ１つの低移動度領域１０８および１０９が設けられている。低移動度領域１０８および１０９は、それぞれ第１の半導体層１０３および第２の半導体層１０４における低移動度領域１０８および１０９の周囲の領域よりも電子移動度の小さな領域である。低移動度領域１０８および１０９は、共にドレイン電極１０７とゲート電極１０６との間の下方、かつ、第１の半導体層１０３および第２の半導体層１０４のヘテロ接合界面から所定の距離おいた領域に設けられている。
具体的に、第１の半導体層１０３には、第１の半導体層１０３における低移動度領域１０８周囲の領域よりも電子移動度の小さな低移動度領域１０８が設けられている。そして、低移動度領域１０８は、ヘテロ接合界面から下方に向けて２０ｎｍ以上５００ｎｍ以内だけ離れた領域に設けられている。
また、第２の半導体層１０４には、第２の半導体層１０４における低移動度領域１０９周囲の領域よりも電子移動度の小さな低移動度領域１０９が設けられている。そして、低移動度領域１０９は、ヘテロ接合界面から上方に向けて２０ｎｍ以上５００ｎｍ以内だけ離れた領域に設けられている。
例えば、低移動度領域１０８および１０９は、ｐ型不純物およびｎ型不純物が共に１０17ｃｍ-3以上の不純物濃度でドーピングされた領域である。また、低移動度領域１０８および１０９は、母材に対してキャリアとならないＣ、ＦｅおよびＲｕ等の中性不純物が１０16ｃｍ-3以上の不純物濃度でドーピングされた領域である。また、低移動度領域１０８および１０９は、超格子構造を有する領域である。
ソース電極１０５、ゲート電極１０６およびドレイン電極１０７は、第２の半導体層１０４上に順次並んで設けられている。
本発明者らは、チャネル近傍の第１の半導体層１０３および第２の半導体層１０４の電子移動度と電流コラプスとの相関関係について調べることを目的として、以下に示す実験を行った。
電流コラプスの大きさを定量評価するために、非特許文献１（吉岡啓、新田智洋、藤本英俊、野田隆夫、齋藤泰伸、「導電性基板上ＧａＮ ＨＥＭＴの縦方向電界による電流コラプス現象」、電気学会研究会「ワイドギャップ半導体材料、デバイス一般」ＥＦＭ−０７−１８（平成１９年））による評価方法を用いた。この評価方法について、図２を用いて簡単に説明する。以下、この評価方法を「バッファコラプス測定法」とよぶことにする。
なお、測定サンプルとしては、図２（ａ）〜図２（ｃ）に示す構造のＴＬＭ５００が用いられる。このＴＬＭ５００は、図１のＨＥＭＴ１００において、ゲート電極１０６が形成されていない構造を有する。具体的に、ＴＬＭ５００は、導電性のＳｉ基板５０１、ＡｌＮ低温バッファ層５０２、アンドープＧａＮ層５０３、アンドープＡｌＧａＮ層５０４、ソース電極５０５およびドレイン電極５０７を備える。
また、バッファコラプス測定では、はじめに、図２（ａ）に示すように、Ｓｉ基板５０１およびソース電極５０５に０Ｖ、ドレイン電極５０７に２Ｖが印加され、ソース・ドレイン間の抵抗Ｒbfが測定される。次に、図２（ｂ）に示すように、いったん、ソース電極５０５およびドレイン電極５０７に０Ｖ、Ｓｉ基板５０１に一定電圧Ｖsubが印加されて３０秒間保持される。このとき、ソース・ドレイン間の２ＤＥＧ（２次元電子ガス）は０Ｖで等電位となっており、２ＤＥＧとＳｉ基板５０１との間には、Ｓｉ基板５０１主面に垂直方向（図２（ｂ）の矢印「↓」の方向）の一様な電界が発生する。その後、図２（ｃ）に示すように、再びＳｉ基板５０１およびソース電極５０５に０Ｖ、ドレイン電極に２Ｖが印加され、ソース・ドレイン間の抵抗Ｒafの過渡応答が計測されて、図２（ｄ）に示す結果が得られる。この測定において、電流コラプスはストレス印加によるチャネルの抵抗率の変化（コラプス度）Ｒaf／Ｒbfにより評価できる。Ｒaf／Ｒbfが１と離れていると電流コラプスによる悪影響が大きく、Ｒaf／Ｒbfが１に近ければ電流コラプスによる悪影響が小さい。
また、バッファコラプス測定では、Ｖsubの印加によりチャネル下方のバルクに強い電界が印加されており、表面の半導体層には強い電界が印加されない。従って、表面の半導体層に由来する電流コラプスのＲaf／Ｒbfに対する影響は小さいと予想されるため、チャネル下方のバルクに起因する電流コラプス、つまりアンドープＧａＮ層５０３において生じる電子トラップが引き起こす電流コラプスの大きさが主に評価される。実際、ＨＥＭＴ表面をＳｉＮでパシベーションする前後のサンプルにおいて、ＨＥＭＴの電流コラプスは変化したが、本測定においては、Ｒaf／Ｒbfに違いが観測されなかった。
図３Ａは、バッファコラプス測定により得られたＲaf／Ｒbfの時間変化（再びＳｉ基板５０１およびソース電極５０５に０Ｖ、ドレイン電極に２Ｖが印加された後の時間変化）を示す図である。なお、図３Ａでは、異なる基板バイアスＶsubが印加されたときのＲaf／Ｒbfの時間変化が示されている。一方、図３Ｂは図３ＡのＲaf／Ｒbfにおける最大値、および基板バイアスＶsub印加時の２ＤＥＧとＳｉ基板との間のリーク電流（平均値）ＩLeakの基板バイアスＶsub依存性を示す図である。
本発明者らは図３Ａおよび図３Ｂの結果において、次の（１）〜（４）で示す事象を見出した。
（１）Ｖsub＜−１２０Ｖにおいては、Ｒaf／Ｒbfが時間の経過と共に一時的に上昇し、山型の過渡応答を示す。
（２）|Ｖsub|が大きくなるに従い、Ｒaf／Ｒbfが１より離れて大きくなる。
（３）Ｒaf／Ｒbfが山型の過渡応答を示すＶsub＜-１２０Ｖの条件下ではＲaf／Ｒbfの最大値が大きく、一方、Ｒaf／Ｒbfが山型を示さないＶsub＞-１２０ＶではＲaf／Ｒbfの最大値が小さい。
（４）Ｖsub＜-１２０Ｖにおいて、｜Ｖsub|が大きくなるにつれてリーク電流ＩLeakが増大する。
（２）|Ｖsub|が大きくなるに従い、Ｒaf／Ｒbfが１より離れて大きくなる。
（３）Ｒaf／Ｒbfが山型の過渡応答を示すＶsub＜-１２０Ｖの条件下ではＲaf／Ｒbfの最大値が大きく、一方、Ｒaf／Ｒbfが山型を示さないＶsub＞-１２０ＶではＲaf／Ｒbfの最大値が小さい。
（４）Ｖsub＜-１２０Ｖにおいて、｜Ｖsub|が大きくなるにつれてリーク電流ＩLeakが増大する。
図４Ａはバッファコラプス測定における基板バイアスＶsub印加時のＴＬＭ５００からの発光強度の基板バイアスＶsub依存性を示す図である。図４ＢはＴＬＭ５００の上面図であり、ＴＬＭ５００に対してバッファコラプス測定が行われている様子を表している。図４Ｃ〜図４Ｈは、ＴＬＭ５００の上面図であり、それぞれ−１５０Ｖ、−２００Ｖ、−２５０Ｖ、−３００Ｖ、−３５０Ｖおよび−４００Ｖの基板バイアスＶsubが印加された状態でのＴＬＭ５００からの発光を表している。
本発明者らは図４Ａ〜図４Ｈの結果において、次の（５）で示す事象を見出した。
（５）Ｖsub＜−１２０Ｖにおいて発光が観測され、その強度は｜Ｖsub｜が大きくなるに従い増大する。
図５は、ＴＬＭ５００におけるチャネル下のアンドープＧａＮ層（厚さ２μｍのアンドープＧａＮ層）５０３のＸ線ロッキングカーブ（１０１２）線の半値全幅と、バッファコラプス測定により得られるＲaf／Ｒbfの最大値との関係を示す図である。
ここで、Ｘ線ロッキングカーブ（１０１２）線の半値全幅とは、ωスキャンモードで測定した（１０１２）面に対するＸ線回折測定によって得られるロッキングカーブの半値全幅を表し、アンドープＧａＮ層５０３の結晶性を表している。図５に示したＸ線ロッキングカーブ（１０１２）半値全幅の値は、ＣｕのＫα線（波長λ＝１．５４Å）を用いたＸ線回折によるロッキングカーブの半値全幅を示している。なお、ロッキングカーブを取得する際に使用するＸ線は、ＣｕのＫα線に限定して解釈する必要はなく、ＭｏのＫα線等、他のＸ線を用いてもよい。
本発明者らは図５の結果において、新たに次の（６）で示す事象を見出した。
（６）アンドープＧａＮ層５０３のＸ線ロッキングカーブ（１０１２）線の半値全幅が小さくなるにつれてＲaf／Ｒbfの最大値が大きくなる。特に、アンドープＧａＮ層５０３のＸ線ロッキングカーブ（１０１２）の半値全幅が８００ａｒｃｓｅｃより小さなＴＬＭ５００において電流コラプスの悪化が著しい。
本発明者らは、以上述べた（１）〜（６）の知見をもとに、電流コラプス発現のメカニズムについて考察した。以下にその詳細を述べる。
まず、上文の（５）で述べた、Ｖsub＜−１２０Ｖにおいて発光が観測されたことから、基板バイアスＶsub印加時に電子・正孔対がアンドープＧａＮ層５０３内に存在することがわかる。非特許文献（C. Wetzel, T. Suski, J. W. Ager III, E. R. Weber, E. E. Haller, S. Fischer, B. K. Meyer, R. J. Molnar, P. Perlin, Physical Review Letters 78, 3928 (1997).）に示されているように、アンドープＧａＮ層５０３は主に残留酸素の影響により通常ｎ型を示すので、本来存在しない正孔が存在することは、基板バイアスＶsubの印加によって、強電界効果の一つであるインパクトイオン化が起こっていることを示唆する。ここで、インパクトイオン化とは、バイアス電圧の印加により加速された電子が電子・正孔対を生み出す現象である。
次に、発明者らは、上文の（１）で述べた、Ｒaf／Ｒbfの過渡応答が山型の形状を示す原因についても、インパクトイオン化により生じた正孔が原因であると考えた。図３Ａの模式図としての図６に示すように、トラップされたキャリアが仮に電子のみとすると、電子トラップが解放されるに従い、チャネルの狭窄が解放されて抵抗Ｒafが減少し、Ｒaf／Ｒbfは図６中のＡで示したような単調減少を示す。一方、トラップされたキャリアが正孔のみとすると、正孔トラップが解放されるに従い抵抗Ｒafが増大するので、Ｒaf／Ｒbfは図６中のＢで示したように単調増大する。電子トラップと正孔トラップとが同時に存在する場合、Ｒaf／Ｒbfの過渡応答はこれら単調減少および単調増大の成分の和の形状を示し、山型を示すと考えられる。したがって、図３Ａにおいて観測された山型の形状は、基板バイアスＶsubの印加時に正孔が発生していることを示している。過渡応答の山型の形状はＶsub＜-１２０Ｖにおいて現れているので、インパクトイオン化がＶsub＜-１２０Ｖにおいて起こっていると考えられる。さらに、上文（４）のＶsub＜-１２０ＶにおけるＩLeakの増大についても、インパクトイオン化によるキャリアの増大が起こっていることを示していると考えられる。
さらに、上文（３）で述べた、Ｖsub＜-１２０Ｖにおける｜Ｒaf／Ｒbf｜の増大は、インパクトイオン化により生じたキャリアがトラップされるためと考えることができる。したがって、インパクトイオン化が起きないＶsubの条件領域では電流コラプスは増大しないと予想した。
以上の考察をもとに、上文（６）に示した、Ｘ線ロッキングカーブ（１０１２）線の半値全幅が狭くなるにつれて電流コラプスが著しく悪化する理由について考察した。
Ｘ線ロッキングカーブ（１０１２）線の半値全幅が狭い結晶では、結晶粒径が大きく、結晶中の転位密度が低い。従って、図７に示すような結晶粒間の欠陥での電子の散乱が起き難くなるため、電子の平均自由行程が長くなり、電子移動度が高い。ＴＬＭ５００におけるアンドープＧａＮ層５０３のＸ線ロッキングカーブ（１０１２）線の半値全幅とチャネルの２ＤＥＧのシート抵抗との関係を図８に示す。図８に示すように、アンドープＧａＮ層５０３の半値全幅が狭くなるにつれて、シート抵抗が減少している。これは、電子移動度が高いためと考えられる。電子移動度が高いと、電子の平均速度が高いため、インパクトイオン化率が高くなり、インパクトイオン化により生ずるキャリアが増大すると考えられる。その結果、Ｘ線ロッキングカーブ（１０１２）線の半値全幅が狭くなるにつれて、トラップされるキャリア数が増大し、電流コラプスが悪化したと考えられる。
以上の考察から、電流コラプスの抑制には、インパクトイオン化の抑制が有効と考えられ、そのためには、電子の平均自由行程を短くし、電子移動度を減少させることが有効であると考えられる。そこで、本発明者らは、チャネル上下の第１の半導体層１０３および第２の半導体層１０４の電子トラップが生じる箇所において、つまりドレイン電極１０７とゲート電極１０６との間の下方の領域において、低移動度領域１０８および１０９を設け、キャリアの平均自由行程を短くすることで電流コラプスの改善を図った。
このとき、アンドープＧａＮ層５０３のＸ線ロッキングカーブ（１０１２）の半値全幅が８００ａｒｃｓｅｃより小さなＴＬＭ５００において電流コラプスの悪化が著しい。従って、第１の半導体層１０３および第２の半導体層１０４のＸ線ロッキングカーブ（１０１２）の半値全幅は８００ａｒｃｓｅｃ以上であっても、低移動度領域１０８および１０９のＸ線ロッキングカーブ（１０１２）の半値全幅は８００ａｒｃｓｅｃより小さいことが好ましい。
また、ヘテロ接合界面近傍に低移動度領域１０８および１０９が設けられると、２ＤＥＧの電子移動度が極端に低下するので、低移動度領域１０８および１０９はヘテロ接合界面より２０ｎｍ以上５００ｎｍ以内だけ離れた領域に設けられることが好ましい。
（変形例１）
ここで、本実施形態における変形例１について説明する。上記実施の形態では、第１の半導体層１０３および第２の半導体層１０４の両方に低移動度領域１０８および１０９が設けられるとした。しかし、第１の半導体層１０３および第２の半導体層１０４のいずれかに低移動度領域が設けられれば、電流コラプスを抑制することができる。従って、本変形例では、第１の半導体層１０３および第２の半導体層１０４のいずれか一方にのみ低移動度領域が設けられる。
ここで、本実施形態における変形例１について説明する。上記実施の形態では、第１の半導体層１０３および第２の半導体層１０４の両方に低移動度領域１０８および１０９が設けられるとした。しかし、第１の半導体層１０３および第２の半導体層１０４のいずれかに低移動度領域が設けられれば、電流コラプスを抑制することができる。従って、本変形例では、第１の半導体層１０３および第２の半導体層１０４のいずれか一方にのみ低移動度領域が設けられる。
図９は、本変形例に係るＨＥＭＴ１００の構成を模式的に示す断面図である。
このＨＥＭＴ１００は、基板１０１、バッファ層１０２、第１の半導体層１０３、第２の半導体層１０４、ソース電極１０５、ゲート電極１０６およびドレイン電極１０７を備える。そして、第１の半導体層１０３にのみ、低移動度領域１０８が設けられている。
図１０は、本変形例に係るＨＥＭＴ１００の別の構成を模式的に示す断面図である。
このＨＥＭＴ１００は、基板１０１、バッファ層１０２、第１の半導体層１０３、第２の半導体層１０４、ソース電極１０５、ゲート電極１０６およびドレイン電極１０７を備える。そして、第２の半導体層１０４にのみ、低移動度領域１０９が設けられている。
（変形例２）
また、本実施の形態における変形例２について説明する。上記実施の形態では、第１の半導体層１０３および第２の半導体層１０４のドレイン電極１０７とゲート電極１０６との間の下方にのみ低移動度領域１０８および１０９が設けられるとした。しかし、ヘテロ接合界面より２０ｎｍ以上５００ｎｍ以内だけ離れた領域であれば、第１の半導体層１０３および第２の半導体層１０４の他の領域に低移動度領域１０８および１０９が設けられても、２ＤＥＧの電子移動度が極端に低下しない。従って、本変形例では、第１の半導体層１０３および第２の半導体層１０４における、ドレイン電極１０７とゲート電極１０６との間の下方以外の領域にも低移動度領域１０８および１０９が設けられる。
また、本実施の形態における変形例２について説明する。上記実施の形態では、第１の半導体層１０３および第２の半導体層１０４のドレイン電極１０７とゲート電極１０６との間の下方にのみ低移動度領域１０８および１０９が設けられるとした。しかし、ヘテロ接合界面より２０ｎｍ以上５００ｎｍ以内だけ離れた領域であれば、第１の半導体層１０３および第２の半導体層１０４の他の領域に低移動度領域１０８および１０９が設けられても、２ＤＥＧの電子移動度が極端に低下しない。従って、本変形例では、第１の半導体層１０３および第２の半導体層１０４における、ドレイン電極１０７とゲート電極１０６との間の下方以外の領域にも低移動度領域１０８および１０９が設けられる。
図１１は、本変形例に係るＨＥＭＴ１００の構成を模式的に示す断面図である。
このＨＥＭＴ１００は、基板１０１、バッファ層１０２、第１の半導体層１０３、第２の半導体層１０４、ソース電極１０５、ゲート電極１０６およびドレイン電極１０７を備える。そして、第１の半導体層１０３および第２の半導体層１０４には、ドレイン電極１０７の下方からソース電極１０５の下方に向かってのびる１つの低移動度領域１０８および１０９がそれぞれ設けられている。
（変形例３）
また、本実施の形態における変形例３について説明する。上記実施の形態では、ドレイン電極１０７およびソース電極１０５が第２の半導体層１０４上に設けられるとした。しかし、ドレイン電極１０７およびソース電極１０５がヘテロ接合界面に直接接する構造とすることで、コンタクト抵抗を低減することができる。従って、第１の半導体層１０３および第２の半導体層１０４には、デバイス表面からヘテロ接合界面に達するリセスが設けられ、ドレイン電極１０７およびソース電極１０５はこのリセス内に設けられてもよい。
また、本実施の形態における変形例３について説明する。上記実施の形態では、ドレイン電極１０７およびソース電極１０５が第２の半導体層１０４上に設けられるとした。しかし、ドレイン電極１０７およびソース電極１０５がヘテロ接合界面に直接接する構造とすることで、コンタクト抵抗を低減することができる。従って、第１の半導体層１０３および第２の半導体層１０４には、デバイス表面からヘテロ接合界面に達するリセスが設けられ、ドレイン電極１０７およびソース電極１０５はこのリセス内に設けられてもよい。
図１２は、本変形例に係るＨＥＭＴ１００の構成を模式的に示す断面図である。
このＨＥＭＴ１００は、基板１０１、バッファ層１０２、第１の半導体層１０３、第２の半導体層１０４、ソース電極１０５、ゲート電極１０６およびドレイン電極１０７を備える。そして、ソース電極１０５およびドレイン電極１０７は、第１の半導体層１０３および第２の半導体層１０４のリセス内に設けられ、ヘテロ接合界面に直接接している。
（実施例１）
本実施形態のＨＥＭＴ１００の応用例を、実施例１によって示す。
本実施形態のＨＥＭＴ１００の応用例を、実施例１によって示す。
図１３は、本実施例に係るＨＥＭＴ２００の構成を模式的に示す断面図である。
ＨＥＭＴ２００は、Ｓｉ基板２０１、ＡｌＮ低温バッファ層２０２、アンドープＧａＮ層２０３、アンドープＡｌＧａＮ層２０４、ソース電極２０５、ゲート電極２０６およびドレイン電極２０７を備える。
アンドープＧａＮ層２０３には、不純物がカウンタードーピングされた不純物領域２０８、つまりｎ型不純物であるＳｉとｐ型不純物であるＭｇとが共にドーピングされた不純物領域２０８が設けられている。不純物領域２０８は、ヘテロ接合界面から下方に向けて２０ｎｍ以上５００ｎｍ以内だけ離れた領域に設けられている。Ｓｉは１０17ｃｍ-3の不純物濃度でドーピングされ、Ｍｇは１０18ｃｍ-3の不純物濃度でドーピングされている。
オーミック電極としてのソース電極２０５およびドレイン電極２０７はＴｉ層およびＡｌ層から形成されている。ショットキー電極としてのゲート電極２０６は、Ｐｔ層およびＡｕ層から形成されている。
以上のように本実施例のＨＥＭＴ２００によれば、アンドープＧａＮ層２０３に不純物領域２０８が設けられている。従って、アンドープＧａＮ層２０３の電子トラップが生じる領域でのキャリアの平均自由行程を短くすることができ、電流コラプスを改善することができる。
また、本実施例のＨＥＭＴ２００によれば、ｎ型不純物であるＳｉとｐ型不純物であるＭｇとがアンドープＧａＮ層２０３にドーピングされて不純物領域２０８が形成される。不純物をドーピングするとキャリアが生じ、デバイスの耐圧が低下すると考えられるが、ＳｉおよびＭｇは共にトラップエネルギーが小さいため、いったんこれらの不純物にキャリアがトラップされても、トラップの解放時間は短くなり、電流コラプスを抑制できる。
なお、本実施例において、アンドープＧａＮ層２０３ではなく、ＡｌおよびＩｎを含んだアンドープＡｌＩｎＧａＮ層が形成されてもかまわない。
（実施例２）
本実施形態のＨＥＭＴ１００の応用例を、実施例２によって示す。
本実施形態のＨＥＭＴ１００の応用例を、実施例２によって示す。
図１４は、本実施例に係るＨＥＭＴ３００の構成を模式的に示す断面図である。
ＨＥＭＴ３００は、Ｓｉ基板３０１、ＡｌＮ低温バッファ層３０２、アンドープＧａＮ層３０３、アンドープＡｌＧａＮ層３０４、ソース電極３０５、ゲート電極３０６およびドレイン電極３０７を備える。
アンドープＧａＮ層３０３には、アンドープＡｌＮとアンドープＧａＮとで構成された超格子構造の領域３０８が設けられている。超格子構造の領域３０８は、ヘテロ接合界面から下方に向けて２０ｎｍ以上５００ｎｍ以内だけ離れた領域に設けられている。ここでいう「超格子構造」とは、例えば膜厚５ｎｍのＡｌＮおよび膜厚１０ｎｍのＧａＮを１ペアとして、これを上方に向けて２０ペア交互に積層した構造である。
以上のように本実施例のＨＥＭＴ３００によれば、アンドープＧａＮ層３０３に超格子構造の領域３０８が設けられている。従って、インパクトイオン化率の小さいＡｌＮによるポテンシャルの影響で、アンドープＧａＮ層３０３の電子トラップが生じる領域でのキャリアの平均自由行程を短くすることができ、電流コラプスを抑制することができる。
以上、本発明の電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
本発明は、電界効果トランジスタに有用であり、特にエアコンなどの民生機器の電源回路等で用いられるパワートランジスタ等に有用である。
１００、２００、３００、７００ ＨＥＭＴ
１０１ 基板
１０２ バッファ層
１０３ 第１の半導体層
１０４ 第２の半導体層
１０５、２０５、３０５、５０５、７０５ ソース電極
１０６、２０６、３０６、７０６ ゲート電極
１０７、２０７、３０７、５０７、７０７ ドレイン電極
１０８、１０９ 低移動度領域
２０１、３０１、５０１、７０１ Ｓｉ基板
２０２、３０２、５０２、７０２ ＡｌＮ低温バッファ層
２０３、３０３、５０３、７０３ アンドープＧａＮ層
２０４、３０４、５０４、７０４ アンドープＡｌＧａＮ層
２０８ 不純物領域
３０８ 超格子構造の領域
５００ ＴＬＭ
７０８Ａ、７０８Ｂ、７０８Ｃ、７０８Ｄ 領域
７０９ 空乏層
１０１ 基板
１０２ バッファ層
１０３ 第１の半導体層
１０４ 第２の半導体層
１０５、２０５、３０５、５０５、７０５ ソース電極
１０６、２０６、３０６、７０６ ゲート電極
１０７、２０７、３０７、５０７、７０７ ドレイン電極
１０８、１０９ 低移動度領域
２０１、３０１、５０１、７０１ Ｓｉ基板
２０２、３０２、５０２、７０２ ＡｌＮ低温バッファ層
２０３、３０３、５０３、７０３ アンドープＧａＮ層
２０４、３０４、５０４、７０４ アンドープＡｌＧａＮ層
２０８ 不純物領域
３０８ 超格子構造の領域
５００ ＴＬＭ
７０８Ａ、７０８Ｂ、７０８Ｃ、７０８Ｄ 領域
７０９ 空乏層
Claims (8)
- ソース電極、ドレイン電極およびゲート電極を備える電界効果トランジスタであって、
第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に設けられた、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２の半導体層とを備え、
前記第１の半導体層および前記第２の半導体層のヘテロ接合によりチャネルが形成され、
前記第１の半導体層および前記第２の半導体層のいずれか一方における、前記ドレイン電極と前記ゲート電極との間の下方で、かつ、前記ヘテロ接合界面から所定の距離おいた領域には、低移動度領域が設けられ、
前記低移動度領域は、前記第１の半導体層および前記第２の半導体層のいずれか一方における該低移動度領域の周囲の領域よりも電子移動度の小さな領域である
電界効果トランジスタ。 - 前記低移動度領域は、前記ヘテロ接合界面より２０ｎｍ以上５００ｎｍ以内の領域に設けられている
請求項１に記載の電界効果トランジスタ。 - 前記低移動度領域は、ｐ型不純物およびｎ型不純物が共にドーピングされた領域である
請求項１又は２に記載の電界効果トランジスタ。 - 前記低移動度領域は、中性不純物がドーピングされた領域である
請求項１又は２に記載の電界効果トランジスタ。 - 前記低移動度領域は、超格子構造を有する領域である
請求項１又は２に記載の電界効果トランジスタ。 - 前記第１の窒化物半導体は、ＧａＮであり、
前記低移動度領域は、ＡｌＮとＧａＮとからなる超格子構造の領域である
請求項５に記載の電界効果トランジスタ。 - 前記第１の半導体層および前記第２の半導体層の両方に低移動度領域が設けられている
請求項１又は２に記載の電界効果トランジスタ。 - 前記低移動度領域が設けられた前記第１の半導体層又は前記第２の半導体層のＸ線ロッキングカーブ（１０１２）線の半値全幅は、８００ａｒｃｓｅｃ以上であり、
前記低移動度領域は、Ｘ線ロッキングカーブ（１０１２）線の半値全幅が８００ａｒｃｓｅｃより小さい領域である
請求項１又は２に記載の電界効果トランジスタ。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014146646A (ja) * | 2013-01-28 | 2014-08-14 | Fujitsu Ltd | 半導体装置 |
| KR101437274B1 (ko) * | 2012-03-28 | 2014-09-03 | 후지쯔 가부시끼가이샤 | 화합물 반도체 장치 및 그 제조 방법 |
| US9245947B2 (en) | 2011-06-28 | 2016-01-26 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of manufacturing the same |
| JP2016187024A (ja) * | 2015-03-27 | 2016-10-27 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2018155697A1 (ja) | 2017-02-26 | 2018-08-30 | 住友化学株式会社 | 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法 |
| WO2019039256A1 (ja) * | 2017-08-24 | 2019-02-28 | 住友化学株式会社 | 電荷トラップ評価方法、及び半導体素子 |
| JP7433014B2 (ja) | 2018-10-30 | 2024-02-19 | ローム株式会社 | 半導体装置 |
-
2009
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245947B2 (en) | 2011-06-28 | 2016-01-26 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of manufacturing the same |
| KR101437274B1 (ko) * | 2012-03-28 | 2014-09-03 | 후지쯔 가부시끼가이샤 | 화합물 반도체 장치 및 그 제조 방법 |
| US9099422B2 (en) | 2012-03-28 | 2015-08-04 | Fujitsu Limited | Compound semiconductor device and method for manufacturing the same |
| JP2014146646A (ja) * | 2013-01-28 | 2014-08-14 | Fujitsu Ltd | 半導体装置 |
| JP2016187024A (ja) * | 2015-03-27 | 2016-10-27 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2018142563A (ja) * | 2017-02-26 | 2018-09-13 | 住友化学株式会社 | 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法 |
| WO2018155697A1 (ja) | 2017-02-26 | 2018-08-30 | 住友化学株式会社 | 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法 |
| US11114296B2 (en) | 2017-02-26 | 2021-09-07 | Sumitomo Chemical Company, Limited | Semiconductor wafer, electronic device, method of performing inspection on semiconductor wafer, and method of manufacturing electronic device |
| WO2019039256A1 (ja) * | 2017-08-24 | 2019-02-28 | 住友化学株式会社 | 電荷トラップ評価方法、及び半導体素子 |
| JP2019039785A (ja) * | 2017-08-24 | 2019-03-14 | 住友化学株式会社 | 電荷トラップ評価方法、及び半導体素子 |
| CN111051903A (zh) * | 2017-08-24 | 2020-04-21 | 住友化学株式会社 | 电荷俘获评价方法以及半导体元件 |
| JP7108386B2 (ja) | 2017-08-24 | 2022-07-28 | 住友化学株式会社 | 電荷トラップ評価方法 |
| JP7433014B2 (ja) | 2018-10-30 | 2024-02-19 | ローム株式会社 | 半導体装置 |
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