JP7433014B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、例えば、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
特許文献１または特許文献２には、ノーマリーオフ型の窒化物半導体ＨＥＭＴが開示されている。
特許文献１では、ＡｌＧａＮ電子供給層にｐ型ＧａＮ層を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮ層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
特許文献２では、電子走行層上に、電子供給層と電子走行層との界面に連続する界面を有する酸化膜が形成されている。そして、ゲート電極は、酸化膜を挟んで電子走行層上に対向している。このような構成では、ゲート電極の直下に電子供給層が存在しないので、ゲート電極の直下に二次元電子ガスは形成されない。これにより、ノーマリーオフが達成される。酸化膜は、例えば、電子供給層の一部を熱酸化することにより作成される。
特開２００６－３３９５６１号公報 特開２０１３－６５６１２号公報
窒化物半導体を用いたデバイスの課題として、電流コラプスがある。電流コラプスは、デバイスに大電流かつ高電圧のストレスを印可することで、チャネル抵抗が高くなり、ドレイン電流が減少する（オン抵抗が上昇する）現象である。
この発明の目的は、電流コラプスを抑制することができる半導体装置を提供することにある。
本発明の一実施形態では、導電性基板と、前記導電性基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、前記導電性基板に負バイアスを印可したとき、ソース－ドレイン間の抵抗が時間の経過に伴って減少する特性を有する。
この構成では、電流コラプスを抑制することができる。
本発明の一実施形態では、基板と、前記基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、前記窒化物半導体層の深いドナー密度は、当該窒化物半導体層の深いアクセプタ密度よりも大きい。
この構成では、電流コラプスを抑制することができる。
本発明の一実施形態では、前記電子走行層は、前記窒化物半導体層と、前記窒化物半導体層と前記電子供給層との間に形成され、表面が前記電子供給層に接する伝導経路形成層とを含む。
本発明の一実施形態では、ソース・ドレイン間の抵抗変化率の温度特性の活性化エネルギーは、０．５［ｅＶ］以上０．７［ｅＶ］以下である。
本発明の一実施形態では、前記窒化物半導体層の深いドナー準位は、伝導帯から０．５［ｅＶ］以上０．７［ｅＶ］以下の範囲内にある。
本発明の一実施形態では、前記アクセプタ型不純物が炭素であり、前記窒化物半導体層の炭素密度が１×１０１９ｃｍ－３以上８×１０１９ｃｍ－３以下である。
本発明の一実施形態では、前記窒化物半導体層が、１つのガリウム空孔および２つの窒素空孔からなる空孔欠陥ＶＧａ（ＶＮ）ｎを含む。
本発明の一実施形態では、基板と、前記基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、前記アクセプタ型不純物が炭素であり、前記窒化物半導体層の炭素密度が１×１０１９ｃｍ－３以上８×１０１９ｃｍ－３以下である。
この構成では、電流コラプスを抑制することができる。
図１Ａは、この発明の一実施形態に係る半導体装置の構成を説明するための平面図である。 図１Ｂは、図１ＡのIB－IB線に沿う断面図である。 図２Ａは、ＤＡ-rich のＧａＮのバンドギャップ中の準位を説明するための模式図であり、図２Ｂは、ＤＤ-rich のＧａＮのバンドギャップ中の準位を説明するための模式図である。 図３は、シミュレーションモデルを示す模式的な断面図である。 図４Ａおよび図４Ｂは、電子走行層をＤＡ－richに設定した場合のシミュレーション結果を示すグラフであり、図４Ａは、電子走行層の深さに対する伝導帯下端エネルギーＥｃの分布の時間的変化を示すグラフであり、図４Ｂは、ソース・ドレイン間電流ＩＤＳの時間的変化を示すグラフである。 図５Ａおよび図５Ｂは、電子走行層をＤＤ-richに設定した場合のシミュレーション結果を示すグラフであり、図５Ａは、電子走行層の深さに対する伝導帯下端エネルギーＥｃの分布の時間的変化を示すグラフであり、図５Ｂは、ソース・ドレイン間電流ＩＤＳの時間的変化を示すグラフである。 図６は、サンプルの構成を示す断面図である。 図７は、ソース・ドレイン間電流ＩＤＳを測定するための実験を３つのサンプルに対して行った場合の実験結果を示すグラフである。 図８は、複数の温度環境下でソース・ドレイン間電流ＩＤＳを測定するための実験を第３サンプルに対して行った場合の実験結果を示すグラフである。 図９は、環境温度Ｔに対する時定数τをアレニウスプロットすることにより得られる直線を示すグラフである。 図１０は、オン抵抗を測定するための実験を各サンプルに対して行った場合の実験結果を示すグラフである。 図１１は、縦方向リーク電流を測定するための実験を各サンプルに対して行った場合の実験結果を示すグラフである。 図１２は、炭素密度の異なるＧａＮのサンプルに対して、陽電子消滅法によってＳパラメータを測定した結果を示すグラフである。 図１３は、この発明が適用されたノーマリーオフ型の半導体装置の構成例を示す断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１Ａは、この発明の一実施形態に係る半導体装置の構成を説明するための平面図である。図１Ｂは、図１ＡのIB－IB線に沿う断面図である。
図１Ｂを参照して、半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された窒化物半導体層からなる電子走行層４と、電子走行層４上にエピタキシャル成長された窒化物半導体層からなる電子供給層５と、電子供給層５上に形成されたゲート電極６とを含む。
さらに、この半導体装置１は、電子供給層５の表面およびゲート電極６の両側面の一部を覆うパッシベーション膜７を含む。さらに、この半導体装置１は、パッシベーション膜７に形成されたソース電極用コンタクト孔８ａおよびドレイン電極用コンタクト孔９ａを貫通して電子供給層５にオーミック接触しているソース電極８およびドレイン電極９を含む。ソース電極８およびドレイン電極９は、ゲート電極６を挟む配置で、互いに間隔を開けて配置されている。
図１Ａを参照して、この実施形態では、電子供給層５上において、複数（図１Ａでは二つ）のソース電極８が間隔を空けて配置されており、各ソース電極８がゲート電極６に取り囲まれていている。ドレイン電極９は、ゲート電極６で取り囲まれたソース電極８間の領域に配置されている。
各ソース電極８は、第１端部８１および第２端部８２を有するライン状に延びている。ゲート電極６は、ソース電極８の外周に沿う環状に形成されている。たとえば、ゲート電極６は、ソース電極８を挟んで互いに平行に延びるライン状の一対のフィンガー部６１と、当該フィンガー部６１の各端部同士を繋ぐ第１連結部６２および第２連結部６３とを一体的に有する環状に形成されていてもよい。これにより、ゲート電極６の内方の長尺状の閉領域５１にソース電極８が配置されていてもよい。
ドレイン電極９は、第１端部９１および第２端部９２を有するライン状に延びている。ドレイン電極９の第１端部９１が、ソース電極８の第１端部８１およびゲート電極６の第１連結部６２と同じ側にある端部であり、ドレイン電極９の第２端部９２が、ソース電極８の第２端部８２およびゲート電極６の第２連結部６３と同じ側にある端部である。
この実施形態では、ドレイン電極９は、ゲート電極６のフィンガー部６１よりも長く形成されている。ドレイン電極９の第１端部９１は、ゲート電極６の第１連結部６２よりも突出していてもよい。また、ドレイン電極９の第２端部９２は、ゲート電極６の第２連結部６３よりも突出していてもよい。
ソース電極８、ドレイン電極９およびゲート電極６には、それぞれ、ソース配線５２、ドレイン配線５３およびゲート配線５４が接続されている。ソース配線５２およびゲート配線５４は、たとえば、ドレイン電極９の第２端部９２側に引き出されていてもよい。ドレイン配線５３は、たとえば、ソース配線５２およびゲート配線５４の引出し側とは反対側（つまり、ドレイン電極９の第１端部９１側）に引き出されていてもよい。
図１Ｂに戻り、基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、１×１０１７ｃｍ－３～１×１０２０ｃｍ－３（より具体的には１×１０１８ｃｍ－３程度）の不純物濃度を有していてもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＧａＮ基板、低抵抗のＳｉＣ基板等であってもよい。基板２は、ソース電極８に電気的に接続されている。
バッファ層３は、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層３１と、この第１バッファ層３１の表面（基板２とは反対側の表面）に積層されたＡｌＧａＮ膜からなる第２バッファ層３２とから構成されている。第１バッファ層３１の膜厚は、例えば０．２μｍであり、第２バッファ層３２の膜厚は、例えば０．１２μｍである。バッファ層３は、例えば、ＡｌＮの単膜から構成されていてもよい。
電子走行層４は、バッファ層３上に形成された第１窒化物半導体層４１と、第１窒化物半導体層４１上に形成され、二次元電子ガス１０が形成される第２窒化物半導体層４２とからなる。第２窒化物半導体層４２の上面は、電子供給層５の下面に接している。第１窒化物半導体層４１は、本発明の「窒化物半導体層」の一例であり、第２窒化物半導体層４２は、本発明の「伝導経路形成層」の一例である。
第１窒化物半導体層４１は、アクセプタ不純物を多く含む半導体層であるのに対し、第２窒化物半導体層４２はアクセプタ不純物をほとんど含んでいない半導体層である。
第１窒化物半導体層４１は、この実施形態では、アクセプタ型不純物がドーピングされたＧａＮ層からなる。第１窒化物半導体層４１の厚さは０．５μｍ～２．０μｍ程度である。この実施形態では、アクセプタ型不純物は、Ｃ（炭素）である。この実施形態では、アクセプタ型不純物である炭素の濃度は、４×１０－１９ｃｍ３程度である。アクセプタ型不純物である炭素の濃度は、１×１０１９ｃｍ－３以上８×１０－１９ｃｍ３以下であることが好ましい。この理由については、後述する。
ＧａＮに炭素をドープすると、ＧａＮに深いアクセプタ（ＤＤ：deep acceptor）の準位が形成される。また、ＧａＮに炭素をドープすると、ＧａＮ内に１つのガリウム空孔および２つの窒素空孔からなる空孔欠陥ＶＧａ（ＶＮ）ｎが発生し、この空孔欠陥ＶＧａ（ＶＮ）ｎが深いドナー（ＤＤ：deep donor）の準位として作用する。
第１窒化物半導体層４１の深いドナー密度ＮＤＤは、第１窒化物半導体層４１の深いアクセプタ密度ＮＤＡよりも大きい。この理由は、電流コラプスを抑制できるからである。この理由の詳細については、後述する。
第２窒化物半導体層（伝導経路形成層）４２は、この実施形態では、アクセプタ不純物をほとんど含んでいないＧａＮ層からなり、その厚さは０．１μｍ程度である。
電子供給層５は、電子走行層４よりもバンドギャップの大きい窒化物半導体から構成されている。具体的には、電子供給層５は、電子走行層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、電子供給層５は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは１０ｎｍ程度である。電子供給層５の膜厚は、１０ｎｍ以上２０ｎｍ以下であることが好ましい。
このように電子走行層４と電子供給層５とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、電子走行層４および電子供給層５の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、電子走行層４と電子供給層５との界面における電子走行層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第２窒化物半導体層４２内には、電子走行層４と電子供給層５との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１０が広がっている。
ゲート電極６は、電子供給層５に接するように形成されている。ゲート電極６は、この実施形態では、ＴｉＮ層から構成されており、その厚さは４００ｎｍ程度である。ゲート電極６は、ソース電極用コンタクト孔８ａ寄りに偏って配置されている。
パッシベーション膜７は、電子供給層５の表面（コンタクト孔８ａ，９ａが臨んでいる領域を除く）およびゲート電極６の側面の一部を覆っている。この実施形態では、パッシベーション膜７はＳｉＮ膜からなり、その厚さは１００ｎｍ程度である。
ソース電極８およびドレイン電極９は、例えば、電子供給層５に接する下層と、下層に積層された中間層と、中間層に積層された上層とを有していてもよい。下層は厚さが２０ｎｍ程度のＴｉであってよく、中間層は２００ｎｍのＡｌであってよく、上層は厚さが５０ｎｍ程度のＴｉＮであってもよい。
この半導体装置１では、電子走行層４上にバンドギャップ（Ａｌ組成）の異なる電子供給層５が形成されてヘテロ接合が形成されている。これにより、電子走行層４と電子供給層５との界面付近の電子走行層４内に二次元電子ガス１０が形成され、この二次元電子ガス１０をチャネルとして利用したＨＥＭＴが形成されている。これにより、ゲート電極６にバイアスを印加していないとき（ゼロバイアス時）には、ソース・ドレイン間が導通するので、このＨＥＭＴはノーマリーオン型のデバイスとなる。
ゲート電極６２に適切なオフ電圧（例えば－３Ｖ）を印加すると、ゲート電極６の直下に空乏層が形成されるため、ソース－ドレイン間の導通が遮断される。
使用に際しては、例えば、ソース電極８とドレイン電極９との間に、ドレイン電極９側が正となる所定の電圧（例えば２００Ｖ～３００Ｖ）が印加される。その状態で、ゲート電極６に対して、ソース電極８を基準電位（０Ｖ）として、オフ電圧（－３Ｖ）またはオン電圧（０Ｖ）が印加される。
以下、第１窒化物半導体層４１の深いドナー密度ＮＤＤが、第１窒化物半導体層４１の深いアクセプタ密度ＮＤＡよりも大きいと、電流コラプスを抑制できる理由について説明する。
図１Ｂに記載の半導体装置１を例にとって、電流コラプスが生じる原因について説明する。ただし、ここでは、第１窒化物半導体層４１の深いドナー密度ＮＤＤが、第１窒化物半導体層４１の深いアクセプタ密度ＮＤＡよりも小さいと仮定する。
ＧａＮからなる電子走行層４には、意図的ではないドナーが含まれている。電子走行層４がｎ型になると、ソース電極８とドレイン電極９との間でリーク電流が流れてしまう。そこで、電子走行層４がｎ型にならないように、電子走行層４（特に、第１窒化物半導体層４１）には、正孔を与えるためのアクセプタ型不純物（深いアクセプタ）がドーピングされている。ドナーから放出される電子は、深いアクセプタに捕獲されているが、深いアクセプタ密度（トラップ密度）ＮＤＡは、深いドナー密度ＮＤＤよりも大きいため、電子走行層４には電子を捕獲していない深いアクセプタ（空席のアクセプタ）が存在する。電子を捕獲している深いアクセプタは負に帯電する。
半導体装置１がオフのときには半導体装置１のドレインに正の電圧が印可される。半導体装置１がオンのときには、半導体装置１のドレインへの印可電圧は低くなる。半導体装置１のドレインに正の電圧が印可されると、電子走行層４のドレイン電極９側において、電子を捕獲していない深いアクセプタから正孔が価電子帯に放出される。つまり、正孔放出が発生する。言い換えれば、電子を捕獲していない深いアクセプタに価電子帯からの電子が捕獲される。これにより、電子走行層４内の負電荷領域（負帯電領域）が拡大する。電子走行層４内に形成されている二次元電子ガスは負電荷領域と反発し合うため、電子走行層４内の負電荷領域が広がると、二次元電子ガスが減少する。これにより、チャネル抵抗が高くなるので、ドレイン電流が減少する。このような現象は、電流コラプスと呼ばれる。
以下において、深いアクセプタ密度ＮＤＡが深いドナー密度ＮＤＤよりも大きい状態を「ＤＡ-rich」といい、深いドナー密度ＮＤＤが深いアクセプタ密度ＮＤＡよりも大きい状態を「ＤＤ-rich」ということにする。
図２Ａは、ＤＡ-rich のＧａＮのバンドギャップ中の準位を説明するための模式図であり、図２Ｂは、ＤＤ-rich のＧａＮのバンドギャップ中の準位を説明するための模式図である。図２Ａおよび図２Ｂにおいて、“shallow donor”は、浅いドナーを示している。また、ＥＤＤは、深いドナー準位を示し、ＥＤＡは、深いアクセプタ準位を示している。
ＤＡ-rich のＧａＮでは、図２Ａに示すように、全ての深いドナーに正孔が捕獲されているが、深いアクセプタの中には電子を捕獲しているものと捕獲していないものが存在する。電子を捕獲している深いアクセプタ（黒丸）は負帯電しており、電子を捕獲していない深いアクセプタ（白丸）は電荷中性である。
一方、ＤＤ-rich のＧａＮでは、図２Ｂに示すように、全ての深いアクセプタに電子が捕獲されているが、深いドナーの中には電子を捕獲しているものと捕獲していないものが存在する。電子を捕獲している深いドナー（黒丸）は電荷中性であり、電子を捕獲していない深いドナー（白丸）は正帯電している。
なお、ＧａＮでは、０．５［ｅｖ］～０．７［ｅｖ］の範囲の深いドナー準位が知られている（参考文献１および２参照）。
参考文献１：Electrical properties and defect states in undoped high-resistivity GaN films used in high-power rectifiers ; A.Y.Polyakov, N.B.Smimov, and A.V.Govorkov; G.Dang, A.P.Zhang,and F.Ren; X.A.Cao and S.J.Pearton; R.G.Wilson; J.Vac.Sci.Technol.B 18(3), May/Jun 2000.
参考文献２：Kink Effect in AlGaN/GaN HEMTs Induced by Drain and Gate Pumping; Maojun Wang and Kevin J.Chen, Senior Member,IEEE; IEEE ELECTRON DEVICE LETTERS,VOL.32, NO.4, APRIL 2011.
第１窒化物半導体層４１がＤＡ-richである場合とＤＤ-richである場合の伝導帯下端エネルギーＥｃの分布およびソース・ドレイン間電流ＩＤＳの時間的変化を比較するために、図３に示すシミュレーションモデルを用いてシミュレーションを行った。
シミュレーションモデル１０１は、基板を有していないが図１Ｂの半導体装置１の構成と同様な構成を有している。シミュレーションモデル１０１は、電子走行層１０４と、電子走行層１０４上に形成された電子供給層１０５と、電子供給層１０５上に形成されたゲート電極１０６、ソース電極１０８およびドレイン電極１０９と、電子供給層１０５上に形成されたパッシベーション膜１０７と、電子走行層１０４の裏面に形成された基板電極（バックゲート）１１０とを含む。
電子走行層１０４、電子供給層１０５、ゲート電極１０６、パッシベーション膜１０７、ソース電極１０８およびドレイン電極１０９は、それぞれ図１Ｂの電子走行層４、電子供給層５、ゲート電極６、パッシベーション膜７、ソース電極８およびドレイン電極９に対応している。ただし、シミュレーションモデル１０１では、電子走行層１０４は、ＤＡ-rich の半絶縁ＧａＮまたはＤＤ-rich の半絶縁ＧａＮに設定される窒化物半導体層から構成されている。
図１Ｂの半導体装置１では、半導体装置１がオフのときには半導体装置１のドレインには、２００Ｖ～３００Ｖ程度の正電圧が印可される。このシミュレーションモデル１０１では、ソース電極１０８を基準電位（０Ｖ）として、ドレイン電極１０９に１Ｖの電圧を印可し、基板電極１１０に－１０Ｖの電圧を印可することにより、シミュレーションモデル１０１のドレインに正の高電圧が印可された状態と等価な状態をつくるようにしている。
具体的には、まず、電子走行層１０４を、ＤＡ-rich の半絶縁ＧａＮに設定した。そして、ソース電極１０８およびゲート電極１０６を基準電位（０Ｖ）に設定し、ドレイン電極１０９への印可電圧ＶＧＤを１Ｖに設定した。そして、基板電極１１０に－１０Ｖの電圧ＶＧＳを印可した。そして、電子走行層１０４の伝導帯下端エネルギーＥｃの分布およびソース・ドレイン間電流ＩＤＳの電圧印可開始後からの時間的変化をシミュレーションによって測定した。
図４Ａおよび図４Ｂは、電子走行層をＤＡ-richに設定した場合のシミュレーション結果を示すグラフである。
図４Ａは、電子走行層１０４の深さ［μｍ］に対する伝導帯下端エネルギーＥｃ［ｅＶ］の分布の時間的変化を示すグラフである。電子走行層１０４の深さは、電子走行層１０４における電子供給層１０５側の表面からの距離によって表される。
図４Ａの曲線（initial）は、基板電極１１０に－１０Ｖのバイアスを印可する前の、電子走行層１０４の深さに対する伝導帯下端エネルギーＥＣの分布を示している。図４Ａの曲線（5000sec）は、基板電極１１０に－１０Ｖのバイアスを印可してから、５，０００秒経過後の電子走行層１０４の深さに対する伝導帯下端エネルギーＥＣの分布を示している。
図４Ｂは、基板電極１１０に－１０Ｖのバイアスを印可した後の、ソース・ドレイン間電流ＩＤＳの時間的変化を示すグラフである。
電子走行層１０４がＤＡ-richである場合には、電子走行層１０４に電子を捕獲していない深いアクセプタが存在している（図２Ａ参照）。したがって、基板電極１１０にー１０Ｖの電圧が印可されると、正バイアス側（電子走行層１０４の２ＤＥＧ側）において正孔放出（価電子帯からの電子捕獲）が起こる。深いアクセプタが電子を捕獲すると負帯電するので、電子走行層１０４の２ＤＥＧ側に負電荷領域が形成されていく。
これにより、図４Ａに矢印で示すように、電子走行層１０４の深さに対する伝導帯下端エネルギーＥＣの分布は、電子走行層１０４の深さ中央部の伝導帯下端エネルギーＥＣが時間の経過に伴って上昇するように変化していく。また、これにより、二次元電子ガス密度が低下していくので、図４Ｂに示すように、ソース・ドレイン間電流ＩＤＳは時間の経過に伴って減少していく。つまり、電子走行層１０４がＤＡ-richである場合には、電流コラプスが発生する。
次に、電子走行層１０４を、ＤＤ-rich の半絶縁ＧａＮに設定し、同様な方法で、電子走行層１０４の伝導帯下端エネルギーＥｃの分布およびソース・ドレイン間電流ＩＤＳの電圧印可開始後からの時間的変化をシミュレーションによって測定した。
図５Ａおよび図５Ｂは、電子走行層をＤＤ-richに設定した場合のシミュレーション結果を示すグラフである。
図５Ａは、電子走行層１０４の深さ［μｍ］に対する伝導帯下端エネルギーＥｃ［ｅＶ］の分布の時間的変化を示すグラフである。
図５Ａの曲線（initial）は、基板電極１１０に－１０Ｖのバイアスを印可する前の、電子走行層１０４の深さに対する伝導帯下端エネルギーＥＣの分布を示している。図５Ａの曲線（5sec）は、基板電極１１０に－１０Ｖのバイアスを印可してから、５秒経過後の電子走行層１０４の深さに対する伝導帯下端エネルギーＥＣの分布を示している。
図５Ｂは、基板電極１１０に－１０Ｖのバイアスを印可した後の、ソース・ドレイン間電流ＩＤＳの時間的変化を示すグラフである。
電子走行層１０４がＤＤ-richである場合には、電子走行層１０４に電子を捕獲している深いドナーが存在している（図２Ｂ参照）。したがって、基板電極１１０にー１０Ｖの電圧が印可されると、負バイアス側（電子走行層１０４の基板側）で電子放出（伝導帯への電子放出）が起こる。電子を放出した深いドナーは正帯電するので、電子走行層１０４の基板側に正電荷領域（正帯電領域）が形成されていく。
これにより、図５Ａに矢印に示すように、電子走行層１０４の深さに対する伝導帯下端エネルギーＥＣの分布は、電子走行層１０４の深さ中央部の伝導帯下端エネルギーＥＣが時間の経過に伴って下降するように変化していく。また、これにより、二次元電子ガス密度が増加していくので、図５Ｂに示すように、ソース・ドレイン間電流ＩＤＳは時間の経過に伴って増加していく。
つまり、電子走行層１０４がＤＤ-richであれば、電流コラプスを抑制できることがわかる。これにより、図１Ｂの半導体装置１において、第１窒化物半導体層４１の深いドナー密度ＮＤＤが、第１窒化物半導体層４１の深いアクセプタ密度ＮＤＡよりも大きいと、電流コラプスを抑制できることがわかる。
次に、第１窒化物半導体層４１の炭素濃度のみが異なる３つのサンプルを用意した。第１サンプル、第２サンプルおよび第３サンプルの第１窒化物半導体層４１の炭素濃度［Ｃ］は次の通りである。
第１サンプル：［Ｃ］＝５×１０１７ｃｍ－３
第２サンプル：［Ｃ］＝５×１０１８ｃｍ－３
サンプルＳ３：［Ｃ］＝４×１０１９ｃｍ－３
図６は、各サンプルの構成を示す断面図である。図６において、前述の図１Ｂの各部に対応する部分には図１Ｂと同じ符号を付して示す。各サンプルは、第１窒化物半導体層４１の炭素密度が異なる点以外は同じである。
まず、各サンプルに対して、ソース・ドレイン間電流ＩＤＳを測定するための実験を行った。具体的には、図６に示すように、ソース電極８を基準電位（０Ｖ）として、ドレイン電極９に１Ｖの電圧ＶＧＤを印可した状態で、基板２に－１０Ｖの電圧ＶＧＳを印可した。そして、ソース・ドレイン間電流ＩＤＳを測定した。
図７は、実験結果を示すグラフである。図７のグラフの横軸は各サンプルの基板２に－１０Ｖを印可してからの経過時間［ｓ］を表しており、縦軸は正規化ソース・ドレイン間電流ＩＤＳを表している。正規化ソース・ドレイン間電流ＩＤＳは、各サンプルの基板２に－１０Ｖを印可する直前のソース・ドレイン間電流ＩＤＳが基準値（１．０）となるように、ソース・ドレイン間電流ＩＤＳを正規化した値である。
第１サンプル（［Ｃ］＝５×１０１７ｃｍ－３）および第２サンプル（［Ｃ］＝５×１０１８ｃｍ－３）では、時間の経過にともなって、正規化ソース・ドレイン間電流ＩＤＳが低下した。つまり、第１窒化物半導体層４１の炭素濃度が５×１０１７ｃｍ－３である場合および５×１０１８ｃｍ－３である場合には、第１窒化物半導体層４１はＤＡ-richとなっていると推定できる。
これに対して、第３サンプル（［Ｃ］＝４×１０１９ｃｍ－３）では、時間の経過にともなって、正規化ソース・ドレイン間電流ＩＤＳが上昇した。つまり、第１窒化物半導体層４１の炭素濃度が４×１０１９ｃｍ－３である場合には、第１窒化物半導体層４１はＤＤ-richとなっていると推定できる。
第３サンプルに対して前述と同様な実験を、異なる複数の温度環境下で行った。具体的には、４０℃、６０℃、８０℃および１００℃の４種類の温度環境下で、第３サンプルに対して前述と同様な実験を行った。
図８は、実験結果を示すグラフである。図８のグラフの横軸は第３サンプルの基板２に－１０Ｖを印可してからの経過時間［ｓ］を表しており、縦軸はソース・ドレイン間電流ＩＤＳ［Ａ・ｍｍ－１］を表している。Ｔは、環境温度を表している。
いずれの温度環境下においても、ソース・ドレイン間電流ＩＤＳは、時間とともに上昇する。具体的には、ソース・ドレイン間電流ＩＤＳは、最初は緩やかに上昇した後、急激に上昇する。その後、ソース・ドレイン間電流ＩＤＳは、緩やかに上昇する。
各温度環境下における時間－ソース・ドレイン間電流特性において、基板２に－１０Ｖを印可してから特性曲線の傾き（時間に電流変化）が最も大きくなる時点までの時間を時定数τということにする。
横軸に１/ｋＴ［ｅＶ－１］をとり、縦軸にτ・Ｔ２の対数（Ｉｎ(τ・Ｔ２［ｓＫ］）)をとって、環境温度Ｔに対する時定数τをアレニウスプロットすると、図９に破線で示すような直線が得られる。なお、ｋはホルツマン定数であり、Ｋはケルビンである。
図９の直線の勾配から活性化エネルギーＥＡを求めると、ＥＡは０．５［ｅＶ］～０．７［ｅＶ］の範囲内の値、具体的には約０．６［ｅＶ］となった。つまり、第３サンプルにおけるソース・ドレイン間の電流（抵抗変化率）の温度特性の活性化エネルギーは、一般的に報告されている深いドナー準位(０．５［ｅＶ］～０．７［ｅＶ］) と一致した。このことからも、第３サンプルの第１窒化物半導体層４１はＤＤ-richとなっていると推測できる。
次に、各サンプルに対して、オン抵抗を測定するための実験を行った。具体的には、図６に示すように、ソース電極８を基準電位（０Ｖ）として、ドレイン電極９に１Ｖの電圧ＶＧＤを印可した状態で、１，０００ｓｅｃの間、基板２に－１０Ｖの電圧ＶＧＳを印可した後、基板２への印可電圧を０Ｖにしてオン抵抗を測定した。
また、基板２への印可電圧ＶＧＳを－２０Ｖ、－３０Ｖ、－４０Ｖ、－５０Ｖ、－６０Ｖおよび－７０Ｖに設定して、同様な実験を行った。
図１０は、実験結果を示すグラフである。図１０のグラフの横軸は、各サンプルの基板２への印可電圧ＶＧＳ［Ｖ］を表しており、縦軸は正規化オン抵抗を表している。正規化ソオン抵抗は、各サンプルの基板２に負バイアスＶＧＳを印可する直前のオン抵抗が基準値（１．０）となるように、オン抵抗を正規化した値である。
第１サンプル（［Ｃ］＝５×１０１７ｃｍ－３）および第２サンプル（［Ｃ］＝５×１０１８ｃｍ－３）では、基板２に印可される負バイアスＶＧＳに関わらず、負バイアスＶＧＳを１，０００秒間印可した後の正規化オン抵抗は、負バイアス印可前の正規化オン抵抗よりも大きくなった。つまり、第１サンプルおよび第２サンプルでは、電流コラプスが発生することがわかる。
これに対して、第３サンプル（［Ｃ］＝４×１０１９ｃｍ－３）では、基板２に印可される負バイアスＶＧＳに関わらず、負バイアスＶＧＳを１，０００秒間印可した後の正規化オン抵抗は、負バイアス印可前の正規化オン抵抗に比べて若干増加しているが、第１および第２サンプルに較べるとその増加幅が極めて小さいことがわかる。つまり、第３サンプルでは、第１および第２サンプルに比べて電流コラプスが抑制されていることがわかる。
次に、各サンプルに対して、縦方向リーク電流を測定するための実験を行った。具体的には、ソース電極８を基準電位（０Ｖ）として、ドレイン電極９に１Ｖの電圧ＶＧＤを印可した状態で、基板２に正バイアスＶＧＳを印可して、縦方向リーク電流（電流密度）［Ａ・ｃｍ２］を測定した。
図１１は、実験結果を示すグラフである。第１サンプル（［Ｃ］＝５×１０１７ｃｍ－３）および第２サンプル（［Ｃ］＝５×１０１８ｃｍ－３）では、基板２に印可される正バイアスＶＧＳが大きくなるにしたがって、縦方向リーク電流は大きくなった。
これに対して、第３サンプル（［Ｃ］＝４×１０１９ｃｍ－３）では、基板２に印可される正バイアスＶＧＳを増加していくと、基板２に印可される正バイアスＶＧＳが１２Ｖ～１８Ｖの範囲において、縦方向リーク電流が一端上昇した後にほぼ零まで低下した。そして、その後、基板２に印可される正バイアスＶＧＳが大きくなるにしたがって、縦方向リーク電流は大きくなった。しかし、基板２に印可される正バイアスＶＧＳが５０［Ｖ］以上の範囲では、第３サンプルにおける正バイアスＶＧＳに対する縦方向リーク電流は、第１および第２サンプルにおける縦方向リーク電流に比べて極めて小さいことがわかる。つまり、第３サンプルでは、第１および第２サンプルに比べて縦方向リーク電流が抑制されていることがわかる。
以上のことから、本実施形態のように、第１窒化物半導体層４１の炭素濃度が４×１０１９ｃｍ－３である場合には、第１窒化物半導体層４１がＤＤ-richとなり、電流コラプスおよび縦方向リーク電流が抑制されることがわかる。
次に、第１窒化物半導体層４１の炭素の濃度が、１×１０１９ｃｍ－３以上８×１０－１９ｃｍ３以下であることが好ましい理由について説明する。
図１２は、炭素密度の異なるＧａＮのサンプルに対して、陽電子消滅法によってＳパラメータを測定した結果を示すグラフである。
図１２の折れ線（Dark）は、サンプルに光を照射せずにＳパラメータの測定を行った場合の測定結果を示すグラフであり、折れ線（illumination）は、サンプルに光を照射した状態でＳパラメータの測定を行った場合の測定結果を示すグラフである。図１２の破線Ｌは、空孔欠陥が存在しないＧａＮのＳパラメータを示している。空孔欠陥が存在しないＧａＮのＳパラメータは、シミュレーションによって求められている。
陽電子消滅法は、正の電荷を持つ陽電子を用いて物質中の空孔欠陥を検出する手法である。このため、ＧａＮに空孔欠陥が存在していても、空孔欠陥が正帯電していると、陽電子と反発するので、空孔欠陥を検出できなくなる。したがって、前述の図２Ａに示したようにＧａＮがＤＡ-richである場合には、深いドナーとして作用する空孔欠陥は正帯電しているため、電子消滅法によって空孔欠陥を検出できなくなる。つまり、ＧａＮがＤＡ-richである場合には、陽電子消滅法によって測定されたＳパラメータは、空孔欠陥が存在しないＧａＮのＳパラメータに近い値となると考えられる。
ただし、サンプルに光を照射すると正帯電している空孔欠陥が中性化するため、ＧａＮがＤＡ-richである場合でも、空孔欠陥を検出できるようになる。
これに対して、前述の図２Ｂに示したようにＧａＮがＤＤ-richである場合には、深いドナーとして作用する空孔欠陥には、電気的に中性の空孔欠陥が含まれているため、電子消滅法によって空孔欠陥を検出できる。
ＧａＮの炭素濃度が増加していくと、深いドナーとして作用する空孔欠陥が増加していくと考えられる。そして、図１２の折れ線（Darkおよびillumination）から、ＧａＮの炭素濃度が５×１０１８ｃｍ－３以上１×１０１９ｃｍ－３未満である場合には、サンプルに光を照射した状態では空孔欠陥を検出できるが、サンプルに光を照射しない状態では空孔欠陥を検出できないことがわかる。つまり、炭素濃度が５×１０１８ｃｍ－３～１×１０１９ｃｍ－３である場合には、空孔欠陥は存在しているが、これらの空孔欠陥は正帯電していることがわかる。そして、炭素濃度が１×１０１９ｃｍ－３以上になると、サンプルに光を照射していない状態でも空孔欠陥を検出できることがわかる。
このことから、１×１０１９ｃｍ－３の炭素濃度が、深いドナーとして作用する空孔欠陥が電荷中性化するか否かの境界の炭素濃度であると判定できる。したがって、炭素密度が１×１０１９ｃｍ－３以上であれば空孔欠陥が電荷中性化していると判定できる。つまり、炭素密度が１×１０１９ｃｍ－３の以上であれば、ＧａＮがＤＤ-richとなると判定できる。
一方、炭素をＧａＮに安定してドープできる炭素密度の上限値は、通常、８×１０１９ｃｍ－３程度である。したがって、第１窒化物半導体層４１をＤＤ-richにして、電流コラプスを抑制するためには、第１窒化物半導体層４１の炭素密度を、１×１０１９ｃｍ－３以上８×１０－１９ｃｍ３以下にすることが好ましい。
前述の実施形態では、ノーマリーオン型の半導体装置にこの発明を適用した場合について説明したが、ノーマリーオフ型の半導体装置にもこの発明を適用することができる。
図１３は、この発明が適用されたノーマリーオフ型の半導体装置１Ａの構成例を示す断面図である。図１３において、前述の図１Ｂの各部に対応する部分には、図１Ｂと同じ符号を付して示す。
半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された窒化物半導体層からなる電子走行層４と、電子走行層４上にエピタキシャル成長された窒化物半導体層からなる電子供給層５と、電子供給層５上に形成されたゲート部２０とを含む。ゲート部２０は、電子供給層５上にエピタキシャル成長された窒化物半導体層２１と、窒化物半導体層２１上に形成されたゲート電極２２とを含む。
さらに、この半導体装置１Ａは、電子供給層５およびゲート部２０を覆うパッシベーション膜７を含む。さらに、この半導体装置１Ａは、パッシベーション膜７に形成されたソース電極用コンタクト孔８ａおよびドレイン電極用コンタクト孔９ａを貫通して電子供給層５にオーミック接触しているソース電極８およびドレイン電極９とを含む。ソース電極８およびドレイン電極９は、間隔を開けて配置されている。ソース電極８は、ゲート部２０を覆うように形成されている。
基板２、バッファ層３、電子走行層４および電子供給層５の構成、材料および膜厚は、図１Ｂの基板２、バッファ層３、電子走行層４および電子供給層５の、材料および膜厚と同じである。電子走行層４は、図１Ｂの半導体装置１と同様に、第１窒化物半導体層４１と、２窒化物半導体層４２とからなる。そして、第１窒化物半導体層４１の深いドナー密度ＮＤＤは、第１窒化物半導体層４１の深いアクセプタ密度ＮＤＡよりも大きい。
ゲート部２０の一部を構成する窒化物半導体層２１は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体層２１は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは６０ｎｍ程度である。アクセプタ型不純物の濃度は、３×１０１７ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｃ（炭素）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体層２１は、ゲート部２０の直下の領域において、電子走行層４と電子供給層５との界面に生じる二次元電子ガス１０を相殺するために設けられている。
ゲート電極２２は、窒化物半導体層２１に接するように形成されている。ゲート電極２２は、この実施形態では、ＴｉＮ層から構成されており、その厚さは１００ｎｍ程度である。ゲート電極２２は、ソース電極用コンタクト孔８ａ寄りに偏って配置されている。
パッシベーション膜７は、電子供給層５の表面（コンタクト孔９ａ，１０ａが臨んでいる領域を除く）および窒化物半導体層６１の側面ならびにゲート電極２２の側面および表面を覆っている。この実施形態では、パッシベーション膜７はＳｉＮ膜からなり、その厚さは１００ｎｍ程度である。
この半導体装置１Ａでは、電子走行層４上にバンドギャップ（Ａｌ組成）の異なる電子供給層５が形成されてヘテロ接合が形成されている。これにより、電子走行層４と電子供給層５との界面付近の電子走行層４内に二次元電子ガス１０が形成され、この二次元電子ガス１０をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極２２は、ｐ型ＧａＮ層からなる窒化物半導体層２１を挟んで電子供給層５に対向している。ゲート電極２２の下方においては、ｐ型ＧａＮ層からなる窒化物半導体層２１に含まれるイオン化アクセプタによって、電子走行層４および電子供給層５のエネルギーレベルが引き上げられるため、ヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ順位よりも高くなる。したがって、ゲート電極２２（ゲート部２０）の直下では、電子走行層４および電子供給層５の自発分極と、それらの格子不整合によるピエゾ分極とに起因する二次元電子ガス１０が形成されない。よって、ゲート電極２２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１０によるチャネルはゲート電極２２の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極２２に適切なオン電圧（例えば３Ｖ）を印加すると、ゲート電極２２の直下の電子走行層４内にチャネルが誘起され、ゲート電極２２の両側の二次元電子ガス１０が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、例えば、ソース電極８とドレイン電極９との間に、ドレイン電極９側が正となる所定の電圧（例えば２００Ｖ～３００Ｖ）が印加される。その状態で、ゲート電極２２に対して、ソース電極８を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（３Ｖ）が印加される。
この半導体装置１Ａにおいても、前述した半導体装置１と同様に、電流コラプスを抑制することができる。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 基板
３ バッファ層
３１ 第１バッファ層
３２ 第２バッファ層
４ 電子走行層
４１ 第１窒化物半導体層
４２ 第２窒化物半導体層
５ 電子供給層
６ ゲート電極
７ パッシベーション膜
８ ソース電極
８ａ ソース電極用コンタクト孔
９ ドレイン電極
９ａ ドレイン電極用コンタクト孔
１０ 二次元電子ガス
２０ ゲート部
２１ 窒化物半導体層
２２ ゲート電極

Claims (11)

  1. 基板と、前記基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、
    前記窒化物半導体層の深いドナー密度は、当該窒化物半導体層の深いアクセプタ密度よりも大きい、半導体装置。
  2. 前記電子走行層は、前記窒化物半導体層と、前記窒化物半導体層と前記電子供給層との間に形成され、表面が前記電子供給層に接する伝導経路形成層とを含む、請求項１に記載の半導体装置。
  3. ソース・ドレイン間の抵抗変化率の温度特性の活性化エネルギーは、０．５［ｅＶ］以上０．７［ｅＶ］以下である、請求項１または２に記載の半導体装置。
  4. 前記窒化物半導体層の深いドナー準位は、伝導帯から０．５［ｅＶ］以上０．７［ｅＶ］以下の範囲内にある、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記アクセプタ型不純物が炭素であり、前記窒化物半導体層の炭素密度が４×１０１９ｃｍ－３以上８×１０１９ｃｍ－３以下である、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記窒化物半導体層が、１つのガリウム空孔および２つの窒素空孔からなる空孔欠陥ＶＧａ（ＶＮ）ｎを含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 基板と、前記基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、
    前記アクセプタ型不純物が炭素であり、前記窒化物半導体層の炭素密度が４×１０１９ｃｍ－３以上８×１０１９ｃｍ－３以下である、半導体装置。
  8. 導電性基板と、前記導電性基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、
    前記導電性基板に負バイアスを印可したとき、ソース－ドレイン間の抵抗が時間の経過に伴って減少する特性を有し、
    前記電子走行層は、前記窒化物半導体層と、前記窒化物半導体層と前記電子供給層との間に形成され、表面が前記電子供給層に接する伝導経路形成層とを含む、半導体装置。
  9. 導電性基板と、前記導電性基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、
    前記導電性基板に負バイアスを印可したとき、ソース－ドレイン間の抵抗が時間の経過に伴って減少する特性を有し、
    ソース・ドレイン間の抵抗変化率の温度特性の活性化エネルギーは、０．５［ｅＶ］以上０．７［ｅＶ］以下である、半導体装置。
  10. 導電性基板と、前記導電性基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、
    前記導電性基板に負バイアスを印可したとき、ソース－ドレイン間の抵抗が時間の経過に伴って減少する特性を有し、
    前記窒化物半導体層の深いドナー準位は、伝導帯から０．５［ｅＶ］以上０．７［ｅＶ］以下の範囲内にある、半導体装置。
  11. 導電性基板と、前記導電性基板上に配置された電子走行層と、前記電子走行層上に配置された電子供給層と、電子供給層上に配置されたソース電極、ドレイン電極およびゲート電極とを含み、前記電子走行層は、アクセプタ型不純物を含む窒化物半導体層を含む半導体装置であって、
    前記導電性基板に負バイアスを印可したとき、ソース－ドレイン間の抵抗が時間の経過に伴って減少する特性を有し、
    前記窒化物半導体層が、１つのガリウム空孔および２つの窒素空孔からなる空孔欠陥ＶＧａ（ＶＮ）ｎを含む、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023008031A1 (ja) * 2021-07-26 2023-02-02 ローム株式会社 窒化物半導体装置およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199409A (ja) 2009-02-26 2010-09-09 Panasonic Corp 電界効果トランジスタ
JP2012104722A (ja) 2010-11-11 2012-05-31 Advanced Power Device Research Association 窒化物系化合物半導体素子の製造方法および窒化物系化合物半導体素子
WO2014108946A1 (ja) 2013-01-10 2014-07-17 パナソニック株式会社 電界効果トランジスタ
JP2016521450A (ja) 2013-03-15 2016-07-21 トランスフォーム インコーポレーテッド 炭素ドープ半導体デバイス
JP2017037966A (ja) 2015-08-10 2017-02-16 ローム株式会社 窒化物半導体デバイス
WO2017077806A1 (ja) 2015-11-02 2017-05-11 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199409A (ja) 2009-02-26 2010-09-09 Panasonic Corp 電界効果トランジスタ
JP2012104722A (ja) 2010-11-11 2012-05-31 Advanced Power Device Research Association 窒化物系化合物半導体素子の製造方法および窒化物系化合物半導体素子
WO2014108946A1 (ja) 2013-01-10 2014-07-17 パナソニック株式会社 電界効果トランジスタ
US20150303293A1 (en) 2013-01-10 2015-10-22 Panasonic Intellectual Property Management Co., Ltd. Field-effect transistor
JP2016521450A (ja) 2013-03-15 2016-07-21 トランスフォーム インコーポレーテッド 炭素ドープ半導体デバイス
JP2017037966A (ja) 2015-08-10 2017-02-16 ローム株式会社 窒化物半導体デバイス
US20170047410A1 (en) 2015-08-10 2017-02-16 Rohm Co., Ltd. Nitride semiconductor device
WO2017077806A1 (ja) 2015-11-02 2017-05-11 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

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