以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態1)
実施の形態1にかかる半導体装置は、シリコン(Si)よりもバンドギャップが広い半導体(ワイドバンドギャップ半導体)を半導体材料として用いて構成される。実施の形態1にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いた場合を例に説明する。図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図1には、センス有効領域(第2有効領域)12aのp型ベース領域(第2の第2導電型領域)34bと、低ライフタイム領域63と、を異なるハッチングで示す(図11~16,19~23においても同様)。低ライフタイム領域63の内周は、メイン無効領域1bのp型ベース領域(第3の第2導電型領域)34b’の内周と略同じである。p型ベース領域34b’の外周は、メイン無効領域1bの外周よりも若干小さい矩形かつ破線で示すが、メイン無効領域1bの外周と同じである(図11~16,19~23においても同様)。
図1に示す実施の形態1にかかる半導体装置20は、同一の半導体基板(半導体チップ)10の活性領域1に、メイン半導体素子(第1絶縁ゲート型電界効果トランジスタ)11と、当該メイン半導体素子11を保護・制御するための1つ以上の回路部を有する。メイン半導体素子11は、オン状態で、半導体基板10の深さ方向Zにドリフト電流が流れる縦型MOSFETである。メイン半導体素子11は、ソースパッド(第1ソースパッド)21aにより互いに並列接続された複数の単位セル(素子の機能単位)で構成される。
メイン半導体素子11の単位セルは、半導体基板10のおもて面に平行な方向に互いに隣接して配置されている。メイン半導体素子11は、実施の形態1にかかる半導体装置20の主動作を行う。メイン半導体素子11は、活性領域1の有効領域(メイン有効領域:第1有効領域)1aに配置されている。メイン有効領域1aは、メイン半導体素子11のオン時にメイン半導体素子11の主電流が流れる領域である。メイン有効領域1aは、例えば略矩形状の平面形状を有し、活性領域1の大半の表面積を占めている。
メイン半導体素子11を保護・制御するための回路部は、例えば、電流センス部(第2絶縁ゲート型電界効果トランジスタ)12、温度センス部13、過電圧保護部(不図示)
および演算回路部(不図示)等の高機能部であり、活性領域1のメイン無効領域1bに配置される。メイン無効領域1bは、メイン半導体素子11の単位セルが配置されていない領域であり、メイン半導体素子11として機能しない。メイン無効領域1bは、例えば略矩形状の平面形状を有し、メイン有効領域1aとエッジ終端領域2との間に配置される。
エッジ終端領域2は、活性領域1と半導体基板10の端部との間の領域であり、活性領域1の周囲を囲み、半導体基板10のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域2には、例えばフィールドリミッティングリング(FLR:Field Limiting Ring)や接合終端(JTE:Junction Termination Extension)構造等の耐圧構造(不図示)が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
メイン半導体素子11のソースパッド(電極パッド)21aは、メイン有効領域1aにおいて半導体基板10のおもて面上に配置される。メイン半導体素子11は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子11のソースパッド21aは、メイン有効領域1aと略同じ平面形状を有し、メイン有効領域1aのほぼ全面を覆う。メイン半導体素子11のソースパッド21aは、当該ソースパッド21a以外の電極パッドと離れて配置されている。
ソースパッド21a以外の電極パッドは、エッジ終端領域2から離れて、メイン無効領域1bにおいて半導体基板10のおもて面上に互いに離れて配置される。ソースパッド21a以外の電極パッドとは、メイン半導体素子11のゲートパッド21b、電流センス部12の電極パッド(以下、OCパッド(第2ソースパッド)とする)22、温度センス部13の電極パッド(以下、アノードパッドおよびカソードパッドとする)23a,23b、過電圧保護部の電極パッド(以下、OVパッドとする:不図示)、および演算回路部の電極パッド(不図示)等である。
ソースパッド21a以外の電極パッドは、例えば略矩形状の平面形状であり、後述する端子ピン48b~48dやワイヤーの接合に必要な表面積を有する。図1には、ソースパッド21a以外の電極パッドがメイン無効領域1bとエッジ終端領域2との境界に沿って一列に配置された場合を示す(図11~16,19~23においても同様)。また、図1には、ソースパッド21a、ゲートパッド21b、OCパッド22、アノードパッド23aおよびカソードパッド23bを、それぞれS、G、OC、AおよびKと付した矩形状に図示する(図11~16,19~23においても同様)。
電流センス部12は、メイン半導体素子11と同じ条件で動作して、メイン半導体素子11に流れる過電流(OC:Over Current)を検出する機能を有する。電流センス部12は、メイン半導体素子11と離れて配置されている。電流センス部12は、メイン半導体素子11と同一構成の単位セルを、メイン半導体素子11の単位セルの個数(例えば1万個程度)よりも少ない個数(例えば10個程度)で備えた縦型MOSFETであり、メイン半導体素子11よりも表面積が小さい。
電流センス部12の単位セルは、OCパッド22の直下の一部の領域(以下、センス有効領域とする)12aに配置されている。センス有効領域12aは、例えば矩形状の平面形状を有する。電流センス部12の単位セルは、半導体基板10のおもて面に平行な方向に互いに隣接して配置される。電流センス部12の単位セルが互いに隣接する方向は、例えば、メイン半導体素子11の単位セルが互いに隣接する方向と同じである。電流センス部12の単位セルは、OCパッド22により互いに並列接続されている。
また、OCパッド22の直下において、センス有効領域12aを除く領域は、電流センス部12として機能しないセンス無効領域12bである。センス無効領域12bには、電流センス部12の単位セルが配置されていない。センス無効領域12bのほぼ全域において、半導体基板10のおもて面の表面領域には、p型ベース領域34b’が設けられている。p型ベース領域34b’は、センス有効領域12aと離れて配置され、センス有効領域12aの周囲を略矩形状に囲む。
p型ベース領域34b’は、例えば、メイン無効領域1bのセンス有効領域12aを除く領域のほぼ全域へ延在し、ソースパッド21a以外の電極パッド直下にも配置されている。p型ベース領域34b’は、メイン無効領域1bのセンス有効領域12aを除く、半導体基板10のおもて面のほぼ全面を絶縁膜(後述するフィールド絶縁膜80:図2,3参照)で覆われた領域において半導体基板10のおもて面内で電界を均一にして耐圧を向上させる機能を有する。
p型ベース領域34b’は、メイン半導体素子11のp型ベース領域(第1の第2導電型領域)34aに連結され、メイン半導体素子11のソース電位に固定されている。このため、p型ベース領域34b’は、n-型ドリフト領域(第1の第1導電型領域)32とのpn接合で、メイン無効領域1bにメイン半導体素子11の寄生ダイオード16(16b)を形成する。
p型ベース領域34b’は、半導体基板10の表面領域の図示省略するn-型領域により、素子分離のためのp型領域(不図示)と分離されている。素子分離のためのp型領域とは、エッジ終端領域2に活性領域1の周囲を囲む略矩形状に設けられ、活性領域1とエッジ終端領域2とを電気的に分離する寄生ダイオードをn-型ドリフト領域32とのpn接合で形成するフローティングのp型領域である。
p型ベース領域34b’が素子分離のためのp型領域と分離されていることで、活性領域1のメイン無効領域1bに形成される後述する寄生ダイオード16bのターンオフ時に、エッジ終端領域2のn-型ドリフト領域32中で発生して、半導体基板10の裏面側からメイン無効領域1bへ流れ込む正孔電流が電流センス部12に集中することを抑制することができる。p型ベース領域34b’の表面積を大きくするほど、当該寄生ダイオード16bの順方向電圧(電圧降下)を高くすることができる。
また、p型ベース領域34b’は、n-型領域(第3の第1導電型領域)32bによりセンス有効領域12aのp型ベース領域34bと分離されている。n-型領域32bは、センス無効領域12bのp型ベース領域34b’とセンス有効領域12aのp型ベース領域34bとの間に配置され、センス有効領域12aの周囲を略矩形状に囲む。センス無効領域12bのp型ベース領域34b’とセンス有効領域12aのp型ベース領域34bとの距離w1は例えば0.1μm以上であり、かつ可能な限り狭いことが好ましい。
その理由は、次の通りである。センス無効領域12bのp型ベース領域34b’とセンス有効領域12aのp型ベース領域34bとの距離w1が広くなるほど、これらp型ベース領域34b’,34b間に配置されたn-型領域32bの表面積が大きくなる。n-型領域32bを覆う部分ではフィールド絶縁膜80に局所的に電界が集中して耐圧が低下するため、当該距離w1を可能な限り狭くして、n-型領域32bの表面積を可能な限り小さくすることで、メイン無効領域1bでの耐圧低下を抑制することができるからである。
また、センス無効領域12bには、n-型ドリフト領域32の内部に、n-型ドリフト領域32よりも少数キャリア(正孔)のライフタイムが短い領域(以下、低ライフタイム領域とする)63が設けられている。低ライフタイム領域63は、少数キャリアのライフタイムキラーとなる不純物として、例えば、ヘリウム(He)またはプロトン(H+)を1×1011/cm2以上1×1013/cm2以下程度のドーズ量で含む。低ライフタイム領域63は、メイン無効領域1bでのキャリアの再結合を促進し、メイン無効領域1bに形成される寄生ダイオード16bの順方向電圧を、センス有効領域12aに形成される寄生ダイオード17の順方向電圧よりも高くする機能を有する。
低ライフタイム領域63は、センス有効領域12aの周囲を略矩形状に囲む。低ライフタイム領域63は、n-型領域32bによりセンス有効領域12aのp型ベース領域34bと分離されている。低ライフタイム領域63は、メイン無効領域1bの、センス有効領域12aを除く領域のほぼ全域へ延在し、OCパッド22以外の電極パッド直下にも配置されている。低ライフタイム領域63は、メイン無効領域1bから、エッジ終端領域2の、メイン無効領域1bに隣接する部分へ延在していてもよい。図1には、低ライフタイム領域63がエッジ終端領域2側へ延在して、半導体基板10の端部(チップ端部)まで達している状態を示す(図11~15においても同様)。
温度センス部13は、ダイオードの温度特性を利用してメイン半導体素子11の温度を検出する機能を有する。温度センス部13は、アノードパッド23aおよびカソードパッド23bの直下に配置されている。温度センス部13は、例えば、半導体基板10のおもて面のフィールド絶縁膜80上に設けられたポリシリコン(poly-Si)層で構成されてもよいし、半導体基板10の内部に形成されたp型領域とn型領域とのpn接合で形成されてもよい。
過電圧保護部(不図示)は、例えばサージ等の過電圧(OV:Over Voltage)からメイン半導体素子11を保護するダイオードである。電流センス部12、温度センス部13および過電圧保護部は、演算回路部により制御される。電流センス部12、温度センス部13および過電圧保護部の出力信号に基づいてメイン半導体素子11が制御される。演算回路部は、CMOS(Complementary MOS:相補型MOS)
回路など複数の半導体素子で構成される。
次に、実施の形態1にかかる半導体装置20の活性領域1の断面構造について説明する。図2,3は、図1の活性領域の断面構造を示す断面図である。図2には、メイン有効領域1aおよび電流センス部12の断面構造(切断線X1-X2-X3-X4-X5における断面構造)を示す。図3には、メイン有効領域1a、センス無効領域12bおよび温度センス部13の断面構造(切断線X1-X2-X3および切断線Y1-Y2における断面構造)を示す。
図2,3では、メイン有効領域1aおよびセンス有効領域12aでそれぞれ単位セルの一部のみを示すが、メイン有効領域1aおよびセンス有効領域12aの単位セルはすべて同じ構造を有する。また、図2,3では、ゲートパッド21b直下における断面構造を図示省略するが、ゲートパッド21b直下の断面構造はアノードパッド23aおよびカソードパッド23b直下の断面構造と同じである。図3では、センス有効領域12aを図示省略する。
メイン半導体素子11は、メイン有効領域1aにおいて半導体基板10のおもて面側にMOSゲート(金属-酸化膜-半導体の3層構造からなる絶縁ゲート)を備えた縦型MOSFETである。ここでは、メイン半導体素子11、および、メイン半導体素子11を保護・制御する回路部がピン状の配線部材(後述する端子ピン48a~48d)を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造を有していてもよい。
半導体基板10は、炭化珪素からなるn+型出発基板31のおもて面上にn-型ドリフト領域32およびp型ベース領域34aとなる各炭化珪素層71,72を順にエピタキシャル成長させたエピタキシャル基板である。メイン半導体素子11は、半導体基板10のおもて面側に設けられたp型ベース領域34a、n+型ソース領域35a、p++型コンタクト領域36a、トレンチ37a、ゲート絶縁膜38aおよびゲート電極39aで構成される一般的なMOSゲートを有する。
トレンチ37aは、半導体基板10のおもて面(p型炭化珪素層72の表面)から深さ方向Zにp型炭化珪素層72を貫通してn-型炭化珪素層71に達する。トレンチ37aは、例えば、半導体基板10のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体基板10のおもて面側から見てマトリクス状に配置されていてもよい。図2,3には、電極パッド21b,23a,23b,22が並ぶ第1方向X(図1参照)に延びるストライプ状のトレンチ37aを示す。符号Yは、半導体チップのおもて面に平行でかつ第1方向と直交する方向である。
トレンチ37aの内部には、ゲート絶縁膜38aを介してゲート電極39aが設けられている。互いに隣り合う2つのトレンチ37a間(メサ領域)において、半導体基板10のおもて面の表面領域に、p型ベース領域34a、n+型ソース領域35aおよびp++型コンタクト領域36aがそれぞれ選択的に設けられている。n+型ソース領域35aおよびp++型コンタクト領域36aは、半導体基板10のおもて面とp型ベース領域34aの間に設けられている。n+型ソース領域35aは、p++型コンタクト領域36aよりもトレンチ37a側に設けられている。
n+型ソース領域35aは、メイン有効領域1aの端部には配置されていない。メイン有効領域1aの端部とは、メイン有効領域1aの、第2方向Yに最も外側のトレンチ37aよりも外側の部分、および、第1方向Xにトレンチ37aの端部よりも外側の部分である。p++型コンタクト領域36aは設けられていなくてもよい。p++型コンタクト領域36aが設けられていない場合、n+型ソース領域35aよりもトレンチ37aから離れた箇所で、p型ベース領域34aが半導体基板10のおもて面まで達し、半導体基板10のおもて面に露出されている。
半導体基板10の内部において、p型ベース領域34aよりもn+型ドレイン領域(n+型出発基板31:第2の第1導電型領域)に近い位置に、p型ベース領域34aに接して、n-型ドリフト領域32が設けられている。p型ベース領域34aとn-型ドリフト領域32との間に、これらの領域に接して、n型電流拡散領域33aが設けられていてもよい。n型電流拡散領域33aは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(Current Spreading Layer:CSL)である。
また、半導体基板10の内部において、p型ベース領域34aよりもn+型ドレイン領域に近い位置に、第1,2p+型領域61a,62aが設けられていてもよい。第1p+型領域61aは、p型ベース領域34aと離して設けられ、深さ方向Zにトレンチ37aの底面に対向する。第2p+型領域62aは、第1p+型領域61aおよびトレンチ37aと離してメサ領域に設けられ、p型ベース領域34aに接する。第1,2p+型領域61a,62aは、トレンチ37aの底面にかかる電界を緩和させる機能を有する。
層間絶縁膜40は、半導体基板10のおもて面全面に設けられ、ゲート電極39aを覆う。メイン半導体素子11のすべてのゲート電極39aは、図示省略する部分で、ゲートランナー(不図示)を介してゲートパッド21b(図1参照)に電気的に接続されている。ゲートランナーは、エッジ終端領域2において半導体基板のおもて面上にフィールド絶縁膜80を介して設けられ、活性領域1の周囲を略矩形状に囲むゲートポリシリコン層である。
層間絶縁膜40を深さ方向Zに貫通して半導体基板10に達する第1コンタクトホール40aには、メイン半導体素子11のn+型ソース領域35aおよびp++型コンタクト領域36aが露出されている。第1コンタクトホール40aの内部において、半導体基板10のおもて面上に、ニッケルシリサイド(NiSi、Ni2Siまたは熱的に安定なNiSi2:以下、まとめてNiSiとする)膜41aが設けられている。
NiSi膜41aは、第1コンタクトホール40aの内部において半導体基板10にオーミック接触し、n+型ソース領域35aおよびp++型コンタクト領域36aに電気的に接続されている。p++型コンタクト領域36aが設けられていない場合には、p++型コンタクト領域36aに代えて、p型ベース領域34aが第1コンタクトホール40aに露出され、NiSi膜41aに電気的に接続される。
メイン有効領域1aにおいて、層間絶縁膜40およびNiSi膜41aの表面全体に、バリアメタル46aが設けられている。バリアメタル46aは、バリアメタル46aの各金属膜間またはバリアメタル46aを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル46aは、例えば、第1窒化チタン(TiN)膜42a、第1チタン(Ti)膜43a、第2TiN膜44aおよび第2Ti膜45aを順に積層した積層構造を有していてもよい。
第1TiN膜42aは、層間絶縁膜40の表面のみに設けられ、層間絶縁膜40の表面全体を覆う。第1Ti膜43aは、第1TiN膜42aおよびNiSi膜41aの表面に設けられている。第2TiN膜44aは、第1Ti膜43aの表面に設けられている。第2Ti膜45aは、第2TiN膜44aの表面に設けられている。バリアメタル46aは、例えば、温度センス部13には設けられていない。
ソースパッド21aは、第1コンタクトホール40aに埋め込まれ、かつ第2Ti膜45aの表面全面に設けられている。ソースパッド21aは、バリアメタル46aおよびNiSi膜41aを介してn+型ソース領域35aおよびp型ベース領域34aに電気的に接続され、メイン半導体素子11のソース電極として機能する。ソースパッド21aは、例えば、5μm程度の厚さのアルミニウム(Al)膜またはAl合金膜である。
具体的には、ソースパッド21aをAl合金膜とする場合、ソースパッド21aは、例えば、シリコンを全体の5%以下程度含むアルミニウム-シリコン(Al-Si)膜であってもよいし、シリコンを全体の5%以下程度および銅(Cu)を全体の5%以下程度含むアルミニウム-シリコン-銅(Al-Si-Cu)膜であってもよいし、銅を全体の5%以下程度含むアルミニウム-銅(Al-Cu)膜であってもよい。
ソースパッド21a上には、めっき膜47aおよびはんだ層(不図示)を介して、端子ピン48aの一方の端部が接合されている。端子ピン48aの他方の端部は、半導体基板10のおもて面に対向するように配置された金属バー(不図示)に接合されている。また、端子ピン48aの他方の端部は、半導体基板10を実装したケース(不図示)の外側に露出し、外部装置(不図示)と電気的に接続される。端子ピン48aは、所定直径を有する丸棒状(円柱状)の配線部材である。
端子ピン48aは、半導体基板10のおもて面に対して略垂直に立てた状態でめっき膜47aにはんだ接合されている。端子ピン48aは、ソースパッド21aの電位を外部に取り出す外部接続用端子であり、外部の接地電位(最低電位)に接続されている。ソースパッド21aの表面のめっき膜47a以外の部分は第1保護膜49aで覆われ、めっき膜47aと第1保護膜49aとの境界は第2保護膜50aで覆われている。第1,2保護膜49a,50aは例えばポリイミド膜である。
ドレイン電極51は、半導体基板10の裏面(n+型出発基板31の裏面)全面にオーミック接触している。ドレイン電極51上には、例えば、Ti膜、ニッケル(Ni)膜および金(Au)膜を順に積層した積層構造でドレインパッド(電極パッド:不図示)が設けられている。ドレインパッドは、金属ベース板(不図示)にはんだ接合され、当該金属ベース板を介して冷却フィン(不図示)のベース部に少なくとも一部が接触している。
このように半導体基板10のおもて面に端子ピン48aを接合し、かつ裏面を金属ベース板に接合することで、実施の形態1にかかる半導体装置20は、半導体基板10の両面それぞれに冷却構造を備えた両面冷却構造となっている。すなわち、半導体基板10で発生した熱は、半導体基板10の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板10のおもて面の端子ピン48aを接合した金属バーから放熱される。
電流センス部12は、メイン半導体素子11の対応する各部と同じ構成のp型ベース領域34b、n+型ソース領域35b、p++型コンタクト領域36b、トレンチ37b、ゲート絶縁膜38b、ゲート電極39bおよび層間絶縁膜40を備える。電流センス部12のMOSゲートの各部は、メイン無効領域1bのセンス有効領域12aに設けられている。電流センス部12のp型ベース領域34bは、メイン半導体素子11のp型ベース領域34aと同様にp型炭化珪素層72で構成されている。
電流センス部12においても、メイン半導体素子11と同様に、n+型ソース領域35bは、センス有効領域12aの端部には配置されていない。センス有効領域12aの端部とは、センス有効領域12aの、第2方向Yに最も外側のトレンチ37bよりも外側の部分、および、第1方向Xにトレンチ37bの端部よりも外側の部分である。図2には、センス有効領域12aに、電流センス部12の1つの単位セルを示す(図17においても同様)。p++型コンタクト領域36bは設けられていなくてもよい。
電流センス部12は、メイン半導体素子11と同様に、n型電流拡散領域33bおよび第1,2p+型領域61b,62bを有していてもよい。電流センス部12のゲート電極39bは、ゲートランナー(不図示)を介してゲートパッド21b(図1参照)に電気的に接続されている。電流センス部12のゲート電極39bは、層間絶縁膜40に覆われている。
センス有効領域12aにおいて層間絶縁膜40には、深さ方向Zに貫通して半導体基板10に達する第2コンタクトホール40bが設けられている。第2コンタクトホール40bには、電流センス部12のn+型ソース領域35bおよびp++型コンタクト領域36bが露出されている。第2コンタクトホール40bの内部には、メイン半導体素子11と同様に、n+型ソース領域35bおよびp++型コンタクト領域36bに電気的に接続されたNiSi膜41bが設けられている。
p++型コンタクト領域36bが設けられていない場合には、p++型コンタクト領域36bに代えて、p型ベース領域34bが第2コンタクトホール40bに露出され、NiSi膜41bに電気的に接続される。センス有効領域12aにおいて層間絶縁膜40の表面全面およびNiSi膜41bの表面全面に、メイン半導体素子11と同様にバリアメタル46bが設けられている。符号42b~45bは、それぞれバリアメタル46bを構成する第1TiN膜、第1Ti膜、第2TiN膜および第2Ti膜である。
OCパッド22は、第2コンタクトホール40bに埋め込まれるように、バリアメタル46bの表面全面に設けられている。OCパッド22は、バリアメタル46bおよびNiSi膜41bを介して電流センス部12のn+型ソース領域35bおよびp型ベース領域34bに電気的に接続されている。OCパッド22は、電流センス部12のソース電極として機能する。OCパッド22は、例えば、ソースパッド21aと同じ材料で形成されている。
メイン無効領域1bのセンス無効領域12bにおいて、半導体基板のおもて面の表面領域に、上述したようにp型ベース領域34b’が設けられている。p型ベース領域34b’は、メイン半導体素子11のp型ベース領域34aと同様に、p型炭化珪素層72で構成されている。p型ベース領域34b’は、メイン半導体素子11のp型ベース領域34aおよび素子分離のためのp型領域(不図示)と、電流センス部12のp型ベース領域34bと、の間に配置されている。
p型ベース領域34b’は、上述したように、n-型領域32bを介して電流センス部12のp型ベース領域34bの周囲を囲み、当該n-型領域32bにより電流センス部12のp型ベース領域34bと分離され、図示省略するn-型領域により素子分離のためのp型領域と分離されている。n-型領域32bは、例えばp型炭化珪素層72を深さ方向Zに貫通してn-型炭化珪素層71に達する拡散領域であり、半導体基板10のおもて面の表面領域に設けられている。p型ベース領域34b’とn-型ドリフト領域32との間に、これらの領域34b’,32に接して、第2p+型領域62b’が設けられていてもよい。
p型ベース領域34b’は、メイン無効領域1bの、OCパッド22の直下を除く領域のほぼ全域に延在している。p型ベース領域34b’は、上述したように、メイン有効領域1aとセンス有効領域12aとの間において、メイン半導体素子11のp型ベース領域34aに連結され、メイン半導体素子11のソース電位に固定されている。また、メイン無効領域1bにおいてn-型ドリフト領域32の内部には、上述したように、低ライフタイム領域63が、センス有効領域12aと離れて設けられ、メイン無効領域1bの、センス有効領域12aを除く領域のほぼ全域へ延在している。
低ライフタイム領域63は、メイン無効領域1bに形成される寄生ダイオード16bのターンオン時に高電界がかかる箇所を内部に含む。具体的には、寄生ダイオード16bのターンオン時、メイン無効領域1bにおいて半導体基板10中にかかる電界は、p型ベース領域34b’および第2p+型領域62b’とn-型ドリフト領域32とのpn接合でピーク値(最大値)となる。このため、低ライフタイム領域63は、p型ベース領域34b’および第2p+型領域62b’とn-型ドリフト領域32とのpn接合を内部に含むことが好ましく、好適には当該pn接合の全面を内部に含むことがよい。
メイン無効領域1bの、センス有効領域12aを除く領域、および、エッジ終端領域2には、半導体基板10のおもて面上の全面に、一様な厚さでフィールド絶縁膜80が設けられている。センス無効領域12bにおいて、フィールド絶縁膜80上には、センス有効領域12aからバリアメタル46bおよびOCパッド22が延在している。センス無効領域12bにおいて、OCパッド22上に、ソースパッド21a上の配線構造と同じ配線構造で、端子ピン48bが接合される。端子ピン48bは、端子ピン48aよりも小さい直径を有する丸棒状(円柱状)の配線部材である。
端子ピン48bは、例えばOCパッド22の電位を外部に取り出す外部接続用端子であり、外部の抵抗体15(図4参照)を介してOCパッド22を接地電位に接続する。端子ピン48bをセンス無効領域12bに配置することで、端子ピン48bの接合時に生じる圧力が電流センス部12の単位セルにかかることを抑制可能である。符号47b,49b,50bは、それぞれOCパッド22上の配線構造を構成するめっき膜および第1,2保護膜である。
温度センス部13は、例えば、p型アノード領域であるp型ポリシリコン層81とn型カソード領域であるn型ポリシリコン層82とのpn接合で形成されたポリシリコンダイオードである。p型ポリシリコン層81およびn型ポリシリコン層82は、メイン無効領域1bにおいて、フィールド絶縁膜80上に設けられている。温度センス部13は、フィールド絶縁膜80により、メイン半導体素子11および電流センス部12と電気的に絶縁されている。
フィールド絶縁膜80、p型ポリシリコン層81およびn型ポリシリコン層82は、層間絶縁膜83に覆われている。アノードパッド23aおよびカソードパッド23bは、それぞれ層間絶縁膜83の第3,4コンタクトホール83a,83bにおいてp型ポリシリコン層81およびn型ポリシリコン層82に接する。アノードパッド23aおよびカソードパッド23bの材料は、例えば、ソースパッド21aと同じである。
アノードパッド23a上およびカソードパッド23b上には、それぞれ、ソースパッド21a上の配線構造と同じ配線構造で端子ピン48c,48dが接合されている。端子ピン48c,48dは、それぞれアノードパッド23aおよびカソードパッド23bの電位を外部に取り出す外部接続用端子である。端子ピン48c,48dは、所定の直径を有する丸棒状の配線部材である。
符号47c,47dは、それぞれアノードパッド23a上の配線構造およびカソードパッド23b上の配線構造を構成するめっき膜である。符号49c,50cは、それぞれ温度センス部13上の配線構造を構成する第1,2保護膜である。温度センス部13の直下において、半導体基板10のおもて面の表面領域に、メイン無効領域1bの上述したp型ベース領域34b’および第2p+型領域62b’が延在している。
図示省略するが、ゲートパッド21bは、フィールド絶縁膜80上に設けられている。ゲートパッド21bとフィールド絶縁膜80との間に、バリアメタル46aと同じ積層構造でバリアメタルが設けられていてもよい。ゲートパッド21bの材料は、例えばソースパッド21aと同じである。ゲートパッド21b上にも、例えばソースパッド21a上の配線構造と同じ配線構造(不図示)で端子ピンが接合されている。
ゲートパッド部14の直下にも、アノードパッド23aおよびカソードパッド23bの直下と同様に、半導体基板10のおもて面の表面領域に、p型ベース領域34b’、p++型コンタクト領域36cおよび第2p+型領域62b’が延在している。メイン無効領域1bの、OCパッド22以外の電極パッドの直下において、p型ベース領域34b’と半導体基板10のおもて面との間に、p++型コンタクト領域36cが設けられていてもよい。
実施の形態1にかかる半導体装置20の動作について説明する。図4は、実施の形態1にかかる半導体装置の等価回路を示す回路図である。図4に示すように、電流センス部12は、メイン半導体素子11を構成する複数のMOSFETの単位セルに並列に接続されている。メイン半導体素子11に流れるメイン電流に対する電流センス部12に流れるセンス電流の比率(以下、電流センス比率とする)は、予め設定されている。
電流センス比率は、例えば、メイン半導体素子11と電流センス部12とで単位セルの個数を変える等により設定可能である。電流センス部12には、電流センス比率に応じてメイン半導体素子11を流れるメイン電流よりも小さいセンス電流が流れる。メイン半導体素子11のソースは、接地電位の接地点GNDに接続されている。電流センス部12のソースと接地点GNDとの間には、外部部品である抵抗体15が接続されている。
メイン半導体素子11のソース電極(ソースパッド21a)に対して正の電圧がドレイン電極51に印加された状態で、メイン半導体素子11のゲート電極39aにしきい値電圧以上の電圧が印加されると、メイン半導体素子11のp型ベース領域34aの、n+型ソース領域35aとn型電流拡散領域33aとに挟まれた部分にn型の反転層(チャネル)が形成される。それによって、メイン半導体素子11のドレインからソースへ向かってメイン電流が流れ、メイン半導体素子11がオンする。
このとき、メイン半導体素子11と同じ条件で、電流センス部12のソース電極(OCパッド22)に対して正の電圧がドレイン電極51に印加された状態で、電流センス部12のゲート電極39bにしきい値電圧以上の電圧が印加されると、センス有効領域12aのp型ベース領域34bの、n+型ソース領域35bとn型電流拡散領域33bとに挟まれた部分にn型の反転層が形成される。それによって、電流センス部12のドレインからソースへ向かってセンス電流が流れ、電流センス部12がオンする。
センス電流は、電流センス部12のソースに接続された抵抗体15を通って接地点GNDへと流れる。これによって、抵抗体15で電圧降下が生じる。メイン半導体素子11に過電流が印加された場合、メイン半導体素子11に過電流の大きさに応じて電流センス部12のセンス電流が大きくなり、抵抗体15での電圧降下も大きくなる。この抵抗体15での電圧降下の大きさを監視することで、メイン半導体素子11での過電流を検知可能である。
一方、メイン半導体素子11のゲート電極39aにしきい値電圧未満の電圧が印加されたときには、メイン半導体素子11の第1,2p+型領域61a,62aとn型電流拡散領域33aおよびn-型ドリフト領域32との間のpn接合が逆バイアスされる。電流センス部12のゲート電極39bにもしきい値電圧未満の電圧が印加され、電流センス部12の第1,2p+型領域61b,62bとn型電流拡散領域33bおよびn-型ドリフト領域32との間のpn接合も逆バイアスされる。これによって、メイン半導体素子11のメイン電流および電流センス部12のセンス電流が遮断され、メイン半導体素子11および電流センス部12はオフ状態を維持する。
メイン半導体素子11のオフ時に、メイン半導体素子11のソース電極に対して負の電圧がドレイン電極51に印加されると、活性領域1のメイン有効領域1aのp型ベース領域34aおよび第1,2p+型領域61a,62aとn型電流拡散領域33aおよびn-型ドリフト領域32との間のpn接合で形成される寄生ダイオード16aが導通する。さらに、活性領域1のメイン無効領域1bのp型ベース領域34b’および第2p+型領域62b’とn-型ドリフト領域32との間のpn接合(第2p+型領域62b’が設けられていない場合には、p型ベース領域34b’とn-型ドリフト領域32とのpn接合)で形成される寄生ダイオード16bが導通する。
これらの寄生ダイオード16a,16bは、メイン半導体素子11の寄生ダイオード16である。メイン半導体素子11の寄生ダイオード16の導通時、エッジ終端領域2に素子分離のためのp型領域とn-型ドリフト領域32とのpn接合で形成される寄生ダイオードも導通する。電流センス部12のオフ時にも、電流センス部12のソース電極に対して負の電圧がドレイン電極51に印加され、活性領域1のメイン無効領域1bのセンス有効領域12aのp型ベース領域34bおよび第1,2p+型領域61b,62bとn型電流拡散領域33bおよびn-型ドリフト領域32との間のpn接合で形成される寄生ダイオード17が導通する。
上述したように、メイン無効領域1bには、メイン無効領域1bに形成される寄生ダイオード16bのターンオン時に電界がピーク値となる箇所(p型ベース領域34b’および第2p+型領域62b’とn-型ドリフト領域32とのpn接合)を含むように、低ライフタイム領域63が配置されている。メイン無効領域1bに形成される寄生ダイオード16bのターンオン時にメイン無効領域1bにおいて半導体基板10の内部にかかる電界は、当該pn接合からn+型ドレイン領域側へ離れるほど低くなる。
このように低ライフタイム領域63が配置されていることで、メイン無効領域1bに形成される寄生ダイオード16bのターンオン時、メイン無効領域1bにおいて高電界がかかる箇所に集中するキャリアの再結合が低ライフタイム領域63によって促進される。これによって、当該寄生ダイオード16bの順方向電圧がセンス有効領域12aに形成される寄生ダイオード17の順方向電圧よりも高くなる。このため、メイン無効領域1bに形成される寄生ダイオード16bのターンオン時に、メイン無効領域1bのn-型ドリフト領域32に蓄積される少数キャリア(正孔)の蓄積量を小さくすることができる。
したがって、メイン半導体素子11および電流センス部12がオフからオンにスイッチングして、寄生ダイオード16a,16b,17がターンオフしたときに、メイン無効領域1bのn-型ドリフト領域32中で発生する正孔電流(メイン半導体素子11の寄生ダイオード16の逆回復電流)の電流量を、低ライフタイム領域63を備えない従来構造(図26~28)と比べて小さくすることができ、センス有効領域12aのp型ベース領域34bへ過剰に正孔電流が流れ込むことを抑制することができる。
次に、実施の形態1にかかる半導体装置20の製造方法について説明する。図5~10は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。図5~10には、メイン半導体素子11のみを示すが、メイン半導体素子11と同一の半導体基板10に作製(製造)されるすべての素子の各部は例えばメイン半導体素子11の各部と同時に形成される。電流センス部12、温度センス部13およびゲートパッド部14の各部の形成については図1~3を参照して説明する。
まず、図5に示すように、炭化珪素からなるn+型出発基板(半導体ウエハ)31を用意する。n+型出発基板31は、例えば窒素(N)ドープの炭化珪素単結晶基板であってもよい。次に、n+型出発基板31のおもて面に、n+型出発基板31よりも低濃度に窒素がドープされたn-型炭化珪素層71をエピタキシャル成長させる。メイン半導体素子11が耐圧3300Vクラスである場合、n-型炭化珪素層71の厚さt11は、例えば30μm程度であってもよい。
次に、図6に示すように、フォトリソグラフィおよび例えばAl等のp型不純物のイオン注入により、メイン有効領域1aにおいて、n-型炭化珪素層71の表面領域に、第1p+型領域61aおよびp+型領域91をそれぞれ選択的に形成する。このp+型領域91は、第2p+型領域62aの一部である。第1p+型領域61aとp+型領域91とは、例えば図1の第1方向Xに交互に繰り返し配置される。
互いに隣り合う第1p+型領域61aとp+型領域91との間の距離d2は、例えば1.5μm程度であってもよい。第1p+型領域61aおよびp+型領域91の深さd1および不純物濃度は、例えばそれぞれ0.5μm程度および5.0×1018/cm3程度であってもよい。そして、第1p+型領域61aおよびp+型領域91の形成に用いたイオン注入用マスク(不図示)を除去する。
次に、フォトリソグラフィおよび例えば窒素等のn型不純物のイオン注入により、メイン有効領域1aの全域にわたって、n-型炭化珪素層71の表面領域にn型領域92を形成する。n型領域92は、例えば、第1p+型領域61aとp+型領域91との間に、これらの領域に接して形成される。n型領域92の深さd3および不純物濃度は、例えばそれぞれ0.4μm程度および1.0×1017/cm3程度であってもよい。
このn型領域92は、n型電流拡散領域33aの一部である。n-型炭化珪素層71の、n型領域92、第1p+型領域61aおよびp+型領域91と、n+型出発基板31と、に挟まれた部分がn-型ドリフト領域32となる。そして、n型領域92の形成に用いたイオン注入用マスク(不図示)を除去する。n型領域92と、第1p+型領域61aおよびp+型領域91と、の形成順序を入れ替えてもよい。
次に、図7に示すように、n-型炭化珪素層71上にさらに例えば窒素等のn型不純物をドープしたn-型炭化珪素層を例えば0.5μmの厚さt12でエピタキシャル成長させて、n-型炭化珪素層71の厚さを厚くする。
次に、フォトリソグラフィおよびAl等のp型不純物のイオン注入により、n-型炭化珪素層71の厚さを増した部分71aに、p+型領域91に達する深さでp+型領域93を選択的に形成する。深さ方向Zに互いに隣接するp+型領域91,93同士が連結されて第2p+型領域62aが形成される。p+型領域93の幅および不純物濃度は、例えばp+型領域91と略同じである。そして、p+型領域93の形成に用いたイオン注入用マスク(不図示)を除去する。
次に、フォトリソグラフィおよび例えば窒素などのn型不純物のイオン注入により、n-型炭化珪素層71の厚さを増した部分71aに、n型領域92に達する深さでn型領域94を選択的に形成する。n型領域94の不純物濃度は、例えばn型領域92と略同じである。深さ方向Zに互いに隣接するn型領域92,94同士が連結されてn型電流拡散領域33aが形成される。p+型領域93とn型領域94との形成順序を入れ替えてもよい。そして、n型領域94の形成に用いたイオン注入用マスク(不図示)を除去する。
次に、図8に示すように、n-型炭化珪素層71上に、例えばAl等のp型不純物をドープしたp型炭化珪素層72をエピタキシャル成長させる。p型炭化珪素層72の厚さt13および不純物濃度は、例えば、それぞれ1.3μm程度および4.0×1017/cm3程度であってもよい。これにより、n+型出発基板31上にエピタキシャル成長によりn-型炭化珪素層71およびp型炭化珪素層72を順に積層した半導体基板(半導体ウエハ)10が形成される。
次に、フォトリソグラフィ、イオン注入およびイオン注入用マスクの除去を1組とする工程を異なる条件で繰り返し行い、p型炭化珪素層72に、メイン有効領域1aにおいてn+型ソース領域35aおよびp++型コンタクト領域36a(図2参照)をそれぞれ選択的に形成する。
n+型ソース領域35aおよびp++型コンタクト領域36aの形成順序を入れ替えてもよい。メイン有効領域1aにおいて、n+型ソース領域35aおよびp++型コンタクト領域36aと、n-型炭化珪素層71と、に挟まれた部分がp型ベース領域34aとなる。上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。
次に、イオン注入で形成した拡散領域(第1,2p+型領域61a,62a、n型電流拡散領域33a、n+型ソース領域35aおよびp++型コンタクト領域36a)について、不純物活性化のための例えば1700℃程度の温度で2分間程度の熱処理(活性化アニール)を行う。活性化アニールは、すべての拡散領域の形成後にまとめて1回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図9に示すように、フォトリソグラフィおよび例えばドライエッチングにより、n+型ソース領域35aおよびp型ベース領域34aを貫通するトレンチ37aを形成する。トレンチ37aは、例えば、n型電流拡散領域33aの内部の第1p+型領域61aに達する深さとする。トレンチ37aを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、エッチング用マスクを除去する。
次に、図10に示すように、半導体基板10の表面およびトレンチ37aの内壁に沿ってゲート絶縁膜38aを形成する。ゲート絶縁膜38aは、例えば、酸素(O2)雰囲気中において1000℃程度の温度で形成した熱酸化膜であってもよいし、高温酸化(HTO:High Temperature Oxide)による堆積膜であってもよい。次に、トレンチ37aの内部において、ゲート絶縁膜38a上に、ゲート電極39aとして例えばリンドープのポリシリコン層を形成する。
メイン半導体素子11以外のすべての素子(例えば電流センス部12や、過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するCMOS(Complementary MOS:相補型MOS))やn-型領域32bは、上述したメイン半導体素子11の各部の形成においてメイン半導体素子11の対応する各部と同時に、またはメイン半導体素子11の各部の形成とは異なるタイミングで単独に、半導体基板10のメイン無効領域1bに形成すればよい。
例えば、半導体基板10のメイン無効領域1bに配置される拡散領域は、メイン半導体素子11を構成する拡散領域のうちの導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。n-型領域32bにより、センス有効領域12aと、メイン無効領域1bのp型ベース領域34bと、が分離される。また、半導体基板10に配置される素子のゲートトレンチ、ゲート絶縁膜およびゲート電極は、それぞれメイン半導体素子11のトレンチ37a、ゲート絶縁膜38aおよびゲート電極39aと同時に形成すればよい。
次に、半導体基板10のおもて面上に、フィールド絶縁膜80を形成する。次に、フィールド絶縁膜80上に、n型ポリシリコン層82となる例えばリンドープのポリシリコン層を堆積し、当該ポリシリコン層の一部をp型領域にしてp型ポリシリコン層81とする。次に、当該ポリシリコン層をパターニングしてp型ポリシリコン層81およびn型ポリシリコン層82となる部分のみを残す。
p型ポリシリコン層81およびn型ポリシリコン層82の形成と同時に、ゲートランナー(不図示)を形成してもよい。メイン半導体素子11のゲート電極39aの形成時に堆積したp型ポリシリコン層の一部で、ゲート電極39aと同時にp型ポリシリコン層81を形成してもよい。メイン半導体素子11のゲート電極39aの形成時に堆積したp型ポリシリコン層の一部をn型領域にしてn型ポリシリコン層82としてもよい。
次に、半導体基板10のおもて面全面に層間絶縁膜40,83を形成する。層間絶縁膜40,83は、例えば、PSG(Phospho Silicate Glass)であってもよい。層間絶縁膜40,83の厚さは、例えば1μm程度であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜40およびゲート絶縁膜38a,38bを選択的に除去して、第1,2コンタクトホール40a,40bを形成する。
このとき、メイン半導体素子11のn+型ソース領域35aおよびp++型コンタクト領域36aを露出する第1コンタクトホール40aを形成する。センス有効領域12aに、電流センス部12のn+型ソース領域35bおよびp++型コンタクト領域36bを露出する第2コンタクトホール40bを形成する。次に、熱処理により層間絶縁膜40,83を平坦化(リフロー)する。
次に、例えばスパッタリングにより、半導体基板10のおもて面の全面に、第1TiN膜42a,42bを形成する。第1TiN膜42a,42bは、層間絶縁膜40,83の表面全面を覆うとともに、半導体基板10のおもて面の、第1,2コンタクトホール40a,40bに露出された部分(n+型ソース領域35a,35bおよびp++型コンタクト領域36a,36b)を覆う。
次に、フォトリソグラフィおよびエッチングにより、第1TiN膜42a,42bの、第1,2コンタクトホール40a,40bの内部において半導体基板10を覆う部分を除去して、n+型ソース領域35a,35bおよびp++型コンタクト領域36a,36bを再度露出させる。これによって、第1TiN膜42a,42bを、バリアメタル46a,46bとして層間絶縁膜40,83の表面全面に残す。
次に、例えばスパッタリングにより、第1,2コンタクトホール40a,40bに露出される半導体部(半導体基板10のおもて面)上にNi膜(不図示)を形成する。このとき、第1TiN膜42a,42b上にもNi膜が形成される。次に、例えば970℃程度での熱処理により、Ni膜の、半導体部との接触箇所をシリサイド化して、半導体部にオーミック接触するNiSi膜41a,41bを形成する。
このニッケルのシリサイド化のための熱処理時、層間絶縁膜40,83とNi膜との間に第1TiN膜42a,42bが配置されていることで、Ni膜中のニッケル原子の層間絶縁膜40,83内への拡散を防止することができる。Ni膜の、層間絶縁膜40,83上の部分は、半導体部に接触していないため、シリサイド化されない。その後、Ni膜の、層間絶縁膜40,83上の部分を除去し、層間絶縁膜40,83を露出させる。
次に、半導体基板10の裏面に、例えばNi膜を形成する。次に、例えば970℃程度での熱処理により、Ni膜をシリサイド化し、ドレイン電極51として、n+型ドレイン領域(半導体基板10の裏面(n+型出発基板31の裏面))にオーミック接触するNiSi膜を形成する。このドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための熱処理は、半導体基板10のおもて面のNiSi膜41a,41bを形成するための熱処理と同時に行ってもよい。
ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための熱処理は、例えば、レーザーアニールで行う。具体的には、半導体基板10の裏面からレーザー光を照射して、半導体基板10の裏面の表面領域のみを高温度(例えば900℃以上程度)に加熱する。レーザーアニールにより半導体基板10の裏面の表面領域のみが加熱されるため、半導体基板10の厚さを薄くしたときにおいても、半導体基板10に反りが生じることを抑制することができる。
より具体的には、ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための一般的なレーザーアニールは、例えば、300nm~400nm程度の波長のレーザー光(例えばYAG(Yttrium Aluminum Garnet)レーザー)を、2mJ~4mJのエネルギー密度で、かつ40%~70%程度のオーバーラップ率(レーザー光の重なり率)で、半導体基板10の裏面にスポット照射する。
次に、スパッタリングにより、半導体基板10のおもて面上に、バリアメタル46a,46bとなる第1Ti膜43a,43b、第2TiN膜44a,44bおよび第2Ti膜45a,45bと、ソースパッド21a、ゲートパッド21bおよびOCパッド22となるAl膜(またはAl合金膜)と、を順に積層する。Al膜の厚さは、例えば5μm以下程度である。
次に、フォトリソグラフィおよびエッチングにより、半導体基板10のおもて面上に堆積した金属膜をパターニングして、バリアメタル46a,46b、ソースパッド21a、ゲートパッド21b、OCパッド22、過電圧保護部のOVパッド(不図示)、および演算回路部の電極パッド(不図示)となる部分を残す。この半導体基板10のおもて面上の金属膜の形成は、温度センス部13を例えばレジストマスクで覆った状態で行う。
次に、温度センス部13を覆うレジストマスクを除去した後、フォトリソグラフィおよびエッチングにより層間絶縁膜83を選択的に除去して第3,4コンタクトホール83a,83bを形成し、第3,4コンタクトホール83a,83bにそれぞれp型ポリシリコン層81およびn型ポリシリコン層82を露出させる。次に、熱処理により層間絶縁膜83を平坦化する。
次に、第3,4コンタクトホール83a,83bに埋め込むように、半導体基板10のおもて面上にAl膜(またはAl合金膜)を形成してパターニングすることで、温度センス部13のアノードパッド23aおよびカソードパッド23bを形成する。次に、例えばスパッタリングにより、ドレイン電極51の表面に、例えばTi膜、Ni膜および金(Au)膜を順に積層してドレインパッド(不図示)を形成する。
次に、ドレインパッドを構成する金属膜をシンタリング(金属粒子凝集のための熱処理)する。次に、半導体基板10の裏面からヘリウム(He)を照射して、メイン無効領域1bの、センス有効領域12aを除く領域に、センス有効領域12aと離して、低ライフタイム領域63を形成する。この低ライフタイム領域63形成のためのヘリウム照射は、半導体基板10のおもて面から行う場合には、いずれのタイミングで行ってもよい。
このヘリウム照射を、例えば、上述したドーズ量の範囲内で、p型ベース領域34b’および第2p+型領域62b’とn-型ドリフト領域32とのpn接合付近を飛程として行い、当該pn接合を内部に含む低ライフタイム領域63を形成することがよい。ヘリウム照射に代えて、プロトン照射によって低ライフタイム領域63を形成してもよく、この場合、プロトン照射は後述するめっき膜47a~47dの形成前に行う。
半導体基板10に照射したヘリウムは禁制帯に準位を形成し、この準位密度が多いと、再結合センターにより電子とホールとが結合してリーク電流が増加する。このため、リーク電流の絶対値が大きい場合、リーク電流を低下させるために熱処理によって準位密度を低減して最適化する。準位密度を低減して最適化するための工程として、例えば300℃以上での熱処理(以下、ヘリウムのアニールとする)が必要になる。
ヘリウムのアニールは、プロセス上のすでに含まれる工程を適用して行ってもよいし、新たに工程を追加して行ってもよい。ヘリウムのアニールをプロセス上すでに含まれる工程を適用して行う場合、上述したドレインパッドのシンタリング、第1保護膜49a~49cおよび第2保護膜50a~50cとなる後述するポリイミド膜のキュア(硬化のための熱処理)、および、後述するめっき膜47a~47dのベーク(乾燥のための熱処理)のいずれかの熱処理と同時に行ってもよい。
これらいずれかの工程を適用してヘリウムのアニールを行う場合、そのヘリウムの熱処理に適用した工程の直前に、低ライフタイム領域63形成のためのヘリウム照射を行ってもよい。また、ヘリウムのアニールをドレインパッドのシンタリングと同時に行う場合、半導体装置20の製造プロセスのうち、例えば300℃を超えるすべての高温プロセスを終えた後、ドレインパッドのシンタリング前に、低ライフタイム領域63形成のためのヘリウム照射を行えばよい。
次に、例えば化学気相成長(CVD:Chemical Vapor Deposition)法により、半導体基板10のおもて面をポリイミド膜で保護する。次に、ポリイミド膜を硬化させるための熱処理(キュア)を行う。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第1保護膜49a~49cを形成するとともに、これら第1保護膜49a~49cを開口する。
次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド21a,21b,22,23a,23bの、第1保護膜49a~49cの開口部に露出する部分にめっき膜47a~47dを形成する。このとき、第1保護膜49a~49cは、めっき膜47a~47dの濡れ広がりを抑制するマスクとして機能する。めっき膜47a~47dの厚さは、例えば5μm程度であってもよい。次に、めっき膜47a~47dを乾燥させるための熱処理(ベーク)を行う。
次に、例えばCVD法により、めっき膜47a~47dと第1保護膜49a~49cとの各境界を覆う第2保護膜50a~50cとなるポリイミド膜を形成する。次に、ポリイミド膜のキュアを行う。次に、めっき膜47a~47d上に、それぞれはんだ層(不図示)により端子ピン48a~48dを接合する。このとき、第2保護膜50a~50cは、はんだ層の濡れ広がりを抑制するマスクとして機能する。
第2保護膜50a~50cとなるポリイミド膜のキュア後に、上述したヘリウムのアニールを行ってもよい。その後、半導体基板10をダイシング(切断)して個々のチップ状に個片化することで、図1~3に示す半導体装置20が完成する。
以上、説明したように、実施の形態1によれば、活性領域のメイン無効領域のOCパッドの直下の一部に電流センス部の単位セルを配置してセンス有効領域とし、かつメイン無効領域の、センス有効領域を除く領域に、センス有効領域と離して、センス有効領域の周囲を囲む低ライフタイム領域を配置する。これによって、メイン無効領域に形成される寄生ダイオードの順方向電圧を、センス有効領域に形成される寄生ダイオードの順方向電圧よりも高くすることができる。このため、メイン無効領域に形成される寄生ダイオードのターンオン時に、メイン無効領域のn-型ドリフト領域に蓄積される少数キャリア(正孔)の蓄積量を小さくすることができる。
したがって、メイン半導体素子および電流センス部がオフからオンにスイッチングして、寄生ダイオードがターンオフしたとき、メイン無効領域のn-型ドリフト領域中で発生する正孔電流(メイン半導体素子の寄生ダイオードの逆回復電流)の電流量が小さくなり、センス有効領域のp型ベース領域へ正孔電流が過剰に流れ込むことを抑制することができる。これによって、電流センス部にかかる電界を緩和させることができるため、電流センス部のESD耐量が高くなり、メイン無効領域の寄生ダイオードの逆回復耐量を高くすることができる。
また、実施の形態1によれば、上述したようにメイン無効領域の、センス有効領域を除く領域において半導体基板のおもて面の表面領域にp型ベース領域を配置することができるため、メイン無効領域において半導体基板のおもて面内で電界を均一にして耐圧を向上させることができる。このため、メイン無効領域の寄生ダイオードの逆回復耐量を高くすることができるとともに、メイン無効領域において、フィールド絶縁膜に局所的に電界が集中することを抑制することができ、フィールド絶縁膜の絶縁破壊を抑制することができる。
(実施の形態2)
次に、実施の形態2にかかる半導体装置について説明する。図11は、実施の形態2にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態2にかかる半導体装置201が実施の形態1にかかる半導体装置20(図1~3参照)と異なる点は、同一の半導体基板10の活性領域1に、メイン半導体素子11および電流センス部12のみを備える点である。
すなわち、実施の形態2においては、メイン無効領域1bにゲートパッド21bおよびOCパッド22のみが配置されている。このため、メイン半導体素子11と同一の半導体基板10に、メイン半導体素子11を保護・制御するための回路部として、電流センス部12とともに、電流センス部12以外の高機能部も配置されている場合と比べて、メイン無効領域1bの表面積が小さくなっている。
メイン無効領域1bには、実施の形態1と同様に、低ライフタイム領域63が設けられている。メイン無効領域1bにおける低ライフタイム領域63の表面積は、メイン無効領域1bのp型ベース領域34b’の表面積と略同じである。メイン無効領域1bに配置される電極パッドの個数が少ないことで、メイン無効領域1bの表面積が小さくなっている場合においても、低ライフタイム領域63は実施の形態1と同様の機能を有する。
メイン無効領域1bの表面積を小さくした分だけ、メイン有効領域1aの表面積を大きくして、実施の形態2にかかる半導体装置201の電流能力を向上させることができる。実施の形態2においては、例えば、メイン有効領域1aは、一部が内側に凹んだ略矩形状の平面形状を有していてもよい。メイン無効領域1bは、メイン有効領域1aの凹部に配置され、メイン有効領域1aに3辺を囲まれた略矩形状の平面形状を有していてもよい。
実施の形態2において、メイン有効領域1aおよび電流センス部12の断面構造(切断線X1-X2-X3-X4-X5における断面構造)は実施の形態1と同様である(図2参照)。メイン有効領域1a、センス無効領域12bおよび温度センス部13の断面構造(切断線X1-X2-X3および切断線Y1-Y2における断面構造は実施の形態1と同様である(図3参照)。
以上、説明したように、実施の形態2によれば、同一の半導体基板の活性領域にメイン半導体素子および電流センス部のみを備える場合においても、実施の形態1と同様の効果を得ることができる。
(実施の形態3)
次に、実施の形態3にかかる半導体装置について説明する。図12は、実施の形態3にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態3にかかる半導体装置202が実施の形態2にかかる半導体装置201(図11参照)と異なる点は、次の2点である。1つ目の相違点は、ゲートパッド21bおよびOCパッド22の直下それぞれに互いに離れてp型ベース領域34cが設けられている点である。
各p型ベース領域34cは、それぞれ、深さ方向Zに対向する電極パッド(ゲートパッド21bおよびOCパッド22)よりも表面積が大きく、深さ方向Zに当該電極パッドの全面に対向する。各p型ベース領域34cは、それぞれ、実施の形態1と同様に、メイン有効領域1aとメイン無効領域1bとの間において、メイン半導体素子11のp型ベース領域34aに連結され、メイン半導体素子11のソース電位に固定されている。
OCパッド22の直下のp型ベース領域34cは、実施の形態1と同様に、センス有効領域12aと離れて、センス有効領域12aの周囲を略矩形状に囲む。ゲートパッド21bの直下のp型ベース領域34cと、OCパッド22の直下のp型ベース領域34cと、の間の領域にメイン半導体素子11の単位セルを配置して、当該p型ベース領域34c間の領域をメイン有効領域1a’としてもよい。各p型ベース領域cとn-型ドリフト領域32との間に、メイン半導体素子11と同様に、第2p+型領域が設けられていてもよい。
ゲートパッド21bの直下のp型ベース領域34cと、OCパッド22の直下のp型ベース領域34cと、の間の領域をメイン有効領域1a’とした場合、ゲートパッド21bの直下のp型ベース領域34cおよび第2p+型領域とn-型ドリフト領域32とのpn接合で形成される寄生ダイオードのターンオフ時に、ゲートパッド21bの直下のn-型ドリフト領域32中で発生する正孔電流を、メイン有効領域1a’のp型ベース領域34aからソースパッド21aへ引き抜くことができる。
2つ目の相違点は、OCパッド22の直下のp型ベース領域34cにのみ、低ライフタイム領域63’が配置されている点である。低ライフタイム領域63’は、OCパッド22の直下のp型ベース領域34c(p型ベース領域34cとn-型ドリフト領域32との間に第2p+型領域(不図示)が存在する場合は、p型ベース領域34cおよび第2p+型領域)とn-型ドリフト領域32(図2,3参照)とのpn接合のみを内部に含む。
低ライフタイム領域63’は、p型ベース領域34cおよび第2p+型領域とn-型ドリフト領域32とのpn接合の全面を内部に含むことがよい。低ライフタイム領域63’の内周は、メイン無効領域1bのp型ベース領域34cの内周と略同じである。メイン無効領域1bにおける低ライフタイム領域63’の表面積は、メイン無効領域1bのp型ベース領域34cの表面積と略同じである。
実施の形態1にかかる半導体装置20(図1~3)に実施の形態3を適用してもよい。すなわち、メイン無効領域1bに、ゲートパッド21bおよびOCパッド22以外の電極パッドも配置され、これらすべての電極パッドの直下それぞれに互いに離れてp型ベース領域34cが設けられた場合においても、OCパッド22の直下のp型ベース領域34cにのみ、低ライフタイム領域63’が配置される。
以上、説明したように、実施の形態3によれば、ソースパッド以外のすべての電極パッドの直下それぞれに互いに離れてp型低ドーズ領域が設けられている場合においても、実施の形態1,2と同様の効果を得ることができる。
(実施の形態4)
次に、実施の形態4にかかる半導体装置について説明する。図13は、実施の形態4にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態4にかかる半導体装置20’が実施の形態1にかかる半導体装置20(図1~3参照)と異なる点は、メイン無効領域1b付近のn-型ドリフト領域32中で発生した正孔電流を接地電位の接地点GNDへ引き抜く金属電極(以下、引き抜き電極とする)18を備える点である。
引き抜き電極18は、メイン無効領域1bにおいて半導体基板10のおもて面上に設けられ、p型ベース領域34b’に電気的に接続されている。引き抜き電極18は、ソースパッド21aの電位(ソース電位:接地電位)に固定されている。引き抜き電極18は、例えば、メイン無効領域1bの外周部に、メイン無効領域1bとエッジ終端領域2との境界に沿って設けられている。引き抜き電極18は、図示省略する層間絶縁膜のコンタクトホールにおいて、p++型コンタクト領域19を介してp型ベース領域34b’に電気的に接続されている。
p++型コンタクト領域19は、p型ベース領域34b’の内部において、半導体基板10の表面領域に設けられている。図13には、ゲートパッド21bとエッジ終端領域2との間と、OCパッド22とエッジ終端領域2との間と、のそれぞれに、p++型コンタクト領域19を形成した場合を示すが、いずれか一方にp++型コンタクト領域19が配置されていればよい。また、アノードパッド23aとエッジ終端領域2との間や、カソードパッド23bとエッジ終端領域2との間に、p++型コンタクト領域19が配置されていてもよい。
引き抜き電極18は、活性領域1の寄生ダイオード16,17(図4参照)がターンオフしたときに、メイン有効領域1aやエッジ終端領域2のn-型ドリフト領域32中で発生してメイン無効領域1bへ流れ込む正孔電流を、p型ベース領域34b’およびp++型コンタクト領域19を介して接地電位の接地点GNDへ引き抜く機能を有する。図13には、引き抜き電極18の内周を破線で示す(図14,15,21~23においても同様)。引き抜き電極18の外周はメイン無効領域1bの外周と同じである。
図14,15は、実施の形態4にかかる半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態2,3にかかる半導体装置201,202(図11,12)に実施の形態4を適用して、図14,15に示すように、同一の半導体基板10の活性領域1にメイン半導体素子11および電流センス部12のみを備えた半導体装置201’,202’において、各p型ベース領域34b’,34cにそれぞれ電気的に接続された引き抜き電極18が配置されてもよい。
以上、説明したように、実施の形態4によれば、実施の形態1~3と同様の効果を得ることができる。また、実施の形態4によれば、メイン無効領域においてソース電位に固定されたp型ベース領域に電気的に接続された引き抜き電極を設けることで、活性領域の寄生ダイオードがターンオフしたときに、メイン無効領域へ流れ込む正孔電流を引き抜き電極から引き抜くことができるため、メイン無効領域での寄生ダイオードの逆回復耐量をさらに向上させることができる。
(実施の形態5)
次に、実施の形態5にかかる半導体装置について説明する。図16は、実施の形態5にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図17,18は、図16の活性領域の断面構造を示す断面図である。図17には、メイン有効領域1aおよび電流センス部12の断面構造(切断線X1-X2’-X3’-X4-X5における断面構造)を示す。
図18には、メイン有効領域1a、センス無効領域12bおよび温度センス部13の断面構造(切断線X1-X2’-X3’および切断線Y1’-Y2’における断面構造)を示す。メイン有効領域1aおよびセンス有効領域12aの断面構造は、実施の形態1(図2のX1-X2-X3断面を参照)と同様である。
実施の形態5にかかる半導体装置210が実施の形態1にかかる半導体装置20(図1~3参照)と異なる点は、低ライフタイム領域に代えて、高コンタクト抵抗領域64を備える点である。高コンタクト抵抗領域64は、メイン無効領域1bの、センス有効領域12aを除く領域のほぼ全域において、半導体基板10の裏面(n+型出発基板31の裏面)の表面領域に設けられている。高コンタクト抵抗領域64は、センス有効領域12aと離れて、センス有効領域12aの周囲を略矩形状に囲む。
高コンタクト抵抗領域64は、深さ方向Zに、メイン無効領域1bのp型ベース領域34b’および第2p+型領域62b’に対向する。高コンタクト抵抗領域64は、メイン無効領域1bから、エッジ終端領域2の、メイン無効領域1bに隣接する部分へ延在していてもよい。図16には、高コンタクト抵抗領域64がメイン無効領域1bから、エッジ終端領域2側へ延在して、半導体基板10の端部(チップ端部)まで達している状態を示す(図19~23においても同様)。
高コンタクト抵抗領域64は、ドレイン電極51に接触し、ドレイン電極51に電気的に接続されている。高コンタクト抵抗領域64は、ドレイン電極51とn+型ドレイン領域(n+型出発基板31)とのコンタクト抵抗を高くする機能を有する。したがって、高コンタクト抵抗領域64は、実施の形態1の低ライフタイム領域と同様に、メイン無効領域1bに形成される寄生ダイオード16bの順方向電圧(電圧降下)を、センス有効領域12aに形成される寄生ダイオード17の順方向電圧よりも高くする機能を有する。
したがって、ドレイン電極51とn+型ドレイン領域とのコンタクト抵抗は、ドレイン電極51と高コンタクト抵抗領域64が接触する部分で他の部分よりも高くなっている。高コンタクト抵抗領域64は、センス有効領域12aには設けられていない。このため、メイン無効領域1bに高コンタクト抵抗領域64を設けたとしても、MOSFETである電流センス部12のオン抵抗が高くなることを防止することができる。
実施の形態5にかかる半導体装置210の製造方法は、実施の形態1にかかる半導体装置の製造方法において、低ライフタイム領域の形成工程(ライフタイムキラーとしてのヘリウム照射およびヘリウムのアニール)に代えて、高コンタクト抵抗領域64の形成工程を行う。例えば、ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための熱処理を、高コンタクト抵抗領域64の形成領域で他の領域よりもコンタクト抵抗が高くなるように調整することで、高コンタクト抵抗領域64を形成してもよい。
具体的には、ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための熱処理を、実施の形態1と同様に、半導体基板10の裏面からのレーザーアニールで行う。このレーザーアニール時、高コンタクト抵抗領域64の形成領域へのレーザーアニールを、ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための一般的なレーザーアニール条件でのレーザーアニールよりも高コンタクト抵抗なオーミック接触が形成される条件で行う。
ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための一般的なレーザーアニール条件は、実施の形態1と同様である。ドレイン電極51とn+型ドレイン領域とのオーミック接触を高コンタクト抵抗とするためのレーザーアニール条件は、例えばレーザーエネルギー密度を2.2J/cm2以上3.0J/cm2以下程度にすればよい。
具体的には、例えば、高コンタクト抵抗領域64の形成領域へのレーザーアニールを、メイン無効領域1bの、センス有効領域12aを除く領域に形成される寄生ダイオード16bの順方向電圧が、センス有効領域12aに形成される寄生ダイオード17の順方向電圧よりも10%以上程度高くなるような条件で行う。
より具体的には、高コンタクト抵抗領域64の形成領域へのレーザーアニールのレーザー光のオーバーラップ率を、上述した一般的なレーザーアニールのレーザー光のオーバーラップ率と同じとした場合、レーザー光のエネルギー密度を、当該一般的なレーザーアニールのレーザー光のエネルギー密度の90%以下にすればよい。
また、高コンタクト抵抗領域64の形成領域へのレーザーアニールのレーザー光のエネルギー密度を、上述した一般的なレーザーアニールのレーザー光のエネルギー密度と同じとした場合、レーザー光のオーバーラップ率を、当該一般的なレーザーアニールのレーザー光のオーバーラップ率の50%以下にすればよい。
高コンタクト抵抗領域64の形成領域へのレーザーアニールのレーザー光のオーバーラップ率は0%(すなわちレーザー光の重なりなし)であってもよいが、レーザー光の隣り合うスポット照射箇所は互いに離れていない(すなわちオーバーラップ率0%以上である)ことがよい。その理由は、レーザーアニールされない箇所が生じて、コンタクト抵抗が高くなりすぎてしまうからである。
高コンタクト抵抗領域64の形成領域へのレーザーアニールのレーザー光のオーバーラップ率およびレーザー密度ともに、それぞれ、ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するための一般的なレーザーアニールのレーザー光のオーバーラップ率およびエネルギー密度よりも小さくしてもよい。
また、高コンタクト抵抗領域64に代えて、半導体基板10の裏面上のNi膜あるいはNiSi膜をパターニングして、メイン無効領域1bの、センス有効領域12aを除く領域における半導体基板10の裏面を露出させ、半導体基板10の当該露出した裏面上に、同じアニール条件でもNiSi膜より高い抵抗が得られる金属膜(例えばTi膜)を形成し、レーザーアニールしてもよい。さらには、レーザーアニールを行わず、半導体基板10の裏面と金属膜とをショットキー接触のままとしてもよい。
ドレイン電極51とn+型ドレイン領域とのオーミック接触を形成するためのレーザーアニール条件を調整することに代えて、高コンタクト抵抗領域64の形成領域にp型不純物をイオン注入して、n+型ドレイン領域のうち、高コンタクト抵抗領域64のn型不純物濃度を、他の領域のn型不純物濃度よりも低くしてもよい。
また、半導体基板10の裏面側に高コンタクト抵抗領域64を形成する前に、メイン無効領域1bや、センス有効領域12a、半導体基板10のおもて面側のp型ベース領域34b’の配置を半導体基板10の裏面にマーキングし、当該マーキングを基準として位置合わせを行うことで、高コンタクト抵抗領域64の配置を確認すればよい。
図19~23は、実施の形態5にかかる半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態2,3にかかる半導体装置201,202(図11,12)に実施の形態5を適用して、図19,20に示すように、同一の半導体基板10の活性領域1にメイン半導体素子11および電流センス部12のみを備えた半導体装置211,212において、低ライフタイム領域に代えて、高コンタクト抵抗領域64が配置されてもよい。
実施の形態4にかかる半導体装置20’,201’,202’(図13~15)に実施の形態5を適用して、図21~23に示すように、同一の半導体基板10の活性領域1にメイン半導体素子11および少なくとも電流センス部12を備えた半導体装置210’,211’,212’において、各p型ベース領域34b’,34b’,34cにそれぞれ電気的に接続された引き抜き電極18が配置されてもよい。
図示省略するが、実施の形態1にかかる半導体装置20や、実施の形態2,3にかかる半導体装置201,202、実施の形態4にかかる半導体装置20’,201’,202’に実施の形態5を適用して、メイン無効領域1bの、センス有効領域12aを除く領域に、低ライフタイム領域63および高コンタクト抵抗領域64の両方が配置された構成としてもよい。
以上、説明したように、実施の形態5によれば、メイン無効領域の、センス有効領域を除く領域に、低ライフタイム領域に代えて、高コンタクト抵抗領域を配置した場合においても、メイン無効領域に形成される寄生ダイオードの順方向電圧を、センス有効領域に形成される寄生ダイオードの順方向電圧よりも高くすることができるため、実施の形態1~4と同様の効果を得ることができる。
(実施例)
次に、実施の形態1,5にかかる半導体装置20,210の逆回復耐量について検討した。図24は、実施例1の逆回復耐量による遮断電流の電流量を示す特性図である。図25は、実施例2の逆回復耐量による遮断電流の電流量を示す特性図である。
上述した実施の形態1にかかる半導体装置20(以下、実施例1とする:図1~3参照)と、従来の半導体装置120(以下、従来例とする:図26~28参照)と、で活性領域の寄生ダイオードのターンオフ時に、メイン有効領域のp型ベース領域を通ってソースパッドへ引き抜かれる正孔電流(遮断電流)の電流量を比較した結果を図24に示す。
上述した実施の形態5にかかる半導体装置210(以下、実施例2とする:図16~18参照)と、従来例(図26~28参照)と、で活性領域の寄生ダイオードのターンオフ時に、メイン有効領域のp型ベース領域を通ってソースパッドへ引き抜かれる正孔電流の電流量を比較した結果を図25に示す。
図24,25に示すように、実施例1,2においては、従来例と比べて、活性領域1の寄生ダイオード16,17(図4参照)のターンオフ時に、メイン有効領域1aのp型ベース領域34aを通ってソースパッド21aへ引き抜かれる正孔電流の電流量が多くなることが確認された。
実施例1,2においては、メイン無効領域1bの、センス有効領域12aを除く領域に、それぞれ低ライフタイム領域63および高コンタクト抵抗領域64が配置されていることで、上述したようにメイン無効領域1bに形成される寄生ダイオード16b(図4参照)の順方向電圧を、センス有効領域12aに形成される寄生ダイオード17の順方向電圧よりも高くすることができるからである。
これによって、当該寄生ダイオード16bのターンオン時に、メイン無効領域1b付近に蓄積される少数キャリアの蓄積量が小さくなり、当該寄生ダイオード16bのターンオフ時に、メイン無効領域1b付近で発生する正孔電流の電流量が少なくなることで、メイン無効領域1bの寄生ダイオード17の逆回復耐量が向上したからである。
図示省略するが、実施の形態2,3にかかる半導体装置201,202、実施の形態4にかかる半導体装置20’,201’,202’においても、実施例1と同様の効果が得られることが発明者により確認されている。実施の形態5にかかる半導体装置の別の一例211,212,210’,211’,212’ においても、実施例2と同様の効果が得られることが発明者により確認されている。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域内においてメイン無効領域の配置は種々変更可能であり、メイン無効領域は、活性領域の中央付近に配置されて、その周囲をメイン有効領域に囲まれていてもよい。また、例えば、トレンチゲート構造に代えて、プレーナゲート構造を設けてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型(n型、p型)を反転させても同様に成り立つ。