JP2010114298A - 高耐圧半導体装置 - Google Patents

Abstract

【課題】プラズマディスプレイパネル（ＰＤＰ）に使用されるスキャンドライバＩＣにおいて、出力端子に負電圧が印加された場合にＩＧＢＴのゲート酸化膜の劣化及び破壊を防止するための、高耐圧半導体装置を提供する。
【解決手段】第２導電型コレクタバッファ層内に第１導電型高濃度コレクタ拡散層を包囲するように第１導電型の低濃度コレクタ拡散層が形成されていることを特徴とする。これにより、コレクタ拡散層とコレクタバッファ層で形成されるダイオードのブレークダウン電圧を高くすることができる。
【選択図】図２

Description

本発明は高耐圧半導体装置に関し、低オン電圧を維持しながら、コレクタに負電圧が印加された時にゲート酸化膜が破壊されることを抑制できる絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略す）に関する。

近年、家庭向けテレビ市場において薄型テレビへの移行が進んでおり、プラズマディスプレイパネル（ＰＤＰ）についても急速に普及してきている。ＰＤＰは２枚のガラス基板を重ねた構造でＡＣ型ＰＤＰの場合、図６のような３電極面放電型の構造をしている。背面のガラス基板上には縦方向の表示データの書き込みを選択する複数のデータ電極５１のそれぞれがパネルの縦方向に伸びるように配置されている。そして、前面ガラス基板上には走査線を選択するスキャン電極５２と表示のための発光を維持するためのサステイン電極５３とが交互にパネルの横方向に伸びるように配置されている。

スキャン電極５２とデ−タ電極５１の交差した部分には放電セル５４が設置され、放電セル５４の内側のガラス基板表面には蛍光体層が形成されている。２枚のガラス基板に挟まれた空間はＸｅ等のガスが密封できるように密閉構造になっており、電極間に放電を起こすことにより蛍光体層を発光させる。このようなＰＤＰを駆動するドライバＩＣ（ＰＤＰ駆動用集積回路装置）として、スキャン電極５２にはスキャンドライバＩＣ５５、データ電極５１にはデータドライバＩＣ５６が接続されている。そして、スキャンドライバＩＣ５５はパネル内部の複数の放電セルに印加する電圧を制御している。スキャンドライバＩＣ５５の主な動作としてはスキャン動作（放電セルへの書き込み動作）とサステイン動作（スキャン動作時に予備放電させた状態を維持し、発光させる表示放電動作）がある。

図７及び図８にそれぞれスキャンドライバＩＣ５５、データドライバＩＣ５６からの出力信号タイミングチャートおよびスキャンドライバＩＣ５５の出力段回路を示す。この図７および図８を用いてスキャンドライバＩＣ５５の動作について簡単に説明する。

図８において高耐圧ＰチャネルＭＯＳトランジスタＰ３が、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２からなるレベルシフタによって制御される。ＯＵＴ端子にはＩＧＢＴと高耐圧ダイオードが並列して接続されている。

まず所定の放電セル５４のデータ電極５１にデータドライバＩＣ５６からＨｉのパルス５７、スキャン電極５２にスキャンドライバＩＣ５５のＯＵＴ端子からＬｏｗのパルス５８を加える(図７参照)。図６のデータ電極５１とスキャン電極５２の間に与えられたＨｉのパルス５７、Ｌｏｗのパルス５８による電位差によりプラズマ放電が起こり、放電セル５４が発光する。この時図８のスキャンドライバＩＣではＩＧＢＴがオン状態であり、放電セル５４への電流６１はＩＧＢＴから供給される。このような動作が書き込み期間：ｔ１〜ｔ２間で行われる。

次に、図７に示すようにスキャン電極５２とサステイン電極５３に互いに符号が反対の約１８０Ｖの高電圧パルス５９および６０を繰り返し印加することにより、選択された放電セル５４ではサステイン電極５３とスキャン電極５２との間に交流電圧が生ずる。これによりサステイン電極５３とスキャン電極５２の間で放電が持続する。スキャン電極５２やサステイン電極５３による繰り返しパルス５９，６０のための放電電流６２はＩＧＢＴとダイオードから交互に供給される。これにより、スキャン時間の長さ、すなわちパルスの繰り返し回数により階調（明るさ）が変化するようになっている。このような動作が放電の維持・発光期間：ｔ２〜ｔ３で行われる。

図９はこのようなスキャンドライバＩＣ５５に用いられ、図８に示した従来の高耐圧半導体装置であるＩＧＢＴの素子構造を示す断面構造図である。シリコン基板１上に埋込酸化膜２を介して低濃度のｐ型シリコン層３（ＳＯＩ(Silicon on Insulator)活性層）が形成されている。このｐ型シリコン層３の表面には、低濃度のｎ−型ドリフト（オフセット）拡散層４が選択的に形成されている。このｎ−型ドリフト拡散層４から少し離れた領域に、ｐ型ベース拡散層７と、そのｐ型ベース拡散層７の表面の一部に高濃度ｎ＋型エミッタ拡散層１１が形成されている。またｎ−型ドリフト拡散層４の表面には厚いＬＯＣＯＳ(Local Oxidation of Silicon)酸化膜６が形成され、このＬＯＣＯＳ酸化膜６に隣接して、ｐ＋型コレクタ拡散層１２が形成されている。また、ｐ＋型コレクタ拡散層１２と同時に、ｐ型ベース拡散層７用のｐ＋型コンタクト拡散層１３が形成される。さらにｐ＋型コレクタ拡散層１２の外周には比較的高濃度のｎ＋型コレクタバッファ層５が包囲するように形成されている。

高濃度ｎ＋型エミッタ拡散層１１とｎ−型ドリフト拡散層４に挟まれたｐ型ベース拡散層７及びｐ型シリコン層３のシリコン表面にはゲート酸化膜９を介してゲートポリシリコン層１０が設けられている。さらに、隣接する素子を電気的に分離するための分離溝１４がｐ型シリコン層３に設けられている。ｐ型シリコン層３の表面はＢＰＳＧ(Boron Phosphor Silicate Glass)などの層間絶縁膜１６を形成し、高濃度ｎ＋型エミッタ拡散層１１の表面にはエミッタ電極１８、ｐ＋型コレクタ拡散層１２の表面にはコレクタ電極１９を形成する。さらに、ＬＯＣＯＳ酸化膜６の上のゲートポリシリコン層１０の表面にはゲート引出電極２０を、それぞれ形成してＩＧＢＴが形成されている。

次にこのようなＩＧＢＴの動作について説明する。エミッタに対してゲートに正電圧が印加され、高濃度ｎ＋型エミッタ拡散層１１、ｐ型ベース拡散層７、ｐ型シリコン層３、ｎ−型ドリフト拡散層４により構成されるＭＯＳトランジスタがオン状態の時にコレクタ電極１９に正電圧が印加されると、ｐ＋型コレクタ拡散層１２とｎ＋型コレクタバッファ層５が順バイアスされる。これにより、ｐ＋型コレクタ拡散層１２からｎ＋型コレクタバッファ層５を通ってｎ−型ドリフト拡散層４に正孔が注入される。この結果、ｎ−型ドリフト拡散層４には注入された正孔と同じだけの電子がエミッタから供給されることにより伝導度変調を起こし、ｎ−型ドリフト拡散層４の抵抗は急激に低下し、ＩＧＢＴはＯＮ状態となる。

一方ＩＧＢＴをターンオフするために、エミッタ電極１８に対しゲート引出電極２０の電圧を低下させると、ゲートポリシリコン層１０の下部のｐ型ベース拡散層７の表面のチャネル領域が非導通状態となり、高濃度ｎ＋型エミッタ拡散層１１からｎ−型ドリフト拡散層４に電子が注入されなくなる。すると、ｎ−型ドリフト拡散層４は伝導度変調が起きなくなり、やがてコレクタ・エミッタ間に電流が流れなくなる。ｎ＋型コレクタバッファ層５に残留する正孔はｐ＋型コレクタ拡散層１２へ直接流出して、流出が完了した時点でＩＧＢＴはＯＦＦ状態となる。このようにｎ＋型コレクタバッファ層５の正孔が消滅するまでの時間をターンオフ時間と呼び、素子のスイッチングスピードを決めている。このターンオフ時間を短くするためには、ｎ＋型コレクタバッファ層５のＮ型不純物濃度を高くして、ｐ＋型コレクタ拡散層１２からｎ−型ドリフト拡散層４への正孔の注入量を抑えることが行われている。

従来から負荷駆動に使用されるこうした高耐圧ドライバＩＣには、その出力端子に静電気やモーター等のＬ負荷などからのサージ、ノイズが加わるため、一定のサージ耐量を保証するための方策がとられていた。例えば図１２に示すような特許文献１のＩＧＢＴの例では、ｐ型ベース拡散層７と分離溝１４との間にｎ＋型拡散層２１と、その１部が重なるようにｐ型拡散層２２が分離溝１４の内側全周に形成されている。そのｐ型拡散層２２は電極２４を介してエミッタ電極１８と、ｎ＋型拡散層２１は電極２３を介してコレクタ電極１９と接続されている。これによりエミッタ・コレクタ間にサージダイオードＤ２が形成され、コレクタ電極１９にプラスサージが印加されると、形成されたサージダイオードＤ２を通って、電流はエミッタに逃げるため、ＩＧＢＴの破壊を防ぐことができる。

しかしスキャンドライバＩＣ５５の動作においては、図８に示すＯＵＴ端子（ＩＧＢＴのコレクタ電極１９）に、こうしたサージやノイズのような正電圧以外で、負電圧が印加されることがまれに起こる。

図９のＩＧＢＴでのＣ−Ｃ´断面において、ｎ＋型コレクタバッファ層５と、ｐ＋型コレクタ拡散層１２からなるダイオードＤ１の断面の濃度プロファイルを図１０に示す。ｎ＋型コレクタバッファ層５の不純物濃度は前述したように、ＩＧＢＴのターンオフ時間を短くするため、高く設定するのが好ましく、およそ１×１０¹⁸ｃｍ^-3である。また、ｐ＋型コレクタ拡散層１２もＩＧＢＴ電流駆動能力を高めるために高濃度に設定されるため、およそ１×１０²⁰ｃｍ^-3程度になるのが一般的である。

図１１は、このような濃度プロファイルで作られたダイオードＤ１の逆方向の電圧（Ｖｏｕｔ）電流（Ｉ）特性である。このようなＩＧＢＴにおいて、たとえばゲート引出電極２０に５Ｖが印加され、ＩＧＢＴがオン状態の時にコレクタ電極１９に、−１０Ｖの負電圧が印加された場合について考える。上述の通り、ｎ＋型コレクタバッファ層５の不純物濃度が１×１０¹⁸ｃｍ^-3以上、ｐ＋型コレクタ拡散層１２の不純物濃度がおよそ１×１０²⁰ｃｍ^-3程度である。このため、ダイオードＤ１に逆方向バイアス（Ｖ１）が印加され、さらに電圧が増加してＰＮ接合部が高電界になると図１１に示すように電圧Ｖ１とＶ２間でバンド間トンネル電流が流れ始め、やがてＶ２以上の電圧でツェナーブレークダウンを起こす。ツェナーブレークダウン電圧（Ｖ２）はＰＮ接合の不純物濃度によって決定されるが、およそ６Ｖ前後であるため、この時ＩＧＢＴのｐ＋型コレクタ拡散層１２の直下のｎ＋型ドリフト拡散層５の電位は、約−４Ｖとなる。

次にｎ−型ドリフト拡散層４の抵抗は、オン時においてエミッタから供給された電子による伝導度変調によって下がっており、例えばゲート幅２ｍｍのパワートランジスタにおいて、前述のダイオードＤ１の接合からゲート酸化膜９のあるＬＯＣＯＳ酸化膜６の端までのドリフト抵抗は約１Ωである。負電圧によって、１Ａの電流が流れたとすると、それによる電圧降下は１Ｖとなり、ゲート酸化膜９の直下の電位は約−３Ｖとなる。その結果、ゲート酸化膜９にかかる電位差は８Ｖとなる。
特開２００１−１２７２９４号公報

特許文献１及び一般的に使われるＰＤＰスキャンドライバＩＣ用のＩＧＢＴについては、そのゲート酸化膜が信頼性寿命を保てる所定の許容ゲート電圧（絶対最大定格電圧）が設定されており、具体的な値として７Ｖが一般的である。しかしながらこのようなＩＧＢＴのコレクタ電極に負電圧が何らかの理由により印加された場合、ゲート電極とゲート酸化膜直下の電位差が７Ｖを超えてしまい、ＩＧＢＴの閾値電圧の変動を招いたり、最悪の場合ゲート酸化膜を破壊する危険があった。

このようにＰＤＰに使用されるスキャンドライバＩＣにおいては、ＥＳＤ(静電気放電)サージやノイズ以外に、出力端子に負電圧が印加されることがあり、そのような場合において素子を保護することができない。また、ゲート酸化膜を厚くすることで、ゲート酸化膜の耐圧を上げることも可能であるが、ＩＧＢＴはＬＯＧＩＣ回路と同じ電圧（５Ｖ）で制御されており、異なるゲート酸化膜厚とすることは、回路構成や製造工程が複雑になり、好ましくない。

本発明は上記のような問題点を解決するためになされたもので、コレクタ電極に負電圧が印加されても、ゲート酸化膜に規定以上の電圧がかからないようにすることが可能な優れた高耐圧半導体装置を提供することを目的とする。

前記の目的を達成するため、本発明に係る高耐圧半導体装置は、第１導電型の半導体層上に形成された第２導電型のドリフト拡散層と、前記ドリフト拡散層の領域内に形成された第１導電型の第１コレクタ拡散層とを備えている。

また、前記ドリフト拡散層から離間して前記半導体層に形成された第１導電型のベース拡散層と、前記ベース拡散層の領域内に形成された第２導電型のエミッタ拡散層とを備えている。

さらに、前記エミッタ拡散層と前記ドリフト拡散層との間に位置する前記半導体層上と前記ベース拡散層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲートポリシリコン層とを備えている。

そして、前記ドリフト拡散層の領域内には第１導電型の第２コレクタ拡散層が設けられ、前記第２コレクタ拡散層は前記第１コレクタ拡散層の領域内に形成されていることを特徴とする。

また、前記ドリフト拡散層の領域内には第２導電型のコレクタバッファ層が設けられ、前記第２コレクタ拡散層は前記コレクタバッファ層内に形成されていることを特徴とする。

ここで、第１導電型のコレクタ拡散層は、第１導電型コレクタ拡散層に対して不純物濃度が低濃度であり、第２導電型コレクタバッファ層との接合深さが深いため、低濃度コレクタ拡散層は電界緩和層として機能する。これにより、コレクタ拡散層とコレクタバッファ層で形成されるダイオードのブレークダウン電圧を高くすることができる。

先行例ではコレクタ端子にＥＳＤサージが印加された場合、ｐ型ベース拡散層と分離溝との間にｎ＋型拡散層と、その１部が重なるように形成されたｐ型拡散層によるサージバイパス用ダイオードによって素子を保護できた。しかし、この構成ではコレクタ端子に負電圧が印加された場合には、ゲート酸化膜直下に酸化膜の寿命、信頼性を保てるゲート電圧（絶対最大定格）を超える電圧がかかることがある。よって、閾値電圧の変動や、最悪の場合ゲート酸化膜の破壊を招く危険があった。本発明においてはそのような不具合を回避することができる。

以上のように、本発明のＩＧＢＴはターンオフ時間に影響するｎ＋型コレクタバッファ層の不純物濃度を低下させることなく、ｐ＋型コレクタ拡散層とｎ＋型コレクタバッファ層で形成されるダイオードの耐圧を向上することができる。これにより、コレクタに負電圧が印加された場合にゲート酸化膜にかかる電圧を低くして、閾値電圧の変動およびゲート酸化膜の破壊を防止することができる優れた半導体装置を実現することができる。

以下本発明による実施形態に係る高耐圧半導体装置であるＩＧＢＴについて、図面を参照しながら説明する。図１は本発明のＩＧＢＴの平面レイアウトパターンを示す図、図２は図１の平面図のＡ−Ａ’線で切断した断面図を示す。まず、図２を用いて本発明の断面構造について説明する。なお、本発明は以下の実施形態に限定されない。

シリコン基板１０１上に埋込酸化膜１０２を介して低濃度のｐ型シリコン層１０３（ＳＯＩ活性層）が形成されている。このｐ型シリコン層１０３(第１導電型の半導体層)の表面には、低濃度のｎ−型ドリフト（オフセット）拡散層１０４(第２導電型のドリフト拡散層)が選択的に形成されている。このｎ−型ドリフト拡散層１０４から少し離れた領域に、ｐ型ベース拡散層１０７(第１導電型のベース拡散層)と、ｐ型ベース拡散層１０７の表面の一部に高濃度ｎ＋型エミッタ拡散層１１１(第２導電型のエミッタ拡散層)が形成されている。ｎ−型ドリフト拡散層１０４の表面には厚いＬＯＣＯＳ酸化膜１０６が形成されており、ＬＯＣＯＳ酸化膜１０６に隣接してｐ＋型コレクタ拡散層１１２（第１コレクタ拡散層）が形成されている。ｐ＋型コレクタ拡散層１１２と同時に、ｐ型ベース拡散層１０７のコンタクト領域となるｐ＋型コンタクト拡散層１１３が形成される。一方、コレクタ部ではｐ＋型コレクタ拡散層１１２を包囲するようにｐ＋型コレクタ拡散層１１２の不純物濃度よりも低濃度のｐ−型コレクタ拡散層１０８（第２コレクタ拡散層）が形成される。さらに、その左右と下を取り囲んでドリフト拡散層１０４の不純物濃度と比較して高濃度のｎ＋型コレクタバッファ層１０５が形成される。

高濃度ｎ＋型エミッタ拡散層１１１とｎ−型ドリフト拡散層１０４に挟まれたｐ型ベース拡散層１０７及びｐ型シリコン層１０３のシリコン表面には、ゲート酸化膜（ゲート絶縁膜）１０９を介してゲートポリシリコン層１１０（ゲート電極）が設けられている。また隣接する素子を電気的に分離するための分離溝１１４がＩＧＢＴ領域を囲むようにｐ型シリコン層１０３に形成される。ｐ型シリコン層１０３の表面上にはＢＰＳＧなどの層間絶縁膜１１６が設けられ、高濃度ｎ＋型エミッタ拡散層１１１およびｐ＋型コンタクト拡散層１１３の表面にはエミッタ電極１１８が、ｐ＋型コレクタ拡散層１１２の表面にはコレクタ電極１１９が、ＬＯＣＯＳ酸化膜１０６の上のゲートポリシリコン層１１０の表面にはゲート引出電極１２０がそれぞれ形成されている。

本発明のＩＧＢＴの平面構造を図１を用いて説明すると、ｐ＋型コレクタ拡散層１１２に対向してｎ＋型エミッタ拡散層１１１を備えている。ｎ＋型エミッタ拡散層１１１とｐ＋型コレクタ拡散層１１２はＰＤＰスキャンドライバーの動作電圧によるが、互いに対向する最短距離の辺で２０数μｍ隔てて配置されている。またｎ＋型エミッタ拡散層１１１の外側には各素子を分離するためのトレンチ分離溝１１４が形成されている。エミッタに隣接したｐ＋型ベース拡散層１０７上にはゲート酸化膜（図示せず）を介して、ゲートポリシリコン層１１０が形成されている。ｎ＋型エミッタ拡散層１１１、ｐ＋型コレクタ拡散層１１２およびゲートポリシリコン層１１０上には、複数のコンタクト窓１１７が形成されている。そして、ｎ＋型エミッタ拡散層１１１と隣接するｐ＋型コンタクト拡散層１１３は両拡散層にまたがって開口されたコンタクト窓１１７によって同一電位となっている。これらのコンタクト窓１１７を通じて、各拡散層には、エミッタ電極１１８、コレクタ電極１１９およびゲート引出電極１２０がそれぞれ接続されている。

本発明のＩＧＢＴはｎ＋型コレクタバッファ層１０５の中にｐ＋型コレクタ拡散層１１２を包囲するようにｐ−型コレクタ拡散層１０８が形成されている点が特徴である。それ以外の構造は基本的に図９の従来例と同じである。

次に図１のＡ−Ａ´線に沿う製造工程断面図を図３（ａ）〜（ｄ）に示し、本発明によるＩＧＢＴの製造工程について説明する。まず図３（ａ）に示すように、シリコン基板１０１と埋込酸化膜１０２と、ｐ型単結晶シリコン層１０３（ＳＯＩ活性層）とから構成されるＳＯＩ基板が準備される。このＳＯＩ基板のｐ型シリコン層１０３の表面に、約３〜５μｍ程度の比較的厚膜のレジストを塗布し、任意の領域にレジストパターン（図示せず）を形成する。形成されたレジストパターンをマスクとして、ｎ型不純物を高エネルギーでイオン注入することにより、ｎ−型ドリフト拡散層１０４を形成する。例えば、ｎ型不純物としてリンを使用し、注入量は１×１０¹²〜１×１０¹³ｃｍ^-2程度で加速エネルギーは０．５〜３ＭｅＶ程度とする。

次にレジストを除去した後、図３(ｂ)に示すように、ｎ−型ドリフト拡散層１０４上に位置するｐ型シリコン層１０３となっている所定の領域に、比較的高濃度のｎ＋型コレクタバッファ層１０５をイオン注入により形成する。ｎ型不純物としてはリン使用し、注入量は１×１０¹⁴〜５×１０¹⁴ｃｍ^-2程度である。その後、例えば窒素雰囲気中において１１００℃以上の高温熱処理を行うことによって図３(ａ)のドリフト拡散層１０４領域がシリコン層１０３の表面まで達する。さらに、５００ｎｍの膜厚でＬＯＣＯＳ酸化膜１０６を形成する。

次に、図３(ｃ)に示すように、ＬＯＣＯＳ酸化膜１０６を挟んでｎ＋型コレクタバッファ層１０５と反対側にｎ−型ドリフト拡散層１０４と距離をおいて、ｐ型ベース拡散層１０７を形成するために例えば、ボロンを１×１０¹²〜１×１０¹³ｃｍ^-2程度の注入量で注入する。続いてｎ＋型コレクタバッファ層１０５の内側に、ｐ−型コレクタ拡散層１０８をイオン注入によって形成するが、この時のボロンの注入量は１×１０¹³〜１×１０¹⁴ｃｍ^-2程度が望ましい。そして、ｐ型ベース拡散層１０７およびｐ型シリコン層１０３のシリコン表面には熱酸化によって１０〜３０ｎｍ程度の膜厚のゲート酸化膜１０９を成長させ、その上にゲートポリシリコン層１１０が設けられる。さらに、ｐ型ベース拡散層１０７の表面の一部にリン等のｎ型不純物をイオン注入することにより高濃度のｎ＋型エミッタ拡散層１１１が形成される。また、ｎ＋型コレクタバッファ層１０５およびｐ−型コレクタ拡散層１０８の内側にはボロンを１×１０²⁰ｃｍ^-2以上で注入して、高濃度のｐ＋型コレクタ拡散層１１２を形成する。この時ｐ型ベース拡散層１０７の内部にｎ＋型エミッタ拡散層１１１に隣接してｐ＋型コンタクト拡散層１１３を同時に形成する。

その後、図３（ｄ）に示すように隣接する素子を電気的に分離するためにＲＩＥ(reactive ion etching)等によりｐ型シリコン層１０３をエッチングして分離溝１１４を形成し、その分離溝１１４内を絶縁膜１１５で埋める。次いでゲートポリシリコン層１１０やＬＯＣＯＳ酸化膜１０６などを覆うようにｐ型シリコン層１０３の表面にＢＰＳＧ膜などの層間絶縁膜１１６を形成する。また、層間絶縁膜１１６上に高濃度ｎ＋エミッタ拡散層１１１およびｐ＋型コンタクト拡散層１１３に接続するエミッタ電極１１８、ｐ＋型コレクタ拡散層１１２に接続するコレクタ電極１１９、ゲートポリシリコン層１１０に接続するゲート引出電極１２０をアルミなどの金属材料を用いてそれぞれ形成する。

図４は本発明によるＩＧＢＴ（図２）のＢ−Ｂ´断面におけるｐ＋型コレクタ拡散層１１２、ｎ＋型コレクタバッファ層１０５と、追加されたｐ−型コレクタ拡散層１０８の濃度プロファイルを示す。図５は前述のｐ＋型コレクタ拡散層１１２、ｐ−型コレクタ拡散層１０８とｎ＋型コレクタバッファ層１０５で形成されるダイオードＤ３の逆方向の電圧（Ｖｏｕｔ）電流（Ｉ）特性である。これはまたコレクタ電極１１９に負の電圧が印加された時の逆方向の電圧−電流特性であるともいえる。図４において、ｐ＋型コレクタ拡散層１１２の直下のｎ＋型コレクタバッファ層１０５の不純物濃度はおよそ１Ｅ１８ｃｍ^-3に設定される。ＩＧＢＴのターンオフ時間は、背景技術で述べたようにほとんどこの領域の濃度によって決定されるが、図４の場合はＩＧＢＴのターンオフ時間は約１００ｎｓｅｃにまで短くなる。

またｐ−型コレクタ拡散層１０８の不純物濃度はｐ＋型コレクタ拡散層１１２の不純物濃度より小さいため、ｐ−型コレクタ拡散層１０８、ｎ＋型コレクタバッファ層１０５で形成されるツェナーダイオードＤ２のブレークダウン電圧は従来の構成のダイオードより高くなり、例えばおよそ７Ｖ程度になる。図５においては従来のＩＧＢＴのコレクタ部に対応する図１１と比較してＶ１Ａ、Ｖ２Ａ共にＶ１、Ｖ２より絶対値が高い電圧となる。

このようなＩＧＢＴにおいて、従来例と同様、エミッタが接地電位でありゲート引出電極１２０を介してゲートポリシリコン層１１０に５Ｖが印加されることによってＩＧＢＴがオン状態にある時にコレクタ電極１１９に、−１０Ｖの負電圧が印加された場合について考える。

ダイオードＤ２は逆方向バイアス（Ｖ１Ａ） が印加されるとＰＮ接合が高電界となり図５に示すように従来例と同様ｐ−型コレクタ拡散層１０８、ｎ＋型コレクタバッファ層１０５のＰＮ接合部においてバンド間トンネル電流が流れ、やがてＶ２Ａでツェナブレークダウンを起こす。しかしブレークダウン電圧（Ｖ２Ａ）が７Ｖに向上している。ＯＮ状態となってｎ＋型コレクタバッファ層１０５、ｎ−型ドリフト拡散層１０４が低抵抗となっていることを考慮するとｐ−型コレクタ拡散層１０８の直下のｎ＋型ドリフト拡散層１０４の電位は、約−３Ｖとなる。

ｎ−型ドリフト拡散層１０４の抵抗が約１Ωであり負電圧が印加されることによって１Ａの電流が流れたとすると、ｎ−型ドリフト拡散層１０４領域における電圧降下は１Ｖとなり、ゲート酸化膜１０９の直下の電位は約−２Ｖとなる。その結果ゲート酸化膜１０９にかかる電位差は７Ｖとなる。

このようにして本発明ではｐ＋型コレクタ拡散層１１２の下にさらにｐ−型コレクタ拡散層１０８を設けたことによって、ゲート酸化膜にかかる電圧を従来よりも低減させ、特に耐圧に関する信頼性が劣化しないようにゲート酸化膜に印加できる最大許容電圧以下の電圧とすることができる。よって、突発的に負電圧がコレクタに入力されたとしてもゲート酸化膜の耐圧、破壊に関する信頼性を確保することができる。

以上本発明の好ましい例について説明したが、こうした記述は限定事項ではなく、勿論種々の変形が可能であり、半導体装置を構成する層および領域の寸法および形状は本発明の趣旨と範囲を逸脱しない範囲で変更が可能である。

以上説明したように、本発明はＩＧＢＴのターンオフ時間を維持しながら、コレクタ端子に負電圧が印加された場合においても、ゲート酸化膜への印加電圧を抑えることができる。従って、特にプラズマディスプレードライバＩＣに用いられる高耐圧デバイスとして有効に利用することができる。

本発明の実施形態における高耐圧半導体装置であるＩＧＢＴの平面図。 本発明の実施形態における高耐圧半導体装置であるＩＧＢＴの断面図。 本発明の実施形態に係るＩＧＢＴの製造方法を説明する断面図。 本発明におけるツェナーダイオードＤ３の不純物濃度。 本発明におけるツェナーダイオードＤ３の逆方向の電圧電流特性。 一般的なＡＣ型ＰＤＰパネルのブロック図。 一般的なＡＣ型ＰＤＰパネルの各電極のパルス波形。 スキャンドライバＩＣの回路図。 従来の高耐圧半導体装置を説明する断面構造図。 従来の高耐圧半導体装置におけるツェナーダイオードＤ１の不純物濃度。 従来の高耐圧半導体装置におけるツェナーダイオードＤ１の逆方向の電圧電流特性。 従来の高耐圧半導体装置。

符号の説明

１、１０１ シリコン基板
２、１０２ 埋込酸化膜
３、１０３ ｐ型シリコン層（ＳＯＩ活性層）
４、１０４ ｎ−型ドリフト拡散層
５、１０５ ｎ＋型コレクタバッファ拡散層
６、１０６ ＬＯＣＯＳ酸化膜
７、１０７ ｐ型ベース拡散層
８、１０８ ｐ−型コレクタ拡散層
９、１０９ ゲート酸化膜
１０、１１０ ゲートポリシリコン層
１１、１１１ ｎ＋型エミッタ拡散層
１２、１１２ ｐ＋型コレクタ拡散層
１３、１１３ ｐ＋型コンタクト拡散層
１４、１１４ 分離溝
１５、１１５ 分離絶縁膜
１６、１１６ 層間絶縁膜
１１７ コンタクト窓
１８、１１８ エミッタ電極
１９、１１９ コレクタ電極
２０、１２０ ゲート引出電極
２１ ｎ＋型拡散層
２２ ｐ型拡散層
２３ ｎ＋型拡散層に接続された電極
２４ ｐ型拡散層に接続された電極
５１ データ電極
５２ スキャン電極
５３ サステイン電極
５４ 放電セル
５５ スキャンドライバＩＣ
５６ データドライバＩＣ
５７ スキャン動作時のデータドライバＩＣのＨｉパルス
５８ スキャン動作時のスキャンドライバＩＣのＬｏｗパルス
５９ サステイン動作時のスキャンドライバＩＣのパルス
６０ サステイン動作時のサステインドライバＩＣのパルス
６１ 書き込み時に流れる電流
６２ 発光時に流れる電流

Claims (8)

1. 第１導電型の半導体層上に形成された第２導電型のドリフト拡散層と、
   前記ドリフト拡散層の領域内に形成された第１導電型の第１コレクタ拡散層と、
   前記ドリフト拡散層から離間して前記半導体層に形成された第１導電型のベース拡散層と、
   前記ベース拡散層の領域内に形成された第２導電型のエミッタ拡散層と、
   前記エミッタ拡散層と前記ドリフト拡散層との間に位置する前記半導体層上と前記ベース拡散層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極１１０と、
   を備え、
   前記ドリフト拡散層の領域内には第１導電型の第２コレクタ拡散層が設けられ、前記第２コレクタ拡散層は前記第１コレクタ拡散層１１２の領域内に形成されていることを特徴とする高耐圧半導体装置。
2. 前記ドリフト拡散層の領域内には第２導電型のコレクタバッファ層１０５が設けられ、前記第２コレクタ拡散層は前記コレクタバッファ層内に形成されていることを特徴とする請求項１に記載の高耐圧半導体装置。
3. 前記第２コレクタ拡散層の不純物濃度は前記第１コレクタ拡散層の不純物濃度より小さいことを特徴とする請求項１に記載の高耐圧半導体装置。
4. 前記第２コレクタ拡散層の不純物濃度は前記第１コレクタ拡散層の不純物濃度より小さいことを特徴とする請求項２に記載の高耐圧半導体装置。
5. 前記コレクタバッファ層の不純物濃度は前記ドリフト拡散層の不純物濃度よりも大きいことを特徴とする請求項２または４に記載の高耐圧半導体装置。
6. 前記高耐圧半導体装置はプラズマディスプレイパネルの駆動用集積回路装置の出力回路を構成する素子であることを特徴とする請求項１〜５のいずれかに記載の高耐圧半導体装置。
7. 前記高耐圧半導体装置は絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項６に記載の高耐圧半導体装置。
8. 前記第１コレクタ拡散層に印加される負電圧と前記ゲート電極間の定格電位差対し、
   前記ゲート酸化膜の絶対最大定格電圧と、前記第２コレクタ拡散層および前記コレクタバッファ層からなるＰＮ接合のブレークダウン電圧との和が、
   同等もしくはそれ以上になるよう、前記第２コレクタ拡散層の不純物濃度を、前記第１コレクタ拡散層より低く設定していることを特徴とする請求項２に記載の高耐圧半導体装置。

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