JP2003142685A

JP2003142685A - 半導体装置

Info

Publication number: JP2003142685A
Application number: JP2001340436A
Authority: JP
Inventors: Kenichiro Takahashi; 健一郎高橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-11-06
Filing date: 2001-11-06
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】ディスプレイパネルの駆動用半導体装置である
出力段ＣＭＯＳのＰＭＯＳにおいて、画素に蓄積された
電力を回収する時に寄生バイポーラトランジスタにより
ドレイン拡散層から注入される正孔を、半導体基板に至
る前までに再結合させることによって、電力回収効率の
向上を図る。【解決手段】第１導電型の半導体基板の表面に第２導電
型の半導体層が形成され、前記第１導電型の半導体基板
と前記第２導電型の半導体層の間に第２導電型の高濃度
埋込拡散層が形成され、前記第２導電型の半導体層内
に、第１導電型の拡散層を有する半導体装置において、
前記第２導電型の高濃度埋込拡散層に内包される領域に
少数キャリアのライフタイムを抑制する原子的な配列構
造を導入したことを特徴とする半導体装置に存する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、電界を与えて発光させる方式のＥＬディスプレイや
プラズマディスプレイといった、特に、容量性負荷を駆
動するドライバ装置用の半導体装置に関する。

【０００２】

【従来の技術】従来のＥＬディスプレイの駆動回路の構
成と駆動用の半導体装置を図５〜図８を用いて説明す
る。図６はＥＬディスプレイ装置の回路構成図、図８
はＥＬディスプレイパネルの駆動用半導体装置（図６の
３２）における出力段ＣＭＯＳ４０の断面図、図５は出
力段ＣＭＯＳ４０の内のＰチャネルＭＯＳＦＥＴ（ＰＭ
ＯＳ）１４０の拡大した断面図、図７はＥＬディスプレ
イパネルの駆動用半導体装置３２における関係部の波形
を示している。

【０００３】図６において、ＥＬディスプレイパネル３
１は、縦横方向にそれぞれ等間隔で格子状に電極３８、
３９が構成されている。各交点がそれぞれ画素となり、
ＥＬディスプレイやプラズマディスプレイは縦側電極３
８と横側電極３９との間に高電界を発生させて発光させ
る原理上、必然的にそれぞれの画素には大きな容量３７
が寄生する。

【０００４】駆動用半導体装置３２には、一個の半導体
チップに数十個の高耐圧ＣＭＯＳ４０がアレイ状に配列
されている。これらの高耐圧ＣＭＯＳ４０の論理制御は
同じ駆動用半導体装置３２に混載されたシフトレジスタ
回路やラッチ回路といった低圧系ＣＭＯＳ制御回路でな
されるが、本発明に直接関係ないため図示されていな
い。尚、高耐圧ＣＭＯＳ４０には構造上寄生バイポーラ
トランジスタ３４が存在する。この寄生バイポーラトラ
ンジスタ３４は、ＥＬディスプレイ装置としての消費電
力に大きく影響するものであり、原理については後述す
る。

【０００５】駆動用半導体装置３２の出力段ＣＭＯＳ４
０において、低電位側電源４１は接地電位、高電位側電
源３６は電源電圧制御回路３３から給電される。尚、電
源電圧制御回路３３も高耐圧ＣＭＯＳ構成であり、その
低電位側電源は接地電位４２、高電位側電源は７０Ｖの
定電圧源３５に接続されている。

【０００６】図７は駆動用半導体装置３２における関係
部の波形である。出力ＣＭＯＳアレイ高電位側電源端子
３６には、制御回路３３によって周期的な矩形波５０が
印加される。多数の出力端子中の任意の第ｉ番目の出力
端子、例えば出力端子４４において、そのＣＭＯＳの論
理状態５１は画像情報により決定される。第ｉ番出力端
子４４の電圧は、高電位側電源端子３６に印加される周
期的な矩形波５０と、第ｉ番出力ＣＭＯＳの論理状態５
１および、容量性の負荷より、５２に図示された波形に
なる。ここで、ＣＭＯＳの論理状態が“Ｈ“とはＰＭＯ
ＳがオンでＮＭＯＳがオフの状態であり、”Ｌ“とはＰ
ＭＯＳがオフでＮＭＯＳがオンの状態を示す。５５は負
荷への充電過程、５６は負荷からの放電過程となる。５
３は第ｉ番出力端子４４における電流波形である。正方
向は出力端子から出て行く方向である。５７は第ｉ番出
力端子４４に対応する縦側電極３８への充電電流であ
り、５８は第ｉ番出力端子４４に対応する縦側電極３８
からの放電電流である。

【０００７】充電過程５５での充電電流５７の経路は図
６中に４７で示している。７０Ｖの高圧定電圧電源３５
から４７の経路で電流が流れ、縦側電極３８へ充電され
る。一方放電時であるが、放電過程５６での放電電流５
８の経路は図６中に４８で示している。この場合、第ｉ
番出力段ＣＭＯＳの論理状態５１がＰＭＯＳがオンでＮ
ＭＯＳがオフの“Ｈ“状態を維持したまま高電位側電源
端子３６に印加される電圧５０が７０Ｖから０Ｖまで落
ちるため、ＰＭＯＳの両端の電位が逆転し、電源側（ソ
ース側）５９が０Ｖ、ドレイン側４４が７０Ｖになる。
即ち、ソースとドレインの電位が逆転する形で縦側電極
３８に充電された電荷が放電電流として高電位側電源端
子３６に４８で示す経路で流れる。この時、寄生バイポ
ーラトランジスタの増幅作用のため、接地側４２へ流れ
る経路６１が生成される。

【０００８】高圧定電圧電源３５からＥＬディスプレイ
パネルの対象電極３８に充電されるため、放電時、その
放電電流を接地側４２へ流すと負荷の容量成分に蓄積さ
れた電力は回収されないが、放電電流を高圧定電圧電源
３５へ戻せれば、負荷の容量成分に蓄積された電力を回
収することができ、その分、ＥＬディスプレイ装置の消
費電力を低減させることができる。この、放電電流を高
圧定電圧電源３５へ戻すことができて電力を回収できる
電流成分と、放電電流を高圧定電圧電源３５へ戻すこと
ができずに電力を回収できない電流成分の比は、１対
寄生バイポーラトランジスタの電流増幅率ｈFEになる。

【０００９】図８は、駆動用半導体装置（図６中の３
２）における出力段ＣＭＯＳの断面図である。Ｐ型半導
体基板１の上にＮ型エピタキシャル層４が形成され、Ｎ
型エピタキシャル層４は、Ｐ型絶縁分離層２によって、
高耐圧Ｎチャネル絶縁ゲート型電界効果トランジスタ１
３９と、高耐圧Ｐチャネル絶縁ゲート型電界効果トラン
ジスタ１４０に分離される。尚、図中には示していない
が、低圧系制御回路もＰ型絶縁分離層２によって、同じ
半導体基板中に分離形成されている。

【００１０】高耐圧Ｎチャネル絶縁ゲート型電界効果ト
ランジスタ１３９はＶＤＭＯＳ構造になっており、Ｐ型
ベース拡散層１３５、ゲート電極１０９、ソース電極１
１ドレイン電極１１０が図示された様に構成される。
尚、ドレイン電流は、Ｎ型高濃度埋込拡散層３とＮ型高
濃度引き出し拡散層１２５によって、引き出される。８
は絶縁膜、１３８は表面絶縁膜を示している。

【００１１】高耐圧ＰＭＯＳ１４０は高耐圧仕様のＰ型
ドレイン拡散層５を有する横型構造である。ゲート電極
９、ソース電極１１、ドレイン電極１０が図示された様
に構成される。一方、図６にも示した寄生バイポーラト
ランジスタ３４は、Ｐ型ドレイン拡散層５の下部に図示
された様に形成される。寄生バイポーラトランジスタ３
４の電流増幅率ｈFEを低く抑えるため、５×１０^１８個
／cm^３の不純物濃度を有するＮ型高濃度埋込拡散層３が
Ｐ型半導体基板１とＮ型ウェル拡散層４の間に形成され
ている。

【００１２】図５は、駆動用半導体装置３２の出力段Ｃ
ＭＯＳ４０の内のＰＭＯＳを構成する半導体装置の断面
図である。電力回収時には、ドレイン電極とソース電極
との間に通常のMOSFET動作とは逆極性の電位が印加され
る。図５で言えば、ドレイン電極１０に７０Ｖが、ソー
ス電極１１に０Ｖが印加されるので、Ｐ型ドレイン拡散
層５とそれをとりまくＮ型ウェル拡散層４とのPN接合に
は順方向電圧が印加され、順方向電流が流れる。順方
向電流はＮ型ウェル拡散層４からＰ型ドレイン拡散層５
に電子が注入されて流れる電子電流と、それとは逆方向
に、Ｐ型ドレイン拡散層５からＮ型ウェル拡散層４に正
孔が注入されて流れる正孔電流から成り、順方向電流は
この電子電流と正孔電流の和になる。正孔電流はその大
部分がＮ型高濃度埋込拡散層３を貫通しＰ型半導体基板
１にまで流れこみ、電力としては回収できない電流成分
を構成する。（正孔の拡散長＞＞寄生バイポーラのベー
ス幅）従って、全体の電流に対する電子電流の比を可
能なかぎり大きくさせることが電力回収の効率を向上さ
せる上で必要である。Ｎ型高濃度埋込拡散層３の不純物
濃度を５×１０^１８個／cm^３程度の高濃度とすると、電
流増幅率ｈFEは０．５から０．０７程度までは低下する
ものの、０．０７あたりが限界となることが実験的に確
認されている。したがって、負荷の容量成分に蓄積され
た電力から回収されるべき回収電流の７％程度は回収不
可能な領域に流出してしまうことになる。

【００１３】この解決策の一つとして、従来回収不可能
な領域に流出してしまう電流をスイッチング素子を用い
た回路的な手法で接地側に流れることを防止する技術
は、特許第３０５０１６７号に開示されているが、半導
体基板自体を充放電することは不可避であるため、少な
からず半導体基板の充放電に伴う電力損失が発生し，特
にこの損失は周波数が高くなると増加する。

【００１４】

【発明が解決しようとする課題】本発明は上述の高濃度
埋込層を備える従来の半導体装置においては、未だ回収
されるべき電流の７％程度が回収不可能な電流となって
いるが、本発明は、回収不可能な充電電荷をほとんどゼ
ロにすることができるもので、電力回収効率の観点で更
に充分な向上を図るものです。即ち、ディスプレイパネ
ルの駆動用半導体装置である出力段ＣＭＯＳのＰＭＯＳ
において、画素に蓄積された電力を回収する時に寄生バ
イポーラトランジスタによりドレイン拡散層から注入さ
れる正孔を、半導体基板に至る前までに再結合させるこ
とによって、電力回収効率の向上を図るものです。

【００１５】本発明の目的は、プラズマディスプレイパ
ネル（以降ＰＤＰ）や、エレクトロルミネッセンスディ
スプレイパネル（以降ＥＬＤＰ）の消費電力を抑制でき
る駆動用の半導体装置を提供することにある。

【００１６】

【課題を解決するための手段】請求項１記載の発明の要
旨は、第１導電型の半導体基板の表面に第２導電型の半
導体層が形成され、前記第１導電型の半導体基板と前記
第２導電型の半導体層の間に第２導電型の高濃度埋込拡
散層が形成され、前記第２導電型の半導体層内に、第１
導電型の拡散層を有する半導体装置において、前記第２
導電型の高濃度埋込拡散層に内包される領域に少数キャ
リアのライフタイムを抑制する原子的な配列構造を導入
したことを特徴とする、半導体装置に存する。請求項２
記載の発明の要旨は、前記少数キャリアのライフタイム
を抑制させる原子的な配列構造として、結晶欠陥を導入
したことを特徴とする、請求項１記載の半導体装置に存
する。請求項３記載の発明の要旨は、前記少数キャリア
のライフタイムを抑制させる原子的な配列構造として、
珪素結晶中に、硼素、リン、砒素、アンチモン以外の原
子を導入したことを特徴とする、請求項１に記載の半導
体装置に存する。請求項４記載の発明の要旨は、前記少
数キャリアのライフタイムを抑制させる原子的な配列構
造として、珪素結晶中に、酸化珪素、窒化珪素、非晶質
珪素、多孔質珪素の少なくともひとつを含むこれらを組
み合わせた物質を島状に存在させたことを特徴とする、
請求項１に記載の半導体装置に存する。

【００１７】請求項５記載の発明の要旨は、前記第１導
電型の拡散層をドレイン拡散層とする第１導電型の横型
絶縁ゲート型電界効果トランジスタであることを特徴と
する、請求項１乃至４のいずれかに記載の半導体装置に
存する。請求項６記載の発明の要旨は、前記第１導電型
の拡散層をアノード拡散層とする拡散接合ダイオードで
あることを特徴とする、請求項１乃至４のいずれかに記
載の半導体装置に存する。請求項７記載の発明の要旨
は、前記第１導電型の拡散層を第１導電型ベース拡散層
とする第２導電型の横型拡散チャネル絶縁ゲート型電界
効果トランジスタ（LDMOS）であることを特徴とする、
請求項１乃至４のいずれかに記載の半導体装置に存す
る。

【００１８】ＰＤＰやＥＬＤＰに充電された電力を放電
時に回収する際にウェルと基板間に高電圧が印加される
ため、駆動用半導体装置の出力段トランジスタのドレイ
ンとウェル及び基板で構成される寄生バイポーラトラン
ジスタ（ドレインとウェルで寄生ダイオード）が介在し
て、寄生バイポーラトランジスタの電流増幅率ｈFEを乗
じた大きさの電流がウェルと半導体基板間に流れてしま
い、７％の電流を回収できない。

【００１９】本発明は、これ以上の電力回収効率の向上
（ｈFEの抑制）を行うためには、第１導電型の拡散層で
あるドレイン拡散層に電子が注入されて流れる電子電流
の構成比をさらに向上させるよりも、ドレイン拡散層か
ら下方向に注入される正孔を、半導体基板に至る前まで
に第２導電型の高濃度埋込拡散層に内包される少数キャ
リアのライフタイム抑制領域で再結合させることによっ
て、半導体基板にまで至る正孔の総数を抑制させる方が
効果的であるとの考えに基づくものである。即ち、寄生
バイポーラトランジスタのコレクタ電流として半導体基
板に流れて回収不能となるはずの正孔電流を再結合によ
って消滅させ、その消滅した電流分をベース・エミッタ
間に流れる電子電流として発生させることにより、全体
の電流に対する電子電流の構成比をより向上させるもの
である。

【００２０】本発明の構造を有する半導体装置をこれら
ディスプレイの電極を駆動する素子として利用すれば、
パネルの画素に蓄積された電力を回収する時、少数キャ
リアを半導体基板に至る前に高濃度埋込拡散層内の少数
キャリアのライフタイムを抑制する原子的な配列構造に
より少数キャリアを再結合させるため、半導体基板に至
る少数キャリアをほとんど完全に抑制することができ、
負荷からの電力回収の効率を向上させて、ＰＤＰやＥＬ
ＤＰのディスプレイシステムの消費電力を低減すること
ができる。

【００２１】

【発明の実施の形態】本発明の好適な実施の形態につい
て、図１〜図４を用いて説明する。（第１の実施の形態）まず、第１の実施の形態について
説明する。図１は本発明の第１の実施の形態の半導体装
置の構成を示す断面図である。この半導体装置は高耐圧
仕様のＰ型ドレイン拡散層５を有する横型絶縁ゲート型
ＦＥＴ（ＰＭＯＳ）である。Ｐ型半導体基板１の上にＮ型ウェル拡散層４が
設けられ、Ｎ型ウェル拡散層４は、Ｐ型エピタキシャル
層２によって絶縁分離されてる。ゲート電極９、ソース
電極１１、ドレイン電極１０が図示された様に構成され
る。一方、寄生バイポーラトランジスタは、Ｐ型ドレイ
ン拡散層５をエミッタ領域、Ｎ型ウェル拡散層４をベー
ス領域、Ｐ型半導体基板１をコレクタ領域として形成さ
れる。寄生バイポーラトランジスタの電流増幅率ｈFEを
低く抑えるため、Ｎ型高濃度埋込拡散層３がＰ型半導体
基板１とＮ型ウェル拡散層４の間に形成され、更にこの
Ｎ型高濃度埋込拡散層３に内包される領域に結晶欠陥や
局所的な非連続結晶構造等の少数キャリアのライフタイ
ムを抑制する原子的な配列構造が導入されている。

【００２２】少数キャリアのライフタイムを抑制する原
子的な配列構造としては、結晶欠陥を導入するものであ
れば良く、珪素結晶中に、硼素、リン、砒素、アンチモ
ン以外の原子を導入して実現したものでも良い。更に珪
素結晶中に、酸化珪素、窒化珪素、非晶質珪素、多孔質
珪素の少なくともひとつを含むこれらを組み合わせた物
質を島状に存在させたものによって、ライフタイム抑制
点を構成することもできる。

【００２３】製造方法としては、ライフタイム抑制点１
２を形成させる工程以外はなんら特別なプロセスは必要
とせず、通常のプロセスで実現できる。即ち、Ｐ型半導
体基板１上の所定の領域にアンチモン等を拡散させた
り、リン等のイオン注入を行ったりしてＮ型高濃度埋込
拡散層３を形成しておき、その上にＰ型エピタキシャル
層２を成長し、Ｎ型高濃度埋込拡散層３の上方に当たる
位置のＰ型エピタキシャル層２上の所定の領域からＮ型
ウェル拡散層４を形成し、Ｎ型ウェル拡散層４内に、Ｐ
型拡散層５を形成し、この間の適当な工程において、Ｎ
型ウェル拡散層４の深い接合領域の一部がＮ型高濃度埋
込拡散層３の接合領域の一部に重なる様にＮ型高濃度埋
込拡散層３とＮ型のウェル拡散層４を再分布させて押し
込む熱処理等を必要に応じ行う。

【００２４】又，ライフタイム抑制点１２を形成させる
プロセスは現在利用可能な技術を適用できる。即ち、
ライフタイム抑制点１２を形成させる工程は、Ｎ型高濃
度埋込拡散層３の不純物導入工程の直前または直後の工
程で、Ｎ型高濃度埋込拡散層３を形成する領域の全域あ
るいはこの領域内部に島状に選択させた領域にヘリウム
をイオン注入することで形成できる。ライフタイムを抑
制させるプロセスとしては、埋込拡散層形成時に同じ場
所にヘリウムイオンをイオン注入するなどの通常の手法
で実現できる。ヘリウムイオンの注入による局所的なラ
イフタイム抑制に関しては、例えば、Proceedings of 1
998 International Symposium on Power Semiconductor
Devices & ICs pp309-312 ”A Novel Concept for Fast
Recovery Diodes havingJunction Charge Extraction
(JCE) Regions” や、IEEE Electron Device LettersVo
l. 18, No.7, July 1997 pp333-335 “Innovative Loca
lization Lifetime Controlin High-Speed IGBT’s”
で紹介されている。以上の拡散領域を形成した後に表面
に絶縁膜８を形成し、Ｐ型ドレイン拡散層５上の絶縁膜
８にドレインコンタクト用の開口窓を形成し、この開口
領域にＰ型高濃度拡散層７を形成し、同様にＮ型ウェル
拡散層４上の絶縁膜８にソースコンタクト用の開口窓を
形成し、この開口領域にＰ型高濃度拡散層７とＮ型高濃
度拡散層６を隣接して形成し、Ｎ型ウェル拡散層４のチ
ャネル領域上の絶縁膜８上にゲート電極９を、ドレイン
コンタクト開口領域のＰ型高濃度拡散層７上にドレイン
電極１０を、ソースコンタクト開口領域のＰ型高濃度拡
散層７とＮ型高濃度拡散層６上にソース電極１１を形成
してなる。

【００２５】パネル電極に蓄積された電力を回収する際
に、ドレイン電極１０とソース電極１１の間に通常MOSF
ETとして印加されるバイアスとは逆のバイアスが印加さ
れた場合、すなわちドレイン電極１０の電位がソース電
極１１の電位に対し、正極となる場合、図に示すよう
に、Ｐ型ドレイン拡散層５からそれをとりまくＮ型ウェ
ル拡散層４に向かい、正孔１３が、これとは逆方向に電
子１４がそれぞれ注入される。この時、ドレイン電極１
０とソース電極１１が順方向のダイオードとして使われ
るが、このダイオードの領域からＰ型エピタキシャル層
２やＰ型半導体基板１に漏れ出す正孔電流は、電力とし
て回収できない電流成分であり損失となる。本実施の形
態では、Ｐ型半導体基板１の方向に向かおうとする正孔
１３を、ライフタイム抑制点１２にて付近にある自由電
子と再結合させ、Ｐ型半導体基板１への伝播を抑制させ
ている。

【００２６】尚、図１の半導体装置がオフ状態で、ドレ
イン電極１０とソース電極１１に通常MOSFETとして印加
される極性のバイアスが印加された場合、Ｐ型ドレイン
拡散層５とＮ型ウェル拡散層４とのPN接合部から空乏層
が成長するが、Ｎ型高濃度埋込拡散層３の濃度が５×１
０^１８個／cm^３以上と充分に高いため、この空乏層はラ
イフタイム抑制点１２まで到達することはなく、オフ状
態でのドレインソース間のリーク電流は発生しない。

【００２７】また、Ｎ型ウェル拡散層４及びＮ型高濃度
埋込拡散層３と、Ｐ型半導体基板１との間には通常、電
源電圧が印加されているが、これらの間のPN接合部から
成長する空乏層も前述同様、ライフタイム抑制点１２ま
で到達することはなく、電源間のリーク電流も発生し得
ない。ライフタイム抑制点１２としては、例えば本半導
体装置の基礎組成がシリコンの場合、ヘリウムに限定さ
れるものではなく、例えば、珪素結晶中に、硼素、リ
ン、砒素、アンチモン以外の原子を導入して実現したも
のでも良い。更に，酸化膜、窒化膜、アモルファスシリ
コン、多孔質シリコンなどの単一もしくは組み合わせた
ものを微小な島状に残してからエピタキシャル成長を行
なって形成させるなどの方法でも可能である。

【００２８】（第２の実施の形態）次に、第２の実施の
形態について説明する。図２は本発明の第２の実施の形
態の半導体装置の構成を示す断面図である。本発明はＰ
型半導体基板１上にＮ型エピタキシャル層１５を形成
し、島状に分離区分させるためにＰ型分離拡散１６を拡
散形成させた、いわゆる接合分離構造を横型絶縁ゲート
型ＦＥＴに適用した場合の実施の形態である。第1の実
施の形態よりも拡散プロセスの工程数は、若干増える
が、エピタキシャル層の伝導率が同じであるならば、第
１の実施の形態におけるＰ型エピタキシャル層よりも本
実施の形態におけるＮ型エピタキシャル層の方が約３分
の１の不純物濃度にできるために、表面拡散層の不純物
濃度もその分だけ低濃度化が可能となり、第１の実施の
形態よりも高い定格電圧の素子に適用できるようにな
る。その他の原理等は第1の実施の形態と同様である。（第３の実施の形態）次に、第３の実施の形態について
説明する。図３は本発明の第３の実施の形態の半導体装
置の構成を示す断面図である。第1や第2の実施の形態は
MOSFETに適用した例であるが、第３の実施の形態はダイ
オードに適用した例である。第1の実施の形態に対し
て、MOSゲート機構を削除した構造となっている。 PDP
やELDPの電力回収において、第1や第2の実施の形態に示
したように、出力トランジスタのドレインソース間ダイ
オードを利用した方式もあるが、このように、Ｐ型拡散
層をアノード拡散層とする横型の拡散接合ダイオードを
専用のダイオードとして利用する方式も可能である。
この場合にも第1や第2の実施の形態と同様に本発明を適
用できる。

【００２９】（第４の実施の形態）次に、第４の実施の
形態について説明する。図４は本発明の第４の実施の形
態の半導体装置の構成を示す断面図である。これは接合
分離構造における横型拡散チャネル絶縁ゲート型電界効
果トランジスタに適用させた例であり、２重拡散ラテラ
ルＭＯＳ（LDMOS）と呼ばれている。第1や第2の実施の
形態はCMOS構成のPMOSを想定して適用させた例であるの
に対し、本実施の形態はハイサイド及びローサイドとも
にNMOSであるアプリケーションのハイサイド用のNMOSを
想定している。 CMOS構成においては、PMOSのドレイン
拡散層から下方向のN型領域に正孔が注入され、P型半導
体基板にまで至ることが問題であったのに対し、LDMOS
を用いた、NMOS-NMOSのアプリケーションでは、ハイサ
イド側のPベース拡散層２０から下方向のN型エピタキシ
ャル層１５に正孔が注入され、P型半導体基板１にまで
至ることが問題となる。この場合にも本発明を適用する
ことにより、第1や第2の実施の形態と同様にこの問題を
解決できる。

【００３０】

【発明の効果】本発明の半導体装置によりディスプレイ
の電極を駆動すれば、パネルの画素に蓄積された電力を
回収する時に、寄生バイポーラトランジスタのエミッタ
・ベース接合が順バイアスとなり、コレクタ領域に少数
キャリアが注入されるが、高濃度埋込拡散層内の少数キ
ャリアのライフタイムを抑制する原子的な配列構造によ
り、この少数キャリアを回収不能な半導体基板に至る前
にほとんど完全に抑制することができるため、負荷から
の電力回収の効率を向上させ、ＰＤＰやＥＬＤＰのディ
スプレイシステムの消費電力を低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置の構成
を示す断面図である。

【図２】本発明の第２の実施の形態の半導体装置の構成
を示す断面図である。

【図３】本発明の第３の実施の形態の半導体装置の構成
を示す断面図である。

【図４】本発明の第４の実施の形態の半導体装置の構成
を示す断面図である。

【図５】従来の出力段ＣＭＯＳにおけるＰＭＯＳを示す
断面図である。

【図６】従来のＥＬディスプレイ装置を示す構成図であ
る。

【図７】ＥＬディスプレイパネルの駆動用半導体装置に
おける関係部の波形図である。

【図8】従来のディスプレイパネルの駆動用半導体装置
における出力段ＣＭＯＳを示す断面図である。

【符号の説明】

１Ｐ型半導体基板２Ｐ型エピタキシャル層３Ｎ型高濃度埋込拡散層４Ｎ型ウェル拡散層５Ｐ型ドレイン拡散層６Ｎ型高濃度拡散層７Ｐ型高濃度拡散層８絶縁膜９ゲート電極１０ドレイン電極１１ソース電極１２ライフタイム抑制点１３正孔１４電子１５Ｎ型エピタキシャル層１６Ｐ型分離拡散１７アノード拡散層１８アノード電極１９カソード電極２０Ｐ型ベース拡散層２１Ｎ型コレクタ拡散層３１ＥＬディスプレイパネル３２駆動用半導体装置３３高圧電源制御回路３３Ｓスイッチング素子（第２のスイッチング素子）３４寄生バイポーラトランジスタ３５高圧定電圧電源（７０Ｖ）３６高電位側電源端子３７画素に寄生する容量３８ＥＬディスプレイパネルの縦側電極３９ＥＬディスプレイパネルの横側電極４０駆動用半導体装置における出力段ＣＭＯＳ４１低電位側電源端子４２接地電位（０Ｖ）４３、４５、４６出力端子４４第ｉ番出力端子４７対象電極を充電させる際に流れる電流４８対象電極を放電させる際に流れる電流４９通常の対象電極からの放電電流５０電圧波形５１第ｉ番の出力ＣＭＯＳの論理状態５２第ｉ番出力の出力電圧波形５３第ｉ番出力の出力電流波形５５電極線への充電過程５６電極線からの放電過程５７電極線への充電電流５８電極線からの放電電流５９高電位側電源線６０低電位側電源線６１寄生バイポーラトランジスタの動作によって流れ
る電流１０９ゲート電極１１０ドレイン電極１１１ソース電極１２５Ｎ型高濃度引き出し拡散層１３５Ｐ型ベース拡散層１３８表面絶縁膜１３９Ｎチャネル絶縁ゲート型電界効果トランジスタ１４０Ｐチャネル絶縁ゲート型電界効果トランジスタ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の表面に第２導
電型の半導体層が形成され、前記第１導電型の半導体基
板と前記第２導電型の半導体層の間に第２導電型の高濃
度埋込拡散層が形成され、前記第２導電型の半導体層内
に、第１導電型の拡散層を有する半導体装置において、
前記第２導電型の高濃度埋込拡散層に内包される領域に
少数キャリアのライフタイムを抑制する原子的な配列構
造を導入したことを特徴とする半導体装置。
【請求項２】前記少数キャリアのライフタイムを抑制
させる原子的な配列構造として、結晶欠陥を導入したこ
とを特徴とする請求項１に記載の半導体装置。
【請求項３】前記少数キャリアのライフタイムを抑制
させる原子的な配列構造として、珪素結晶中に、硼素、
リン、砒素、アンチモン以外の原子を導入したことを特
徴とする請求項１に記載の半導体装置。
【請求項４】前記少数キャリアのライフタイムを抑制
させる原子的な配列構造として、珪素結晶中に、酸化珪
素、窒化珪素、非晶質珪素、多孔質珪素の少なくともひ
とつを含むこれらを組み合わせた物質を島状に存在させ
たことを特徴とする請求項１に記載の半導体装置。
【請求項５】前記第１導電型の拡散層をドレイン拡散
層とする第１導電型の横型絶縁ゲート型電界効果トラン
ジスタであることを特徴とする請求項１乃至４のいずれ
かに記載の半導体装置。
【請求項６】前記第１導電型の拡散層をアノード拡散
層とする拡散接合ダイオードであることを特徴とする請
求項１乃至４のいずれかに記載の半導体装置。
【請求項７】前記第１導電型の拡散層を第１導電型ベ
ース拡散層とする第２導電型の横型拡散チャネル絶縁ゲ
ート型電界効果トランジスタ（LDMOS）であることを特
徴とする請求項１乃至４のいずれかに記載の半導体装
置。