JP2006270034A - 半導体装置 - Google Patents

Abstract

【課題】Ｖｆの増加を抑制しながら、逆回復電流を小さくし、さらに逆回復耐量の向上を図ることができる半導体装置を提供すること。
【解決手段】ｎ形半導体層３の表面層にｎ形拡散領域４とこのｎ形拡散領域４と離してｐ形拡散領域５を形成する。ｎ形拡散領域４の表面層にｎ形カソード領域６とこのｎ形カソード領域６と隣接してｐ形ショート領域８を形成する。ｐ形拡散領域５の表面層にｐ形アノード領域７とこのｐ形アノード領域７と隣接してｎ形ショート領域９を形成する。ｐ形ショート領域８とｎ形ショート領域５の平面パターンはストライプ状であり、このｐ形ショート領域８とｎ形ショート領域５はｎ形カソード領域６およびｐ形アノード領域７を挟んでｎ形カソード領域６およびｐ形アノード領域７の外側に対向するように配置することで、Ｖｆの増加を抑制しながら、逆回復電流を小さくし、さらに逆回復耐量の向上を図ることができる。
【選択図】 図１

Description

この発明は、高耐圧横形ダイオードなどの半導体装置に関する。

近年、接合分離や誘電体分離などの分離技術の進歩により、ダイオードや絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと略す）およびＭＯＳＦＥＴなどの高耐圧で横形のデバイスとそのデバイスの駆動、制御、保護回路を一つのシリコン基板に集積した高耐圧パワーＩＣの開発が盛んに行なわれている。特に、貼り合わせ基板などのＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とトレンチ分離技術とを組み合わせたＳＯＩ方式の誘電体分離技術の進歩は、複数の高耐圧デバイスを集積したパワーＩＣの製作を可能とし、パワーＩＣの高耐圧化に拍車をかけている。例えば、ＩＧＢＴなどの高耐圧デバイスを適用したトーテムポール回路の１チップ化、ＩＧＢＴなどの高耐圧デバイスを適用したマルチ出力を持つディスプレイ駆動用ＩＣなどである。
高耐圧パワーＩＣを搭載した応用製品の中でも、フラットパネルディスプレイや自動車エレクトロニクス、モータ制御機器の市場は急速に拡大している。これらの製品の高付加価値化のために、低消費電力化が求められている。製品の動作時の電力損失の大きな部分は、高耐圧パワーＩＣの出力段から発生するものであり、出力段に高耐圧ダイオードが用いられる場合、その電力損失の軽減も必要となる。

図１０は、ＳＯＩ基板上に形成された従来の高耐圧ダイオードの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
ｎ形またはｐ形の半導体基板５１上に酸化膜５２を介してｎ形半導体層５３が形成されているＳＯＩ基板２００を用いて、ｎ形半導体層５３の表面層にｎ形拡散領域５４とこのｎ形拡散領域５４と離してｐ形拡散領域５５を形成する。この離す距離はダイオードに要求される耐圧によって決まる。ｎ形拡散領域５４の表面層にｎ形カソード領域５６を形成し、ｐ形拡散領域５５の表面層にｐ形アノード領域５７を形成する。ｎ形カソード領域５６上にカソード電極５８を形成し、ｐ形アノード領域５７上にアノード電極５９を形成する。
ｎ形拡散領域５４とｐ形拡散領域５５の平面パターンは長方形であり、互いに対向して配置される。ｎ形カソード領域５６とｐ形アノード領域５７の平面パターンは、ｎ形拡散領域５４とｐ形拡散領域５５の平面パターンと相似形をしており、互いに対向して配置される。

図１０を用いて、ダイオードの動作について簡単に説明する。ダイオードの順方向動作時は、カソード電極５８に対してアノード電極５９の電圧をプラス０．６Ｖ以上に順バイアスする。この順バイアスによりｐ形アノード領域５７から正孔が、そしてｎ形カソード領域５６から電子がｎ形半導体層５３に注入され、ダイオードは導通状態となる。
一方、順方向動作から逆回復動作に移行するときは、カソード電極５８に対してアノード電極５９の電圧をマイナスにする（逆バイアスする）。これによってｐ形アノード領域５７からの正孔の注入と、ｎ形カソード領域５６からの電子の注入が抑えられ、ダイオードは逆回復動作を経て阻止状態となる。
ここで逆回復時には、順方向動作時にｎ形拡散領域５４、ｎ形半導体層５３およびｐ形拡散領域５５に蓄積された正孔と電子の掃き出しと再結合により逆回復電流が流れる。この逆回復電流は蓄積された正孔と電子が消滅するまで流れる。また、この逆回復電流は順方向動作時に流れる順電流の向きは反対となる。

順方向動作時に発生するダイオードの順電圧降下（以下、Ｖｆと称す）は、順電流との積によりオン損失となる。一方、逆回復電流は、ダイオードの逆回復電圧との積により逆回復損失となる。さらにダイオードを回路に組み込んだ時にはこの逆回復電流は回路の消費電流となり、この消費電流と回路抵抗との積で回路損失となる。よって、ダイオードに関係した損失の低減を図るためにはＶｆの低下と逆回復電流の減少が必要となる。
パワーＩＣが高周波動作する場合には、逆回復電流によって素子に発生する逆回復損失が大きくなり、パワーＩＣを破壊させる場合があるので、パワーＩＣに搭載する高耐圧横型ダイオードではこの逆回復電流をいかに小さく抑えるかが重要となる。
逆回復電流を減らすためには、順方向動作時に蓄積される正孔と電子の量を減らすこと、すなわち順方向動作時の正孔と電子の注入量を減らし、正孔と電子の再結合量を増やし、蓄積する正孔と電子の量を減らすこと、および蓄積した正孔と電子を素早く引き抜くことが必要となる。

一方、Ｖｆの低下を図るためには、正孔と電子の注入量を増加させ、正孔と電子の再結合量を減らし、蓄積する正孔と電子の量を増加させること、および蓄積した正孔と電子が再結合によって早く消滅することを防止することが必要となる。
つまり、逆回復電流を低減する方策をとるとＶｆが増大するという、逆回復電流とＶｆはトレードオフ（相反する）の関係にある。
高耐圧パワーＩＣに搭載する高耐圧横形ダイオードにおいては、Ｖｆの増加量を抑えながら、逆回復電流をいかに小さくするかが課題となる。
この課題を解決する手法としてＨｅなどのライフタイムキラーをキャリア（正孔と電子のこと）蓄積層に導入する手法が開示されている（例えば、特許文献１）。この手法ではライフタイムキラーをキャリア蓄積層に導入することにより、少数キャリアの再結合時間（ライフタイム）を短縮し、Ｖｆの増加を抑えながら逆回復電流を小さくすることができる。

しかし、高耐圧パワーＩＣにＨｅのイオン注入を行う場合、全面にＨｅがイオン注入されるため（鉛マスクの微細加工が困難なため）、イオン注入を必要とするダイオード部分以外の回路部分にもＨｅがイオン注入されて、回路部分のライフタイムを短くして回路特性を悪化させる。また、Ｈｅによるライフタイムキラーの導入は製造コストを増大させる。
他の手段として、高耐圧横形ダイオードのアノード電極とカソード電極にショットキーコンタクトを形成する手法が開示されている（例えば、特許文献２）。この手法ではショットキーバリアコンタクトによってキャリアの注入量が抑えられ、オーミックコンタクトだけのダイオードと比べて逆回復電流が小さくなる。しかし、ショットキーコンタクトの形成はショットキー接合用の金属を別途必要となり、製造コストを増加させる。また、温度変化に対して安定し、かつ信頼性の高いショットキーコンタクトを形成することは非常に難しい。

また、特許文献２に記載の従来技術では、図１１に示す通り、ｐ形アノード領域７７およびｎ形カソード領域７６に隣接してｎ形ショート領域７９およびｐ形ショート領域７８をそれぞれ設けることが開示されている。この構造とすることにより、順方向動作時にｎ形カソード領域７６から注入される電子をｎ形ショート領域７９から引き抜き、ｐ形アノード領域７７から注入される正孔をｐ形ショート領域７８から引き抜き、またｎ形カソード領域７６とｐ形アノード領域７７の面積を減少することで、ｎ形半導体層７３内に蓄積する正孔と電子の量を減少させて、逆回復電流を小さくしている。しかし、この構造では、逆回復動作時の逆回復電流のうちの正孔８３による電流がｎ形ショート領域７９の直下を流れてｐ形アノード領域７７に入り込み、ｎ形ショート領域７９直下のｐ形拡散領域７５の横方向抵抗８４によりｐ形拡散領域７５の電位を０．６Ｖ（内蔵電位）以上に上昇させると、ｎ形ショート領域７９から電子８２がｐ形拡散領域７５へ注入され、寄生サイリスタ（ｎ形ショート領域７９−ｐ形拡散領域７５−ｎ形半導体層７３−ｎ形拡散領域７４−ｐ形ショート領域７８で構成されるｎｐｎｐ構造）がオン状態になりラッチアップする。寄生サイリスタがラッチアップすると、このラッチアップした箇所で破壊が起こり、ダイオードの逆回復耐量が低下する。

尚、図中の７１は半導体基板、７２は酸化膜、８０はカソード電極、８１はアノード電極、３００はＳＯＩ基板である。
特開平７−１０６６０５号公報 特開平１１−２３３７９５号公報 （第１５図）

前記したように、高耐圧パワーＩＣに搭載される高耐圧横形ダイオードには小さな逆回復電流が求められる。しかし、特許文献１のライフタイムを短縮する方法では逆回復電流の減少に伴うＶｆの増加は十分小さくならず、また、Ｈｅのイオン注入を半導体基板の全面に行うことになり、高耐圧パワーＩＣを構成する回路部分の特性を悪化させ、さらに製造コストも高くなる。また特許文献２の方法では寄生サイリスタが動作して逆回復耐量が小くなる。
この発明の目的は、前記の課題を解決して、Ｖｆの増加を抑制しながら、逆回復電流を小さくし、さらに逆回復耐量の向上と製造コストの低減を図ることができる半導体装置を提供することにある。

前記の目的を達成するために、第１導電形の半導体層と、該半導体層の表面層に離して形成した第１導電形の第１拡散領域および第２導電形の第２拡散領域と、前記第1拡散領域の表面層に互いに接して形成した第１導電形の第３拡散領域および第２導電形の第４拡散領域と、前記第２拡散領域の表面層に形成した第２導電形の第５拡散領域と、前記第３拡散領域と前記第４拡散領域とに接触した第１主電極と、前記第５拡散領域に接触した第２主電極とを具備し、
前記第３拡散領域と前記第５拡散領域との距離が前記第４拡散領域と前記第５拡散領域との距離以下である構成とする。
また、第１導電形の半導体層と、該半導体層の表面層に離して形成した第１導電形の第1拡散領域および第２導電形の第２拡散領域と、前記第１拡散領域の表面層に形成した第１導電形の第３拡散領域と、前記第２拡散領域の表面層に互いに接して形成した第２導電形の第５拡散領域および第１導電形の第６拡散領域と、前記第３拡散領域に接触した第１主電極と、前記第５拡散領域と前記第６拡散領域とに接触した第２主電極とを具備し、
前記第３拡散領域と前記第５拡散領域との距離が前記第３拡散領域と前記第６拡散領域との距離以下である構成とする。

また、第１導電形の半導体層と、該半導体層の表面層に離して形成した第１導電形の第１拡散領域および第２導電形の第２拡散領域と、前記第1拡散領域の表面層に互いに接して形成した第１導電形の第３拡散領域および第２導電形の第４拡散領域と、前記第２拡散領域の表面層に形成した第２導電形の第５拡散領域および第１導電形の第６拡散領域と、前記第３拡散領域と前記第４拡散領域とに接触した第１主電極と、前記第５拡散領域と前記第６拡散領域に接触した第２主電極とを具備し、
前記第３拡散領域と前記第５拡散領域との距離が前記第４拡散領域と前記第５拡散領域との距離以下であり、前記第３拡散領域と前記第５拡散領域との距離が前記第３拡散領域と前記第６拡散領域との距離以下であるとよい。
また、前記第３拡散領域が前記第４拡散領域と前記第５拡散領域との間に配置されるとよい。

また、前記第５拡散領域が前記第３拡散領域と前記第６拡散領域との間に配置されるとよい。
また、前記第３拡散領域と前記第５拡散領域とが前記第４拡散領域と前記第６拡散領域との間に配置されるとよい。
また、前記第３拡散領域が前記第６拡散領域と対向し、前記第４拡散領域が前記第５拡散領域と対向するように配置されるとよい。
また、前記第３拡散領域が前記第５拡散領域と対向し、前記第４拡散領域が前記第６拡散領域と対向するように配置されるとよい。
また、前記第３拡散領域と前記第４拡散領域とがそれぞれ複数個交互に配置されるとよい。

さらに、前記第４拡散領域と前記半導体層とに挟まれた前記第１拡散領域の表面上に、絶縁膜を介して設けられた制御電極を備えたものとするとよい。
また、前記第５拡散領域と前記第６拡散領域とがそれぞれ複数個交互に配置されるとよい。
さらに、前記第６拡散領域と前記半導体層とに挟まれた前記第２拡散領域の表面上に、絶縁膜を介して設けられた制御電極を備えたものとするとよい
〔作用〕
本発明では高耐圧パワーＩＣに搭載する高耐圧横形ダイオードにおいて、ｐ形アノード領域が形成される第２拡散領域であるｐ形拡散領域内にアノード電極とコンタクトするｎ形ショート領域を形成する。そして、ｎ形カソード領域が形成されるｎ形拡散領域内にカソード電極とコンタクトするｐ形ショート領域を形成する。ショート層の割合を調整することにより、順方向動作時のキャリアの注入をコントロールできる。また、注入されたキャリアがショート層に引き抜かれるため、キャリアの蓄積量も調整できる。この蓄積キャリア量のコントロールにより、逆回復特性も制御可能となる。

以上の通り、本発明ではアノード領域とカソード領域にショート領域を隣接して形成し、そのショート領域の割合（以下、ショート率と呼ぶ）を調整することによって、Ｖｆの増加を極力抑えながら逆回復電流を削減することができる。そして、ショート率はショート領域の平面パターンによって調整することができる。ショート率は所望するＶｆと逆回復電流に応じて調整すればよい。これはマスクパターンの変更によって可能である。
また、ｐ形拡散領域に形成されるｎ形ショート領域を、ｐ形アノード領域よりもｎ形カソード領域から遠い距離に、ｎ形拡散領域に形成されるｐ形ショート領域を、ｎ形カソード領域よりもｐ形アノード層から遠い距離に配置することにより、逆回復動作時の寄生サイリスタの動作を防ぎ、逆回復耐量を向上させることができる。
さらに、p形拡散領域に形成されるn形ショート領域がp形アノード領域と交互に配置される場合、n形ショート領域とn形半導体層の間に挟まれたp形拡散領域表面上に酸化膜を介して制御電極を形成する。そして、ダイオードの順方向動作時にp形拡散領域表面に反転層が形成される電圧を制御電極に印加する。これにより、制御電極直下の表面領域に低抵抗層が形成され、n形ショート領域への電子の引き抜き効果が増大する。その結果順方向動作時の蓄積電荷量が減少し、ダイオードの高速化を図ることができる。

この制御電極を形成する手法は、n形拡散領域に形成したp形ショート領域とn形カソード領域とが交互に形成される場合でも適用可能である。
この場合には、制御電極下の表面領域に低抵抗層が形成され、p形ショート領域へのホールの引き抜き効果が増大する。その結果、順方向動作時の蓄積電荷量が減少し、ダイオードの高速化を図ることができる。
このように、従来技術のようなショットキーコンタクトの形成やライフタイムキラーの導入をともなうことなく、ダイオードの逆回復電流を小さくできる。また、逆回復耐量を向上させることができる。

この発明によると、横型ダイオードのカソード領域とアノード領域を互いに対向するように配置し、アノード領域側と反対のカソード領域端に接するようにカソード側のショート領域（ｐ形ショート領域）を形成し、カソード領域側と反対側のアノード領域端に接するようにアノード側のショート領域（ｎ形ショート領域）を形成することで、Ｖｆの増加を抑制しながら逆回復電流を低減し、逆回復耐量を向上させることができる。
また、カソード領域とカソード側のショート領域を交互に互いに接して一方向に配置した第１の箇所と、これと同一方向にアノード領域とアノード側のショート領域を交互に互いに接して配置した第２の箇所とを、前記の方向と直交する方向に対向するように配置することで、Ｖｆの増加を抑制しながら逆回復電流を大幅に低減することができる。
さらに、p形拡散領域に形成されるn形ショート領域がp形アノード領域と交互に配置される場合、n形ショート領域とn形半導体層の間に挟まれたp形拡散領域表面上に酸化膜を介して制御電極を形成する。そして、ダイオードの順方向動作時にp形拡散領域表面に反転層が形成される電圧を制御電極に印加する。これにより、制御電極直下の表面領域に低抵抗層が形成され、n形ショート領域への電子の引き抜き効果が増大する。これにより、制御電極直下の表面領域に低抵抗層が形成され、n形ショート領域への電子の引き抜き効果が増大する。その結果、順方向動作時の蓄積電荷量が減少し、ダイオードの高速化を図ることができる。

この制御電極を形成する手法は、n形拡散領域に形成したp形ショート領域とn形カソード領域とが交互に形成される場合でも適用可能である。
この場合には、制御電極下の表面領域に低抵抗層が形成され、p形ショート領域へのホールの引き抜き効果が増大する。その結果、順方向動作時の蓄積電荷量が減少し、ダイオードの高速化を図ることができる。
また、カソード領域とカソード側のショート領域を交互に互いに接して一方向に配置した第１の箇所と、これと同一方向にアノード領域とアノード側のショート領域を交互に互いに接して配置した第２の箇所とを、前記の方向と直交する方向に対向するように配置し、互いに向かい合う前記カソード領域の端部と前記アノード領域の端部との最小の間隔を、互いに向かい合う前記カソード領域の端部と前記アノード側のショート領域との端部の最小の間隔もしくは前記アノード領域の端部と前記カソード側のショート領域との端部の最小の間隔より短くすることで、寄生サイリスタ動作を抑制できるので、逆回復耐量を向上させることができる。勿論、Ｖｆの増加を抑制しながら逆回復電流を大幅に低減することもできる。

また、逆回復電流の減少を平面パターンの変更ででき、また、ライフタイムキラーの導入なしできるので、製造コストを低減することができる。
また、このダイオードを高耐圧パワーＩＣに搭載することにより、高耐圧パワーＩＣの電力損失を低減させることができる。

この発明を実施する最良の形態を以下の実施例で説明する。ここでは第一導電形をｎ形、第二導電形をｐ形とした逆にしても構わない。

図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置は高耐圧横形ダイオードである。
ｎ形またはｐ形の半導体基板１上に酸化膜２を介してｎ形半導体層３が形成されているＳＯＩ基板１００を用いて、ｎ形半導体層３の表面層にｎ形拡散領域４とこのｎ形拡散領域４と離してｐ形拡散領域５を形成する。ｎ形拡散領域４の表面層にｎ形カソード領域６とこのｎ形カソード領域６と隣接してｐ形ショート領域８を形成する。ｐ形拡散領域５の表面層にｐ形アノード領域７とこのｐ形アノード領域７と隣接してｎ形ショート領域９を形成する。ｎ形カソード領域６上からｐ形ショート領域８上に渡ってカソード電極１０を形成し、ｐ形アノード領域７上からｎ形ショート領域９上に渡ってアノード電極１１を形成する。

耐圧が２００Ｖ程度の高耐圧横型ダイオードの場合、前記のｎ形半導体層３の厚みが１０μｍ程度、ｎ形拡散領域４の表面濃度は５×１０¹⁶ｃｍ^-3程度で拡散深さは３μｍ程度、ｐ形拡散領域５の表面濃度は２×１０¹⁷ｃｍ^-3程度で拡散深さは３μｍ程度、ｎ形カソード領域６の表面濃度は５×１０¹⁹ｃｍ^-3程度で拡散深さは０．３μｍ程度、ｐ形アノード領域７の表面濃度は５×１０¹⁹ｃｍ^-3程度で拡散深さは０．５μｍ程度、ｐ形ショート領域８の表面濃度は５×１０¹⁹ｃｍ^-3程度で拡散深さは０．５μｍ、ｎ形ショート領域９の表面濃度は５×１０¹⁹ｃｍ^-3程度で拡散深さは０．３μｍで、ｎ形拡散領域４とｐ形拡散領域５の間隔は１５μｍ程度である。
ｎ形拡散領域４とｐ形拡散領域５の平面パターンは長方形であり、ｎ形拡散領域４とｐ形拡散領域５は互いに対向して配置される。ｎ形カソード領域６とｐ形アノード領域７の平面パターンはストライプ状であり、ｎ形カソード領域６とｐ形アノード領域７は互いに対向して配置される。ｐ形ショート領域８とｎ形ショート領域５の平面パターンはストライプ状であり、このｐ形ショート領域８とｎ形ショート領域５はｎ形カソード領域６およびｐ形アノード領域７を挟んでｎ形カソード領域６およびｐ形アノード領域７の外側に対向するように配置される。

図２は、図１のダイオードの順方向動作時のオン状態を示す図である。カソード電極１０に対してアノード電極１１に０．６Ｖ以上の正電圧を印加（順バイアス）すると、ダイオードはオン状態となり、ｐ形アノード領域７からｐ形拡散領域５を通ってｎ形半導体層３へ正孔２２が注入され、ｎ形カソード領域６からｎ形拡散領域４およびｎ形半導体層３を通りｐ形拡散領域５へ電子２１が注入される。これらの注入された正孔２４と電子２３はｎ形半導体層３、ｎ形拡散領域４およびｐ形拡散領域５に過剰キャリアとして蓄積される（蓄積されたキャリアとなる）。
蓄積された正孔２４のうち一部の正孔２６はｐ形ショート領域８を介してカソード電極１０に流れ出し、蓄積された電子２３の一部の電子２５はｎ形ショート領域９を介してアノード電極１１に流れ出すため、ｎ形半導体層３、ｎ形拡散領域４およびｐ形拡散領域５に蓄積される過剰キャリア（電子２３と正孔２４）は、ショート領域を形成していない従来のダイオードと比べると少ない。

また、ｐ形ショート領域８とｎ形ショート領域９の面積を増やし、ｎ形カソード領域６とｐ形アノード領域７の面積を減少させることで、蓄積される過剰キャリアを少なくすることができる。
図３は、図１のダイオードの逆回復動作時の状態を示す図である。カソード電極１０に対してアノード電極１１に負電圧を印加（逆バイアス）して、オン状態で流れている順電流を打ち消すように逆電流を流し、ダイオードを阻止状態とする。この過程で、オン状態で蓄積された過剰キャリアのうち電子２３はｎ形カソード領域６からカソード電極１０へ流れ出し、正孔２４はｐ形アノード領域７からアノード電極１１へ流れ出して、ダイオードの逆回復電流となる。この蓄積される過剰キャリアが少ないと逆回復電流は小さくなる。

ショート領域８、９から引き抜くことで蓄積される過剰キャリアを少なくする場合は、ライフタイムキラーを導入して過剰キャリアを少なくする場合と比べて、Ｖｆの増加は少なくできる。それは、図示しないが、オン状態での過剰キャリアの分布において、ｎ形半導体層３での過剰キャリアの落ち込みが小さくなるためである。
また、ｐ形ショート領域８とｎ形ショート領域９の面積を増やし、ｎ形カソード領域６とｐ形アノード領域７の面積を減少させることで、逆回復電流を小さくすることができる。
また、逆回復電流はショート領域８、９直下を横方向に流れることなくｐ形アノード領域７とｎ形カソード領域６に流れ込むことができるため、従来のダイオードのように寄生サイリスタは動作せず、従ってラッチアップすることがないため、特許文献２に示した従来のダイオードよりも逆回復耐量を向上させることができる。

図４は、図１のダイオードのＶｆと逆回復電流の関係を示す図である。横軸は順方向電流を１０００Ａ／ｃｍ²流した時のＶｆであり、縦軸は規格化した逆回復電流である。図中の素子Ａから素子Ｅはショート率が異なる。
ショート率の定義を説明すると、ショート率はカソード側のショート率とアノード側のショート率がある。カソード側のショート率はｐ形ショート領域の面積／（ｎ形カソード領域の面積＋ｐ形ショート領域の面積）であり、アノード側のショート率はｎ形ショート領域の面積／（ｐ形アノード領域の面積＋ｎ形ショート領域の面積）である。ここではカソード側のショート率とアノード側のショート率を同じにして、また、（ｎ形カソード領域の面積＋ｐ形ショート領域の面積）と（ｐ形カソード領域の面積＋ｎ形ショート領域の面積）を同じにして、ショート率を０％から７０％まで変えた素子を製作する。カソード側のショート率はｐ形ショート領域とｎ形カソード領域の平面パターンにおける横幅（短辺の長さ）で調整し、アノード側のショート率はｎ形ショート領域とｐ形アノード領域の平面パターンにおける横幅（短辺の長さ）で調整する。

素子Ａは従来素子でショート率がゼロであり、素子Ｂから素子Ｅは本発明の素子である。素子Ｂのショート率は２０％、素子Ｃのショート率は３０％、素子Ｄのショート率は５０％、素子Ｅのショート率は７０％である。
ショート率を素子Ｂから素子Ｅへ大きくすると、Ｖｆは微増して、逆回復電流は大きく減少して行く。ショート率を７０％とした素子Ｅの場合、ショート率がゼロの素子ＡのＶｆに対して０．２Ｖ程度増加し、逆回復電流は４０％程度小さくすることができる。逆回復電流を小さすることで、逆回復電流の減衰率（逆回復電流のピーク値から逆回復電流が減少して行くときの傾斜：−ｄｉ／ｄｔ）が小さくなり、図示しない、逆回復動作での飛躍逆電圧（−ｄｉ／ｄｔ×Ｌ：Ｌは回路のインダクタンス）が低く抑制され、素子の電圧破壊（逆回復時の−ｄＶ／ｄｔ破壊を含む）が防止され、逆回復損失も低減される。

また、小さなＶｆが要求される場合は、ショート率の小さい素子Ｂや素子Ｃで対応し、小さな逆回復電流が要求される場合はショート率の大きい素子Ｄや素子Ｅで対応すればよい。つまり、本発明の素子ではショート率を変えることで、幅広い要求に応えることができる。
図５は、図１のダイオードのＶｆと逆回復電荷量の関係を示す図である。この図は、図４の逆回復電流を時間積分して得た逆回復電荷量を規格化して縦軸に示した。
素子Ｅの場合、素子Ａの逆回復電荷量に対して８０％と大幅に逆回復電荷量を小さくすることができる。
従来素子である素子Ａと、本発明素子である素子Ｂから素子Ｅの構造的な違いはショート率だけであり、これは既存マスクのパターンを変更するだけで対応できる。従って、本発明の高耐圧横型ダイオードを製作するに当たっては追加プロセスは不要であり、コストアップにならない。

尚、図１のストライプパターンではｎ形拡散領域４ならびにｐ形拡散領域５の両方にショート領域８、９が形成されているが、ショート領域はどちらか一方の拡散領域内に形成するだけでも良い。これは所望する特性に応じて選択すればよい。

図６は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図である。この半導体装置は高耐圧横形ダイオードである。
図１との違いは、ｎ形拡散領域４の表面層に形成される細長のｎ形カソード領域６と細長のｐ形ショート領域８をｎ形拡散領域４の長手方向に交互に短冊状に配置し、ｐ形拡散領域５の表面層に形成される細長のｐ形アノード領域７と細長のｎ形ショート領域９をｐ形拡散領域５の長手方向に交互に短冊状に配置し、ｎ形カソード領域６とｐ形ショート領域８およびｐ形アノード領域７とｎ形ショート領域９の細長方向とｎ形拡散領域４およびｐ形拡散領域５の長手方向とを直交するように配置した点である。

この場合も第１実施例と同様にＶｆの増加を抑制して、逆回復電流を小さくすることができる。
尚、図６ではｎ形カソード領域６とｐ形アノード領域７およびｐ形ショート領域８とｎ形ショート領域９が対向する場合を示したが、ｎ形カソード領域６とｎ形ショート領域９およびｐ形アノード領域７とｐ形ショート領域８を対向させるように配置してもよい。２つのショート領域の形成において重要なことはショート率であり、この対向配置についてはなんら制限はない。
また、ショート率は、各ショート領域８、９とｎ形カソード領域６ならびにｐ形アノード領域７の細長形状の幅（短辺の長さ）によって調整する。

図７は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図である。この半導体装置は高耐圧横形ダイオードである。
図６との違いは、ｐ形拡散領域５と向かい合う側のｐ形ショート領域の端部８ａをｎ形カソード領域の端部６ａより後退させ、ｎ形拡散領域４と向かい合う側のｎ形ショート領域の端部９ａをｐ形アノード領域の端部７ａより後退させることで、ｐ形ショート領域の端部８ａとｎ形ショート領域の端部９ａの間隔Ｌ１を、ｎ形カソード領域の端部６ａとｐ形アノード領域の端部７ａの間隔Ｌ２より広くなるようにした点である。
Ｌ１をＬ２より広くすることで、逆回復動作時に、ｎ形半導体層３、ｎ形拡散領域４およびｐ形拡散領域５に蓄積した電子２５と正孔２６がｐ形ショート領域８の直下およびｎ形ショート領域９の直下を通過することなくｎ形カソード領域６およびｐ形アノード領域７に掃き出されるので寄生サイリスタ動作が抑制されて逆回復耐量を向上させることができる。

また、この場合も第１実施例と同様にＶｆの増加を抑制して、逆回復電流を小さくすることができる。
ところで、図６と図７の短冊パターンではｎ形拡散領域４ならびにｐ形拡散領域５の両方にショート領域８、９が形成されているが、ショート領域はどちらか一方の拡散領域内に形成するだけでも良い。

図８は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した要部断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した要部断面図である。この図は、図６の高耐圧横形ダイオードに本発明を施した場合を示している。
図６との違いは、ｐ形拡散領域５に短冊状に配置されたｐ形アノード領域７とｎ形ショート領域９のカソード電極１０側から、ｐ形拡散領域５をまたがるようにｎ形半導体層３まで酸化膜１３を介して制御電極１２が配置されている点にある。
この制御電極１２を設けることの効果を、図９を用いて説明する。
図９は、図８に示したダイオードの順方向動作時の電子２３と正孔２４の流れを示したものである。順方向動作時に、ｐ形拡散領域５の表面に反転層が形成される電圧を制御電極１２に印加する。これにより、制御電極１２直下のｐ形拡散領域５の表面層に反転層が形成され、制御電極１２直下の表面領域に×印で示した低抵抗領域１４を作ることができる。

この低抵抗領域１４を介して電子２３がｎ形ショート領域９に流れ込むため、ｎ形ショート領域９の電子引き抜き効果を促進させることができる。その結果、順方向動作時の蓄積電荷量が低減し、ダイオードの高速化を実現することができる。
なお、図８ではｐ形アノード領域７からｎ形半導体層３まで絶縁膜１３を介した制御電極１２が形成されているが、これによる弊害はない。これに対しては、ホトマスクによってｐ形アノード領域７と半導体層３の間の制御電極１２を削除しても良い。
また、制御電極１２に印加する電圧はこのダイオードが搭載されるパワーＩＣ内部の電源を利用すれば良い。あるいは、パワーＩＣ内部に制御電極１２への印加用の電源を形成すれば良い。
また、図８ではｐ形拡散領域５側のみに制御電極１２を設けているが、ｎ形拡散領域４側にも同様の制御電極を設けて良い。この場合も、順方向動作時にｎ形拡散領域４の表面層に反転層が形成されるような電圧を制御電極に印加する。

このときには、n形拡散領域４の表面層に形成された低抵抗領域を介してホール２４がp形ショート領域９に流れ込むため、p形ショート領域９のホール引き抜き効果を促進させることができる。その結果、順方向動作時の蓄積電荷量が低減し、ダイオードの高速化を図ることができる。

この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 図１のダイオードの順方向動作時のオン状態を示す図 図１のダイオードの逆回復動作時の状態を示す図 図１のダイオードのＶｆと逆回復電流の関係を示す図 図１のダイオードのＶｆと逆回復電荷量の関係を示す図 この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図 この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図 この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した要部断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した要部断面図 図８のダイオードの順方向動作時オン状態を示す図 従来の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 別の従来の半導体装置の要部断面図

符号の説明

１ 半導体基板
２ 酸化膜
３ ｎ形半導体層
４ ｎ形拡散領域
５ ｐ形拡散領域
６ ｎ形カソード領域
６ａ ｎ形カソード領域の端部
７ ｐ形アノード領域
７ａ ｐ形アノード領域の端部
８ ｐ形ショート領域
８ａ ｐ形ショート領域の端部
９ ｎ形ショート領域
９ａ ｎ形ショート領域の端部
１０ カソード電極
１１ アノード電極
２１、２３、２５ 電子
２２、２４、２６ 正孔
１００ ＳＯＩ基板

Claims (12)

1. 第１導電形の半導体層と、該半導体層の表面層に離して形成した第１導電形の第１拡散領域および第２導電形の第２拡散領域と、前記第1拡散領域の表面層に互いに接して形成した第１導電形の第３拡散領域および第２導電形の第４拡散領域と、前記第２拡散領域の表面層に形成した第２導電形の第５拡散領域と、前記第３拡散領域と前記第４拡散領域とに接触した第１主電極と、前記第５拡散領域に接触した第２主電極とを具備し、
   前記第３拡散領域と前記第５拡散領域との距離が前記第４拡散領域と前記第５拡散領域との距離以下であることを特徴とする半導体装置。
2. 第１導電形の半導体層と、該半導体層の表面層に離して形成した第１導電形の第1拡散領域および第２導電形の第２拡散領域と、前記第１拡散領域の表面層に形成した第１導電形の第３拡散領域と、前記第２拡散領域の表面層に互いに接して形成した第２導電形の第５拡散領域および第１導電形の第６拡散領域と、前記第３拡散領域に接触した第１主電極と、前記第５拡散領域と前記第６拡散領域とに接触した第２主電極とを具備し、
   前記第３拡散領域と前記第５拡散領域との距離が前記第３拡散領域と前記第６拡散領域との距離以下であることを特徴とする半導体装置。
3. 第１導電形の半導体層と、該半導体層の表面層に離して形成した第１導電形の第１拡散領域および第２導電形の第２拡散領域と、前記第1拡散領域の表面層に互いに接して形成した第１導電形の第３拡散領域および第２導電形の第４拡散領域と、前記第２拡散領域の表面層に形成した第２導電形の第５拡散領域および第１導電形の第６拡散領域と、前記第３拡散領域と前記第４拡散領域とに接触した第１主電極と、前記第５拡散領域と前記第６拡散領域に接触した第２主電極とを具備し、
   前記第３拡散領域と前記第５拡散領域との距離が前記第４拡散領域と前記第５拡散領域との距離以下であり、前記第３拡散領域と前記第５拡散領域との距離が前記第３拡散領域と前記第６拡散領域との距離以下であることを特徴とする半導体装置。
4. 前記第３拡散領域が前記第４拡散領域と前記第５拡散領域との間に配置されることを特徴とする請求項１または３のいずれか一項に記載の半導体装置。
5. 前記第５拡散領域が前記第３拡散領域と前記第６拡散領域との間に配置されることを特徴とする請求項２または３のいずれか一項に記載の半導体装置。
6. 前記第３拡散領域と前記第５拡散領域とが前記第４拡散領域と前記第６拡散領域との間に配置されることを特徴とする請求項３に記載の半導体装置。
7. 前記第３拡散領域が前記第６拡散領域と対向し、前記第４拡散領域が前記第５拡散領域と対向するように配置されることを特徴とする請求項３に記載の半導体装置。
8. 前記第３拡散領域が前記第５拡散領域と対向し、前記第４拡散領域が前記第６拡散領域と対向するように配置されることを特徴とする請求項３に記載の半導体装置。
9. 前記第３拡散領域と前記第４拡散領域とがそれぞれ複数個交互に配置されることを特徴とする請求項１，３，７および８のいずれか一項に記載の半導体装置。
10. 前記第５拡散領域と前記第６拡散領域とがそれぞれ複数個交互に配置されることを特徴とする請求項２，３，７および８のいずれか一項に記載の半導体装置。
11. 前記第４拡散領域と前記半導体層とに挟まれた前記第１拡散領域の表面上に、絶縁膜を介して設けられた制御電極を備えたことを特徴とする請求項９に記載の半導体装置。
12. 前記第６拡散領域と前記半導体層とに挟まれた前記第２拡散領域の表面上に、絶縁膜を介して設けられた制御電極を備えたことを特徴とする請求項１０に記載の半導体装置。

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