WO2021106939A1 - 半導体装置 - Google Patents

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semiconductor device
insulating film
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忠男 幸
剛志 石田
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ローム株式会社
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Definitions

  • the present invention relates to a semiconductor device having an EIS (Electrode-Insulator-Semiconductor) type diode structure having a laminated structure of electrodes, insulators and semiconductors.
  • EIS Electrode-Insulator-Semiconductor
  • Patent Document 1 discloses a semiconductor device having an EIS type diode structure. This semiconductor device includes an n-type semiconductor substrate, a p-type base region, an n-type source region, a p-type anode region, an n-type cathode region, a gate insulating film, and a gate electrode.
  • the base region is formed on the surface layer of the semiconductor substrate.
  • the source region is formed on the surface layer portion of the base region at intervals inward from the edge portion of the base region, and defines the channel region with the semiconductor substrate.
  • the anode region is formed in a region different from the source region in the surface layer portion of the base region.
  • the cathode region is formed on the surface layer portion of the semiconductor substrate at intervals from the base region, and defines a drift region with the base region.
  • the gate insulating film covers the channel region on the semiconductor substrate.
  • the gate electrode is formed on the gate insulating film and faces the channel region with the gate insulating film interposed therebetween. The gate electrode is electrically connected to the source region and the anode region.
  • the EIS type diode structure has a structural feature that the electrostatic surge withstand capacity is low.
  • the electrostatic surge withstand capability is also referred to as an ESD (electrostatic discharge) withstand capability.
  • One embodiment of the present invention provides a semiconductor device having an EIS type diode structure and capable of improving the electrostatic surge resistance.
  • a first conductive type semiconductor layer having a main surface and including a device region, and a second conductive type base region formed on the surface layer portion of the main surface in the device region.
  • a first conductive type source region formed on the surface layer portion of the base region at an inward distance from the edge portion of the base region and defining a channel region with the semiconductor layer, and a surface layer of the base region.
  • a second conductive type base contact region which is formed in a region different from the source region and has an impurity concentration exceeding the impurity concentration of the base region, and the main surface of the device region at a distance from the base region.
  • a first conductive type well region formed on the surface layer portion of the above and defining a drift region from the base region, a first conductive type drain region formed on the surface layer portion of the well region, and the well region.
  • the gate insulating film covering the channel region on the main surface, and the gate insulating film.
  • This semiconductor device includes an EIS type diode structure in the device area.
  • the diode structure specifically includes a base region, a source region, a base contact region, a well region, a drain region and a gate structure.
  • the semiconductor device also includes a thyristor structure electrically connected to a diode structure in the device region.
  • the thyristor structure includes an impurity region (second conductive type), a semiconductor layer (first conductive type), a base region (second conductive type), and a source formed in this order along the main surface of the semiconductor layer. Includes region (first conductive type).
  • the thyristor structure includes a first polar type first transistor structure on the well region side and a second polar type second transistor structure on the base region side.
  • the first transistor structure includes an impurity region (second conductive type), a semiconductor layer (first conductive type), and a base region (second conductive type) formed in this order along the main surface of the semiconductor layer.
  • the second transistor structure includes a source region (first conductive type), a base region (second conductive type), and a semiconductor layer (first conductive type) formed in this order along the main surface of the semiconductor layer.
  • the diode structure When a forward voltage is applied to the diode structure, the diode structure is turned on while the thyristor structure is turned off. The thyristor structure is turned off because the drain region and the impurity region are fixed at the same potential. As a result, the diode structure becomes conductive and a forward current flows through the diode structure. This forward voltage also flows through the first transistor structure, which is electrically connected to the diode structure. Therefore, when a forward overvoltage caused by static electricity or the like is applied to the diode structure, the forward overcurrent can be processed by the diode structure and the first transistor structure.
  • the diode structure when a reverse voltage is applied to the diode structure, the diode structure is turned off while the thyristor structure is turned on. As a result, the thyristor structure becomes conductive, and a reverse current flows through the thyristor structure. Therefore, when a reverse overvoltage caused by static electricity or the like is applied to the diode structure, the reverse overcurrent can be processed by the thyristor structure. Therefore, according to this semiconductor device, the electrostatic surge resistance can be improved.
  • FIG. 1 is a circuit diagram showing an electrical structure of a main part of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing the semiconductor device shown in FIG.
  • FIG. 3 is an enlarged view of the region III shown in FIG.
  • FIG. 4 is an enlarged view of a main part of the structure shown in FIG.
  • FIG. 5 is a diagram in which the structure on the semiconductor layer is removed from the structure shown in FIG.
  • FIG. 6 is an enlarged view of the area VI shown in FIG.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a graph showing the current-voltage characteristics of the backflow blocking diode according to the comparative example.
  • FIG. 10 is a graph showing the current-voltage characteristics of the backflow blocking diode according to the present embodiment.
  • FIG. 1 is a circuit diagram showing an electrical structure of a main part of a semiconductor device 1 according to an embodiment of the present invention.
  • the semiconductor device 1 is a transceiver integrated circuit device used in CAN (Controller Area Network), which is a type of in-vehicle network.
  • the semiconductor device 1 includes an input terminal IN, an output terminal OUT, a power supply terminal VCS, a ground terminal GND, a high-side terminal CANH, a low-side terminal CNL, a control circuit 2, a high-side output circuit 3, a low-side output circuit 4, and a gate driver circuit 5. Including.
  • FIG. 1 shows an example in which the input terminal IN includes the first input terminal IN1 and the second input terminal IN2.
  • FIG. 1 shows an example in which the microcomputer 6 is connected to the input terminal IN and the output terminal OUT, and the resistance dividing circuit 7, the capacitor 8 and the terminating resistor 9 are connected between the high side terminal CANH and the low side terminal CANL. There is.
  • the control circuit 2 is electrically connected to a plurality of input terminals IN, output terminals OUT, and ground terminals GND.
  • the control circuit 2 includes an electric signal generation circuit 10 and a functional circuit 11.
  • the electric signal generation circuit 10 generates a predetermined electric signal for driving various circuits based on the input signal from the input terminal IN, and outputs the electric signal to the various circuits.
  • the functional circuit 11 generates an electric signal for monitoring various circuits based on an input signal from the input terminal IN and an electric signal from various circuits, and outputs the electric signal to the output terminal OUT.
  • the functional circuit 11 includes, for example, one or a plurality of protection circuits that protect various circuits.
  • the functional circuit 11 may include at least one of an overcurrent protection circuit, an overheat protection circuit, and a low voltage malfunction suppression circuit as an example of the protection circuit.
  • the overcurrent protection circuit protects various circuits from overcurrent.
  • the overheat protection circuit protects various circuits from heating.
  • the low voltage malfunction suppression circuit suppresses various circuits from malfunctioning in a low voltage state.
  • the high-side output circuit 3 is electrically connected to the power supply terminal VCS, the high-side terminal CANH, and the gate driver circuit 5.
  • the high-side output circuit 3 has a series circuit including a first drive transistor 12, a first backflow prevention diode 13, and a first protection transistor 14.
  • the first drive transistor 12 and the first protection transistor 14 are each composed of a p-type (first-polarity type or second-polarity type) MISFET (Metal Insulator Field Effect Transistor).
  • the gate of the first drive transistor 12 is electrically connected to the gate driver circuit 5.
  • the source of the first drive transistor 12 is connected to the power supply terminal VCS.
  • the anode of the first backflow blocking diode 13 is connected to the drain of the first drive transistor 12.
  • the gate of the first protection transistor 14 is electrically connected to the ground terminal GND.
  • the source of the first protection transistor 14 is connected to the cathode of the first backflow prevention diode 13.
  • the drain of the first protection transistor 14 is connected to the high side terminal CANH.
  • the first protection transistor 14 suppresses the outflow of current from the high-side terminal CANH to the outside (terminating resistor 9 side) when the high-side terminal CANH becomes a negative voltage.
  • the low-side output circuit 4 is electrically connected to the ground terminal GND, the low-side terminal CNL, and the gate driver circuit 5.
  • the low-side output circuit 4 has a series circuit including a second drive transistor 15, a second protection transistor 16, and a second backflow prevention diode 17.
  • the second drive transistor 15 and the second protection transistor 16 are each composed of an n-type MISFET having a polarity type opposite to that of the p-type.
  • the gate of the second drive transistor 15 is electrically connected to the gate driver circuit 5.
  • the source of the second drive transistor 15 is connected to the ground terminal GND.
  • the gate of the second protection transistor 16 is connected to the power supply terminal VCS.
  • the source of the second protection transistor 16 is connected to the drain of the second drive transistor 15.
  • the cathode of the second backflow blocking diode 17 is connected to the drain of the second protection transistor 16.
  • the anode of the second backflow blocking diode 17 is connected to the low side terminal CANL.
  • the second protection transistor 16 suppresses the inflow of current from the outside (terminating resistor 9 side) to the low-side terminal CANL when the low-side terminal CANL becomes a positive voltage.
  • the gate driver circuit 5 is electrically connected to the control circuit 2, the high-side output circuit 3, the low-side output circuit 4, and the ground terminal GND.
  • the gate driver circuit 5 generates a first control signal H / L having a predetermined pulse waveform and a second control signal L / H having a predetermined pulse waveform according to an electric signal from the control circuit 2.
  • the second control signal L / H is composed of an inverted signal of the first control signal H / L.
  • the first control signal H / L is input to the gate of the first drive transistor 12, and the second control signal L / H is input to the gate of the second drive transistor 15.
  • the resistance dividing circuit 7 includes a first resistor R1 and a second resistor R2.
  • One end of the first resistor R1 is connected to the high side terminal CANH.
  • One end of the second resistor R2 is connected to the other end of the first resistor R1.
  • the other end of the second resistor R2 is connected to the low side terminal CANL.
  • One end of the capacitor 8 is connected to the connection portion of the first resistor R1 and the second resistor R2.
  • the other end of the capacitor 8 is grounded.
  • One end of the terminating resistor 9 is connected to the high side terminal CANH via the first bus line L1.
  • the other end of the terminating resistor 9 is connected to the low-side terminal CANL via the second bus line L2.
  • the high-level first control signal H / L is input to the first drive transistor 12 and the low-level second control signal L / H is input to the second drive transistor 15, the first drive transistor 12 and The second drive transistor 15 is turned off.
  • the 2.5V (standard value) bus signal SH is output to the high-side terminal CANH
  • the 2.5V (standard value) bus signal SL is output to the low-side terminal CANL (recessive state).
  • the structure of the semiconductor device 1 will be described.
  • FIG. 2 is a perspective view showing the semiconductor device 1 shown in FIG. In FIG. 2, the above-mentioned input terminal IN, power supply terminal VCS, ground terminal GND, high-side terminal CANH, and low-side terminal CANL are not shown.
  • the semiconductor device 1 includes a silicon semiconductor chip 20 in this embodiment.
  • the semiconductor chip 20 is formed in a rectangular parallelepiped shape.
  • the semiconductor chip 20 has a first main surface 21 on one side, a second main surface 22 on the other side, and first to fourth side surfaces 23A to 23D connecting the first main surface 21 and the second main surface 22. doing.
  • the first main surface 21 and the second main surface 22 are formed in a quadrangular shape in a plan view (hereinafter, simply referred to as "plan view") viewed from their normal direction Z.
  • the first side surface 23A and the second side surface 23B extend in the first direction X and face the second direction Y orthogonal to the first direction X.
  • the third side surface 23C and the fourth side surface 23D extend in the second direction Y and face the first direction X.
  • the semiconductor chip 20 is the opposite of the p-type (first conductive type) semiconductor substrate 24 formed in this order from the second main surface 22 side to the first main surface 21 side, and the p-type. It has a laminated structure including an n-type (second conductive type) semiconductor layer 25 made of the conductive type.
  • the semiconductor substrate 24 forms a part of the second main surface 22 and the first to fourth side surfaces 23A to 23D.
  • the semiconductor layer 25 forms a part of the first main surface 21 and the first to fourth side surfaces 23A to 23D.
  • the concentration of p-type impurities in the semiconductor substrate 24 may be 1 ⁇ 10 13 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
  • the thickness of the semiconductor substrate 24 may be 100 ⁇ m or more and 1000 ⁇ m or less.
  • the thickness of the semiconductor substrate 24 is preferably 200 ⁇ m or more and 700 ⁇ m or less.
  • the semiconductor layer 25 is composed of an epitaxial layer formed on the semiconductor substrate 24.
  • the concentration of n-type impurities in the semiconductor layer 25 may be 1 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
  • the thickness of the semiconductor layer 25 is less than the thickness of the semiconductor substrate 24.
  • the thickness of the semiconductor layer 25 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the semiconductor layer 25 is preferably 5 ⁇ m or more and 20 ⁇ m or less.
  • the semiconductor chip 20 includes a plurality of device regions 26 partitioned on the first main surface 21.
  • the plurality of device regions 26 include one or more functional device regions 27 (plural in this form) and one or more (two in this form) diode regions 28.
  • the number and arrangement of the functional device region 27 and the diode region 28 are arbitrary.
  • the functional device region 27 constitutes a part or all of the above-mentioned control circuit 2, gate driver circuit 5, first drive transistor 12, first protection transistor 14, second drive transistor 15, second protection transistor 16, and the like. This is the area where the functional device of.
  • the functional device is formed by utilizing the surface layer portion of the first main surface 21 and / or the first main surface 21.
  • the functional device may include at least one of a semiconductor switching device, a semiconductor rectifying device and a passive device.
  • the functional device may include a network in which semiconductor switching devices, semiconductor rectifying devices and passive devices are combined.
  • the semiconductor switching device may include at least one of MISFET, CMIS (Complementary-MISFET), BJT (Bipolar Junction Transistor), IGBT (Insulated Gate Bipolar Junction Transistor) and JFET (Junction Field Effect Transistor).
  • the semiconductor switching device includes the first drive transistor 12, the first protection transistor 14, the second drive transistor 15, and the second protection transistor 16 described above.
  • the semiconductor rectifying device may include at least one of a pn junction diode, a pin junction diode, a Zener diode, a Schottky barrier diode and a fast recovery diode.
  • the passive device may include at least one of a resistor, a capacitor and an inductor.
  • the plurality of diode regions 28 are partitioned from the plurality of functional device regions 27 at intervals.
  • the plurality of diode regions 28 are regions in which the first backflow blocking diode 13 and the second backflow blocking diode 17 described above are formed, respectively.
  • the structure in the plurality of diode regions 28 is similar.
  • the specific structure of the diode region 28 will be described by taking the diode region 28 (region III shown in FIG. 2) on the first backflow blocking diode 13 side as an example.
  • the description of the diode region 28 on the second backflow blocking diode 17 side the description of the diode region 28 on the first backflow blocking diode 13 side is applied.
  • FIG. 3 is an enlarged view of region III shown in FIG.
  • FIG. 4 is an enlarged view of a main part of the structure shown in FIG.
  • FIG. 5 is a diagram obtained by removing the structure above the semiconductor layer 25 from the structure shown in FIG.
  • FIG. 6 is an enlarged view of the area VI shown in FIG.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • the semiconductor device 1 includes a region separation structure 30 that partitions a part of the semiconductor layer 25 as a diode region 28 on the first main surface 21.
  • the region separation structure 30 electrically separates the diode region 28 from the plurality of functional device regions 27.
  • the region separation structure 30 is formed in an annular shape (in this form, a square annular shape) surrounding the diode region 28 in a plan view.
  • the planar shape of the diode region 28 is adjusted by the inner edge of the region separation structure 30. In this form, the region separation structure 30 divides the diode region 28 into a quadrangular shape in a plan view.
  • the region separation structure 30 is composed of a p-type column region 31 formed in a wall shape on the semiconductor layer 25 so as to be electrically connected to the semiconductor substrate 24.
  • the column region 31 includes a column embedding region 32, a column well region 33, and a column contact region 34.
  • the column embedding region 32 is formed across the boundary between the semiconductor substrate 24 and the semiconductor layer 25, and is electrically connected to the semiconductor substrate 24. In this embodiment, one column-embedded region 32 is formed, but the number of column-embedded regions 32 is arbitrary as long as it is electrically connected to the semiconductor substrate 24. A plurality of column embedding regions 32 may be stacked from the boundary toward the first main surface 21 side. The concentration of p-type impurities in the column embedding region 32 may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the column well region 33 is formed on the surface layer portion of the first main surface 21. Specifically, the column well region 33 is formed in the region between the first main surface 21 and the column embedding region 32 in the semiconductor layer 25, and is electrically connected to the column embedding region 32.
  • the column well region 33 may have a p-type impurity concentration lower than the p-type impurity concentration of the column embedding region 32.
  • the p-type impurity concentration in the column well region 33 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the column contact region 34 is formed on the surface layer portion of the column well region 33 at intervals from the bottom of the column well region 33 toward the first main surface 21 side.
  • the column contact region 34 has a p-type impurity concentration that exceeds the p-type impurity concentration of the column well region 33.
  • the p-type impurity concentration in the column contact region 34 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the semiconductor device 1 includes an n-type embedded region 35 formed in the diode region 28 across the boundary between the semiconductor substrate 24 and the semiconductor layer 25.
  • the embedded region 35 is indicated by a broken line.
  • the embedded region 35 has an n-type impurity concentration that exceeds the n-type impurity concentration of the semiconductor layer 25.
  • the concentration of n-type impurities in the embedding region 35 may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the embedded region 35 is formed at intervals from the first main surface 21 to the semiconductor substrate 24 side, and faces the first main surface 21 with a part of the semiconductor layer 25 interposed therebetween.
  • the embedded region 35 is formed at intervals inward from the region separation structure 30.
  • a part of the n-type impurities in the embedded region 35 may be diffused to the peripheral edge of the diode region 28. That is, the embedded region 35 may have a concentration gradient in which the concentration of n-type impurities on the peripheral side of the diode region 28 is lower than the concentration of n-type impurities on the inner side of the diode region 28.
  • the semiconductor device 1 includes one or more (plural) p-type base regions 40 formed on the surface layer portion of the first main surface 21 in the diode region 28.
  • Each of the plurality of base regions 40 is formed as a part of the anode region of the first backflow prevention diode 13.
  • the p-type impurity concentration in each base region 40 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the plurality of base regions 40 are formed in the regions surrounded by the edges of the embedded region 35 in a plan view.
  • the plurality of base regions 40 are formed at intervals from the embedded region 35 toward the first main surface 21 side, and face the embedded region 35 with a part of the semiconductor layer 25 interposed therebetween.
  • the plurality of base regions 40 are each formed in a band shape extending in the first direction X, and are formed at intervals in the second direction Y.
  • the plurality of base regions 40 are formed in a striped shape extending in the first direction X in a plan view.
  • the semiconductor device 1 includes one or more (plural) n-type source regions 41 formed on the surface layer portion of each base region 40.
  • Each source region 41 has an n-type impurity concentration that exceeds the n-type impurity concentration of the semiconductor layer 25.
  • the concentration of n-type impurities in each source region 41 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the plurality of source regions 41 are formed at intervals in the first direction X in the surface layer portion of each base region 40.
  • the plurality of source regions 41 are formed at intervals inward from the edge of each base region 40, and define a channel region 42 composed of a surface layer portion of the base region 40 with the semiconductor layer 25, respectively. ..
  • the plurality of source regions 41 are formed at intervals inward from both edges of each base region 40 in the first direction X, and both edges of each base region 40 are exposed from the first main surface 21. There is.
  • the planar shape of the plurality of source regions 41 is arbitrary.
  • the plurality of source regions 41 may be formed in a square shape in a plan view, or may be formed in a circular shape (including an elliptical shape). In this form, the plurality of source regions 41 are each formed in a band shape extending in the second direction Y.
  • the semiconductor device 1 includes one or more (plural) p-type base contact regions 43 formed in a region different from the source region 41 in the surface layer portion of each base region 40.
  • Each of the plurality of base contact regions 43 is formed as a part of the anode region of the first backflow prevention diode 13.
  • Each base contact region 43 has a p-type impurity concentration that exceeds the p-type impurity concentration of each base region 40.
  • the p-type impurity concentration in each base contact region 43 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the plurality of base contact regions 43 are formed at intervals in the first direction X on the surface layer portion of each base region 40. Specifically, the plurality of base contact regions 43 are formed alternately with the plurality of source regions 41 in a manner in which one source region 41 is sandwiched therein. As a result, a loop array including the plurality of source regions 41 and the plurality of base contact regions 43 is formed on the surface layer portion of each base region 40. In this form, both the start point and the end point of the loop array are formed by the source region 41, respectively. However, either or both of the start and end points of the loop sequence may be formed by the base contact region 43.
  • the planar shape of the plurality of base contact regions 43 is arbitrary.
  • the plurality of base contact regions 43 may be formed in a square shape in a plan view, or may be formed in a circular shape (including an elliptical shape). In this form, the plurality of base contact regions 43 are each formed in a band shape extending in the second direction Y.
  • the semiconductor device 1 includes one or more (plural) n-type well regions 50 formed in the surface layer portion of the first main surface 21 at intervals from the base region 40 in the diode region 28.
  • the number of well regions 50 is adjusted according to the number of base regions 40.
  • the plurality of well regions 50 are each formed as a part of the cathode region of the first backflow prevention diode 13.
  • Each well region 50 defines a drift region 51 with each base region 40.
  • the drift region 51 is adjacent to the channel region 42.
  • Each well region 50 has an n-type impurity concentration that exceeds the n-type impurity concentration of the semiconductor layer 25.
  • the concentration of n-type impurities in each well region 50 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the plurality of well regions 50 are formed at intervals from the embedded region 35 on the first main surface 21 side, and face the embedded region 35 with the semiconductor layer 25 interposed therebetween.
  • the plurality of well regions 50 are each formed in an annular shape (in this form, a square annular shape) surrounding one corresponding base region 40 in a plan view.
  • each drift region 51 is defined in an annular shape in a plan view.
  • the planar shape of the well region 50 is arbitrary, and may be formed in an oval ring shape.
  • the plurality of well regions 50 each have a well width W.
  • the well width W is a width in a direction orthogonal to the direction in which the well region 50 extends.
  • the well width W may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the well width W is preferably 1 ⁇ m or more and 4 ⁇ m or less.
  • the plurality of well regions 50 include a first region 52 and a second region 53 extending in different directions, respectively.
  • the first region 52 extends along the long side (that is, the first direction X) of the base region 40.
  • the second region 53 extends along the short side (that is, the second direction Y) of the base region 40.
  • the well width W of the second region 53 may be different from the well width W of the first region 52.
  • the well width W of the second region 53 is less than the well width W of the first region 52 in this embodiment.
  • the well width W of the second region 53 may be equal to the well width W of the first region 52, or may exceed the well width W of the first region 52.
  • the first region 52 of the plurality of well regions 50 is integrally formed between the plurality of base regions 40 adjacent to each other.
  • the plurality of well regions 50 form one ladder well region that surrounds the plurality of base regions 40 in a ladder shape in a plan view.
  • the plurality of first regions 52 are formed alternately with the plurality of base regions 40 in the second direction Y in a manner of sandwiching one drift region 51.
  • the semiconductor device 1 includes one or more (plural) n-type drain regions 54 formed on the surface layer of the plurality of well regions 50.
  • Each of the plurality of drain regions 54 is formed as a part of the cathode region of the first backflow prevention diode 13.
  • Each drain region 54 has an n-type impurity concentration that exceeds the n-type impurity concentration of each well region 50.
  • the concentration of n-type impurities in each drain region 54 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the plurality of drain regions 54 are formed on the surface layer portion of the first region 52 of each well region 50 at intervals from the second region 53 of each well region 50. Specifically, the plurality of drain regions 54 are formed only in the surface layer portion of the first region 52 of each well region 50, and are not formed in the second region 53. In this embodiment, the plurality of drain regions 54 are formed only in the surface layer portion of the first region 52 that faces the base region 40 in the second direction Y.
  • the first region 52 of the well region 50 is formed as an effective region in which a main current path is formed by the plurality of drain regions 54.
  • the plurality of drain regions 54 are formed at intervals in the first direction X in the surface layer portion of the first region 52 of each well region 50.
  • the plurality of drain regions 54 face each other in the second direction Y in a one-to-one correspondence with the plurality of source regions 41.
  • the plurality of drain regions 54 form a current path connecting the plurality of source regions 41 at the shortest distance in the drift region 51. Therefore, the resistance component in the current path can be reduced.
  • the plurality of drain regions 54 do not necessarily have to face each other in a one-to-one correspondence with the plurality of source regions 41.
  • the plurality of drain regions 54 may face the plurality of base contact regions 43 in the second direction Y in a one-to-one correspondence relationship.
  • the plurality of drain regions 54 are formed at intervals inward from the edge of the first region 52 of each well region 50 with respect to the second direction Y.
  • the planar shape of the plurality of drain regions 54 is arbitrary.
  • the plurality of drain regions 54 may be formed in a square shape in a plan view, or may be formed in a circular shape (including an elliptical shape). In this form, the plurality of drain regions 54 are each formed in a band shape extending in the second direction Y.
  • the plurality of drain regions 54 each have a first drain width WD1 with respect to the first direction X and a second drain width WD2 with respect to the second direction Y.
  • the first drain width WD1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first drain width WD1 is preferably 0.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the first drain width WD may be equal to the width of the source region 41 in the first direction X.
  • the second drain width WD2 is preferably less than the well width W of the well region 50.
  • the second drain width WD2 may be 0.1 ⁇ m or more and 4 ⁇ m or less.
  • the second drain width WD2 is preferably 0.5 ⁇ m or more and 3.5 ⁇ m or less.
  • the semiconductor device 1 includes a plurality of n-type outer drain regions 55 formed in regions outside the plurality of drain regions 54 in the surface layer portion of the plurality of well regions 50.
  • Each outer drain region 55 has an n-type impurity concentration that exceeds the n-type impurity concentration of each well region 50.
  • Each outer drain region 55 has an n-type impurity concentration equal to the n-type impurity concentration of the drain region 54.
  • the plurality of outer drain regions 55 are formed on the surface layer portion of the second region 53 of the plurality of well regions 50, respectively.
  • the plurality of outer drain regions 55 are further drawn from the second region 53 to the first region 52 in each well region 50, and are integrally formed with two drain regions 54 located at both ends of the plurality of drain regions 54. Has been done.
  • the plurality of outer drain regions 55 are formed at intervals inward from the edge of each well region 50.
  • the plurality of outer drain regions 55 suppress undesired channel inversion in the well region 50.
  • the semiconductor device 1 includes one or more (plural) p-type impurity regions 56 formed on the surface layer of the plurality of well regions 50.
  • Each impurity region 56 has a p-type impurity concentration that exceeds the p-type impurity concentration of each base region 40.
  • the p-type impurity concentration in each impurity region 56 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the plurality of impurity regions 56 are formed on the surface layer portion of the first region 52 of each well region 50 at intervals from the second region 53 of each well region 50. Specifically, the plurality of impurity regions 56 are formed only in the surface layer portion of the first region 52 of each well region 50, and are not formed in the second region 53. In this form, the plurality of impurity regions 56 are formed only in the region facing the base region 40 in the second direction Y in the surface layer portion of the first region 52 of each well region 50.
  • the plurality of impurity regions 56 are formed at intervals in the first direction X in the surface layer portion of the first region 52 of each well region 50. Specifically, the plurality of impurity regions 56 are formed alternately with the plurality of drain regions 54 in a manner in which one drain region 54 is sandwiched in the surface layer portion of the first region 52 of each well region 50. That is, the plurality of impurity regions 56 are electrically connected to the plurality of drain regions 54 in the first direction X, and are not electrically connected to the plurality of drain regions 54 in the second direction Y.
  • the plurality of impurity regions 56 are formed at intervals inward from the edge of the first region 52 of each well region 50. That is, the plurality of impurity regions 56 are electrically connected to the well region 50 in the second direction Y. It is preferable that the edge portion of the plurality of impurity regions 56 on the base region 40 side is formed inward of the well region 50 with respect to the edge portion of the plurality of drain regions 54 on the base region 40 side. In this embodiment, with respect to the second direction Y, both edges of the plurality of impurity regions 56 are formed inward of the well region 50 with respect to both edges of the drain region 54.
  • the plurality of impurity regions 56 face the second direction Y in a one-to-one correspondence with the plurality of base contact regions 43.
  • the plurality of impurity regions 56 do not necessarily face each other in a one-to-one correspondence with the plurality of base contact regions 43.
  • the plurality of impurity regions 56 may face the plurality of source regions 41 in a one-to-one correspondence with the plurality of source regions 41 in the second direction Y according to the arrangement of the plurality of drain regions 54.
  • the planar shape of the plurality of impurity regions 56 is arbitrary.
  • the plurality of impurity regions 56 may be formed in a square shape in a plan view, or may be formed in a circular shape (including an elliptical shape). In this form, the plurality of impurity regions 56 are each formed in a band shape extending in the second direction Y.
  • the plurality of impurity regions 56 each have a first width W1 with respect to the first direction X and a second width W2 with respect to the second direction Y.
  • the first width W1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the first width W1 may be equal to the first drain width WD1 of the drain region 54.
  • the first width W1 may be equal to the width of the base contact region 43 in the first direction X.
  • the second width W2 is less than the second drain width WD2 of the drain region 54.
  • the second width W2 may be 0.1 ⁇ m or more and 3.5 ⁇ m or less.
  • the second width W2 is preferably 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the semiconductor device 1 includes a p-type guard region 60 formed in the surface layer portion of the first main surface 21 at intervals from the plurality of well regions 50 to the side opposite to the plurality of base regions 40 in the diode region 28.
  • the guard region 60 is formed in the surface layer portion of the first main surface 21 in the region between the region separation structure 30 and the plurality of well regions 50.
  • the guard region 60 is formed at intervals from the embedded region 35 toward the first main surface 21 side, and faces the embedded region 35 with a part of the semiconductor layer 25 interposed therebetween.
  • the guard region 60 is formed in an annular shape (in this form, a square annular shape) that collectively surrounds the plurality of well regions 50 in a plan view.
  • the guard region 60 shields the leak current path formed between the region separation structure 30 and the plurality of base regions 40.
  • the guard area 60 includes a guard well area 61 and a guard contact area 62.
  • the guardwell region 61 is formed on the surface layer portion of the first main surface 21. Specifically, the guardwell region 61 is formed at a depth position between the first main surface 21 and the column embedding region 32 in the semiconductor layer 25.
  • the p-type impurity concentration in the guardwell region 61 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the guard well region 61 may be formed at a depth equal to that of the column well region 33.
  • the guardwell region 61 may have a p-type impurity concentration equal to the p-type impurity concentration of the columnwell region 33. According to this structure, the guard well region 61 and the column well region 33 can be formed in the same process.
  • the guard contact region 62 is formed on the surface layer portion of the guard well region 61 at intervals from the bottom of the guardwell region 61 toward the first main surface 21 side.
  • the guard contact region 62 has a p-type impurity concentration that exceeds the p-type impurity concentration of the guardwell region 61.
  • the p-type impurity concentration in the guard contact region 62 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the guard contact area 62 may be formed at a depth equal to that of the column contact area 34.
  • the guard contact region 62 may have a p-type impurity concentration equal to the p-type impurity concentration of the column contact region 34. According to this structure, the guard contact region 62 and the column contact region 34 can be formed in the same process.
  • the semiconductor device 1 includes an n-type channel stop region 65 formed in the semiconductor layer 25 at a distance from the guard region 60 on the side opposite to the plurality of well regions 50 in the diode region 28.
  • channel stop will be abbreviated as “CS (channel stop)”.
  • the CS region 65 is formed in a region between the region separation structure 30 and the guard region 60 on the surface layer portion of the first main surface 21.
  • the CS region 65 is formed along the peripheral edge of the diode region 28.
  • the CS region 65 is formed in an annular shape (in this form, a square annular shape) surrounding the guard region 60 in a plan view.
  • the CS region 65 is formed in a wall shape on the semiconductor layer 25 so as to be electrically connected to the embedded region 35.
  • the CS region 65 includes a CS embedding region 66, a CS well region 67, and a CS surface layer region 68.
  • the CS embedded region 66 is formed across the boundary between the embedded region 35 and the semiconductor layer 25, and is electrically connected to the embedded region 35. In this embodiment, one CS embedded region 66 is formed, but the number of CS embedded regions 66 is arbitrary as long as it is electrically connected to the embedded region 35. A plurality of CS embedded regions 66 may be stacked from the embedded region 35 toward the first main surface 21 side.
  • the concentration of n-type impurities in the CS embedding region 66 may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the CS well region 67 is formed on the surface layer portion of the first main surface 21. Specifically, the CS well region 67 is formed in the region between the first main surface 21 and the CS embedded region 66 in the semiconductor layer 25, and is electrically connected to the CS embedded region 66.
  • the CS embedded region 66 may have an n-type impurity concentration lower than the n-type impurity concentration of the CS embedded region 66.
  • the concentration of n-type impurities in the CS well region 67 may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the CS surface layer region 68 is formed on the surface layer portion of the CS well region 67 at intervals from the bottom of the CS well region 67 toward the first main surface 21 side.
  • the CS surface layer region 68 has an n-type impurity concentration that exceeds the n-type impurity concentration of the CS well region 67.
  • the concentration of n-type impurities in the CS surface layer region 68 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the CS surface layer region 68 may have an n-type impurity concentration equal to that of the source region 41 (drain region 54).
  • the semiconductor device 1 includes an insulating film 70 that selectively covers the first main surface 21.
  • the insulating film 70 is made of a field oxide film in this form.
  • the field oxide film may be referred to as a LOCOS (local oxidation of silicon) film.
  • the insulating film 70 is formed on the first main surface 21 so as to expose the region separation structure 30, the plurality of base regions 40, the plurality of well regions 50, the guard region 60 and the CS region 65, and cover the drift region 51. Has been done.
  • the insulating film 70 includes a plurality of first insulating films 70A, one second insulating film 70B, one third insulating film 70C, one fourth insulating film 70D, and one fifth insulating film 70E. Including.
  • the plurality of first insulating films 70A are formed in the region between the corresponding base region 40 and the well region 50 so as to cover the corresponding drift region 51, respectively.
  • Each first insulating film 70A is formed in an annular shape surrounding the corresponding base region 40 in a plan view.
  • the inner end of each first insulating film 70A covers the edge of the base region 40, exposing the channel region 42, the source region 41, and the base contact region 43.
  • each first insulating film 70A covers the inner edge portion of the well region 50, and exposes the inner portion, the drain region 54, the outer drain region 55, and the impurity region 56 of the well region 50. Specifically, the outer end portion of each first insulating film 70A covers the edges of the plurality of drain regions 54 (outer drain regions 55) to expose the edges of the plurality of impurity regions 56. As a result, the outer end portion of each first insulating film 70A exposes the well region 50 from the region between the peripheral portions of the plurality of impurity regions 56.
  • the second insulating film 70B is formed in the region between the well region 50 and the guard region 60.
  • the second insulating film 70B is formed in an annular shape surrounding the well region 50 in a plan view.
  • the inner end portion of the second insulating film 70B covers the outer edge portion of the well region 50 and exposes the outer drain region 55.
  • the inner end portion of the second insulating film 70B covers the edges of the plurality of outer drain regions 55 and exposes the inner portions of the plurality of outer drain regions 55.
  • the inner end portion of the second insulating film 70B further covers the outer edge portion of the well region 50 formed on the outermost side, and covers the inner portion, the drain region 54, the outer drain region 55, and the impurity region 56 of the well region 50. It is exposed. Specifically, the inner end portion of the second insulating film 70B covers the edges of the plurality of drain regions 54 (outer drain regions 55) and exposes the edges of the plurality of impurity regions 56. As a result, the inner end portion of the second insulating film 70B exposes the well region 50 from the region between the edges of the plurality of impurity regions 56. The outer end portion of the second insulating film 70B covers the edge portion of the guard region 60 and exposes the inner portion of the guard region 60.
  • the third insulating film 70C is formed in a region between the guard region 60 and the CS region 65.
  • the third insulating film 70C is formed in an annular shape surrounding the guard region 60 in a plan view.
  • the inner end portion of the third insulating film 70C covers the outer edge portion of the guard region 60 and exposes the inner portion of the guard region 60.
  • the outer end portion of the third insulating film 70C covers the inner edge portion of the CS region 65 and exposes the inner portion of the CS region 65.
  • the fourth insulating film 70D is formed in the region between the CS region 65 and the region separation structure 30 (column region 31).
  • the fourth insulating film 70D is formed in an annular shape surrounding the CS region 65 in a plan view.
  • the inner end portion of the fourth insulating film 70D covers the outer edge portion of the CS region 65 and exposes the inner portion of the CS region 65.
  • the outer end portion of the fourth insulating film 70D covers the inner edge portion of the region separation structure 30 (column region 31), and the inner portion of the region separation structure 30 (column region 31) is exposed.
  • the fifth insulating film 70E is formed in a region outside the region separation structure 30 (column region 31).
  • the fifth insulating film 70E covers the outer edge portion of the region separation structure 30 (column region 31) and exposes the inner portion of the region separation structure 30 (column region 31).
  • the semiconductor device 1 includes a plurality of gate structures 71 formed on the first main surface 21 in the diode region 28.
  • the plurality of gate structures 71 are each formed on the plurality of channel regions 42 exposed from the insulating film 70. That is, each of the plurality of gate structures 71 is formed in a region surrounded by the inner end portions of the plurality of first insulating films 70A.
  • Each of the plurality of gate structures 71 has a laminated structure including a gate insulating film 72 and a gate electrode 73 laminated in this order from the first main surface 21 side.
  • the gate insulating film 72 has a thickness less than the thickness of the insulating film 70.
  • the gate insulating film 72 may contain silicon oxide.
  • the gate insulating film 72 covers the channel region 42, the edge portion of the source region 41, and the edge portion of the base contact region 43. Specifically, the gate insulating film 72 is formed in an annular shape including an inner end portion and an outer end portion in a plan view.
  • the inner end of the gate insulating film 72 partitions the contact opening 74.
  • the contact opening 74 exposes the inner portion of the base region 40, the inner portion of the plurality of source regions 41, and the inner portion of the plurality of base contact regions 43.
  • the contact opening 74 is formed in a band shape extending in the first direction X.
  • the outer end portion of the gate insulating film 72 is connected to the insulating film 70 (inner end portion of the first insulating film 70A).
  • the gate electrode 73 contains conductive polysilicon in this form.
  • the gate electrode 73 is formed on the gate insulating film 72 and faces the channel region 42 with the gate insulating film 72 interposed therebetween.
  • the gate electrode 73 has a lead-out portion 75 that is drawn out from above the gate insulating film 72 onto the insulating film 70 (first insulating film 70A).
  • the lead-out portion 75 of the gate electrode 73 faces the drift region 51 with the insulating film 70 (first insulating film 70A) interposed therebetween.
  • the gate electrode 73 includes an inner end portion and an outer end portion in a plan view, and is formed in an annular shape surrounding the base region 40.
  • the inner end portion of the gate electrode 73 and the inner end portion of the gate insulating film 72 partition the contact opening 74.
  • the outer end portion of the gate electrode 73 is formed by the lead-out portion 75, and is formed on the insulating film 70 at intervals inward from the inner end portion of the well region 50 in a plan view.
  • the outer end of the gate electrode 73 is located in this form in a region between the base region 40 and the well region 50 in plan view.
  • the outer end portion of the gate electrode 73 is formed in a rectangular shape (specifically, a rectangular shape extending in the first direction X) in a plan view.
  • the planar shape of the outer end portion of the gate electrode 73 is arbitrary, and may be formed in an oval shape.
  • the plurality of source regions 41 and the plurality of base contact regions 43 may be formed in a self-aligned manner with respect to the gate electrode 73, respectively. That is, the plurality of source regions 41 and the plurality of base contact regions 43 are each formed by introducing n-type impurities and p-type impurities through an ion implantation mask that exposes at least the inner end portion of the gate electrode 73. May be good. In this case, loop sequences of n-type regions and p-type regions corresponding to the loop sequences of the plurality of source regions 41 and the plurality of base contact regions 43 are formed at least at the inner end of the gate electrode 73.
  • the semiconductor device 1 includes an interlayer insulating film 80 formed on the first main surface 21.
  • the interlayer insulating film 80 is formed on the insulating film 70 and collectively covers the diode region 28.
  • the interlayer insulating film 80 includes a region separation structure 30 (column region 31), a plurality of base regions 40, a plurality of source regions 41, a plurality of base contact regions 43, a plurality of well regions 50, a plurality of drain regions 54, and a plurality of outer surfaces.
  • the drain region 55, the plurality of impurity regions 56, the guard region 60, and the CS region 65 cover the portions exposed from the insulating film 70.
  • the semiconductor device 1 has one or more (one in this form) region-separated connection electrodes 81, a plurality of source connection electrodes 82, a plurality of drain connection electrodes 83, and one or more (one in this form) guards. It includes a connection electrode 84 and a plurality of gate connection electrodes 86.
  • the region separation connection electrode 81 penetrates the interlayer insulating film 80 and is electrically connected to the region separation structure 30 (column contact region 34).
  • the region separation connection electrode 81 is fixed to the substrate potential (for example, the ground potential).
  • the region separation connection electrode 81 may be formed in a band shape (specifically, an annular shape) extending along the region separation structure 30 in a plan view.
  • a plurality of region-separated connection electrodes 81 may be formed at intervals along the region-separated structure 30 in a plan view.
  • the plurality of source connection electrodes 82 penetrate the interlayer insulating film 80 and are electrically connected to the corresponding base region 40, the corresponding plurality of source regions 41, and the corresponding plurality of base contact regions 43, respectively.
  • the plurality of source connection electrodes 82 are fixed to the gate potential. That is, the plurality of source connection electrodes 82 are fixed at the same potential as the gate electrode 73.
  • the plurality of source connection electrodes 82 are formed in a band shape that crosses the plurality of source regions 41 and the plurality of base contact regions 43 in the first direction X in the corresponding contact openings 74, respectively. Both ends of the plurality of source connection electrodes 82 are electrically connected to both edges of the corresponding base region 40, respectively. As a result, the base region 40, the source region 41, and the base contact region 43 are fixed at the same potential (gate potential).
  • the plurality of drain connection electrodes 83 penetrate the interlayer insulating film 80 and are electrically connected to the corresponding plurality of drain regions 54 and the corresponding plurality of impurity regions 56, respectively.
  • the plurality of drain connection electrodes 83 are fixed to the drain potential.
  • the plurality of drain connection electrodes 83 are formed in a band shape that crosses the plurality of drain regions 54 and the plurality of impurity regions 56 in the first direction X, respectively.
  • Both ends of the plurality of drain connection electrodes 83 are connected to the drain regions 54 at both ends, respectively. That is, the plurality of drain connection electrodes 83 are electrically connected to the plurality of outer drain regions 55 via the drain regions 54 at both ends. As a result, the well region 50, the drain region 54, the outer drain region 55, and the impurity region 56 are fixed at the same potential (drain potential).
  • the guard connection electrode 84 penetrates the interlayer insulating film 80 and is electrically connected to the guard region 60.
  • the guard connection electrode 84 is fixed at the same potential (drain potential) as the plurality of drain connection electrodes 83. That is, the guard region 60 is fixed at the same potential as the drain region 54 and the like.
  • the guard connection electrode 84 may be formed in a band shape (specifically, an annular shape) extending along the guard region 60 in a plan view.
  • a plurality of guard connection electrodes 84 may be formed at intervals along the guard region 60 in a plan view.
  • the plurality of gate connection electrodes 86 penetrate the interlayer insulating film 80 and are electrically connected to the corresponding gate electrodes 73, respectively. Specifically, the plurality of gate connection electrodes 86 are electrically connected to arbitrary positions of the lead-out portion 75 of the corresponding gate electrode 73, respectively. In this embodiment, the plurality of gate connection electrodes 86 are electrically connected to both ends of the plurality of gate electrodes 73 with respect to the first direction X. In FIGS. 7 and 8, the gate connection electrode 86 is shown for convenience in order to show the connection form. The plurality of gate connection electrodes 86 are fixed to the gate potential. That is, the gate electrode 73 is fixed at the same potential as the base region 40, the source region 41, the base contact region 43, and the like.
  • the first backflow prevention diode 13 includes an EIS (Electrode-Insulator-Semiconductor) type diode structure 90.
  • the diode structure 90 includes a p-type base region 40, an n-type source region 41, a p-type base contact region 43, an n-type well region 50, an n-type drain region 54, and a gate structure 71. Including.
  • the first backflow blocking diode 13 includes a thyristor structure 91 electrically connected to the diode structure 90.
  • the thyristor structure 91 has a p-type impurity region 56, an n-type semiconductor layer 25, a p-type base region 40, and an n-type formed in this order along the first main surface 21 of the semiconductor layer 25. Includes the source region 41 of.
  • the thyristor structure 91 includes a pnp type (first polar type) first transistor structure 92 on the well region 50 side and an npn type (second polar type) second transistor on the base region 40 side. Includes structure 93.
  • the first transistor structure 92 includes a p-type impurity region 56, an n-type semiconductor layer 25, and a p-type base region 40 formed in this order along the first main surface 21 of the semiconductor layer 25.
  • the second transistor structure 93 includes an n-type source region 41, a p-type base region 40, and an n-type semiconductor layer 25 formed in this order along the first main surface 21 of the semiconductor layer 25.
  • the diode structure 90 When the forward voltage VF of the diode structure 90 is applied to the source connection electrode 82 (gate electrode 73) and the drain connection electrode 83, the diode structure 90 is turned on while the thyristor structure 91 is turned off. The thyristor structure 91 is turned off because the drain region 54 and the impurity region 56 are fixed at the same potential. As a result, the diode structure 90 becomes conductive, and the forward current IF flows through the diode structure 90. This forward voltage VF also flows through the first transistor structure 92 electrically connected to the diode structure 90.
  • the reverse voltage VR of the diode structure 90 is applied to the source connection electrode 82 (gate electrode 73) and the drain connection electrode 83, the diode structure 90 is turned off while the thyristor structure 91 is turned on. .. As a result, the thyristor structure 91 becomes conductive, and the reverse current IR flows through the thyristor structure 91.
  • FIG. 9 is a graph showing the current-voltage characteristics of the backflow blocking diode according to the comparative example.
  • FIG. 10 is a graph showing the current-voltage characteristics of the first backflow blocking diode 13 according to the present embodiment.
  • the current-voltage characteristics shown in FIGS. 9 and 10 were examined by a known TLP (Transmission Line Pulse) measurement method.
  • TLP Transmission Line Pulse
  • the vertical axis is the current [A] and the horizontal axis is the voltage [V].
  • a positive current means a forward current IF and a negative current means a reverse current IR.
  • a positive voltage means a forward voltage VF and a negative voltage means a reverse voltage VR.
  • the backflow blocking diode according to the comparative example does not include the impurity region 56. That is, the backflow prevention diode according to the comparative example includes only the diode structure 90 and does not include the thyristor structure 91.
  • the forward current IF leading to electrostatic breakdown was about + 5A, while the reverse current IR leading to electrostatic breakdown was about -0.5A.
  • the forward current IF leading to electrostatic breakdown is about + 25A, while the reverse current IR leading to electrostatic breakdown is about -24A. ..
  • the electrostatic surge resistance is improved in both the forward direction and the reverse direction as compared with the backflow blocking diode according to the comparative example.
  • the first backflow blocking diode 13 has the diode structure 90 and the first transistor structure when a forward overvoltage due to static electricity or the like is applied. 92 can handle forward overcurrent.
  • the reverse overcurrent can be processed by the thyristor structure 91.
  • the electrostatic surge withstand capability is improved as compared with the backflow blocking diode according to the comparative example.
  • the electrostatic surge resistance can be improved.
  • the improvement in the electrostatic surge tolerance on the forward voltage VF (forward current IF) side due to the action of the first transistor structure 92 is due to the fact that the electrostatic surge tolerance is improved with respect to the reverse voltage VR. This is a heterogeneous effect that cannot be achieved with a general thyristor device used as a protective device.
  • the impurity region 56 is formed on the surface layer portion of the well region 50 at intervals inward from the edge portion of the well region 50.
  • a part of the well region 50 is interposed in the region between the impurity region 56 and the semiconductor layer 25 in the lateral direction parallel to the first main surface 21, and the first part of the well region 50 is used for the first portion.
  • the base resistor of the transistor structure 92 is formed. As a result, the thyristor structure 91 can be operated appropriately.
  • the drain region 54 is formed in the region between the impurity region 56 and the semiconductor layer 25 in the surface layer portion of the well region 50, the base of the first transistor structure 92 is first due to the drain region 54 having a relatively low resistance. It is short-circuited to the emitter of the transistor structure 92. Therefore, the operation of the thyristor structure 91 becomes unstable.
  • the edge portion of the impurity region 56 on the base region 40 side is formed inside the well region 50 with respect to the edge portion of the drain region 54 on the base region 40 side. According to this structure, it is possible to appropriately prevent the base and emitter of the first transistor structure 92 from being short-circuited by the drain region 54. Therefore, the thyristor structure 91 can be operated more appropriately. Further, according to this structure, when an overvoltage is applied between the drain region 54 and the source region 41, punch-through between the drain region 54 and the source region 41 can be suppressed. Therefore, it is possible to suppress a decrease in punch-through yield withstand voltage.
  • the impurity region 56 faces the drain region 54 in a direction orthogonal to the facing direction of the base region 40 and the well region 50.
  • the thyristor structure 91 can be formed on the line connecting the base region 40 and the impurity region 56. Thereby, the operation of the thyristor structure 91 can be appropriately suppressed from being hindered by the drain region 54.
  • the semiconductor device 1 includes a p-type guard region 60 formed in a column region 31 and a well region 50 in the surface layer portion of the first main surface 21.
  • the guard region 60 is fixed at the same potential as the drain region 54 and the like.
  • the semiconductor device 1 is electrically connected to a drain connection electrode 83 connected to a drain region 54 or the like on the first main surface 21 and a guard region 60 on the first main surface 21.
  • a guard connection electrode 84 fixed at the same potential as the drain connection electrode 83 is included.
  • the region between the column region 31 and the base region 40 includes a p-type base region 40, an n-type semiconductor layer 25, and a p-type column region 31. 1 Parasitic transistor is formed.
  • the forward voltage VF of the diode structure 90 is applied to the source connection electrode 82 (gate electrode 73) and the drain connection electrode 83, a leak current flows in the column region 31 via the first parasitic transistor.
  • a guard region 60 is formed in a region between the column region 31 and the well region 50.
  • the region between the column region 31 and the base region 40 includes a p-type base region 40, an n-type semiconductor layer 25, and a p-type guard region 60.
  • a polar type) second parasitic transistor is formed.
  • the insulating film 70 is made of a field oxide film.
  • the insulating film 70 may be embedded in the trench.
  • the STI (shallow trench isolation) structure may be formed by the trench and the insulating film 70.
  • first conductive type is “p type” and the “second conductive type” is “n type”
  • first conductive type is “n type” and “n type”.
  • second conductive type may be "p type”.
  • the specific configuration in this case can be obtained by replacing the "n-type region” with the "p-type region” and replacing the "p-type region” with the "n-type region” in the above description and the accompanying drawings.
  • P type may be expressed as "second conductive type”
  • n type may be expressed as "first conductive type”.
  • the first backflow blocking diode 13 (second backflow blocking diode 17) is incorporated in the circuit section of the CAN.
  • the first backflow blocking diode 13 (second backflow blocking diode 17) can also be incorporated into the circuit section of various applications other than CAN.
  • the first backflow blocking diode 13 (second backflow blocking diode 17) may be used in a circuit section of an in-vehicle network such as LIN (Local Interconnect Network) or FlexRay, a circuit section of an in-vehicle switch IC, a circuit section of a DC / DC converter, or the like. Can be incorporated.
  • the first backflow prevention diode 13 (second backflow prevention diode 17) may be incorporated in a circuit portion of an application other than an in-vehicle application.
  • the EIS type diode structure has a structural feature that the electrostatic surge withstand capacity is low.
  • the electrostatic surge withstand capability is also referred to as an ESD (electrostatic discharge) withstand capability.
  • the following [A1] to [A17] provide semiconductor devices having an EIS type diode structure and capable of improving the electrostatic surge resistance.
  • a first conductive type semiconductor layer having a main surface and including a device region, a second conductive type base region formed on the surface layer portion of the main surface in the device region, and an edge of the base region.
  • a first conductive type source region formed on the surface layer portion of the base region at an inward distance from the portion and defining a channel region with the semiconductor layer, and the source region on the surface layer portion of the base region.
  • a second conductive type base contact region having an impurity concentration exceeding the impurity concentration of the base region, which is formed in a region different from the above, and a surface layer portion of the main surface of the device region at a distance from the base region.
  • a first conductive type well region that defines a drift region with the base region, a first conductive type drain region formed on the surface layer portion of the well region, and a surface layer portion of the well region.
  • the second conductive type impurity region electrically connected to the drain region, the gate insulating film covering the channel region on the main surface, and the channel region on the gate insulating film.
  • a semiconductor device comprising a gate structure having gate electrodes facing each other and electrically connected to the source region and the base contact region.
  • This semiconductor device includes an EIS type diode structure in the device area.
  • the diode structure specifically includes a base region, a source region, a base contact region, a well region, a drain region and a gate structure.
  • the semiconductor device also includes a thyristor structure electrically connected to a diode structure in the device region.
  • the thyristor structure includes an impurity region (second conductive type), a semiconductor layer (first conductive type), a base region (second conductive type), and a source formed in this order along the main surface of the semiconductor layer. Includes region (first conductive type).
  • the thyristor structure includes a first polar type first transistor structure on the well region side and a second polar type second transistor structure on the base region side.
  • the first transistor structure includes an impurity region (second conductive type), a semiconductor layer (first conductive type), and a base region (second conductive type) formed in this order along the main surface of the semiconductor layer.
  • the second transistor structure includes a source region (first conductive type), a base region (second conductive type), and a semiconductor layer (first conductive type) formed in this order along the main surface of the semiconductor layer.
  • the diode structure When a forward voltage is applied to the diode structure, the diode structure is turned on while the thyristor structure is turned off. The thyristor structure is turned off because the drain region and the impurity region are fixed at the same potential. As a result, the diode structure becomes conductive and a forward current flows through the diode structure. This forward voltage also flows through the first transistor structure, which is electrically connected to the diode structure. Therefore, when a forward overvoltage caused by static electricity or the like is applied to the diode structure, the forward overcurrent can be processed by the diode structure and the first transistor structure.
  • the diode structure when a reverse voltage is applied to the diode structure, the diode structure is turned off while the thyristor structure is turned on. As a result, the thyristor structure becomes conductive, and a reverse current flows through the thyristor structure. Therefore, when a reverse overvoltage caused by static electricity or the like is applied to the diode structure, the reverse overcurrent can be processed by the thyristor structure. Therefore, according to this semiconductor device, the electrostatic surge resistance can be improved.
  • A3 The semiconductor device according to A1 or A2, wherein the impurity region is connected to the drain region in a direction orthogonal to the opposite direction of the base region and the well region.
  • A4 The semiconductor device according to any one of A1 to A3, wherein a plurality of the impurity regions are formed so as to sandwich one of the drain regions.
  • the base region is formed in a band shape extending in one direction in a plan view, and the impurity region is formed in a region of the well region facing the long side of the base region, A1 to A5.
  • the semiconductor device according to any one of the above.
  • the well region is formed in an annular shape surrounding the base region in a plan view
  • the gate electrode is formed in an annular shape surrounding the base region in a region between the base region and the well region in a plan view.
  • A8 The semiconductor device according to any one of A1 to A7, further comprising a region separation structure formed on the main surface and electrically separating the device region from another region.
  • A11 Any of A1 to A10, wherein the base contact region is formed on the surface layer portion of the base region at intervals inward from the edge portion of the base region and is electrically connected to the source region.
  • An insulating film covering the drift region on the main surface is further included, and the gate insulating film has a thickness less than the thickness of the insulating film and is connected to the insulating film, A1.
  • A14 The semiconductor device according to any one of A1 to A13, further comprising a second conductive type semiconductor substrate, wherein the semiconductor layer is laminated on the semiconductor substrate.
  • the device region further includes a first conductive type embedded region formed across a boundary between the semiconductor substrate and the semiconductor layer, and the base region and the well region are one of the semiconductor layers.
  • A16 The semiconductor device according to A15, further including a first conductive type channel stop region formed in the semiconductor layer along the peripheral edge of the device region in the device region.

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Abstract

半導体装置は、主面を有し、デバイス領域を含む第１導電型の半導体層と、前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、前記ベース領域の表層部に形成された第２導電型のベースコンタクト領域と、前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、前記ウェル領域の表層部に形成された第２導電型の不純物領域と、ゲート絶縁膜を挟んで前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含む。

Description

半導体装置
　本発明は、電極、絶縁体および半導体の積層構造を有するＥＩＳ（Electrode-Insulator-Semiconductor）型のダイオード構造を備えた半導体装置に関する。
　特許文献１は、ＥＩＳ型のダイオード構造を備えた半導体装置を開示している。この半導体装置は、ｎ型の半導体基板、ｐ型のベース領域、ｎ型のソース領域、ｐ型のアノード領域、ｎ型のカソード領域、ゲート絶縁膜およびゲート電極を含む。
　ベース領域は、半導体基板の表層部に形成されている。ソース領域は、ベース領域の縁部から内方に間隔を空けてベース領域の表層部に形成され、半導体基板との間でチャネル領域を画定している。アノード領域は、ベース領域の表層部においてソース領域とは異なる領域に形成されている。カソード領域は、ベース領域から間隔を空けて半導体基板の表層部に形成され、ベース領域との間でドリフト領域を画定している。ゲート絶縁膜は、半導体基板の上においてチャネル領域を被覆している。ゲート電極は、ゲート絶縁膜の上に形成され、ゲート絶縁膜を挟んでチャネル領域に対向している。ゲート電極は、ソース領域およびアノード領域に電気的に接続されている。
特開２００７－２７２２８号公報
　ＥＩＳ型のダイオード構造は、静電サージ耐量が低いという構造的特徴を有している。静電サージ耐量は、ＥＳＤ（electro static discharge）耐量とも称される。
　本発明の一実施形態は、ＥＩＳ型のダイオード構造を備え、静電サージ耐量を向上できる半導体装置を提供する。
　本発明の一実施形態は、主面を有し、デバイス領域を含む第１導電型の半導体層と、前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、前記ベース領域の表層部において前記ソース領域とは異なる領域に形成され、前記ベース領域の不純物濃度を超える不純物濃度を有する第２導電型のベースコンタクト領域と、前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、前記ウェル領域の表層部に形成され、前記ドレイン領域に電気的に接続された第２導電型の不純物領域と、前記主面の上において前記チャネル領域を被覆するゲート絶縁膜、および、前記ゲート絶縁膜の上において前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含む、半導体装置を提供する。
　この半導体装置は、デバイス領域においてＥＩＳ型のダイオード構造を含む。ダイオード構造は、具体的には、ベース領域、ソース領域、ベースコンタクト領域、ウェル領域、ドレイン領域およびゲート構造を含む。また、この半導体装置は、デバイス領域においてダイオード構造に電気的に接続されたサイリスタ構造を含む。サイリスタ構造は、具体的には、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）、ベース領域（第２導電型）およびソース領域（第１導電型）を含む。
　サイリスタ構造は、さらに具体的には、ウェル領域側の第１極性型の第１トランジスタ構造、および、ベース領域側の第２極性型の第２トランジスタ構造を含む。第１トランジスタ構造は、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）およびベース領域（第２導電型）を含む。第２トランジスタ構造は、半導体層の主面に沿ってこの順に形成されたソース領域（第１導電型）、ベース領域（第２導電型）および半導体層（第１導電型）を含む。
　順方向電圧がダイオード構造に印加された場合、ダイオード構造がオン状態になる一方で、サイリスタ構造がオフ状態になる。サイリスタ構造がオフ状態になるのは、ドレイン領域および不純物領域が同電位に固定されているためである。これにより、ダイオード構造が導通し、順方向電流がダイオード構造に流れる。この順方向電圧は、さらに、ダイオード構造に電気的に接続された第１トランジスタ構造にも流れる。したがって、静電気等に起因する順方向過電圧（forward overvoltage）がダイオード構造に印加された場合、ダイオード構造および第１トランジスタ構造によって順方向過電流（forward overcurrent）を処理できる。
　一方、逆方向電圧がダイオード構造に印加された場合、ダイオード構造がオフ状態になる一方で、サイリスタ構造がオン状態になる。これにより、サイリスタ構造が導通し、逆方向電流がサイリスタ構造に流れる。したがって、静電気等に起因する逆方向過電圧（reverse overvoltage）がダイオード構造に印加された場合、サイリスタ構造によって逆方向過電流（reverse overcurrent）を処理できる。よって、この半導体装置によれば、静電サージ耐量を向上できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係る半導体装置の主要部の電気的構造を示す回路図である。 図２は、図１に示す半導体装置を示す斜視図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図３に示す構造の要部拡大図である。 図５は、図４に示す構造から半導体層の上の構造を取り除いた図である。 図６は、図５に示す領域VIの拡大図である。 図７は、図５に示すVII-VII線に沿う断面図である。 図８は、図５に示すVIII-VIII線に沿う断面図である。 図９は、比較例に係る逆流阻止ダイオードの電流電圧特性を示すグラフである。 図１０は、本実施形態に係る逆流阻止ダイオードの電流電圧特性を示すグラフである。
　図１は、本発明の一実施形態に係る半導体装置１の主要部の電気的構造を示す回路図である。半導体装置１は、車載ネットワークの１種であるＣＡＮ（Controller Area Network）に使用されるトランシーバ集積回路デバイスである。半導体装置１は、入力端子ＩＮ、出力端子ＯＵＴ、電源端子ＶＣＣ、グランド端子ＧＮＤ、ハイサイド端子ＣＡＮＨ、ローサイド端子ＣＡＮＬ、制御回路２、ハイサイド出力回路３、ローサイド出力回路４およびゲートドライバ回路５を含む。
　入力端子ＩＮの個数は任意である。図１では、入力端子ＩＮが、第１入力端子ＩＮ１および第２入力端子ＩＮ２を含む例が示されている。図１では、マイクロコンピュータ６が入力端子ＩＮおよび出力端子ＯＵＴに接続され、抵抗分割回路７、コンデンサ８および終端抵抗９がハイサイド端子ＣＡＮＨおよびローサイド端子ＣＡＮＬの間に接続された例が示されている。
　制御回路２は、複数の入力端子ＩＮ、出力端子ＯＵＴおよびグランド端子ＧＮＤに電気的に接続されている。制御回路２は、電気信号生成回路１０および機能回路１１を含む。電気信号生成回路１０は、入力端子ＩＮからの入力信号に基づいて各種回路を駆動する所定の電気信号を生成し、各種回路に出力する。機能回路１１は、入力端子ＩＮからの入力信号や各種回路からの電気信号に基づいて各種回路をモニタする電気信号を生成し、出力端子ＯＵＴに出力する。
　機能回路１１は、たとえば、各種回路を保護する１つまたは複数の保護回路を含む。機能回路１１は、保護回路の一例として、過電流保護回路、過熱保護回路および低電圧誤動作抑制回路のうちの少なくとも１つを含んでいてもよい。過電流保護回路は、過電流から各種回路を保護する。過熱保護回路は、加熱から各種回路を保護する。低電圧誤動作抑制回路は、低電圧状態において各種回路が誤動作することを抑制する。
　ハイサイド出力回路３は、電源端子ＶＣＣ、ハイサイド端子ＣＡＮＨおよびゲートドライバ回路５に電気的に接続されている。ハイサイド出力回路３は、第１駆動トランジスタ１２、第１逆流阻止ダイオード１３および第１防護トランジスタ１４を含む直列回路を有している。第１駆動トランジスタ１２および第１防護トランジスタ１４は、ｐ型（第１極性型または第２極性型）のＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）からそれぞれなる。
　第１駆動トランジスタ１２のゲートは、ゲートドライバ回路５に電気的に接続されている。第１駆動トランジスタ１２のソースは、電源端子ＶＣＣに接続されている。第１逆流阻止ダイオード１３のアノードは、第１駆動トランジスタ１２のドレインに接続されている。第１防護トランジスタ１４のゲートは、グランド端子ＧＮＤに電気的に接続されている。第１防護トランジスタ１４のソースは、第１逆流阻止ダイオード１３のカソードに接続されている。第１防護トランジスタ１４のドレインは、ハイサイド端子ＣＡＮＨに接続されている。第１防護トランジスタ１４は、ハイサイド端子ＣＡＮＨが負電圧になった場合、ハイサイド端子ＣＡＮＨから外部（終端抵抗９側）への電流の流出を抑制する。
　ローサイド出力回路４は、グランド端子ＧＮＤ、ローサイド端子ＣＡＮＬおよびゲートドライバ回路５に電気的に接続されている。ローサイド出力回路４は、第２駆動トランジスタ１５、第２防護トランジスタ１６および第２逆流阻止ダイオード１７を含む直列回路を有している。第２駆動トランジスタ１５および第２防護トランジスタ１６は、ｐ型とは反対の極性型からなるｎ型のＭＩＳＦＥＴからそれぞれなる。
　第２駆動トランジスタ１５のゲートは、ゲートドライバ回路５に電気的に接続されている。第２駆動トランジスタ１５のソースは、グランド端子ＧＮＤに接続されている。第２防護トランジスタ１６のゲートは、電源端子ＶＣＣに接続されている。第２防護トランジスタ１６のソースは、第２駆動トランジスタ１５のドレインに接続されている。第２逆流阻止ダイオード１７のカソードは、第２防護トランジスタ１６のドレインに接続されている。第２逆流阻止ダイオード１７のアノードは、ローサイド端子ＣＡＮＬに接続されている。第２防護トランジスタ１６は、ローサイド端子ＣＡＮＬが正電圧になった場合、外部（終端抵抗９側）からローサイド端子ＣＡＮＬへの電流の流入を抑制する。
　ゲートドライバ回路５は、制御回路２、ハイサイド出力回路３、ローサイド出力回路４およびグランド端子ＧＮＤに電気的に接続されている。ゲートドライバ回路５は、制御回路２からの電気信号に応じて所定のパルス波形を有する第１制御信号Ｈ／Ｌおよび所定のパルス波形を有する第２制御信号Ｌ／Ｈを生成する。第２制御信号Ｌ／Ｈは、第１制御信号Ｈ／Ｌの反転信号からなる。第１制御信号Ｈ／Ｌは、第１駆動トランジスタ１２のゲートに入力され、第２制御信号Ｌ／Ｈは、第２駆動トランジスタ１５のゲートに入力される。
　抵抗分割回路７は、第１抵抗Ｒ１および第２抵抗Ｒ２を含む。第１抵抗Ｒ１の一端は、ハイサイド端子ＣＡＮＨに接続されている。第２抵抗Ｒ２の一端は、第１抵抗Ｒ１の他端に接続されている。第２抵抗Ｒ２の他端は、ローサイド端子ＣＡＮＬに接続されている。コンデンサ８の一端は、第１抵抗Ｒ１および第２抵抗Ｒ２の接続部に接続されている。コンデンサ８の他端は、接地されている。終端抵抗９の一端は、第１バス線Ｌ１を介してハイサイド端子ＣＡＮＨに接続されている。終端抵抗９の他端は、第２バス線Ｌ２を介してローサイド端子ＣＡＮＬに接続されている。
　ローレベルの第１制御信号Ｈ／Ｌが第１駆動トランジスタ１２に入力され、ハイレベルの第２制御信号Ｌ／Ｈが第２駆動トランジスタ１５に入力された場合、第１駆動トランジスタ１２および第２駆動トランジスタ１５がオン状態になる。これにより、３．５Ｖ（標準値）のバス信号ＳＨがハイサイド端子ＣＡＮＨに出力され、１．５Ｖ（標準値）のバス信号ＳＬがローサイド端子ＣＡＮＬに出力される（ドミナント状態）。
　一方、ハイレベルの第１制御信号Ｈ／Ｌが第１駆動トランジスタ１２に入力され、ローレベルの第２制御信号Ｌ／Ｈが第２駆動トランジスタ１５に入力された場合、第１駆動トランジスタ１２および第２駆動トランジスタ１５がオフ状態になる。これにより、２．５Ｖ（標準値）のバス信号ＳＨがハイサイド端子ＣＡＮＨに出力され、２．５Ｖ（標準値）のバス信号ＳＬがローサイド端子ＣＡＮＬに出力される（リセッシブ状態）。以下、半導体装置１の構造について説明する。
　図２は、図１に示す半導体装置１を示す斜視図である。図２では、前述の入力端子ＩＮ、電源端子ＶＣＣ、グランド端子ＧＮＤ、ハイサイド端子ＣＡＮＨおよびローサイド端子ＣＡＮＬの図示が省略されている。
　図２を参照して、半導体装置１は、この形態（this embodiment）では、シリコン製の半導体チップ２０を含む。半導体チップ２０は、直方体形状に形成されている。半導体チップ２０は、一方側の第１主面２１、他方側の第２主面２２、ならびに、第１主面２１および第２主面２２を接続する第１～第４側面２３Ａ～２３Ｄを有している。
　第１主面２１および第２主面２２は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１側面２３Ａおよび第２側面２３Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側面２３Ｃおよび第４側面２３Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体チップ２０は、この形態では、第２主面２２側から第１主面２１側に向けてこの順に形成されたｐ型（第１導電型）の半導体基板２４、および、ｐ型とは反対の導電型からなるｎ型（第２導電型）の半導体層２５を含む積層構造を有している。半導体基板２４は、第２主面２２および第１～第４側面２３Ａ～２３Ｄの一部を形成している。半導体層２５は、第１主面２１および第１～第４側面２３Ａ～２３Ｄの一部を形成している。
　半導体基板２４のｐ型不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。半導体基板２４の厚さは、１００μｍ以上１０００μｍ以下であってもよい。半導体基板２４の厚さは、２００μｍ以上７００μｍ以下であることが好ましい。
　半導体層２５は、この形態では、半導体基板２４の上に形成されたエピタキシャル層からなる。半導体層２５のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。半導体層２５の厚さは、半導体基板２４の厚さ未満である。半導体層２５の厚さは、１μｍ以上５０μｍ以下であってもよい。半導体層２５の厚さは、５μｍ以上２０μｍ以下であることが好ましい。
　半導体チップ２０は、第１主面２１に区画された複数のデバイス領域２６を含む。複数のデバイス領域２６は、１つまたは複数（この形態では複数）の機能デバイス領域２７、および、１つまたは複数（この形態では２つ）のダイオード領域２８を含む。機能デバイス領域２７およびダイオード領域２８の個数および配置は任意である。
　機能デバイス領域２７は、前述の制御回路２、ゲートドライバ回路５、第１駆動トランジスタ１２、第１防護トランジスタ１４、第２駆動トランジスタ１５、第２防護トランジスタ１６等の一部または全部を構成する種々の機能デバイスが形成された領域である。機能デバイスは、第１主面２１および／または第１主面２１の表層部を利用して形成される。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスが組み合わされた回路網を含んでいてもよい。
　半導体スイッチングデバイスは、ＭＩＳＦＥＴ、ＣＭＩＳ（Complementary - MISFET）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、前述の第１駆動トランジスタ１２、第１防護トランジスタ１４、第２駆動トランジスタ１５および第２防護トランジスタ１６を含む。
　半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。
　複数のダイオード領域２８は、複数の機能デバイス領域２７から間隔を空けて区画されている。複数のダイオード領域２８は、前述の第１逆流阻止ダイオード１３および第２逆流阻止ダイオード１７がそれぞれ形成された領域である。複数のダイオード領域２８内の構造は同様である。以下では、第１逆流阻止ダイオード１３側のダイオード領域２８（図２に示す領域III）を例に取って、ダイオード領域２８の具体的な構造について説明する。第２逆流阻止ダイオード１７側のダイオード領域２８の説明は、第１逆流阻止ダイオード１３側のダイオード領域２８の説明が適用される。
　図３は、図２に示す領域IIIの拡大図である。図４は、図３に示す構造の要部拡大図である。図５は、図４に示す構造から半導体層２５の上の構造を取り除いた図である。図６は、図５に示す領域VIの拡大図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図５に示すVIII-VIII線に沿う断面図である。
　図３～図８を参照して、半導体装置１は、第１主面２１において半導体層２５の一部の領域をダイオード領域２８として区画する領域分離構造３０を含む。領域分離構造３０は、複数の機能デバイス領域２７からダイオード領域２８を電気的に分離する。領域分離構造３０は、平面視においてダイオード領域２８を取り囲む環状（この形態では四角環状）に形成されている。ダイオード領域２８の平面形状は、領域分離構造３０の内縁によって調整される。領域分離構造３０は、この形態では、平面視においてダイオード領域２８を四角形状に区画している。
　領域分離構造３０は、この形態では、半導体基板２４に電気的に接続されるように半導体層２５に壁状に形成されたｐ型のカラム領域３１からなる。カラム領域３１は、カラム埋込領域３２、カラムウェル領域３３およびカラムコンタクト領域３４を含む。
　カラム埋込領域３２は、半導体基板２４および半導体層２５の間の境界に跨って形成され、半導体基板２４に電気的に接続されている。この形態では、１つのカラム埋込領域３２が形成されているが、半導体基板２４に電気的に接続される限り、カラム埋込領域３２の個数は任意である。複数のカラム埋込領域３２が前記境界から第１主面２１側に向かって積層されていてもよい。カラム埋込領域３２のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　カラムウェル領域３３は、第１主面２１の表層部に形成されている。カラムウェル領域３３は、具体的には、半導体層２５において第１主面２１およびカラム埋込領域３２の間の領域に形成され、カラム埋込領域３２に電気的に接続されている。カラムウェル領域３３は、カラム埋込領域３２のｐ型不純物濃度未満のｐ型不純物濃度を有していてもよい。カラムウェル領域３３のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。
　カラムコンタクト領域３４は、カラムウェル領域３３の底部から第１主面２１側に間隔を空けてカラムウェル領域３３の表層部に形成されている。カラムコンタクト領域３４は、カラムウェル領域３３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。カラムコンタクト領域３４のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　半導体装置１は、ダイオード領域２８において半導体基板２４および半導体層２５の間の境界に跨って形成されたｎ型の埋込領域３５を含む。図３～図５では、埋込領域３５が破線によって示されている。埋込領域３５は、半導体層２５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。埋込領域３５のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　埋込領域３５は、第１主面２１から半導体基板２４側に間隔を空けて形成され、半導体層２５の一部を挟んで第１主面２１に対向している。埋込領域３５は、領域分離構造３０から内方に間隔を空けて形成されている。この場合、埋込領域３５のｎ型不純物の一部がダイオード領域２８の周縁に拡散していてもよい。つまり、埋込領域３５は、ダイオード領域２８の周縁側のｎ型不純物濃度がダイオード領域２８の内方部側のｎ型不純物濃度よりも低い濃度勾配を有していてもよい。
　半導体装置１は、ダイオード領域２８において第１主面２１の表層部に形成された１つまたは複数（この形態では複数）のｐ型のベース領域４０を含む。複数のベース領域４０は、第１逆流阻止ダイオード１３のアノード領域の一部としてそれぞれ形成されている。各ベース領域４０のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。
　複数のベース領域４０は、具体的には、平面視において埋込領域３５の縁部によって取り囲まれた領域内にそれぞれ形成されている。複数のベース領域４０は、埋込領域３５から第１主面２１側に間隔を空けて形成され、半導体層２５の一部を挟んで埋込領域３５に対向している。複数のベース領域４０は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。これにより、複数のベース領域４０は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
　半導体装置１は、各ベース領域４０の表層部に形成された１つまたは複数（この形態では複数）のｎ型のソース領域４１を含む。各ソース領域４１は、半導体層２５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ソース領域４１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　複数のソース領域４１は、各ベース領域４０の表層部において第１方向Ｘに間隔を空けて形成されている。複数のソース領域４１は、各ベース領域４０の縁部から内方に間隔を空けてそれぞれ形成され、半導体層２５との間でベース領域４０の表層部からなるチャネル領域４２をそれぞれ画定している。複数のソース領域４１は、第１方向Ｘに関して、各ベース領域４０の両縁部から内方に間隔を空けて形成され、第１主面２１から各ベース領域４０の両縁部を露出させている。
　複数のソース領域４１の平面形状は任意である。複数のソース領域４１は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数のソース領域４１は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　半導体装置１は、各ベース領域４０の表層部においてソース領域４１とは異なる領域に形成された１つまたは複数（この形態では複数）のｐ型のベースコンタクト領域４３を含む。複数のベースコンタクト領域４３は、第１逆流阻止ダイオード１３のアノード領域の一部としてそれぞれ形成されている。各ベースコンタクト領域４３は、各ベース領域４０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各ベースコンタクト領域４３のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　複数のベースコンタクト領域４３は、この形態では、各ベース領域４０の表層部において第１方向Ｘに間隔を空けて形成されている。複数のベースコンタクト領域４３は、具体的には、１つのソース領域４１を挟み込む態様で、複数のソース領域４１と交互に形成されている。これにより、複数のソース領域４１および複数のベースコンタクト領域４３を含むループ配列が各ベース領域４０の表層部に形成されている。この形態では、ループ配列の始点および終点の双方が、ソース領域４１によってそれぞれ形成されている。しかし、ループ配列の始点および終点のいずれか一方または双方が、ベースコンタクト領域４３によって形成されていてもよい。
　複数のベースコンタクト領域４３の平面形状は任意である。複数のベースコンタクト領域４３は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数のベースコンタクト領域４３は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　半導体装置１は、ダイオード領域２８においてベース領域４０から間隔を空けて第１主面２１の表層部に形成された１つまたは複数（この形態では複数）のｎ型のウェル領域５０を含む。ウェル領域５０の個数は、ベース領域４０の個数に応じて調整される。複数のウェル領域５０は、第１逆流阻止ダイオード１３のカソード領域の一部としてそれぞれ形成されている。各ウェル領域５０は、各ベース領域４０との間でドリフト領域５１を画定する。ドリフト領域５１は、チャネル領域４２に隣接している。各ウェル領域５０は、半導体層２５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ウェル領域５０のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。
　複数のウェル領域５０は、埋込領域３５から第１主面２１側に間隔を空けて形成され、半導体層２５を挟んで埋込領域３５に対向している。複数のウェル領域５０は、平面視において対応する１つのベース領域４０を取り囲む環状（この形態では四角環状）にそれぞれ形成されている。これにより、各ドリフト領域５１は、平面視において環状に画定されている。ウェル領域５０の平面形状は任意であり、長円環状に形成されていてもよい。
　図６を参照して、複数のウェル領域５０は、ウェル幅Ｗをそれぞれ有している。ウェル幅Ｗは、ウェル領域５０が延びる方向に直交する方向の幅である。ウェル幅Ｗは、０．５μｍ以上５μｍ以下であってもよい。ウェル幅Ｗは、１μｍ以上４μｍ以下であることが好ましい。
　複数のウェル領域５０は、互いに異なる方向に延びる第１領域５２および第２領域５３をそれぞれ含む。第１領域５２は、ベース領域４０の長辺（つまり第１方向Ｘ）に沿って延びている。第２領域５３は、ベース領域４０の短辺（つまり第２方向Ｙ）に沿って延びている。第２領域５３のウェル幅Ｗは、第１領域５２のウェル幅Ｗと異なっていてもよい。第２領域５３のウェル幅Ｗは、この形態では、第１領域５２のウェル幅Ｗ未満である。むろん、第２領域５３のウェル幅Ｗは、第１領域５２のウェル幅Ｗと等しくてもよいし、第１領域５２のウェル幅Ｗを超えていてもよい。
　複数のウェル領域５０の第１領域５２は、この形態では、互いに隣り合う複数のベース領域４０の間において一体的に形成されている。これにより、複数のウェル領域５０は、平面視において複数のベース領域４０を梯子状に取り囲む１つのラダーウェル領域を形成している。複数の第１領域５２は、１つのドリフト領域５１を挟み込む態様で、第２方向Ｙに複数のベース領域４０と交互に形成されている。
　半導体装置１は、複数のウェル領域５０の表層部に形成された１つまたは複数（この形態では複数）のｎ型のドレイン領域５４を含む。複数のドレイン領域５４は、第１逆流阻止ダイオード１３のカソード領域の一部としてそれぞれ形成されている。各ドレイン領域５４は、各ウェル領域５０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ドレイン領域５４のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　複数のドレイン領域５４は、各ウェル領域５０の第２領域５３から間隔を空けて、各ウェル領域５０の第１領域５２の表層部に形成されている。複数のドレイン領域５４は、具体的には、各ウェル領域５０の第１領域５２の表層部のみに形成され、第２領域５３には形成されていない。複数のドレイン領域５４は、この形態では、第１領域５２の表層部において第２方向Ｙにベース領域４０に対向する領域のみに形成されている。ウェル領域５０の第１領域５２は、複数のドレイン領域５４によって主たる電流経路が形成される有効領域として形成されている。
　複数のドレイン領域５４は、各ウェル領域５０の第１領域５２の表層部において第１方向Ｘに間隔を空けて形成されている。複数のドレイン領域５４は、第２方向Ｙに複数のソース領域４１と１対１の対応関係で対向している。この構造によれば、複数のドレイン領域５４は、ドリフト領域５１において複数のソース領域４１を最短距離で結ぶ電流経路を形成する。したがって、電流経路における抵抗成分を低減できる。複数のドレイン領域５４は、必ずしも複数のソース領域４１と１対１の対応関係で対向している必要はない。複数のドレイン領域５４は、第２方向Ｙに複数のベースコンタクト領域４３と１対１対応の関係で対向していてもよい。
　複数のドレイン領域５４は、第２方向Ｙに関して、各ウェル領域５０の第１領域５２の縁部から内方に間隔を空けて形成されている。複数のドレイン領域５４の平面形状は任意である。複数のドレイン領域５４は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数のドレイン領域５４は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　図６を参照して、複数のドレイン領域５４は、第１方向Ｘに関して第１ドレイン幅ＷＤ１それぞれ有し、第２方向Ｙに関して第２ドレイン幅ＷＤ２それぞれ有している。第１ドレイン幅ＷＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１ドレイン幅ＷＤ１は、０．５μｍ以上２．５μｍ以下であることが好ましい。第１ドレイン幅ＷＤは、ソース領域４１の第１方向Ｘの幅と等しくてもよい。第２ドレイン幅ＷＤ２は、ウェル領域５０のウェル幅Ｗ未満であることが好ましい。第２ドレイン幅ＷＤ２は、０．１μｍ以上４μｍ以下であってもよい。第２ドレイン幅ＷＤ２は、０．５μｍ以上３．５μｍ以下であることが好ましい。
　半導体装置１は、複数のウェル領域５０の表層部において複数のドレイン領域５４外の領域に形成された複数のｎ型の外側ドレイン領域５５を含む。各外側ドレイン領域５５は、各ウェル領域５０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各外側ドレイン領域５５は、ドレイン領域５４のｎ型不純物濃度と等しいｎ型不純物濃度を有している。
　複数の外側ドレイン領域５５は、複数のウェル領域５０の第２領域５３の表層部にそれぞれ形成されている。複数の外側ドレイン領域５５は、さらに、各ウェル領域５０において第２領域５３から第１領域５２に引き出され、複数のドレイン領域５４のうちの両端に位置する２つのドレイン領域５４と一体的に形成されている。複数の外側ドレイン領域５５は、各ウェル領域５０の縁部から内方に間隔を空けて形成されている。複数の外側ドレイン領域５５は、ウェル領域５０における不所望なチャネル反転を抑制する。
　半導体装置１は、複数のウェル領域５０の表層部に形成された１つまたは複数（この形態では複数）のｐ型の不純物領域５６を含む。各不純物領域５６は、各ベース領域４０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各不純物領域５６のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　複数の不純物領域５６は、各ウェル領域５０の第２領域５３から間隔を空けて、各ウェル領域５０の第１領域５２の表層部に形成されている。複数の不純物領域５６は、具体的には、各ウェル領域５０の第１領域５２の表層部のみに形成され、第２領域５３には形成されていない。複数の不純物領域５６は、この形態では、各ウェル領域５０の第１領域５２の表層部において第２方向Ｙにベース領域４０に対向する領域のみに形成されている。
　複数の不純物領域５６は、各ウェル領域５０の第１領域５２の表層部において第１方向Ｘに間隔を空けて形成されている。複数の不純物領域５６は、具体的には、各ウェル領域５０の第１領域５２の表層部において、１つのドレイン領域５４を挟み込む態様で、複数のドレイン領域５４と交互に形成されている。つまり、複数の不純物領域５６は、第１方向Ｘに複数のドレイン領域５４に電気的に接続され、第２方向Ｙに複数のドレイン領域５４とは電気的に接続されていない。
　複数の不純物領域５６は、各ウェル領域５０の第１領域５２の縁部から内方に間隔を空けて形成されている。つまり、複数の不純物領域５６は、第２方向Ｙにウェル領域５０に電気的に接続されている。複数の不純物領域５６のベース領域４０側の縁部は、複数のドレイン領域５４のベース領域４０側の縁部に対してウェル領域５０の内方に形成されていることが好ましい。この形態では、第２方向Ｙに関して、複数の不純物領域５６の両縁部が、ドレイン領域５４の両縁部に対してウェル領域５０の内方に形成されている。
　複数の不純物領域５６は、第２方向Ｙに複数のベースコンタクト領域４３と１対１の対応関係で対向している。複数の不純物領域５６は、必ずしも複数のベースコンタクト領域４３と１対１の対応関係で対向している必要はない。複数の不純物領域５６は、複数のドレイン領域５４の配列に応じて、第２方向Ｙに複数のソース領域４１と１対１の対応関係で対向していてもよい。
　複数の不純物領域５６の平面形状は任意である。複数の不純物領域５６は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数の不純物領域５６は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　図６を参照して、複数の不純物領域５６は、第１方向Ｘに関して第１幅Ｗ１それぞれ有し、第２方向Ｙに関して第２幅Ｗ２それぞれ有している。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２．５μｍ以下であることが好ましい。第１幅Ｗ１は、ドレイン領域５４の第１ドレイン幅ＷＤ１と等しくてもよい。第１幅Ｗ１は、ベースコンタクト領域４３の第１方向Ｘの幅と等しくてもよい。第２幅Ｗ２は、ドレイン領域５４の第２ドレイン幅ＷＤ２未満である。第２幅Ｗ２は、０．１μｍ以上３．５μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上３μｍ以下であることが好ましい。
　半導体装置１は、ダイオード領域２８において複数のウェル領域５０から複数のベース領域４０とは反対側に間隔を空けて第１主面２１の表層部に形成されたｐ型のガード領域６０を含む。ガード領域６０は、具体的には、第１主面２１の表層部において領域分離構造３０および複数のウェル領域５０の間の領域に形成されている。
　ガード領域６０は、埋込領域３５から第１主面２１側に間隔を空けて形成され、半導体層２５の一部を挟んで埋込領域３５に対向している。ガード領域６０は、平面視において複数のウェル領域５０を一括して取り囲む環状（この形態では四角環状）に形成されている。ガード領域６０は、領域分離構造３０および複数のベース領域４０の間に形成されるリーク電流経路を遮蔽する。
　ガード領域６０は、ガードウェル領域６１およびガードコンタクト領域６２を含む。ガードウェル領域６１は、第１主面２１の表層部に形成されている。ガードウェル領域６１は、具体的には、半導体層２５において第１主面２１およびカラム埋込領域３２の間の深さ位置に形成されている。ガードウェル領域６１のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。
　ガードウェル領域６１は、カラムウェル領域３３と等しい深さで形成されていてもよい。ガードウェル領域６１は、カラムウェル領域３３のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。この構造によれば、ガードウェル領域６１およびカラムウェル領域３３を同一の工程で形成できる。
　ガードコンタクト領域６２は、ガードウェル領域６１の底部から第１主面２１側に間隔を空けてガードウェル領域６１の表層部に形成されている。ガードコンタクト領域６２は、ガードウェル領域６１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。ガードコンタクト領域６２のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　ガードコンタクト領域６２は、カラムコンタクト領域３４と等しい深さで形成されていてもよい。ガードコンタクト領域６２は、カラムコンタクト領域３４のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。この構造によれば、ガードコンタクト領域６２およびカラムコンタクト領域３４を同一の工程で形成できる。
　半導体装置１は、ダイオード領域２８においてガード領域６０から複数のウェル領域５０とは反対側に間隔を空けて半導体層２５に形成されたｎ型のチャネルストップ領域６５を含む。以下では、「チャネルストップ」を「ＣＳ（channel stop）」と省略して記載する。ＣＳ領域６５は、第１主面２１の表層部において領域分離構造３０およびガード領域６０の間の領域に形成されている。ＣＳ領域６５は、ダイオード領域２８の周縁に沿って形成されている。ＣＳ領域６５は、具体的には、平面視においてガード領域６０を取り囲む環状（この形態では四角環状）に形成されている。
　ＣＳ領域６５は、埋込領域３５に電気的に接続されるように半導体層２５に壁状に形成されている。ＣＳ領域６５は、具体的には、ＣＳ埋込領域６６、ＣＳウェル領域６７およびＣＳ表層領域６８を含む。
　ＣＳ埋込領域６６は、埋込領域３５および半導体層２５の間の境界に跨って形成され、埋込領域３５に電気的に接続されている。この形態では、１つのＣＳ埋込領域６６が形成されているが、埋込領域３５に電気的に接続される限り、ＣＳ埋込領域６６の個数は任意である。複数のＣＳ埋込領域６６が埋込領域３５から第１主面２１側に向かって積層されていてもよい。ＣＳ埋込領域６６のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　ＣＳウェル領域６７は、第１主面２１の表層部に形成されている。ＣＳウェル領域６７は、具体的には、半導体層２５において第１主面２１およびＣＳ埋込領域６６の間の領域に形成され、ＣＳ埋込領域６６に電気的に接続されている。ＣＳ埋込領域６６は、ＣＳ埋込領域６６のｎ型不純物濃度未満のｎ型不純物濃度を有していてもよい。ＣＳウェル領域６７のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　ＣＳ表層領域６８は、ＣＳウェル領域６７の底部から第１主面２１側に間隔を空けてＣＳウェル領域６７の表層部に形成されている。ＣＳ表層領域６８は、ＣＳウェル領域６７のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ＣＳ表層領域６８のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。ＣＳ表層領域６８は、ソース領域４１（ドレイン領域５４）と等しいｎ型不純物濃度を有していてもよい。
　半導体装置１は、第１主面２１を選択的に被覆する絶縁膜７０を含む。絶縁膜７０は、この形態では、フィールド酸化膜からなる。フィールド酸化膜は、ＬＯＣＯＳ（local oxidation of silicon）膜と称されてもよい。絶縁膜７０は、領域分離構造３０、複数のベース領域４０、複数のウェル領域５０、ガード領域６０およびＣＳ領域６５を露出させ、ドリフト領域５１を被覆するように第１主面２１の上に形成されている。絶縁膜７０は、具体的には、複数の第１絶縁膜７０Ａ、１つの第２絶縁膜７０Ｂ、１つの第３絶縁膜７０Ｃ、１つの第４絶縁膜７０Ｄおよび１つの第５絶縁膜７０Ｅを含む。
　複数の第１絶縁膜７０Ａは、対応するドリフト領域５１をそれぞれ被覆するように対応するベース領域４０およびウェル領域５０の間の領域にそれぞれ形成されている。各第１絶縁膜７０Ａは、平面視において対応するベース領域４０を取り囲む環状に形成されている。各第１絶縁膜７０Ａの内端部は、ベース領域４０の縁部を被覆し、チャネル領域４２、ソース領域４１およびベースコンタクト領域４３を露出させている。
　各第１絶縁膜７０Ａの外端部は、ウェル領域５０の内縁部を被覆し、ウェル領域５０の内方部、ドレイン領域５４、外側ドレイン領域５５および不純物領域５６を露出させている。各第１絶縁膜７０Ａの外端部は、具体的には、複数のドレイン領域５４（外側ドレイン領域５５）の縁部を被覆し、複数の不純物領域５６の縁部を露出させている。これにより、各第１絶縁膜７０Ａの外端部は、複数の不純物領域５６の縁部との間の領域からウェル領域５０を露出させている。
　第２絶縁膜７０Ｂは、ウェル領域５０およびガード領域６０の間の領域に形成されている。第２絶縁膜７０Ｂは、平面視においてウェル領域５０を取り囲む環状に形成されている。第２絶縁膜７０Ｂの内端部は、ウェル領域５０の外縁部を被覆し、外側ドレイン領域５５を露出させている。第２絶縁膜７０Ｂの内端部は、具体的には、複数の外側ドレイン領域５５の縁部を被覆し、複数の外側ドレイン領域５５の内方部を露出させている。
　第２絶縁膜７０Ｂの内端部は、さらに、最も外側に形成されたウェル領域５０の外縁部を被覆し、ウェル領域５０の内方部、ドレイン領域５４、外側ドレイン領域５５および不純物領域５６を露出させている。第２絶縁膜７０Ｂの内端部は、具体的には、複数のドレイン領域５４（外側ドレイン領域５５）の縁部を被覆し、複数の不純物領域５６の縁部を露出させている。これにより、第２絶縁膜７０Ｂの内端部は、複数の不純物領域５６の縁部との間の領域からウェル領域５０を露出させている。第２絶縁膜７０Ｂの外端部は、ガード領域６０の縁部を被覆し、ガード領域６０の内方部を露出させている。
　第３絶縁膜７０Ｃは、ガード領域６０およびＣＳ領域６５の間の領域に形成されている。第３絶縁膜７０Ｃは、平面視においてガード領域６０を取り囲む環状に形成されている。第３絶縁膜７０Ｃの内端部は、ガード領域６０の外縁部を被覆し、ガード領域６０の内方部を露出させている。第３絶縁膜７０Ｃの外端部は、ＣＳ領域６５の内縁部を被覆し、ＣＳ領域６５の内方部を露出させている。
　第４絶縁膜７０Ｄは、ＣＳ領域６５および領域分離構造３０（カラム領域３１）の間の領域に形成されている。第４絶縁膜７０Ｄは、平面視においてＣＳ領域６５を取り囲む環状に形成されている。第４絶縁膜７０Ｄの内端部は、ＣＳ領域６５の外縁部を被覆し、ＣＳ領域６５の内方部を露出させている。第４絶縁膜７０Ｄの外端部は、領域分離構造３０（カラム領域３１）の内縁部を被覆し、領域分離構造３０（カラム領域３１）の内方部を露出させている。
　第５絶縁膜７０Ｅは、領域分離構造３０（カラム領域３１）外の領域に形成されている。第５絶縁膜７０Ｅは、領域分離構造３０（カラム領域３１）の外縁部を被覆し、領域分離構造３０（カラム領域３１）の内方部を露出させている。
　半導体装置１は、ダイオード領域２８において第１主面２１の上に形成された複数のゲート構造７１を含む。複数のゲート構造７１は、絶縁膜７０から露出する複数のチャネル領域４２の上にそれぞれ形成されている。つまり、複数のゲート構造７１は、複数の第１絶縁膜７０Ａの内端部に取り囲まれた領域内にそれぞれ形成されている。複数のゲート構造７１は、第１主面２１側からこの順に積層されたゲート絶縁膜７２およびゲート電極７３を含む積層構造をそれぞれ有している。
　ゲート絶縁膜７２は、絶縁膜７０の厚さ未満の厚さを有している。ゲート絶縁膜７２は、酸化シリコンを含んでいてもよい。ゲート絶縁膜７２は、チャネル領域４２、ソース領域４１の縁部およびベースコンタクト領域４３の縁部を被覆している。ゲート絶縁膜７２は、具体的には、平面視において内端部および外端部を含む環状に形成されている。
　ゲート絶縁膜７２の内端部は、コンタクト開口７４を区画している。コンタクト開口７４は、ベース領域４０の内方部、複数のソース領域４１の内方部および複数のベースコンタクト領域４３の内方部を露出させている。コンタクト開口７４は、この形態では、第１方向Ｘに延びる帯状に形成されている。ゲート絶縁膜７２の外端部は、絶縁膜７０（第１絶縁膜７０Ａの内端部）に接続されている。
　ゲート電極７３は、この形態では、導電性ポリシリコンを含む。ゲート電極７３は、ゲート絶縁膜７２の上に形成され、ゲート絶縁膜７２を挟んでチャネル領域４２に対向している。ゲート電極７３は、ゲート絶縁膜７２の上から絶縁膜７０（第１絶縁膜７０Ａ）の上に引き出された引き出し部７５を有している。ゲート電極７３の引き出し部７５は、絶縁膜７０（第１絶縁膜７０Ａ）を挟んでドリフト領域５１に対向している。
　ゲート電極７３は、具体的には、平面視において内端部および外端部を含み、ベース領域４０を取り囲む環状に形成されている。ゲート電極７３の内端部は、ゲート絶縁膜７２の内端部と共にコンタクト開口７４を区画している。
　ゲート電極７３の外端部は、引き出し部７５によって形成され、平面視においてウェル領域５０の内端部から内方に間隔を空けて絶縁膜７０の上に形成されている。ゲート電極７３の外端部は、この形態では、平面視においてベース領域４０およびウェル領域５０の間の領域に位置している。ゲート電極７３の外端部は、平面視において四角形状（具体的には第１方向Ｘに延びる長方形状）に形成されている。ゲート電極７３の外端部の平面形状は任意であり、長円形状に形成されていてもよい。
　複数のソース領域４１および複数のベースコンタクト領域４３は、ゲート電極７３に対して自己整合的にそれぞれ形成されていてもよい。つまり、複数のソース領域４１および複数のベースコンタクト領域４３は、少なくともゲート電極７３の内端部を露出させるイオン注入マスクを介してｎ型不純物およびｐ型不純物を導入することによって、それぞれ形成されてもよい。この場合、複数のソース領域４１および複数のベースコンタクト領域４３のループ配列に対応したｎ型領域およびｐ型領域のループ配列が、少なくともゲート電極７３の内端部に形成される。
　半導体装置１は、第１主面２１の上に形成された層間絶縁膜８０を含む。層間絶縁膜８０は、絶縁膜７０の上に形成され、ダイオード領域２８を一括して被覆している。層間絶縁膜８０は、領域分離構造３０（カラム領域３１）、複数のベース領域４０、複数のソース領域４１、複数のベースコンタクト領域４３、複数のウェル領域５０、複数のドレイン領域５４、複数の外側ドレイン領域５５、複数の不純物領域５６、ガード領域６０およびＣＳ領域６５において絶縁膜７０から露出する部分を被覆している。
　半導体装置１は、１つまたは複数（この形態では１つ）の領域分離接続電極８１、複数のソース接続電極８２、複数のドレイン接続電極８３、１つまたは複数（この形態では１つ）のガード接続電極８４、および、複数のゲート接続電極８６を含む。
　領域分離接続電極８１は、層間絶縁膜８０を貫通し、領域分離構造３０（カラムコンタクト領域３４）に電気的に接続されている。領域分離接続電極８１は、基板電位（たとえばグランド電位）に固定されている。領域分離接続電極８１は、平面視において領域分離構造３０に沿って延びる帯状（具体的には環状）に形成されていてもよい。複数の領域分離接続電極８１が、平面視において領域分離構造３０に沿って間隔を空けて形成されていてもよい。
　複数のソース接続電極８２は、層間絶縁膜８０を貫通し、対応するベース領域４０、対応する複数のソース領域４１および対応する複数のベースコンタクト領域４３にそれぞれ電気的に接続されている。複数のソース接続電極８２は、ゲート電位に固定されている。つまり、複数のソース接続電極８２は、ゲート電極７３と同電位に固定されている。
　複数のソース接続電極８２は、対応するコンタクト開口７４内において複数のソース領域４１および複数のベースコンタクト領域４３を第１方向Ｘに横切る帯状にそれぞれ形成されている。複数のソース接続電極８２の両端部は、対応するベース領域４０の両縁部にそれぞれ電気的に接続されている。これにより、ベース領域４０、ソース領域４１およびベースコンタクト領域４３は、同電位（ゲート電位）に固定されている。
　複数のドレイン接続電極８３は、層間絶縁膜８０を貫通し、対応する複数のドレイン領域５４および対応する複数の不純物領域５６にそれぞれ電気的に接続されている。複数のドレイン接続電極８３は、ドレイン電位に固定されている。複数のドレイン接続電極８３は、複数のドレイン領域５４および複数の不純物領域５６を第１方向Ｘに横切る帯状にそれぞれ形成されている。
　複数のドレイン接続電極８３の両端部は、両端のドレイン領域５４にそれぞれ接続されている。つまり、複数のドレイン接続電極８３は、両端のドレイン領域５４を介して複数の外側ドレイン領域５５に電気的に接続されている。これにより、ウェル領域５０、ドレイン領域５４、外側ドレイン領域５５および不純物領域５６は、同電位（ドレイン電位）に固定されている。
　ガード接続電極８４は、層間絶縁膜８０を貫通し、ガード領域６０に電気的に接続されている。ガード接続電極８４は、複数のドレイン接続電極８３と同電位（ドレイン電位）に固定されている。つまり、ガード領域６０は、ドレイン領域５４等と同電位に固定されている。ガード接続電極８４は、平面視においてガード領域６０に沿って延びる帯状（具体的には環状）に形成されていてもよい。複数のガード接続電極８４が、平面視においてガード領域６０に沿って間隔を空けて形成されていてもよい。
　複数のゲート接続電極８６は、層間絶縁膜８０を貫通し、対応するゲート電極７３にそれぞれ電気的に接続されている。複数のゲート接続電極８６は、具体的には、対応するゲート電極７３の引き出し部７５の任意の位置にそれぞれ電気的に接続されている。複数のゲート接続電極８６は、この形態では、第１方向Ｘに関して複数のゲート電極７３の両端部にそれぞれ電気的に接続されている。図７および図８では、接続形態を示すため、便宜的にゲート接続電極８６を図示している。複数のゲート接続電極８６は、ゲート電位に固定されている。つまり、ゲート電極７３は、ベース領域４０、ソース領域４１およびベースコンタクト領域４３等と同電位に固定されている。
　図７を参照して、第１逆流阻止ダイオード１３は、ＥＩＳ（Electrode-Insulator-Semiconductor）型のダイオード構造９０を含む。ダイオード構造９０は、具体的には、ｐ型のベース領域４０、ｎ型のソース領域４１、ｐ型のベースコンタクト領域４３、ｎ型のウェル領域５０、ｎ型のドレイン領域５４およびゲート構造７１を含む。
　図８を参照して、第１逆流阻止ダイオード１３は、ダイオード構造９０に電気的に接続されたサイリスタ構造９１を含む。サイリスタ構造９１は、具体的には、半導体層２５の第１主面２１に沿ってこの順に形成されたｐ型の不純物領域５６、ｎ型の半導体層２５、ｐ型のベース領域４０およびｎ型のソース領域４１を含む。
　サイリスタ構造９１は、さらに具体的には、ウェル領域５０側のｐｎｐ型（第１極性型）の第１トランジスタ構造９２、および、ベース領域４０側のｎｐｎ型（第２極性型）の第２トランジスタ構造９３を含む。第１トランジスタ構造９２は、半導体層２５の第１主面２１に沿ってこの順に形成されたｐ型の不純物領域５６、ｎ型の半導体層２５およびｐ型のベース領域４０を含む。第２トランジスタ構造９３は、半導体層２５の第１主面２１に沿ってこの順に形成されたｎ型のソース領域４１、ｐ型のベース領域４０およびｎ型の半導体層２５を含む。
　ダイオード構造９０の順方向電圧ＶＦがソース接続電極８２（ゲート電極７３）およびドレイン接続電極８３に印加された場合、ダイオード構造９０がオン状態になる一方で、サイリスタ構造９１がオフ状態になる。サイリスタ構造９１がオフ状態になるのは、ドレイン領域５４および不純物領域５６が同電位に固定されているためである。これにより、ダイオード構造９０が導通し、順方向電流ＩＦがダイオード構造９０に流れる。この順方向電圧ＶＦは、さらに、ダイオード構造９０に電気的に接続された第１トランジスタ構造９２にも流れる。
　一方、ダイオード構造９０の逆方向電圧ＶＲがソース接続電極８２（ゲート電極７３）およびドレイン接続電極８３に印加された場合、ダイオード構造９０がオフ状態になる一方で、サイリスタ構造９１がオン状態になる。これにより、サイリスタ構造９１が導通し、逆方向電流ＩＲがサイリスタ構造９１に流れる。
　図９は、比較例に係る逆流阻止ダイオードの電流電圧特性を示すグラフである。図１０は、本実施形態に係る第１逆流阻止ダイオード１３の電流電圧特性を示すグラフである。図９および図１０に示された電流電圧特性は、公知のＴＬＰ（Transmission Line Pulse）測定法によって調べられた。
　図９および図１０において縦軸は電流［Ａ］であり、横軸は電圧［Ｖ］である。正の電流は順方向電流ＩＦを意味し、負の電流は逆方向電流ＩＲを意味している。正の電圧は順方向電圧ＶＦを意味し、負の電圧は逆方向電圧ＶＲを意味している。比較例に係る逆流阻止ダイオードは、不純物領域５６を備えていない。つまり、比較例に係る逆流阻止ダイオードは、ダイオード構造９０のみを備え、サイリスタ構造９１を備えていない。
　比較例に係る逆流阻止ダイオードでは、静電破壊に至る順方向電流ＩＦが＋５Ａ程度である一方、静電破壊に至る逆方向電流ＩＲが－０．５Ａ程度であった。これに対して、本実施形態に係る第１逆流阻止ダイオード１３では、静電破壊に至る順方向電流ＩＦが＋２５Ａ程度である一方、静電破壊に至る逆方向電流ＩＲが－２４Ａ程度であった。本実施形態に係る第１逆流阻止ダイオード１３では、比較例に係る逆流阻止ダイオードと比較して、順方向および逆方向の双方において静電サージ耐量が向上した。
　本実施形態に係る第１逆流阻止ダイオード１３では、比較例に係る逆流阻止ダイオードとは異なり、静電気等に起因する順方向過電圧（forward overvoltage）が印加された場合、ダイオード構造９０および第１トランジスタ構造９２によって順方向過電流（forward overcurrent）を処理できる。
　また、本実施形態に係る第１逆流阻止ダイオード１３において静電気等に起因する逆方向過電圧（reverse overvoltage）が印加された場合、サイリスタ構造９１によって逆方向過電流（reverse overcurrent）を処理できる。その結果、本実施形態に係る第１逆流阻止ダイオード１３では、比較例に係る逆流阻止ダイオードと比較して、静電サージ耐量が向上した。
　よって、半導体装置１によれば、静電サージ耐量を向上できる。特に、サイリスタ構造９１が組み込まれた構造において、第１トランジスタ構造９２の作用に起因して順方向電圧ＶＦ（順方向電流ＩＦ）側の静電サージ耐量が向上したことは、逆方向電圧ＶＲに対する保護デバイスとして利用される一般的なサイリスタデバイスでは実現し得ない異質な効果である。
　また、半導体装置１によれば、不純物領域５６がウェル領域５０の縁部から内方に間隔を空けてウェル領域５０の表層部に形成されている。この構造によれば、第１主面２１に平行な横方向に関して、不純物領域５６および半導体層２５の間の領域にウェル領域５０の一部が介在し、当該ウェル領域５０の一部によって第１トランジスタ構造９２のベース抵抗が形成される。これにより、サイリスタ構造９１を適切に動作させることができる。
　たとえば、ウェル領域５０の表層部において不純物領域５６および半導体層２５の間の領域にドレイン領域５４が形成されている場合、第１トランジスタ構造９２のベースが比較的低抵抗なドレイン領域５４によって第１トランジスタ構造９２のエミッタに短絡される。そのため、サイリスタ構造９１の動作が不安定となる。
　そこで、半導体装置１では、不純物領域５６のベース領域４０側の縁部をドレイン領域５４のベース領域４０側の縁部に対してウェル領域５０の内方に形成している。この構造によれば、第１トランジスタ構造９２のベースおよびエミッタがドレイン領域５４によって短絡されることを適切に抑制できる。よって、サイリスタ構造９１をより一層適切に動作させることができる。また、この構造によれば、ドレイン領域５４およびソース領域４１の間に過電圧が印加された場合に、ドレイン領域５４およびソース領域４１の間におけるパンチスルーを抑制できる。よって、パンチスルー降伏耐圧の低下を抑制できる。
　また、半導体装置１によれば、不純物領域５６は、ベース領域４０およびウェル領域５０の対向方向に直交する方向にドレイン領域５４と対向している。この構造によれば、ベース領域４０および不純物領域５６を結ぶライン上にサイリスタ構造９１を形成できる。これにより、サイリスタ構造９１の動作がドレイン領域５４によって阻害されることを適切に抑制できる。
　また、半導体装置１は、第１主面２１の表層部においてカラム領域３１およびウェル領域５０の領域に形成されたｐ型のガード領域６０を含む。ガード領域６０は、ドレイン領域５４等と同電位に固定されている。具体的には、半導体装置１は、第１主面２１の上においてドレイン領域５４等に接続されたドレイン接続電極８３と、第１主面２１の上においてガード領域６０に電気的に接続され、ドレイン接続電極８３と同電位に固定されたガード接続電極８４と、を含む。
　ダイオード領域２８においてカラム領域３１およびベース領域４０の間の領域には、ｐ型のベース領域４０、ｎ型の半導体層２５およびｐ型のカラム領域３１を含むｐｎｐ型（第１極性型）の第１寄生トランジスタが形成される。ダイオード構造９０の順方向電圧ＶＦがソース接続電極８２（ゲート電極７３）およびドレイン接続電極８３に印加された場合、第１寄生トランジスタを介してカラム領域３１にリーク電流が流れる。
　そこで、半導体装置１では、カラム領域３１およびウェル領域５０の間の領域にガード領域６０を形成している。この構造によれば、ダイオード領域２８においてカラム領域３１およびベース領域４０の間の領域に、ｐ型のベース領域４０、ｎ型の半導体層２５およびｐ型のガード領域６０を含むｐｎｐ型（第１極性型）の第２寄生トランジスタが形成される。
　これにより、ダイオード構造９０の順方向電圧ＶＦが印加された場合に、第２寄生トランジスタを介してガード接続電極８４にリーク電流を流し込むことができる。その結果、サイリスタ構造９１に阻害されることなく、リーク電流を低減できる。リーク電流を低減することはダイオード領域２８の電気的特性を向上する上で有効であると同時に、当該リーク電流に起因する他の機能デバイス領域２７の電気的特性の変動を抑制する上でも有効である。
　本発明の実施形態は、さらに他の形態で実施できる。
　前述の実施形態では、絶縁膜７０が、フィールド酸化膜からなる例について説明した。しかし、絶縁膜７０は、トレンチに埋設されていてもよい。この場合、トレンチおよび絶縁膜７０によってＳＴＩ（shallow trench isolation）構造が形成されていてもよい。
　前述の実施形態では、「第１導電型」が「ｐ型」、「第２導電型」が「ｎ型」である例について説明したが、「第１導電型」が「ｎ型」、「第２導電型」が「ｐ型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換え、「ｐ型領域」を「ｎ型領域」に置き換えることによって得られる。前述の実施形態では、説明の順序を明確にするために「ｐ型」が「第１導電型」と表現され、「ｎ型」が「第２導電型」と表現された例について説明したが、「ｐ型」が「第２導電型」と表現され、「ｎ型」が「第１導電型」と表現されてもよい。
　前述の実施形態では、第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）が、ＣＡＮの回路部に組み込まれた例について説明した。しかし、第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）は、ＣＡＮ以外の種々のアプリケーションの回路部にも組み込むことができる。たとえば、第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）は、ＬＩＮ（Local Interconnect Network）、ＦｌｅｘＲａｙ等の車載ネットワークの回路部、車載スイッチＩＣの回路部、ＤＣ／ＤＣコンバータの回路部等に組み込むことができる。第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）は、車載以外のアプリケーションの回路部に組み込まれてもよい。
　以下、この明細書および図面から抽出される特徴の例を示す。ＥＩＳ型のダイオード構造は、静電サージ耐量が低いという構造的特徴を有している。静電サージ耐量は、ＥＳＤ（electro static discharge）耐量とも称される。以下の［Ａ１］～［Ａ１７］は、ＥＩＳ型のダイオード構造を備え、静電サージ耐量を向上できる半導体装置を提供する。
　［Ａ１］主面を有し、デバイス領域を含む第１導電型の半導体層と、前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、前記ベース領域の表層部において前記ソース領域とは異なる領域に形成され、前記ベース領域の不純物濃度を超える不純物濃度を有する第２導電型のベースコンタクト領域と、前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、前記ウェル領域の表層部に形成され、前記ドレイン領域に電気的に接続された第２導電型の不純物領域と、前記主面の上において前記チャネル領域を被覆するゲート絶縁膜、および、前記ゲート絶縁膜の上において前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含む、半導体装置。
　この半導体装置は、デバイス領域においてＥＩＳ型のダイオード構造を含む。ダイオード構造は、具体的には、ベース領域、ソース領域、ベースコンタクト領域、ウェル領域、ドレイン領域およびゲート構造を含む。また、この半導体装置は、デバイス領域においてダイオード構造に電気的に接続されたサイリスタ構造を含む。サイリスタ構造は、具体的には、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）、ベース領域（第２導電型）およびソース領域（第１導電型）を含む。
　サイリスタ構造は、さらに具体的には、ウェル領域側の第１極性型の第１トランジスタ構造、および、ベース領域側の第２極性型の第２トランジスタ構造を含む。第１トランジスタ構造は、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）およびベース領域（第２導電型）を含む。第２トランジスタ構造は、半導体層の主面に沿ってこの順に形成されたソース領域（第１導電型）、ベース領域（第２導電型）および半導体層（第１導電型）を含む。
　順方向電圧がダイオード構造に印加された場合、ダイオード構造がオン状態になる一方で、サイリスタ構造がオフ状態になる。サイリスタ構造がオフ状態になるのは、ドレイン領域および不純物領域が同電位に固定されているためである。これにより、ダイオード構造が導通し、順方向電流がダイオード構造に流れる。この順方向電圧は、さらに、ダイオード構造に電気的に接続された第１トランジスタ構造にも流れる。したがって、静電気等に起因する順方向過電圧（forward overvoltage）がダイオード構造に印加された場合、ダイオード構造および第１トランジスタ構造によって順方向過電流（forward overcurrent）を処理できる。
　一方、逆方向電圧がダイオード構造に印加された場合、ダイオード構造がオフ状態になる一方で、サイリスタ構造がオン状態になる。これにより、サイリスタ構造が導通し、逆方向電流がサイリスタ構造に流れる。したがって、静電気等に起因する逆方向過電圧（reverse overvoltage）がダイオード構造に印加された場合、サイリスタ構造によって逆方向過電流（reverse overcurrent）を処理できる。よって、この半導体装置によれば、静電サージ耐量を向上できる。
　［Ａ２］前記不純物領域は、前記ウェル領域の縁部から内方に間隔を空けて形成されている、Ａ１に記載の半導体装置。
　［Ａ３］前記不純物領域は、前記ベース領域および前記ウェル領域の対向方向に直交する方向に前記ドレイン領域に接続されている、Ａ１またはＡ２に記載の半導体装置。
　［Ａ４］複数の前記不純物領域が、１つの前記ドレイン領域を挟み込むように形成されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
　［Ａ５］複数の前記ドレイン領域が、間隔を空けて形成されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
　［Ａ６］前記ベース領域は、平面視において一方方向に沿って延びる帯状に形成され、前記不純物領域は、前記ウェル領域において前記ベース領域の長辺に対向する領域に形成されている、Ａ１～Ａ５のいずれか一つに記載の半導体装置。
　［Ａ７］前記ウェル領域は、平面視において前記ベース領域を取り囲む環状に形成され、前記ゲート電極は、平面視において前記ベース領域および前記ウェル領域の間の領域において前記ベース領域を取り囲む環状に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
　［Ａ８］前記主面に形成され、前記デバイス領域を他の領域から電気的に分離する領域分離構造をさらに含む、Ａ１～Ａ７のいずれか一つに記載の半導体装置。
　［Ａ９］前記領域分離構造は、前記半導体層に形成された第２導電型のカラム領域からなる、Ａ８に記載の半導体装置。
　［Ａ１０］前記主面の表層部において前記ウェル領域および前記カラム領域の間の領域に形成され、前記ドレイン領域に電気的に接続された第２導電型のガード領域をさらに含む、Ａ９に記載の半導体装置。
　［Ａ１１］前記ベースコンタクト領域は、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記ソース領域に電気的に接続されている、Ａ１～Ａ１０のいずれか一つに記載の半導体装置。
　［Ａ１２］前記主面の上において前記ドリフト領域を被覆する絶縁膜をさらに含み、前記ゲート絶縁膜は、前記絶縁膜の厚さ未満の厚さを有し、前記絶縁膜に連なっている、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。
　［Ａ１３］前記ゲート電極は、前記ゲート絶縁膜の上から前記絶縁膜の上に引き出され、前記絶縁膜を挟んで前記ドリフト領域に対向する引き出し部を含む、Ａ１２に記載の半導体装置。
　［Ａ１４］第２導電型の半導体基板をさらに含み、前記半導体層は、前記半導体基板の上に積層されている、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
　［Ａ１５］前記デバイス領域において前記半導体基板および前記半導体層の間の境界に跨って形成された第１導電型の埋込領域をさらに含み、前記ベース領域および前記ウェル領域は、前記半導体層の一部を挟んで前記埋込領域に対向している、Ａ１４に記載の半導体装置。
　［Ａ１６］前記デバイス領域において前記デバイス領域の周縁に沿うように前記半導体層に形成された第１導電型のチャネルストップ領域をさらに含む、Ａ１５に記載の半導体装置。
　［Ａ１７］前記チャネルストップ領域は、前記埋込領域に向けて壁状に延び、前記埋込領域に電気的に接続されている、Ａ１６に記載の半導体装置。
　この出願は、２０１９年１１月２９日に日本国特許庁に提出された特願２０１９－２１７０６９号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１　　半導体装置
３　　第１主面
６　　半導体基板
７　　半導体層
２８　ダイオード領域（デバイス領域）
３１　カラム領域
３５　埋込領域
４０　ベース領域
４１　ソース領域
４２　チャネル領域
４３　ベースコンタクト領域
５０　ウェル領域
５１　ドリフト領域
５４　ドレイン領域
５６　不純物領域
６０　ガード領域
６５　チャネルストップ領域
７０　絶縁膜
７１　ゲート構造
７２　ゲート絶縁膜
７３　ゲート電極
７３　引き出し部

Claims (17)

  1. 　主面を有し、デバイス領域を含む第１導電型の半導体層と、
    　前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、
    　前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、
    　前記ベース領域の表層部において前記ソース領域とは異なる領域に形成され、前記ベース領域の不純物濃度を超える不純物濃度を有する第２導電型のベースコンタクト領域と、
    　前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、
    　前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、
    　前記ウェル領域の表層部に形成され、前記ドレイン領域に電気的に接続された第２導電型の不純物領域と、
    　前記主面の上において前記チャネル領域を被覆するゲート絶縁膜、および、前記ゲート絶縁膜の上において前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含む、半導体装置。
  2. 　前記不純物領域は、前記ウェル領域の縁部から内方に間隔を空けて形成されている、請求項１に記載の半導体装置。
  3. 　前記不純物領域は、前記ベース領域および前記ウェル領域の対向方向に直交する方向に前記ドレイン領域に接続されている、請求項１または２に記載の半導体装置。
  4. 　複数の前記不純物領域が、１つの前記ドレイン領域を挟み込むように形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　複数の前記ドレイン領域が、間隔を空けて形成されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ベース領域は、平面視において一方方向に沿って延びる帯状に形成され、
    　前記不純物領域は、前記ウェル領域において前記ベース領域の長辺に対向する領域に形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記ウェル領域は、平面視において前記ベース領域を取り囲む環状に形成され、
    　前記ゲート電極は、平面視において前記ベース領域および前記ウェル領域の間の領域において前記ベース領域を取り囲む環状に形成されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記主面に形成され、前記デバイス領域を他の領域から電気的に分離する領域分離構造をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記領域分離構造は、前記半導体層に形成された第２導電型のカラム領域からなる、請求項８に記載の半導体装置。
  10. 　前記主面の表層部において前記ウェル領域および前記カラム領域の間の領域に形成され、前記ドレイン領域に電気的に接続された第２導電型のガード領域をさらに含む、請求項９に記載の半導体装置。
  11. 　前記ベースコンタクト領域は、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記ソース領域に電気的に接続されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記主面の上において前記ドリフト領域を被覆する絶縁膜をさらに含み、
    　前記ゲート絶縁膜は、前記絶縁膜の厚さ未満の厚さを有し、前記絶縁膜に連なっている、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記ゲート電極は、前記ゲート絶縁膜の上から前記絶縁膜の上に引き出され、前記絶縁膜を挟んで前記ドリフト領域に対向する引き出し部を含む、請求項１２に記載の半導体装置。
  14. 　第２導電型の半導体基板をさらに含み、
    　前記半導体層は、前記半導体基板の上に積層されている、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記デバイス領域において前記半導体基板および前記半導体層の間の境界に跨って形成された第１導電型の埋込領域をさらに含み、
    　前記ベース領域および前記ウェル領域は、前記半導体層の一部を挟んで前記埋込領域に対向している、請求項１４に記載の半導体装置。
  16. 　前記デバイス領域において前記デバイス領域の周縁に沿うように前記半導体層に形成された第１導電型のチャネルストップ領域をさらに含む、請求項１５に記載の半導体装置。
  17. 　前記チャネルストップ領域は、前記埋込領域に向けて壁状に延び、前記埋込領域に電気的に接続されている、請求項１６に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023089974A1 (ja) * 2021-11-18 2023-05-25 ローム株式会社 半導体装置
WO2023167161A1 (ja) * 2022-03-01 2023-09-07 ローム株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230069497A1 (en) * 2021-09-02 2023-03-02 Nanya Technology Corporation Semiconductor device with leakage current guide path and method for fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233795A (ja) * 1998-02-18 1999-08-27 Toshiba Corp 高耐圧半導体素子
JP2006270034A (ja) * 2005-02-28 2006-10-05 Fuji Electric Device Technology Co Ltd 半導体装置
JP2015115365A (ja) * 2013-12-09 2015-06-22 ローム株式会社 ダイオードおよびそれを含む信号出力回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4944460B2 (ja) * 2005-03-30 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP5711646B2 (ja) * 2010-11-16 2015-05-07 株式会社豊田中央研究所 ダイオード

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233795A (ja) * 1998-02-18 1999-08-27 Toshiba Corp 高耐圧半導体素子
JP2006270034A (ja) * 2005-02-28 2006-10-05 Fuji Electric Device Technology Co Ltd 半導体装置
JP2015115365A (ja) * 2013-12-09 2015-06-22 ローム株式会社 ダイオードおよびそれを含む信号出力回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023089974A1 (ja) * 2021-11-18 2023-05-25 ローム株式会社 半導体装置
WO2023167161A1 (ja) * 2022-03-01 2023-09-07 ローム株式会社 半導体装置

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