CN109524452B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN109524452B
CN109524452B CN201811098957.9A CN201811098957A CN109524452B CN 109524452 B CN109524452 B CN 109524452B CN 201811098957 A CN201811098957 A CN 201811098957A CN 109524452 B CN109524452 B CN 109524452B
Authority
CN
China
Prior art keywords
region
semiconductor
voltage
cell
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811098957.9A
Other languages
English (en)
Other versions
CN109524452A (zh
Inventor
山口元男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN109524452A publication Critical patent/CN109524452A/zh
Application granted granted Critical
Publication of CN109524452B publication Critical patent/CN109524452B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Abstract

一种半导体器件，包括具有主表面的半导体基板、以及被设置在半导体基板的主表面上的元件形成区和外周耐压区二者。元件形成区包括用于形成电力元件的单元区以及用于形成至少一个电路元件的电路元件区。电路元件区被插入在外周耐压区和单元区之间。外周耐压区包括与元件形成区邻接的边界区。在所述边界区中，设置有一个或多个耐压区。所述一个或多个耐压区中的至少一个具有比所述单元区和所述电路元件区二者的耐压都低的耐压。

Description

半导体器件
技术领域
本发明涉及包括元件形成区和耐压区的半导体器件。
背景技术
已知存在采用诸如IGBT(绝缘栅双极型晶体管)的电力元件(或电力电子元件)并且其中出于改善浪涌承受力(resistance)的目的耐压区被设置在电力元件单元区的外周侧的半导体器件。
例如，日本专利No.JP3664129B2公开了一种半导体器件，其具有为p型的第一半导体区以及被设置在n-型半导体层的表面区中的耐压区二者。第一半导体区是用于形成半导体元件的区域。耐压区包括为p+型的第二半导体区；第二半导体区形成在第一半导体区的外周侧并且与第一半导体区间隔开。在耐压区中，在n-型半导体层和p+型第二半导体区之间形成p-n结。该p-n结处的杂质梯度大于n-型半导体层和p型第一半导体区之间的p-n结处的杂质梯度。因此，当施加浪涌时，形成在耐压区之间的p-n结首先被击穿，从而防止了电力元件单元的击穿。
应注意的是，在这之后使用的术语“表面区”表示包括表面以及表面内侧附近的区域。
另一方面，在诸如汽车和工业应用的各种应用中存在减小尺寸以及改善半导体器件性能的增长需求。例如，已经研究形成控制和/或保护电力元件单元的电路，该电路与电力元件单元位于相同的半导体基板上。这些电路由多个电路块构成；每个电路块采用各种类型的电路元件(例如，电阻器和晶体管)。因此，与均匀布置具有相同结构的电力元件单元的电力元件单元区不一样，电路元件区是复杂的各种元件结构的组合。
然而，当电力元件单元和电路元件被布置在相同的半导体基板上时存在以下问题。例如，构造垂直电力元件，使得在对半导体基板的主表面侧上设置的栅电极施加电压时，电流在主表面侧上设置的低电势电极和半导体基板的背表面侧上设置的高电势电极之间流动。也就是说，高电势电极被形成在半导体基板的整个背表面上并且在垂直方向上与电路元件区相对；因此，高电势电极易于对电路元件区导致电气干扰。另外，由于元件的上述结构特征，可能在电路元件之间形成无意寄生结构，或者在电力元件单元与电路元件之间的边界处，电力元件单元可能与电路元件发生电气干扰。
因此，当施加例如由于静电放电导致的高速且高压浪涌时，大量的浪涌电流可能流至电路元件，因为电力元件单元和电路元件之间的阻抗的不平衡。另外，由于在电路元件区中布置各种电路元件，例如电阻元件、MOSFET(金属氧化物半导体场效应晶体管)、电容元件、二极管以及双极型晶体管，在电路元件区中流动的浪涌电流中可能发生偏置。因此，当局部集中的浪涌电流超过电力元件单元或电路元件的额定浪涌电流时，可能发生闩锁现象，使得难以确保半导体器件的浪涌承受力。
发明内容
根据一个示范性实施例，提供了第一半导体器件。所述第一半导体器件包括：半导体基板，所述半导体基板具有主表面；第一半导体区，所述第一半导体区为第一导电类型并且被设置在所述半导体基板的所述主表面上；以及元件形成区和外周耐压区，所述元件形成区和外周耐压区二者被设置在所述半导体基板的所述主表面上。所述元件形成区包括单元区和电路元件区二者。所述单元区包括第二半导体区，所述第二半导体区为第二导电类型，并且被设置在所述第一半导体区的表面区中以形成电力元件。所述电路元件区包括第三半导体区，所述第三半导体区为所述第二导电类型，并且被设置在所述第一半导体区的所述表面区中以形成至少一个电路元件。所述电路元件区被插入在所述外周耐压区和所述单元区之间。所述外周耐压区包括与所述元件形成区邻接的边界区。所述边界区包括第四半导体区，所述第四半导体区为所述第二导电类型并且被设置在所述第一半导体区的所述表面区中。在所述第四半导体区中，设置一个或多个耐压区。所述一个或多个耐压区中的至少一个具有比所述单元区的耐压和所述电路元件区的耐压二者都低的耐压。
利用上述配置，能够在相同的半导体基板上设置单元区和电路元件区二者，从而降低了第一半导体器件的尺寸。
另外，利用上述配置，当高速且高压浪涌被施加至第一半导体器件时，允许所述第一或多个耐压区中的具有更低耐压的所述至少一个耐压区在第一半导体器件中首先被击穿，从而吸收元件形成区的外周侧上的浪涌。因此，能够使得流入单元区和电路元件区中的击穿电流的密度低于单元区和电路元件区的可允许电流密度。结果，能够防止对第一半导体器件的闩锁损伤。
因此，第一半导体器件具有更优秀的浪涌承受力、尺寸紧凑并且可靠性高。
根据另一示范性实施例，提供了第二半导体器件。所述第二半导体器件包括：半导体基板，所述半导体基板具有主表面；第一半导体区，所述第一半导体区为第一导电类型并且被设置在所述半导体基板的所述主表面上；以及元件形成区和外周耐压区，所述元件形成区和外周耐压区二者被设置在所述半导体基板的主表面侧上。所述元件形成区包括单元区和电路元件区二者。所述单元区包括第二半导体区，所述第二半导体区为第二导电类型，并且被设置在所述第一半导体区的表面区中以形成电力元件。所述电路元件区包括第三半导体区，所述第三半导体区为所述第二导电类型，并且被设置在所述第一半导体区的所述表面区中以形成至少一个电路元件。所述单元区被设置成环绕所述电路元件区。所述外周耐压区包括与所述元件形成区邻接的边界区。所述边界区包括第四半导体区，所述第四半导体区为所述第二导电类型并且被设置在所述第一半导体区的所述表面区中。在所述第四半导体区中，设置一个或多个耐压区。所述一个或多个耐压区中的至少一个具有比所述单元区的耐压和所述电路元件区的耐压二者都低的耐压。
利用上述配置，能够在相同的半导体基板上设置单元区和电路元件区二者，从而降低了第二半导体器件的尺寸。
另外，利用上述配置，在电路元件区的可以布置各种电路元件的外周侧上，设置有通常具有均匀结构的单元区，并且因此浪涌电流在所述单元区中均匀流动。因此，能够抑制浪涌电流被偏置，从而使得能够均匀且稳定地吸收电路元件区的外周侧上的浪涌。结果，能够抑制元件形成区中的电流的局部集中，从而改善了第二半导体器件的闩锁承受力。
另外，利用上述配置，当高速且高压浪涌被施加至第二半导体器件时，允许所述第一或多个耐压区中的具有更低耐压的所述至少一个耐压区在第二半导体器件中首先被击穿，从而吸收元件形成区的外周侧上的浪涌。因此，能够使得流入单元区和电路元件区中的击穿电流的密度低于单元区和电路元件区的可允许电流密度。结果，能够防止对第二半导体器件的闩锁损伤。
因此，第二半导体器件具有更优秀的浪涌承受力、尺寸紧凑并且可靠性高。
附图说明
根据以下给出的详细描述以及示范性实施例的附图将更全面地理解本发明，然而，不应将本发明限于特定的实施例，仅出于解释和理解的目的给出了示范性实施例。
在附图中：
图1是沿着图2的线I-I截取的根据第一实施例的半导体器件的一部分的放大截面图；
图2是根据第一实施例的半导体器件的平面图；
图3是示出了用于内燃机的点火设备的总体配置的示意图，点火设备包括由根据第一实施例的半导体器件构成的点火部；
图4是根据第一实施例的半导体器件的放大截面图，所述放大截面图示出了半导体器件中的电路元件区和单元区之间的关系；
图5是沿着图2的线V-V截取的根据第一实施例的半导体器件的一部分的放大截面图；
图6是示出了构成根据第一实施例的半导体器件的单元区的IGBT单元的结构和等效电路的示意图；
图7包括两个根据第一比较示例的半导体器件的不同部分的放大截面图，所述两个放大截面图分别对应于图1和5中所示的放大截面图；
图8是根据第二比较示例的半导体器件的一部分的放大截面图；
图9是根据第二实施例的半导体器件的平面图；
图10包括两个根据第二实施例的半导体器件的不同部分的放大截面图，所述两个放大截面图分别沿着图9中的线Xa-Xa和Xb-Xb截取；
图11是根据第三实施例的半导体器件的平面图；
图12是沿着图11的线XII-XII截取的根据第三实施例的半导体器件的一部分的放大截面图；
图13是示出了用于内燃机的点火设备的总体配置的示意图，所述点火设备包括由根据第三比较示例的半导体器件构成的点火部。
具体实施方式
下面将参考图1-13来描述示范性实施例。应该注意的是，出于清楚和理解的原因，只要有可能，在整个说明书中具有相同功能的相同部件在每个图中以相同的附图标记标出，并且为了避免冗余，将不重复相同部件的描述。
[第一实施例]
图1和图2示出了根据第一实施例的半导体器件1的总体配置。
在本实施例中，半导体器件1被配置为智能电力元件，在所述智能电力元件中，用于形成电力元件(即，电力电子元件)的单元区A1和用于形成电路元件的电路元件区A2二者被设置在相同的芯片上。
另外，如图3中所示，半导体器件1被应用到例如内燃机的点火设备，以构成控制点火线圈101的通电的点火部100。点火部100包括用于控制点火线圈101的通电的电力元件102(对应于单元区A1)以及用于控制并且保护电力元件102的电路(对应于电路元件区A2)。
如图1中所示，半导体器件1包括具有形成在其表面上的n型漂移层11(即，第一导电类型的第一半导体区)的单个半导体基板10。半导体基板10是p型基板(即，第二导电类型的基板)。
在下文中，半导体基板10的其上形成漂移层11的表面(即，图1中的上表面)将被称为主表面10a，半导体基板10的与主表面10a相对侧上的表面(即，图1中的下表面)将被称为背表面10b。
在漂移层11的表面区中，设置了元件形成区A和外周耐压区B二者。元件形成区A由单元区A1和电路元件区A2构成。外周耐压区B位于单元区A1和电路元件区A2二者的外侧(例如，在图1中的左侧)。单元区A1包括用于形成电力元件的p型基极区21(即，第二导电类型的第二半导体区)。另一方面，电路元件区A2包括p型阱区121(即，第二导电类型的第三半导体区)。
如图2中所示，沿着矩形(更特别地，正方形)半导体基板10的外边缘，外周耐压区B形成为基本正方形回路的形状。元件形成区A形成在外周耐压区B内侧，以具有基本矩形(更特别地，正方形)形状。
在本实施例中，沿着半导体基板10的一侧设置的元件形成区A的矩形(更特别地，非正方矩形)部分构成电路元件区A2；元件形成区A的剩余部分构成单元区A1。
基本上正方形回路形状的外周电压耐压区B具有分别位于半导体基板10的四个角处的四个弯曲角部分以及均在一对弯曲角部分之间延伸的四个直的部分。电路元件区A2被设置成例如与外周耐压区B的四个直的部分中的一个邻接。更特别地，电路元件区A2形成在外周耐压区B的电路元件区A2邻接的直的部分的整个长度上方。
如图2中所示，电路元件区A2插入在外周耐压区B和单元区A1之间。在单元区A1中，布置了形成点火设备的点火部100的电力元件102的单元。
半导体基板10由诸如Si、SiC、GaN或者Ga2O3的半导体材料制成。漂移层11由例如形成在半导体基板10的主表面10a上的外延生长层构成。
在单元区A1中，形成有诸如IGBT、MOSFET以及晶闸管的各种电力元件。
例如，在图1中，示出了具有平面结构的IGBT单元2。IGBT单元2具有连接至半导体基板10的主表面10a侧上的发射极端子E(即，第一端子)的发射极电极13(即，低电势电极)。另外，IGBT单元2还具有连接至半导体基板10的背侧10b侧上的集电极端子C(即，第二端子)的集电极电极14(即，高电势电极)。
另外，应注意的是在MOSFET的情况下，第一端子是MOSFET的源极端子并且第二端子是MOSFET的漏极端子。
在电路元件区A2中，布置了例如形成用于控制并且保护单元区A1的电路的电路元件3。电路元件3可以包括例如电阻元件、MOSFET、电容元件、二极管以及双极型晶体管。另外，可以根据电路的配置以任意组合方式使用电路元件3，例如不同类型的电路元件3的组合或者相同类型的多个电路元件3的组合。
例如，在图1中，示出了MOSFET 31和电阻元件32。包括这些电路元件3的电路元件区A2位于外周耐压区B的内周端部与单元区A1的外周端部之间。在电路元件区A2中，在漂移层11的表面区中形成p型阱区121(即，第三半导体区)。另外，在p型阱区121中。设置有包括MOSFET 31和电阻元件32的电路元件3。另外，电路元件3和IGBT单元2的配置将在下面具体描述。
如上所述，在公共半导体基板10上设置元件形成区A和外周耐压区B二者并且元件形成区A被配置为包括单元区A1和电路元件区A2二者，使得通过例如引线键合在不同半导体基板之间提供电气连接变得不是必须的；还能够使得整个半导体器件1尺寸变得紧凑。
另一方面，由于单元区A1、电路元件区A2以及外周耐压区B全部都被设置在公共半导体基板10上，所以集电极电极14可以与电路元件区A2形成电气干扰。另外，如图4中的左右箭头所表示的，电路元件区A2和其他部分(例如，与电路元件区A2相邻的IGBT单元2)可以彼此互相电气干扰，降低半导体器件1的浪涌承受力。
考虑到上述情况，在本实施例中，在与元件形成区A邻接的外周耐压区B的边界区B1中，设置耐压区4A和4B(即，一个或多个耐压区)。下面将更具体地描述边界区B1的配置。
另外，应注意的是出于简化，从图4开始未示出设置在半导体基板10的背表面10b侧上的集电极电极14。
返回参考图1，在与元件形成区A邻接的其边界区B1中，外周耐压区B具有形成在漂移层11的表面区中的p型阱区122(即，第二导电类型的第四半导体区)。另外，在边界区B1中，耐压区4A位于外周侧，而耐压区4B位于内周侧。耐压区4A和4B中的至少一个的耐压被设置成低于包括在元件形成区A中的单元区A1和电路形成区A2二者的耐压。另外，耐压区4A和4B的二者(即，全部)的耐压被设置成低于单元区A1和电路元件区A2二者的耐压是优选的。
在外周耐压区B中，在边界区B1的外侧，设置有具有例如场-板结构的耐压结构部5。耐压结构部5被配置为环绕整个元件形成区A。
在图1中示出的半导体器件1的截面(即，沿着图2中的线I-I截取的截面)上，边界区B1与电路元件区A2邻接。另外，在边界区B1中，p型阱区122与电路元件区A2的p型阱区121一体形成在漂移层11的表面区中。更具体而言，在p型阱区121的外周侧上，p型阱区122与p型阱区121形成有相同深度，以便与p型阱区121连续。因此，p型阱区121和p型阱区122集成到一个p型阱区12中。p型阱区12和漂移层11之间的p-n结从电路元件区A2向外延伸，以具有在边界区B1的外周端部处形成的外周端部12a。因此，降低了电路元件区A2中的电场，从而抑制了电路元件区A2中的电流的局部集中。
在构成外周耐压区B的边界区B1的p型阱区122中，设置耐压区4A和4B，以形成电路元件区A2外侧的浪涌吸收路径，从而降低施加至元件形成区A的浪涌。更特别地，在p型阱区122中，耐压区4A位于外周侧(即，在外周端部12a侧上)上，而耐压区4B位于内周侧(即，在电路元件3侧上)上。
耐压区4A包括位于p型阱区122、n型漂移层11与设置在p型阱区122的表面区中的p+接触区42(即，第二导电类型的高浓度半导体区)、与p+接触区42电连接的电极部分41之间的p-n结部分。类似地，耐压区4B包括位于p型阱区122、n型漂移层11与设置在p型阱区122的表面区中的p+接触区421(即，第二导电类型的高浓度半导体区)、与p+接触区421电连接的电极部分41之间的p-n结部分。
应注意的是，在边界区B1中，耐压区4A和4B可以具有任意的配置，使得耐压区4A和4B中的任一个或二者具有比包括在元件形成区A中的单元区A1和电路元件区A2二者更低的耐压。另外，两个耐压区4A和4B中的具有更低耐压并且因此允许比另一个更早被击穿的那一个耐压区可以是位于外周侧上的耐压区4A或者位于内周侧上的耐压区4B。
例如，在p型阱区122中，电场强度在外周端部12a的附近中变得高。因此，当外周端部12a被配置为具有如图1中所示的边缘12b时，由于电场集中，易于在耐压区4A中发生击穿。也就是说，将外周端部12a配置为具有边缘12b，降低了耐压区4A的耐压，从而有助于形成通过耐压区4A的浪涌吸收路径。
另外，在上述情况下，能够通过调整外周端部12a的边缘12b处的p型阱区122的曲率来调整耐压区4A的耐压。更具体而言，能够通过减小边缘12b处p型阱区122的曲率来降低耐压区4A的耐压，从而允许在半导体器件1中耐压区4A首先被击穿。因此，能够显著减少流至电路元件区A2的浪涌电流，从而防止电路元件区A2被击穿。
另一方面，能够通过将p+接触区421形成得比p+接触区42更深来降低耐压区4B的耐压。例如，如图1中所示，能够将p+接触区421的深度设置成很大，以到达p型阱区12的底部。因此，能够使得浪涌电流从漂移层11直接流到p+接触区421中，从而有助于形成通过耐压区4B的浪涌吸收路径。另外，还能够进一步将p+接触区421加深至超出p型阱区12的底部，以暴露n型漂移层11，从而进一步降低耐压区4B的耐压。
另外，还能够组合耐压区4A和4B的上述配置，从而增大半导体器件1中的浪涌吸收区域。因此，即使在更高电压浪涌被施加至半导体器件1时，也能够防止在半导体器件1中发生闩锁击穿。
应该注意的是，除了上述调整边缘12b处的p型阱区122的曲率以及调整p+接触区421的深度的方法之外，还能够通过其他方法来降低耐压区4A和4B的耐压。
另外，如图1中所示，在电路元件区A2和边界区B1中，p型阱区12的深度被设置成是恒定的。除了其端部之外，p型阱区12和n型漂移层11之间的p-n结具有基本平面的形状。
设置在耐压区4A和4B中的电极部分41由例如诸如铝合金的金属材料制成。电极部分41连接至设置在单元区A1中的发射极电极13(即，低电势电极)。发射极电极13所连接的发射极端子E(即，第一端子)接地。因此，耐压区4A和4B经由它们相应的浪涌吸收路径(即，图1中用虚线包围的那些部分)电连接至发射极电极13，形成浪涌吸收路径。在这里，耐压区4A的浪涌吸收部分包括设置在耐压区4A中的p+接触区42和电极部分41二者；耐压区4B的浪涌吸收部分包括设置在耐压区4B中的p+接触区421和电极部分41。
另外，如图1中所示，p+接触区16被设置在p型阱区12的内周端部的表面区中；p型阱区12的内周端部与单元区A1邻接。p+接触区16与发射极电极13的向外延伸到电路元件区A2中的延伸部连接。
在图5中示出的半导体器件1的截面(即，沿着图2的线V-V截取的截面)上，在外周耐压区B的边界区B1与单元区A1之间没有插入的电路元件区A2；因此边界区B1直接邻接单元区A1的外周端部。在这种情况下，在边界区B1中，在漂移层11的表面区中形成p型阱区123(即，第四半导体区)。另外，在p型阱区123中，形成有耐压区4A(即，一个或多个耐压区)。耐压区4A的耐压被设置成低于包括在元件形成区A中的单元区A1和电路元件区A2二者的耐压。在耐压区4A的外侧，设置有耐压结构部5。
更具体而言，如图5中所示，耐压区4A包括位于p型阱区123、n型漂移层11与设置在p型阱区123的表面区中的p+接触区42(即，第二导电类型的高浓度半导体区)、与p+接触区42电连接的电极部分41之间的p-n结部分。也就是说，图5中所示的耐压区4A与图1中所示的耐压区4A具有相同的配置。因此，在图5中所示的耐压区4A的情况下，也能够例如通过调整p型阱区123和n型漂移层11之间的p-n结部分的外周端部12a的边缘12b处的p型阱区123的曲率来降低耐压区4A的耐压。
另外，应注意的是，图1中所示的耐压区4B还可以被设置在图5中所示的耐压区4A的内周侧上。
另外，图5中所示的耐压区4A的电极部分41与设置在单元区A1中的发射极电极(即，低电势电极)一体形成。因此，耐压区4A经由其浪涌吸收部分(即，图5中虚线所包围的部分)而电连接至发射极电极13，形成单元区A1外侧的浪涌吸收路径。在这里，耐压区4A的浪涌吸收部分由设置在耐压区4A中的p+接触区42和电极部分41二者构成。
返回参考图1，耐压结构部5包括场氧化膜51、多个环形场板52以及多个齐纳二极管对53。场氧化膜51形成在漂移层11的表面区上。场板52布置在场氧化膜51上，使得彼此分隔开。每个齐纳二极管对53位于场板52的一相邻对之间。场氧化膜51和场板52覆盖有层间电介质膜54。位于最内侧的一个场板52经由接触孔而电连接至场板电极55，所述接触孔被形成为通过层间电介质膜54并且位于最内侧场板52之上。另外，场板电极55电连接至元件形成区A的栅极端子G。另一方面，位于最外侧的一个场板52具有从层间电介质膜54暴露的外周端部；在所述外周端部上，布置有等电势板56。最外侧场板52经由等电势板56而电连接至在漂移层11的表面区中形成的n+接触区57。
场板52由例如多晶硅或者金属材料制成。每一个齐纳二极管对53由反相连接的两个齐纳二极管构成。另外，每一个齐纳二极管通过例如将不同导电类型(即，p型和n型)的杂质交替注入到多晶硅中来制成。
耐压结构部5利用场板52调整半导体器件1中的电场分布，并且通过当经受过电压时被击穿的齐纳二极管53以及场板52的组合使用来获得期望的耐压。
另外，在包括本实施例的下述示范性实施例中，第一导电类型是n型并且第二导电类型是p型。然而，第一导电类型替代地可以是p型并且第二导电类型替代地可以是n型。不特定限制半导体基板10以及各区的形状和尺寸，而是可以根据半导体器件1的使用来适当地改变其形状和尺寸。
在单元区A1中，每一个IGBT单元2包括集电极层，所述集电极层由p型半导体基板10、形成在n型漂移层11的表面区中的p型基极区21、形成在p型基极区21中以构成发射极区的n+型半导体区22构成。在p型基极区21中，在每个n+型半导体区22的相邻对之间，形成有构成基极接触区的p+型半导体区23。在n+型半导体区22和p型基极区21上，经由栅极电介质膜24布置有栅电极15。在栅电极15下面的p型基极区21中，形成有沟道区。栅电极15由例如多晶硅制成并且经由未示出的栅极引线连接至栅极端子G。
在栅电极15上，经由层间电介质膜25布置有发射极电极13(即，低电势电极)；发射极电极13连接至发射极端子E(即，第一端子)。另外，发射极电极13经由在层间电介质膜25中形成的接触孔而电连接至n+型半导体区22和p+型半导体区23。在半导体基板10的背表面10b侧上(即，在与主表面10a相对的侧上)，形成有集电极电极14(即，高电势电极)；集电极电极14连接至集电极端子C(即，第二端子)。发射极电极13和集电极电极14由例如诸如铝合金的金属材料制成。
元件形成区A的单元区A1包括均具有上述配置作为基本单元的IGBT单元2。IGBT单元2被布置在单元区A1中，以实现IGBT(或图3中示出的电力元件102)的期望特性。另外，IGBT单元2的配置可以适当改变。例如，IGBT单元2可以替代地具有沟槽结构。
另外，如图5中所示，除了IGBT单元2之外，单元区A1还包括不具有寄生晶体管结构的第二单元2A。具体而言，第二单元2A具有通过从IGBT单元2的结构去除n+型半导体区22获得的结构。也就是说，每一个第二单元2A包括p型基极区21和p+型半导体区23。由于第二单元2A不具有p型基极区21的n+型半导体区22，所以在第二单元2A中不形成寄生晶体管结构。在单元区A1中，第二单元2A至少被布置在紧邻边界区B1的第一行中并且IGBT单元2被布置在第一行内侧。利用这种布置，能够更有效地抑制IGBT单元2的闩锁操作。另外，当耐压区4A被击穿时，第二单元2A形成浪涌吸收路径，增大了半导体器件1中的浪涌吸收区域。
现在参考图3，具有上述结构的半导体器件1被应用至点火设备，以构成控制点火线圈101的通电的点火部100。点火部100包括由半导体器件1的单元区A1构成的电力元件102。
如图3中所示，点火线圈101包括主线圈101a和次级线圈101b。主线圈101a具有连接至电池的正端子+B的一端以及连接至电力元件102的集电极端子C的另一端。电力元件102的发射极端子E接地。
在本实施例中，电力元件102与用于控制和保护电力元件102的电路被设置在相同的半导体基板10上。这些电路包括例如波形成形电路103、驱动电路104、过电流保护电路105、过电压保护电路106以及用于噪声吸收的电阻器107。
在操作中，点火信号1Gt从内燃机的控制设备(未示出)输出至点火部100。点火信号1Gt然后由波形成形电路103波形成形至具有两个可辨别电平(即，高电平和低电平)的二进制信号。另外，所述二进制信号被输入至驱动电路104。然后，根据输入的二进制信号，驱动电路104输出栅极电压至电力元件102，从而开启-关闭驱动电力元件102。因此，至点火线圈101的主线圈101a的电流的供应被选择性地允许和中断，导致次级线圈101b中的高点火电压。
过电流保护电路105连接至电力元件102的感测发射极端子。过电流保护电路105检测在点火线圈101的主线圈101a中流动的主电流。当所检测到的主电流过大时，过电流保护电路105限制或中断主电流，从而保护电力元件102免于过电流。
过电压保护电路106连接至点火部100的电力端子B；电力端子B连接至电池的正端子+B。过电压保护电路106保护电力元件102免于电池的输出电压中的变化导致的过电压。
上述电路103-106由设置在半导体器件1的电路元件区A2中的电路元件3形成。电路元件3包括例如如图1中所示的MOSFET 31和电阻元件32。
MOSFET 31包括形成在n型漂移层11的表面区中的p型阱区121(即，第三半导体区)。MOSFET 31还包括均形成在p型阱区121的表面区中的n+型源极层31a和n+型漏极层31b。在n+型源极层31a和n+型漏极层31b上，经由栅极电介质膜33布置有栅电极34。栅电极34由例如多晶硅制成并且经由未示出的栅极引线连接至栅极端子G。另外，在n+型源极层31a和n+型漏极层31b上，经由层间电介质膜36分别布置有源电极35a和漏电极35b。源电极35a和漏电极35b由例如诸如铝合金的金属材料制成。源电极35a和漏电极35b经由在层间电介质膜36中形成的接触孔而分别电连接至n+型源极层31a和n+型漏极层31b。
电阻元件32包括电阻器38和引线部分39。电阻器38经由层间电介质膜37布置在p型阱区121上。引线部分39经由另一层间电介质膜37布置在电阻器38上。电阻器由例如多晶硅制成。电阻器38经由在层间电介质膜37中形成的接触孔而电连接至引线部分39。层间电介质膜37被插入在电阻器38和引线部分39之间。引线部分39连接至MOSFET 31的源电极35a和漏电极35b以及其他未示出的电路元件3，形成期望的电路。
接下来，将描述由根据本实施例的半导体器件1构成的点火设备的点火部100的耐压结构。
在高电平栅极电压从驱动电路104输出时，由半导体器件1的IGBT单元2构成的电力元件102导通，允许主电流(或者集电极电流)流过点火线圈101的主线圈101a。另外，在低电平栅极电压从驱动电路104输出时，电力元件102关闭，中断主电流并且从而使得在点火线圈101的次级线圈101b中生成高的次级电压(即，点火电压)。此时，高的反电动势在点火线圈101的主线圈101a中生成并且施加在电力元件102(即，IGBT单元2)的集电极和发射极之间。因此，在具有电感负载(即，点火线圈101)的点火部100中，在外周耐压区B中形成有耐压结构部5，以确保用于电路的开关和操作的足够耐压。
另一方面，存在由于静电放电导致的高速和高压浪涌被施加至点火部100(即，半导体器件1)的情况。如图6中所示，构成点火部100的电力元件102的IGBT单元2包括具有pnpn晶闸管结构的寄生元件6。更具体而言，寄生元件6具有集电极电极14侧上的pnp晶体管61以及发射极电极13侧上的npn晶体管62。当生成高浪涌电压dV/dt并且因此逆向流过npn晶体管62的基极-发射极电阻RBE时，npn晶体管62导通。因此，发生了电流连续从集电极端子C流至发射极端子E的闩锁现象。类似地，在半导体器件1的电路元件区A2中形成寄生元件的情况下，也能够发生闩锁现象。因此，需要在半导体器件1的单元区A1和电路元件区A2中的一个或二者中防止闩锁现象的发生。
另外，图6中示出的IGBT单元2具有如下配置；在构成集电极层的p+型半导体基板10上，经由n+型缓冲层27形成有n-漂移层11。利用这种配置，能够降低n-型漂移层11的厚度，从而抑制了所存储载流子的增加并且降低了开关损失。如上所述，不特意限定元件形成区A中设置的IGBT单元2和电路元件3的配置。
如图1和2中所示，在根据本实施例的半导体器件1中，外周耐压区B包括环绕元件形成区A的边界区B1。在不存在寄生元件6的边界区B1中，设置有耐压区4A和4B以形成浪涌吸收路径。耐压区4A和4B位于电路元件区A2的外周侧上并且通过具有p型阱区122和n型漂移层11之间的p-n结来吸收浪涌，从而比元件形成区A更早被击穿。
更具体而言，在本实施例中，电路元件区A2的p型阱区121与边界区B1的p型阱区122一体形成。p型阱区122和n型漂移层11之间的p-n结从电路元件区A2向外延伸，以具有位于耐压结构部5的场板电极55下方的外周端部12a。因此，在元件形成区A的附近电场被弛豫，而在外周端部12a的附近电场集中。结果，在耐压区4A和4B中具有较低耐压的那一个中发生击穿，例如在位于耐压区4A中的外周端部12a的边缘12b处发生，导致如图1中的粗线所示的大的浪涌电流流动。
另外，p型阱区122中的浪涌吸收路径是从边缘12b延伸至位于电极部分41下方的p+接触区42的相对短的路径。另一方面，如图5中所示，在边界区B1的邻接单元区A1的部分中，设置有与图1中的耐压区4A具有相同配置的耐压区4A。因此，在图5中的耐压区4A中形成的浪涌吸收路径与在图1中的耐压区4A中形成的浪涌吸收路径完全相同。
也就是说，在本实施例中，耐压区4A均匀形成在包括单元区A1和电路元件区A2的整个元件形成区A周围。因此，能够均匀地吸收在整个元件吸收区A的外周侧上的浪涌。
另外，除了耐压区4A之外，在边界区B1中进一步设置耐压区4B，并且除了IGBT单元2之外，在单元区A1中进一步设置第二单元2A，能够吸收更大的浪涌电流，从而可靠地防止了半导体器件1的击穿。
更具体而言，如图1和5的细线所示，能够显著地降低流至单元区A1和电路元件区A2的浪涌电流。因此，能够使得流入单元区A1和电路元件区A2的击穿电流的密度低于单元区A1和电路元件区A2的可允许电流密度。结果，能够防止由于闩锁现象导致的对半导体器件1的热损伤，降低半导体器件1的尺寸并且确保半导体器件1的高可靠性。
相反地，在图7中所示的第一比较示例中，在外周耐压区B的邻接元件形成区A的边界区B1中，既没有设置耐压区4A，也没有设置耐压区4B。因此，可能在元件形成区A中发生击穿。
具体而言，如图7的上截面图所示，在边界区B1的邻接电路元件区A2的部分中，p型阱区12与电路元件区A2中形成的p型阱区12一体形成。另外，在边界区B1中形成的p型阱区12上，经由场氧化膜51布置有最内侧场板52。最内侧场板52覆盖有层间电介质膜54并且经由层间电介质膜54中形成的接触孔而电连接场板电极55。
在电路元件区A2中形成的p型阱区12上，经由一个层间电介质膜37布置有电阻器38。电阻器38由例如多晶硅制成。另外，在电阻器38上，经由另一层间电介质膜37布置有引线部分39。电阻器38经由插入在电阻器38和引线部分39之间的层间电介质膜37中形成的接触孔而电连接至引线部分39。应注意的是，电路元件区A2仅简要示出在图7的上截面图中。在电路元件区A2的与外周耐压区B的相对侧上，设置有单元区A1(在图7的上截面图中未示出)的IGBT单元2，单元区A1与电路元件区A2相邻。另外，p+接触区16被设置在p型阱区12的内周端部的表面区中并且连接至发射极电极13。
在边界区B1中，在p型阱区12上既没有布置电极部分41，也没有布置p+接触区42和421。也就是说，在边界区B1中，既没有设置耐压区4A，也没有设置耐压区4B。
另一方面，如图7的下截面图所示，边界区B1的与单元区A1直接相邻的部分具有与之相邻设置的IGBT单元2。
在上述第一比较示例中，当浪涌被施加至集电极电极14时，根据在边界区B1和单元区A1之间是否具有插入的电路元件区A2，流入p型阱区12的浪涌电流发生偏差。
具体而言，如图7的上截面图中所示，利用插入在边界区B1和单元区A1之间的电路元件区A2，浪涌电流从p型阱区12和n型漂移层11之间的p-n结的外周端部12a流入p型阱区12。然后，沿着从外周端部12a至电路元件区A2和单元区A1之间的边界处的发射极电极13的长的浪涌吸收路径，浪涌电流流过p型阱区12。沿着所述长的浪涌吸收路径，对浪涌电流的承受力高。因此，如图7的上截面图中的细线箭头所示，仅小量的浪涌电流沿着长的浪涌吸收路径流过p型阱区12。
相反地，如图7的下截面图中所示，没有插入在边界区B1和单元区A1之间的电路元件区A2，浪涌电流沿着短的浪涌吸收路径流过p型阱区12。沿着短的浪涌吸收路径，对浪涌电流的承受力低。因此，如图7的下截面图中的粗线箭头所示，大量的浪涌电流沿着短的浪涌吸收路径流过p型阱区12。
因此，在第一比较示例中，在边界区B1的与单元区A1邻接的那部分处的集电极端子C与发射极端子E之间的电阻与在边界区B1的与电路元件区A2邻接的那部分处的集电极端子C与发射极端子E之间的电阻显著不同。当大量的浪涌电流沿着如图7的下截面图中的粗线箭头所示的短的浪涌吸收路径流动时，短的浪涌吸收路径附近存在的一些载流子可能流入单元区A1中。因此，流入单元区A1的电流的密度可能超过了单元区A1的可允许电流密度，导致单元区A1的闩锁损坏。
在边界区B1中未设置耐压区的上述第一比较示例可以被修改成在元件形成区A部分中形成有低耐压区，从而吸收浪涌。
例如，在图8中所示的第二比较示例中，在电路元件区A2中，设置有p+型半导体层17，以与p型阱区12的内周端部部分叠加。p+型半导体层17被形成得比p型阱区12更深，从而到达n-型漂移层11。在p+型半导体层17上，经由层间电介质膜37布置有发射极电极13。另外，p+型半导体层17经由在层间电介质膜37中形成的接触孔而与发射极电极13直接接触。p+型半导体层17与n-型漂移层11之间的p-n结具有更大的杂质梯度并且因此与p型阱区12和n-型漂移层11之间的p-n结相比具有更低的耐压。
在上述第二比较示例中，当浪涌被施加至集电极电极14时，浪涌电流流入p+型半导体层17，然后经由延伸至发射极电极13的浪涌吸收路径吸收。然而，为了降低流入至电路元件区A2中的特定元件的浪涌电流，需要确保用于在特定元件附近提供低耐压区的位置和所需面积。在这里，特定元件指的是浪涌电流容易流入其中的元件或者容易被闩锁现象损伤的元件。因此，在电路元件区A2中设置低耐压区存在布设限制。因此，由于布设限制，不能改善半导体器件的闩锁承受力。
作为比较，根据本实施例，能够确保半导体器件1中的足够浪涌吸收区域，从而能够改善半导体器件1的浪涌承受力，同时降低半导体器件1的尺寸。
[第二实施例]
在根据之前的半导体器件1中，在元件形成区A中，不特意限制电路元件区A2的形状、尺寸和位置，但是可以适当改变其形状、尺寸和位置。另外，在边界区B1中，不特意限制耐压区的数量、配置和位置，但是可以适当改变其数量、配置和位置。
例如，如图9中所示，在根据第二实施例的半导体器件1中，电路元件区A2基本上为正方形形状。电路元件区A2位于基本上为正方形回路形状的外周耐压区B的内侧，并且靠近外周耐压区B的四个弯曲角部分中的一个。另外，在直的部分的整个长度的多余一半长度的上方，电路元件区A2邻接外周耐压区B的四个直的部分中的一个。元件形成区A的未形成电路元件区A2的剩余部分构成单元区A1。另外，单元区A1和电路元件区A2可以与第一实施例中所描述的那些具有相同的基本配置。
另外，在本实施例中，如图10的上截面图所示，耐压区4A和4B二者被设置在外周耐压区B的边界区B1的邻接电路元件区A2的那部分中。另外，如图10的下截面图所示，耐压区4A和4B二者也被设置在外周耐压区B的边界区B1的邻接单元区A1的那部分中。
也就是说，在本实施例中，耐压区4A和4B二者被配置为环绕整个元件形成区A。另外，耐压区4A和4B中的至少一个的耐压被设置成低于包括在元件形成区A中的单元区A1和电路元件区A2二者的耐压。
具体而言，在本实施例中，如图10中所示，耐压区4A和4B中的每一个包括位于p型阱区122、n型漂移层11与设置在p型阱区122的表面区中的p+接触区42(即，第二导电类型的高浓度半导体区)、与p+接触区42电连接的电极部分41之间的p-n结部分。
也就是说，在本实施例中，位于外周侧上的耐压区4A与第一实施例(参见图1)中描述的完全相同。然而，与第一实施例不同的是，在本实施例中，位于内周侧上的耐压区4B的p+接触区42的深度与位于外周侧上的耐压区4A的p+接触区42的深度相等。
因此，在本实施例中，在耐压区4A和4B的每一个中，形成有如图10中的虚线所包围的浪涌吸收部分。浪涌吸收部分由包括在耐压区的p+接触区42和电极部分41构成。另外，浪涌吸收部分电连接至发射极电极13，形成浪涌吸收路径。
另外，与第一实施例中一样，能够通过调整外周端部12a的边缘12b处的p型阱区122的曲率来降低耐压区4A的耐压，从而使得耐压区4A比耐压区4B被更早击穿。
另外，在本实施例中，外周端部12a的边缘12b处的p型阱区122的曲率被设置成在整个边界区B1上恒定。然而，应该注意的是，外周端部12a的边缘12b处的p型阱区122的曲率可以被设置成在边界区B1的邻接电路元件区A2的部分与边界区B1的邻接单元区A1的部分之间不同。
如上所述，在本实施例中，耐压区4A和4B二者均匀地形成在包括单元区A1和电路元件区A2的整个元件形成区A周围。因此，外周耐压区B的边界区B1中的浪涌吸收区域增大。另外，能够抑制浪涌电流在边界区B1中被偏置，从而使得在环绕元件形成区A的整个边界区B1上均匀地吸收浪涌。
另外，在本实施例中，位于外周侧上的耐压区4A的耐压被设置成低于位于内周侧上的耐压区4B的耐压，从而使得耐压区4A比耐压区4B更早被击穿。因此，能够降低流至电路元件区A2的浪涌电流并且防止由于无意的寄生结构导致产生闩锁现象。
另外，如上所述，在本实施例中，耐压区4A和4B二者均匀地形成在整个元件形成区A周围。替代地，耐压区4A和4B二者可以仅在元件形成区A的易于发生电流的局部集中的部分附近形成。换言之，能够在元件形成区A的不易于发生电流的局部集中的部分附近不形成耐压区。
[第三实施例]
图11和12示出了根据第三实施例的半导体器件1的总体配置。
如图11中所示，在本实施例中，元件形成区A基本上为正方形形状并且被基本上为正方形回路形状的外周耐压区B环绕。电路元件区A2为矩形形状并且与外周耐压区B的四个直的部分中的一个相邻但是与之分隔开。更具体而言，电路元件区A2以预定的间隔与外周耐压区B的相邻直的部分分隔开。元件形成区A的未形成电路元件区A2的剩余部分构成单元区A1。也就是说，在本实施例中，电路元件区A2被单元区A1完全环绕。另外，单元区A1和电路元件区A2可以与第一实施例中描述的那些具有相同的基本配置。
具体而言，在实施例中，如图12中所示，在外周耐压区B的整个外周上，单元区A1被插入在外周耐压区B和电路元件区A2之间。在外周耐压区B的与单元区A1邻接的边界区B1中，仅设置有耐压区4A，耐压区4A的耐压被设置成低于单元区A1和电路元件区A2二者的耐压。
与第一实施例中一样，耐压区4A包括位于p型阱区123、n型漂移层11与设置在p型阱区123的表面区中的p+接触区42(即，第二导电类型的高浓度半导体区)、与p+接触区42电连接的电极部分41之间的p-n结部分。在这里，在耐压区4A中，形成有由p+接触区42和电极部分41二者构成的浪涌吸收部分。另外，浪涌吸收部分电连接至发射极电极13，形成浪涌吸收路径。
在本实施例中，如图12中所示，在单元区A1中，布置有两行的单元。具体而言，在紧邻边界区B1的第一行中，布置有没有寄生晶体管结构的第二单元2A。另一方面，在紧邻电路元件区A2的第二行中，布置有IGBT单元2(即，第一单元)。
另外，应注意的是，在单元区A1中，IGBT单元2可以替代地被布置在两行或更多行中，并且第二单元2A可以替代地被布置在两行或更多行中，使得第二单元2A的至少一行被布置在所有IGBT单元2的外周侧上。例如，单元区A1可以替代地具有被布置在两行中的第二单元2A以及被布置在单行中的IGBT单元2，所述单行位于两行第二单元2A的内周侧。
与第一实施例中一样，每个IGBT单元2包括由p型半导体基板10构成的集电极层、由形成在n型漂移层11的表面区中的p型半导体区21构成的基极层、由形成在p型半导体区21的表面区中的n+型半导体区22构成的发射极层、以及由形成在n+型半导体区22的每个相邻对之间的p+型半导体区23构成的基极接触层。另一方面，第二单元2A不具有n+型半导体区22并且因此不具有形成在其中的寄生晶体管结构。因此，第二单元2A几乎不受在外周耐压区B的边界区B1中流动的浪涌电流的影响。
如上所述，在本实施例中，在边界区B1的整个外周上，单元区A1与外周耐压区B的边界区B1邻接。另外，在边界区B1中，设置有其耐压被设置成低于单元区A1和电路元件区A2二者的耐压的耐压区4A。另外，在单元区A1中，至少在紧邻边界区B1的第一行中布置有第二单元2A。
也就是说，在本实施例中，单元区A1被形成为环绕整个电路元件区A2，并且耐压区4A被形成为环绕整个单元区A1。因此，能够可靠地抑制浪涌电流被偏置，从而使得能够在电路元件区A2的外周侧上均匀且稳定地吸收浪涌。结果，使得能够改善半导体器件1的浪涌承受力。
另外，如上所述，在第一实施例中，边界区B1的部分邻接电路元件区A2(参见图2)；耐压区4A和4B二者形成在边界区B1的邻接电路元件区A2的那部分中(参见图1)。在第二实施例中，边界区B1的部分邻接电路元件区A2(参见图9)；耐压区4A和4B二者均匀地形成在包括单元区A1和电路元件区A2的整个元件形成区A周围(参见图10)。在第三实施例(即，本实施例)中，单元区A1被形成为环绕整个电路元件区A2(参见图11)；耐压区4A被形成为环绕整个单元区A1(参见图12)。因此，在第一实施例、第二实施例以及第三实施例的每一个中，能够防止大的浪涌电流流入布置有各种电路元件3的电路元件区A2附近，从而改善了半导体器件1的闩锁承受力。
图13示出了根据第三比较示例的半导体器件1的配置。半导体器件1被应用至用于内燃机的点火设备，以构成点火设备的点火部100。在该比较示例中，电力元件102(对应于半导体器件1的单元区A1)与用于控制且保护电力元件102的电路(对应于半导体器件1的电路元件区A2)被设置在不同的半导体基板上。
更具体而言，在第三比较示例中，电力元件102被设置在半导体基板108上。波形成形电路103、驱动电路104、过电流保护电路105、过电压保护电路106被设置在另一基板109上。用于噪声吸收的电阻器107被设置在再一半导体基板110上。
利用上述配置，半导体器件1的构成电力元件102的IGBT单元2被设置在半导体基板108上，而半导体器件1的构成用于控制且保护电力元件102的电路元件3被设置在半导体基板109和110上。因此，能够抑制在IGBT单元2和电路元件3之间的相互电气干扰。然而，利用上述配置，需要通过例如引线键合在不同的半导体基板108-110之间提供电气连接。因此，整个半导体器件1的尺寸可能变得太大。
相反地，在每一个上述实施例中，包括单元区A1和电路元件区A2的元件形成区A、以及外周耐压区B被设置在公共半导体基板10上。因此，无需通过例如引线键合在不同的半导体基板之间提供电气连接。另外，无需将半导体器件1配置为多芯片器件。结果，能够使得整个半导体器件1尺寸上变得紧凑。另外，在外周耐压区B的边界区B1中，围绕包括单元区A1和电路元件区A2的整个元件形成区A形成至少一个耐压区(更具体而言，第一和第三实施例中的耐压区4A，第二实施例中的耐压区4A和4B)。因此，能够在外周耐压区B的整个边界区B1中形成均匀的浪涌吸收路径，从而抑制浪涌电流在边界区B1中被偏置。结果，变得能够在整个边界区B1上均匀吸收浪涌。
因此，根据上述实施例，变得能够实现具有更优秀的浪涌承受力、尺寸紧凑并且可靠性高的半导体器件1。
尽管已经示出并且描述了上述特定实施例，但是本领域技术人员应该理解的是，可以在不偏离本发明的精神的情况下做出各种变型、修改和改进。
例如，在上述实施例中，在外周耐压区B的边界区B1中，设置有仅耐压区4A或者耐压区4A和4B二者。然而，能够在外周耐压区B的边界区B1中设置三个或更多个耐压区。
在上述实施例中，半导体器件1被应用于内燃机的点火设备，以构成点火设备的的点火部100。然而，半导体器件1可以替代地被应用于内燃机的其他设备。另外，半导体器件1可以替代地被应用于任何其他使用的设备，以构成电力元件和用于控制和/或保护所述电力元件的电路。

Claims (13)

1.一种半导体器件，包括：
半导体基板，所述半导体基板具有主表面；
第一半导体区，所述第一半导体区为第一导电类型并且被设置在所述半导体基板的所述主表面上；以及
元件形成区和外周耐压区，所述元件形成区和外周耐压区二者被设置在所述半导体基板的所述主表面上,
其中，
所述元件形成区包括单元区和电路元件区二者，
所述单元区包括第二半导体区，所述第二半导体区为第二导电类型，并且被设置在所述第一半导体区的表面区中以形成电力元件，
所述电路元件区包括第三半导体区，所述第三半导体区为所述第二导电类型，并且被设置在所述第一半导体区的所述表面区中以形成至少一个电路元件，
所述电路元件区被插入在所述外周耐压区和所述单元区之间，
所述外周耐压区包括与所述元件形成区邻接的边界区，
所述边界区包括第四半导体区，所述第四半导体区为所述第二导电类型并且被设置在所述第一半导体区的所述表面区中，
在所述第四半导体区中，设置有一个或多个耐压区，并且
所述一个或多个耐压区中的至少一个具有比所述单元区的耐压和所述电路元件区的耐压二者都低的耐压，
其中，所述第四半导体区与所述第三半导体区一体形成，以便与所述第三半导体区是连续的，并且
其中，所述一个或多个耐压区包括高浓度半导体区以及与所述高浓度半导体区连接的电极部分，所述高浓度半导体区为所述第二导电类型并且被设置在所述第四半导体区的表面区中。
2.根据权利要求1所述的半导体器件，其中，所述一个或多个耐压区被设置成环绕整个所述元件形成区。
3.根据权利要求1所述的半导体器件，其中，通过调整外周端部的边缘处的所述第四半导体区的曲率或者调整所述高浓度半导体区的深度，所述一个或多个耐压区中的至少一个的耐压被设置为低于所述单元区的耐压和所述电路元件区的耐压二者。
4.根据权利要求1所述的半导体器件，其中，在所述单元区中，设置具有低电势电极和高电势电极的单元，所述低电势电极被设置在所述半导体基板的主表面侧上，所述高电势电极被设置在所述半导体基板的与所述主表面侧相对的侧上，并且
所述一个或多个耐压区的所述电极部分与所述单元的所述低电势电极连接。
5.根据权利要求4所述的半导体器件，其中，所述单元包括均构成所述电力元件的基本单元的第一单元以及不具有寄生晶体管结构的第二单元，并且
所述第二单元被设置成紧邻所述外周耐压区的所述边界区。
6.根据权利要求1所述的半导体器件，其中，所述至少一个电路元件包括用于形成控制或保护所述电力元件的电路的多个电路元件。
7.根据权利要求1所述的半导体器件，其中，被设置在所述第四半导体区中的所述一个或多个耐压区包括多个耐压区，并且
所述多个耐压区的全部具有比所述单元区和所述电路元件区二者都低的耐压。
8.一种半导体器件，包括：
半导体基板，所述半导体基板具有主表面；
第一半导体区，所述第一半导体区为第一导电类型并且被设置在所述半导体基板的所述主表面上；以及
元件形成区和外周耐压区，所述元件形成区和外周耐压区二者被设置在所述半导体基板的所述主表面上，
其中，
所述元件形成区包括单元区和电路元件区二者，
所述单元区包括第二半导体区，所述第二半导体区为第二导电类型，并且被设置在所述第一半导体区的表面区中以形成电力元件，
所述电路元件区包括第三半导体区，所述第三半导体区为所述第二导电类型，并且被设置在所述第一半导体区的所述表面区中以形成至少一个电路元件，
所述单元区被设置成环绕所述电路元件区，
所述外周耐压区包括与所述元件形成区邻接的边界区，
所述边界区包括第四半导体区，所述第四半导体区为所述第二导电类型并且被设置在所述第一半导体区的所述表面区中，
在所述第四半导体区中，设置有一个或多个耐压区，并且
所述一个或多个耐压区中的至少一个具有比所述单元区的耐压和所述电路元件区的耐压二者都低的耐压。
9.根据权利要求8所述的半导体器件，其中，所述一个或多个耐压区包括高浓度半导体区以及与所述高浓度半导体区连接的电极部分，所述高浓度半导体区为所述第二导电类型并且被设置在所述第四半导体区的表面区中。
10.根据权利要求9所述的半导体器件，其中，在所述单元区中，设置具有低电势电极和高电势电极的单元，所述低电势电极被设置在所述半导体基板的主表面侧上，所述高电势电极被设置在所述半导体基板的与所述主表面侧相对的侧上，并且
所述一个或多个耐压区的所述电极部分与所述单元的所述低电势电极连接。
11.根据权利要求10所述的半导体器件，所述单元包括均构成所述电力元件的基本单元的第一单元以及不具有寄生晶体管结构的第二单元，并且
所述第二单元被设置成紧邻所述外周耐压区的所述边界区。
12.根据权利要求8所述的半导体器件，其中，所述至少一个电路元件包括形成用于控制或保护所述电力元件的电路的多个电路元件。
13.根据权利要求8所述的半导体器件，其中，被设置在所述第四半导体区中的所述一个或多个耐压区包括多个耐压区，并且
所述多个耐压区的全部具有比所述单元区和所述电路元件区二者都低的耐压。
CN201811098957.9A 2017-09-20 2018-09-20 半导体器件 Active CN109524452B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-179848 2017-09-20
JP2017179848A JP7024277B2 (ja) 2017-09-20 2017-09-20 半導体装置

Publications (2)

Publication Number Publication Date
CN109524452A CN109524452A (zh) 2019-03-26
CN109524452B true CN109524452B (zh) 2023-12-22

Family

ID=65720733

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811098957.9A Active CN109524452B (zh) 2017-09-20 2018-09-20 半导体器件

Country Status (3)

Country Link
US (2) US10923561B2 (zh)
JP (1) JP7024277B2 (zh)
CN (1) CN109524452B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7024277B2 (ja) 2017-09-20 2022-02-24 株式会社デンソー 半導体装置
JP2022042903A (ja) * 2020-09-03 2022-03-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7456353B2 (ja) * 2020-10-27 2024-03-27 株式会社デンソー 内燃機関の点火装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955498A (ja) * 1995-04-12 1997-02-25 Fuji Electric Co Ltd 高耐圧ｉｃおよびそれに用いる高耐圧接合終端構造と高耐圧ｍｉｓトランジスタ
JP2003163352A (ja) * 2001-11-28 2003-06-06 Denso Corp 半導体装置
JP2003188381A (ja) * 2001-12-21 2003-07-04 Denso Corp 半導体装置
CN101946325A (zh) * 2008-02-19 2011-01-12 丰田自动车株式会社 Igbt以及制造igbt的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02264129A (ja) 1989-04-03 1990-10-26 Isuzu Motors Ltd エンジンの電磁バルブ制御装置
JP2664129B2 (ja) 1994-12-21 1997-10-15 中外炉工業株式会社 ホットプレス
JP2002313947A (ja) 2001-04-12 2002-10-25 Fuji Electric Co Ltd 半導体装置
JP4140232B2 (ja) 2001-12-07 2008-08-27 株式会社デンソー 半導体装置
JP3707428B2 (ja) 2001-12-07 2005-10-19 株式会社デンソー 半導体装置
JP2006013093A (ja) 2004-06-25 2006-01-12 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP5044950B2 (ja) 2006-03-14 2012-10-10 株式会社デンソー 半導体装置
JP5108250B2 (ja) 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2007317869A (ja) 2006-05-25 2007-12-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5422930B2 (ja) 2008-06-30 2014-02-19 株式会社デンソー 半導体装置
JP5609087B2 (ja) 2009-12-04 2014-10-22 富士電機株式会社 内燃機関点火装置用半導体装置
JP2012009645A (ja) 2010-06-25 2012-01-12 On Semiconductor Trading Ltd 半導体装置及びその製造方法
WO2012036247A1 (ja) 2010-09-17 2012-03-22 富士電機株式会社 半導体装置
US9447767B2 (en) 2012-07-03 2016-09-20 Fuji Electric Co., Ltd. Single chip igniter and internal combustion engine ignition device
JP5949486B2 (ja) 2012-11-16 2016-07-06 トヨタ自動車株式会社 半導体装置
JP6168961B2 (ja) 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
KR20150069117A (ko) * 2013-12-13 2015-06-23 삼성전기주식회사 전력 반도체 소자
US9397211B2 (en) * 2013-12-19 2016-07-19 Texas Instruments Incorporated Lateral MOSFET with buried drain extension layer
JP7024277B2 (ja) * 2017-09-20 2022-02-24 株式会社デンソー 半導体装置
US10580890B2 (en) * 2017-12-04 2020-03-03 Texas Instruments Incorporated Drain extended NMOS transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955498A (ja) * 1995-04-12 1997-02-25 Fuji Electric Co Ltd 高耐圧ｉｃおよびそれに用いる高耐圧接合終端構造と高耐圧ｍｉｓトランジスタ
JP2003163352A (ja) * 2001-11-28 2003-06-06 Denso Corp 半導体装置
JP2003188381A (ja) * 2001-12-21 2003-07-04 Denso Corp 半導体装置
CN101946325A (zh) * 2008-02-19 2011-01-12 丰田自动车株式会社 Igbt以及制造igbt的方法

Also Published As

Publication number Publication date
US11605706B2 (en) 2023-03-14
US20210104600A1 (en) 2021-04-08
US20190088736A1 (en) 2019-03-21
JP7024277B2 (ja) 2022-02-24
US10923561B2 (en) 2021-02-16
CN109524452A (zh) 2019-03-26
JP2019057557A (ja) 2019-04-11

Similar Documents

Publication Publication Date Title
US10964686B2 (en) Semiconductor device and method of manufacturing semiconductor device
US11605706B2 (en) Semiconductor device
US10043895B2 (en) Semiconductor device
US9721939B2 (en) Semiconductor device
CN1127142C (zh) 半导体器件
JP4427561B2 (ja) 半導体装置
US9035351B2 (en) Semiconductor device
JP6430424B2 (ja) 半導体装置
US9601481B2 (en) Semiconductor device
JP2003188381A (ja) 半導体装置
JP4821086B2 (ja) 半導体装置
JP4682533B2 (ja) 半導体装置
JP2011066139A (ja) 複合半導体装置
JP5125899B2 (ja) 内燃機関用点火装置
JP3539368B2 (ja) 半導体装置
JP6584977B2 (ja) 半導体装置
JP7243795B2 (ja) 半導体装置
EP4231352A1 (en) Semiconductor device including substrate layer with floating base region and gate driver circuit
WO2024053485A1 (ja) 半導体装置
CN111599859B (zh) 一种具有过压保护功能的晶闸管及制造方法
JP2005243674A (ja) 半導体装置
JP2022082883A (ja) 半導体装置
JP2010212710A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant