JP2022082883A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置のコストの増加を抑制する共に、半導体装置の信頼性を向上させる。【解決手段】半導体装置は、トランジスタ形成領域１Ａおよびゲート接続領域２Ａを有する。トランジスタ形成領域１Ａには、Ｘ方向に延在する複数のゲート電極３ｅが形成され、ゲート接続領域２Ａには、複数のゲート電極３ｅと一体化しているゲート接続部３ｄが形成されている。ゲート接続部３ｄには、ゲート接続部３ｄを貫通する孔ＣＨ１が形成され、ゲート接続部３ｄの上方の層間絶縁膜には、孔ＣＨ１に内包されるように、孔ＣＨ２が形成されている。ゲート接続領域２Ａには、ｎ－型のエピタキシャル層にｐ型の拡散領域が形成され、孔ＣＨ２の内部に埋め込まれたソースパッドは、ｐ型の拡散領域に電気的に接続され、ｐ型の拡散領域は、ｐ－型のボディ領域６に電気的に接続されている。【選択図】図２

Description

本発明は、半導体装置に関し、特に、炭化珪素からなる半導体基板を用いた半導体装置に関する。

パワー半導体素子を用いる半導体装置の負荷は、モータまたは変圧器などの誘導性である。このため、これらの負荷が適切にクランプされていない場合、または、出力経路に無視できない大きさの浮遊インダクタンスがある場合、負荷電流の遮断時に定格を超えるサージ電圧が、パワー半導体素子の主接合に印加される。この過電圧による半導体素子の故障および劣化を防ぐために、半導体装置では、スナバまたはツェナーダイオードのような、過電圧を吸収する保護回路を半導体素子に付加することが、一般的に行われる。

しかし、このような保護回路の付加は、半導体装置のコスト上昇を招くと共に、半導体装置の小型化を阻害する要因にもなる。従って、半導体装置の設計の観点において、半導体素子自身がサージ電圧を吸収し得ること、即ち、アバランシェ耐量が高いことが望ましい。

半導体装置に用いられる半導体基板に、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）を用いた場合においても、アバランシェ耐量は重要な指針である。バンドギャップが広いＳｉＣは、一般的なＳｉと比較して、非常に高い温度までＰＮ接合の整流性が維持される。それ故、ＳｉＣを用いた半導体装置は、温度上昇に強い。

しかし、非特許文献１には、同等の定格電流および電圧では、ＳｉＣ素子はＳｉ素子よりもはるかに小型になり、熱容量が小さくなるので、温度上昇に強いという利点が失われることが開示されている。すなわち、ＳｉＣ素子のアバランシェ耐量は、Ｓｉ素子のアバランシェ耐量よりも優れるとは言えない。

V. Pala, etc. "Methodology to Qualify Silicon Carbide MOSFETs for Single Shot Avalanche Events" IEEE 3rd Workshop on Wide Bandgap Power Devices and Applications, pp. 56-59, 2015.

パワー半導体素子のアバランシェ耐量を向上させるためには、サージ電圧のエネルギーを局所的に吸収させるのではなく、上記エネルギーを広い面積で均一に吸収させることにより、温度上昇を抑えることが求められる。

半導体基板の裏面側から表面側へ電流を流す縦型の半導体素子は、一般的に、電流が通流するアクティブ領域と、耐圧保持のためにアクティブ領域の外側に設けられたターミネーション構造とを有する。ここで、より均一な上記エネルギーの吸収を実現し、アバランシェ耐量を向上させるためには、より広い面積を持つアクティブ領域において、アバランシェ降伏を起こすような設計が求められる。

そこで、本願発明者がＳｉＣ基板に形成されたＭＯＳＦＥＴのアバランシェ耐量を評価したところ、アクティブ領域内でトランジスタ構造が繰り返されている部分では、ほぼ均一にアバランシェ降伏が起きるが、アクティブ領域内であってもアバランシェ降伏を起こさない部分があることが分かった。

具体的には、ゲート制御信号をアクティブ領域内に分配するゲート配線のうち、ソースパッドの下方に配置され、複数のゲート電極に接続されたゲート接続部、および、ゲート接続部の近傍に位置するトランジスタ形成領域では、アバランシェ降伏が起きなかった。特に、ゲート接続部の近傍のトランジスタ形成領域は占有面積が大きく、この領域がアバランシェ降伏しないので、アバランシェ耐量がアクティブ領域の面積から想定されるよりも小さくなってしまうという課題が判明した。

この主原因としては、以下の構成が関連していると考えられる。ゲート接続部の直下に形成されているＰＮ接合部は、大きな専有面積を有し、大きな静電容量を有している。しかし、ソースパッドとの接続箇所がトランジスタ形成領域にしか存在しないので、ゲート接続部の直下のＰＮ接合部では、直列抵抗が高くなってしまう。この結果、ゲート接続部の直下のＰＮ接合部に掛かる電圧は、トランジスタ形成領域よりも高い直列抵抗および静電容量で決定される時定数に相当する遅れが生じ、アバランシェ降伏が起きづらくなる。

これは、広く用いられるＳｉ素子に比べて、ソースパッドとの接触抵抗が高く、且つ、高濃度不純物領域のシート抵抗が高いという材料特性を有するＳｉＣ素子固有の課題である。

以上のように、本願の主な目的は、半導体装置に特別な保護回路を付加することなく、ソースパッドの下方のアクティブ領域全体において、アバランシェ降伏を発生させ、アバランシェ耐量を向上させることである。すなわち、本願の主な目的は、半導体装置の小型化を促進すると共に、半導体装置の信頼性を向上させることにある。

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、複数のトランジスタが形成されるトランジスタ形成領域、および、前記トランジスタ形成領域を分断するように、平面視における第１方向に延在するゲート接続領域を有する。また、半導体装置は、表面および裏面を有し、炭化珪素からなり、且つ、第１導電型である半導体基板と、前記半導体基板の前記表面上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、前記トランジスタ形成領域の前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型である複数のボディ領域と、前記複数のボディ領域に形成され、且つ、前記第１導電型である複数のソース領域と、前記ゲート接続領域の前記エピタキシャル層に形成され、前記複数のボディ領域に接続され、且つ、前記第２導電型である拡散領域と、それぞれ前記複数のボディ領域の一部を覆うように、前記トランジスタ形成領域の前記エピタキシャル層上にゲート絶縁膜を介して形成され、平面視において前記第１方向と交差する第２方向に延在し、且つ、前記第１方向で互いに離間する複数のゲート電極と、前記ゲート接続領域の前記拡散領域上に第１絶縁膜を介して形成され、前記第１方向に延在し、且つ、前記複数のゲート電極と一体化しているゲート接続部と、前記複数のゲート電極および前記ゲート接続部を覆うように、前記エピタキシャル層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたソースパッドと、を備える。ここで、前記ゲート接続部には、前記ゲート接続部を貫通する複数の第１孔が形成され、前記ゲート接続領域の前記層間絶縁膜には、それぞれ平面視において前記複数の第１孔に内包され、且つ、前記拡散領域に達するように、複数の第２孔が形成され、前記ゲート接続領域において、前記ソースパッドは、前記複数の第２孔の内部に埋め込まれ、且つ、前記拡散領域に電気的に接続されている。

一実施の形態によれば、半導体装置の小型化を促進できると共に、半導体装置の信頼性を向上できる。

実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置の一部を拡大した平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置が用いられたスイッチング電源を示す回路図である。 検討例における半導体装置の一部を拡大した平面図である。 検討例における半導体装置を示す断面図である。 検討例における半導体装置を示す断面図である。 本願発明者による実験結果の様子を示す模式図である。 本願発明者による実験結果の様子を示す模式図である。 実施の形態２における半導体装置の一部を拡大した平面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態３における半導体装置の一部を拡大した平面図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態３における半導体装置を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の縦方向、上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。

（実施の形態１）
＜半導体装置１の構成＞
以下に図１～図５を用いて、実施の形態１における半導体装置１（半導体チップ１）について説明する。

図１に示されるように、半導体装置１の中央部には、ソースパッド２およびゲートパッド３ａが形成されている。ソースパッド２の下方はアクティブ領域となっており、アクティブ領域の半導体基板には、複数のトランジスタが形成されている。なお、実施の形態１におけるトランジスタは、プレーナ型のｎ型ＭＯＳＦＥＴである。

ソースパッド２の中央には、Ｘ方向へ向かって延在するゲート中央配線３ｂが形成され、ソースパッド２の外周には、ゲート外周配線３ｃが形成されている。ゲートパッド３ａ、ゲート中央配線３ｂおよびゲート外周配線３ｃは、同層の配線であり、一体化している。また、ゲート外周配線３ｃの外周の半導体基板には、例えばｐ型の不純物領域からなるターミネーション領域５０が形成されている。

また、ソースパッド２の下方には、ゲート接続部３ｄが形成されている。ゲート接続部３ｄはソースパッド２に覆われているので、実際には目視できないが、本願の構成を分かり易くするため、図１ではゲート接続部３ｄの図示を行っている。

ゲート接続部３ｄは、Ｙ方向に延在し、ゲート中央配線３ｂおよびゲート外周配線３ｃに電気的に接続されている。また、ゲート接続部３ｄの延在方向または本数は、一例であり、チップ特性および製造工程の要求に応じて任意に設定できる。また、ゲート接続部３ｄをアクティブ領域内に格子状に配置することも可能である。

後で詳細に説明するが、ゲート接続部３ｄは、例えば多結晶シリコン膜によって構成され、層間絶縁膜に覆われている。ソースパッド２、ゲートパッド３ａ、ゲート中央配線３ｂおよびゲート外周配線３ｃは、同一の金属膜をパターニングすることで、上記層間絶縁膜上に形成されている。ゲート接続部３ｄ上の上記層間絶縁膜に孔を形成し、上記孔の内部にゲート中央配線３ｂまたはゲート外周配線３ｃの一部を埋め込むことで、ゲート接続部３ｄと、ゲート中央配線３ｂまたはゲート外周配線３ｃとが電気的に接続される。

ここでは図示はしないが、半導体装置１の表面は、ソースパッド２およびゲートパッド３ａの大部分を露出するように、例えばポリイミドのような保護膜に覆われている。露出しているソースパッド２およびゲートパッド３ａに、例えばボンディングワイヤまたは銅クリップのような外部接続端子を接続することで、半導体装置１と、他の電子機器または配線基板とを電気的に接続できる。

また、上記保護膜は、ソースパッド２と、ゲートパッド３ａ、ゲート中央配線３ｂおよびゲート外周配線３ｃとの間にそれぞれ設けられている。これらの間に上記保護膜が形成されていることで、これらを互いに絶縁でき、後工程での汚染または損傷を保護できる。

図２は、図１の拡大部ＥＮを示し、ゲート接続部３ｄの周囲を示す平面図である。図２では、本発明の主要部を構成するゲート接続部３ｄ、ゲート電極３ｅおよびｐ^－型のボディ領域６が示され、他の構成についての図示は省略されている。

実施の形態１における半導体装置１は、複数のトランジスタが形成されるトランジスタ形成領域１Ａ、および、トランジスタ形成領域１Ａを分断するように、Ｙ方向に延在するゲート接続領域２Ａを、ソースパッド２の下方のアクティブ領域として有する。

トランジスタ形成領域１Ａには、Ｘ方向に延在し、且つ、Ｙ方向で互いに離間する複数のゲート電極３ｅが形成されている。ゲート接続領域２Ａには、Ｙ方向に延在するゲート接続部３ｄが形成されている。複数のゲート電極３ｅおよびゲート接続部３ｄは、同じ多結晶シリコン膜からなり、一体化している。

複数のｐ^－型のボディ領域６は、複数のゲート電極３ｅと同じ方向（Ｘ方向）に延在し、且つ、Ｙ方向で互いに離間している。実施の形態１では、複数のｐ^－型のボディ領域６は、ストライプ状（縞模様）に形成され、分断された一方のトランジスタ形成領域１Ａ、ゲート接続領域２Ａおよび分断された他方のトランジスタ形成領域１Ａに渡って形成されている。

また、ゲート接続部３ｄには、複数の孔ＣＨ１が形成され、ゲート接続部３ｄを覆う層間絶縁膜１０には、平面視において複数の孔ＣＨ１に内包されるように、複数の孔ＣＨ２が形成されている。また、複数のゲート電極３ｅの間の層間絶縁膜１０には、複数の孔ＣＨ３が形成されている。複数の孔ＣＨ３は、複数のゲート電極３ｅと同じ方向（Ｘ方向）に延在している。

以下に図３～図５を用いて、ゲート接続部３ｄおよび複数のゲート電極３ｅの周囲の断面構造について説明する。図３～図５は、それぞれ図２に示されるＡ－Ａ線、Ｂ－Ｂ線およびＣ－Ｃ線に沿った断面図である。

半導体基板４は、表面および裏面を有し、炭化珪素（４Ｈ－ＳｉＣ）からなり、且つ、ｎ型である。半導体基板４の表面の上方には、炭化珪素（４Ｈ－ＳｉＣ）からなり、且つ、ｎ^－型であるエピタキシャル層５が形成されている。また、半導体基板４の裏面には、ドレイン電極として裏面電極１１が形成されている。トランジスタ形成領域１Ａにおける半導体基板４は、ドレイン領域として機能する。

エピタキシャル層５には、ｐ^－型のボディ領域６が形成されている。トランジスタ形成領域１Ａのｐ^－型のボディ領域６には、ｐ型の拡散領域７およびｎ型のソース領域８が形成されている。ｐ型の拡散領域７は、ｐ^－型のボディ領域６とソースパッド２との間の接触抵抗を低減させる目的で設けられている。また、ｐ型の拡散領域７は、ゲート接続領域２Ａにおいて、複数のｐ^－型のボディ領域６に接続されるように、ゲート接続部３ｄの下方全体に渡って形成されている。

なお、各構成に含まれる不純物濃度などのパラメータは、以下の通りである。

ｎ型の半導体基板４は、例えば１×１０^１８～１×１０^２１ｃｍ^－３の不純物濃度を有する。

ｎ^－型のエピタキシャル層５は、例えば１～１００μｍの厚さを有し、ｎ型の半導体基板４よりも低い不純物濃度を有し、例えば１×１０^１５～１×１０^１７ｃｍ^－３の不純物濃度を有する。

ｐ^－型のボディ領域６は、ｐ型の拡散領域７およびｎ型のソース領域８よりも深い位置まで形成され、例えば１×１０^１６～１×１０^１８ｃｍ^－３の不純物濃度を有する。

ｐ型の拡散領域７は、ｐ^－型のボディ領域６よりも高い不純物濃度を有し、例えば１×１０^１８～１×１０^２０ｃｍ^－３の不純物濃度を有する。

ｎ型のソース領域８は、ｎ^－型のエピタキシャル層５よりも高い不純物濃度を有し、例えば１×１０^１８～１×１０^２０ｃｍ^－３の不純物濃度を有する。

ゲート電極３ｅは、ｐ^－型のボディ領域６の一部を覆うように、トランジスタ形成領域１Ａのエピタキシャル層５上にゲート絶縁膜９を介して形成されている。ゲート接続部３ｄは、ゲート接続領域２Ａのｐ型の拡散領域７上に絶縁膜９を介して形成されている。実施の形態１では、上記絶縁膜９は、ゲート絶縁膜９と同じ製造工程で形成された絶縁膜であり、ゲート絶縁膜９と同じ厚さを有する絶縁膜である。なお、ゲート絶縁膜９は、例えば酸化シリコン膜であり、ゲート電極３ｅおよびゲート接続部３ｄは、例えばｎ型の不純物が導入された多結晶シリコン膜である。

ゲート絶縁膜９、ゲート電極３ｅおよびゲート接続部３ｄを覆うように、エピタキシャル層５上には、層間絶縁膜１０が形成されている。層間絶縁膜１０は、例えば酸化シリコン膜である。また、層間絶縁膜１０上には、ソースパッド２が形成されている。ソースパッド２は、ゲートパッド３ａ、ゲート中央配線３ｂおよびゲート外周配線３ｃと同じ製造工程で形成され、例えばアルミニウムを主体とする金属膜を含んで構成される。

図３および図４に示されるように、ゲート接続部３ｄには、ゲート接続部３ｄを貫通する複数の孔ＣＨ１が形成されている。また、ゲート接続領域２Ａの層間絶縁膜１０には、ｐ型の拡散領域７に達するように、複数の孔ＣＨ２が形成されている。複数の孔ＣＨ２の口径は、複数の孔ＣＨ１の口径よりも小さい。このため、複数の孔ＣＨ２は、それぞれ平面視において複数の孔ＣＨ１に内包されている。

そして、ゲート接続領域２Ａにおいて、ソースパッド２は、複数の孔ＣＨ２の内部に埋め込まれ、且つ、ｐ型の拡散領域７に電気的に接続されている。なお、ゲート接続部３ｄとソースパッド２との間には層間絶縁膜１０が存在しているので、これらは互いに絶縁されている。

また、図３および図５に示されるように、トランジスタ形成領域１Ａの層間絶縁膜１０には、それぞれ平面視で複数のゲート電極３ｅの間に位置する複数のｐ^－型のボディ領域６に重なるように、複数の孔ＣＨ３が形成されている。

そして、トランジスタ形成領域１Ａにおいて、ソースパッド２は、複数の孔ＣＨ３の内部に埋め込まれ、且つ、複数のｎ型のソース領域８およびｐ型の拡散領域７を介して複数のｐ^－型のボディ領域６に電気的に接続されている。なお、ゲート電極３ｅとソースパッド２との間には層間絶縁膜１０が存在しているので、これらは互いに絶縁されている。

このような構成によって、ｐ^－型のボディ領域６、ｐ型の拡散領域７およびｎ型のソース領域８に、ソースパッド２からソース電位を供給できる。なお、ソース電位は、例えば接地電位である。

なお、ここでは図示を省略するが、ｐ型の拡散領域７およびｎ型のソース領域８と、ソースパッド２との間の接触抵抗を低減させる目的で、孔ＣＨ２および孔ＣＨ３の底部に、オーミック接触層を設けてもよい。このようなオーミック接触層は、ソースパッド２を構成する金属と異なる金属膜であるか、上記金属膜とエピタキシャル層５を構成する材料との化合物であるシリサイド膜である。更に、ソースパッド２、上記オーミック接触層およびエピタキシャル層５の相互の反応を防ぐ目的で、これらの間に反応防止バリア層を挿入してもよい。

＜検討例について＞
ここで、図７～図９を用いて、本願発明者が従来技術を基に検討した検討例の半導体装置について説明する。図７は、図２と同様な箇所を示す平面図である。図８および図９は、図７に示されるＤ－Ｄ線およびＥ－Ｅ線に沿った断面図である。

検討例では、実施の形態１のような孔ＣＨ１および孔ＣＨ２が形成されていない。また、図７および図８に示されるように、ゲート接続領域２Ａでは、Ｘ方向においてｐ^－型のボディ領域６が分離している。

検討例では、ゲート接続領域２Ａのｐ型の拡散領域７の面積が大きいにも関わらず、ｐ型の拡散領域７へのソースパッド２からの電位固定は、トランジスタ形成領域１Ａの孔ＣＨ３の底部のみで行われる。

このため、ゲート接続領域２Ａのｐ型の拡散領域７における直列抵抗が高くなる。そうすると、サージ電圧の印加時において、ドレイン電圧の極めて大きなｄＶ／ｄｔと、ＰＮ接合容量の積とで決まる充電電流が供給できず、ゲート接続領域２Ａのｐ型の拡散領域７の電位がソース電位から浮いてしまう。この電位の浮きの影響は、ゲート接続領域２Ａ付近のトランジスタ形成領域１ＡのＰＮ接合にも及ぶ。

結果として、ゲート接続領域２Ａから離れたトランジスタ形成領域１Ａにおいてアバランシェ降伏が起きる状況下であっても、ゲート接続領域２Ａと、ゲート接続領域２Ａ付近のトランジスタ形成領域１Ａとにおいて、アバランシェ降伏が起きなくなる。

＜実施の形態１の主な効果＞
上述の検討例に対して、実施の形態１では、ゲート接続部３ｄに複数の孔ＣＨ１が形成され、ゲート接続部３ｄを覆う層間絶縁膜１０に複数の孔ＣＨ２が形成されている。そして、ソースパッド２は、複数の孔ＣＨ２の内部に埋め込まれ、ｐ型の拡散領域７に電気的に接続されている。このため、ゲート接続領域２Ａのｐ型の拡散領域７およびｐ^－型のボディ領域６が、ソース電位に固定される。

従って、ｐ型の拡散領域７およびｐ^－型のボディ領域６と、ｎ^－型のエピタキシャル層５とで構成されるＰＮ接合に、サージ電圧が時間遅延無く印加される。このため、トランジスタ形成領域１Ａと同じタイミングで、ゲート接続領域２Ａにおいてアバランシェ降伏が起きるようになる。

以上により、半導体装置１にスナバまたはツェナーダイオードのような保護回路を付加することなく、ソースパッド２の下方のアクティブ領域全体（トランジスタ形成領域１Ａおよびゲート接続領域２Ａ）において、アバランシェ降伏を発生させ、アバランシェ耐量を向上させることができる。すなわち、実施の形態１によれば、半導体装置１の小型化を促進できると共に、半導体装置１の信頼性を向上できる。

更に、実施の形態１では、ストライプ状（縞模様）を成す複数のｐ^－型のボディ領域６が、トランジスタ形成領域１Ａだけでなく、ゲート接続領域２Ａにも形成されている。また、図４および図５に示されるように、複数のｐ^－型のボディ領域６の各々は、Ｚ方向に沿う側部とＹ方向に沿う底部とが交差する角部を有している。

ＰＮ接合の接合面にかかる電界は、曲率の影響により、上記側部および上記底部のような平坦部よりも上記角部で最大となる。

検討例では、図９に示されるように、ＰＮ接合はｐ型の拡散領域７とエピタキシャル層５との界面であるので、接合面は平坦となる。それ故、トランジスタ形成領域１Ａでアバランシェ降伏が起きる電圧では、ゲート接続領域２Ａのアバランシェ降伏が起きない。

実施の形態１では、複数のｐ^－型のボディ領域６の各々上記角部を有しているので、トランジスタ形成領域１Ａでアバランシェ降伏が起きる電圧で、ゲート接続領域２Ａのアバランシェ降伏が発生し易くなる。すなわち、ゲート接続領域２Ａは、サージ電圧の印加時にアバランシェ電流が流れる領域として活性化する。これにより、アバランシェ電流の集中が緩和され、温度の局所的な上昇が緩和され、半導体装置１のアバランシェ耐量を向上させることができる。従って、半導体装置１の信頼性を更に向上させることができる。

図１０および図１１は、本願発明者が行った実験結果の様子を示す模式図であり、アバランシェ耐量を超えるサージ電圧の印加によって、半導体装置１の表面が破壊された様子を示している。図１０が実施の形態１の様子を示し、図１１が検討例の様子を示している。これらの図面において、黒塗りされた領域は、ソースパッド２が溶解していることを示している。

図１１の検討例では、ソースパッド２が溶解しているが、ゲート接続領域２Ａのゲート接続部３ｄの周囲では、ソースパッド２が溶解する程に温度が上昇していないことが分かる。

これに対して図１０の実施の形態１では、アクティブ領域の全域でソースパッド２の溶解が確認された。実施の形態１のアバランシェ耐量は、検討例と比較して、約３０％の増加している。この増加分は、アクティブ領域の全面積に対して、図１１で溶融しなかった部分の面積比率に相当している。従って、アバランシェ耐量の向上は、アクティブ領域を流れるアバランシェ電流の均一化によるものであると言える。

＜スイッチング電源への適用例＞
図６は、実施の形態１における半導体装置１をスイッチング電源へ適用した例を示している。このようなスイッチング電源は、例えばＤＣ―ＤＣコンバータである。

４つの半導体装置１からなるフルブリッジインバータ１００が、変圧器２００を介して同期整流回路３００に接続されている。

通常、ＤＣ―ＤＣコンバータでは、実装基板および負荷接続を含めた設計が適切である。そのため、システムが正常動作している状態では、ＭＯＳＦＥＴは、アバランシェ降伏にはならない。しかし、負荷に異常が発生し、過電圧が発生する恐れは排除できない。

アバランシェ耐量を向上させた半導体装置１を用いることで、このような恐れに対する設計対応が容易になる。例えば、通常動作電圧に合わせた定格電圧の素子を選択できる。半導体装置１のＭＯＳＦＥＴの定格電圧および導通損失は、エピタキシャル層５の仕様を通じてトレードオフにあるので、適正な定格電圧の素子の選択が可能になれば、システム損失が低減され、低コスト、且つ、高性能な電源機器を実現できる。

（実施の形態２）
以下に図１２～図１５を用いて、実施の形態２における半導体装置１について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。図１２は、図１の拡大部ＥＮを示し、図１３～図１５は、それぞれ図１２に示されるＦ－Ｆ線、Ｇ－Ｇ線およびＨ－Ｈ線に沿った断面図である。

図１２～図１４に示されるように、実施の形態２は、ゲート接続領域２Ａにおいて、ゲート接続部３ｄに複数の孔ＣＨ１が形成され、且つ、層間絶縁膜１０に複数の孔ＣＨ２が形成されている点について、実施の形態１と同様である。しかし、実施の形態２は、複数のｐ^－型のボディ領域６の構造について、実施の形態１と異なっている。また、図１５に示される断面構造は、実施の形態１の図５の断面構造と同様である。

図１２および図１５に示されるように、実施の形態２では、実施の形態１と同様に、複数のｐ^－型のボディ領域６は、ストライプ状（縞模様）に形成され、Ｘ方向に延在し、且つ、Ｙ方向で互いに離間している。

しかし、図１２および図１３に示されるように、トランジスタ形成領域１Ａはゲート接続領域２Ａによって分断されているが、分断された一方のトランジスタ形成領域１Ａに形成されている複数のｐ^－型のボディ領域６と、分断された他方のトランジスタ形成領域１Ａに形成されている複数のｐ^－型のボディ領域６とは、Ｘ方向において分離している。

実施の形態２でも、ソースパッド２は、複数の孔ＣＨ２の内部に埋め込まれ、ｐ型の拡散領域７に電気的に接続されているので、ゲート接続領域２Ａのｐ型の拡散領域７が、ソース電位に固定される。従って、ゲート接続領域２Ａにおいてアバランシェ降伏が起きるようになる。

また、図１３に示されるように、複数のｐ^－型のボディ領域６の各々は、Ｚ方向に沿う側部とＸ方向に沿う底部とが交差する角部を有している。ＰＮ接合の接合面にかかる電界は、上記角部で最大となる。従って、トランジスタ形成領域１Ａでアバランシェ降伏が起きる電圧で、ゲート接続領域２Ａのアバランシェ降伏が発生し易くなっている。

また、電界集中の程度は、図１２に示される幅Ｗ１が広い程に強く、幅Ｗ１が狭い程に弱くなる。この性質を利用して幅Ｗ１の値を調整することで、ゲート接続領域２Ａにおけるアバランシェ降伏電圧を調整でき、トランジスタ形成領域１Ａとの均衡を保つことができる。

なお、孔ＣＨ１および孔ＣＨ２を設けずに、複数のｐ^－型のボディ領域６の構造のみを実施の形態２のようにした場合、ゲート接続領域２Ａにおいてアバランシェ降伏を起こす効果は小さいということが、本願発明者の検討によって明らかになっている。

（実施の形態３）
以下に図１６～図１９を用いて、実施の形態３における半導体装置１について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。図１６は、図１の拡大部ＥＮを示し、図１７～図１９は、それぞれ図１６に示されるＩ－Ｉ線、Ｊ－Ｊ線およびＫ－Ｋ線に沿った断面図である。

図１６～図１８に示されるように、実施の形態３は、ゲート接続領域２Ａにおいて、ゲート接続部３ｄに複数の孔ＣＨ１が形成され、且つ、層間絶縁膜１０に複数の孔ＣＨ２が形成されている点について、実施の形態１と同様である。また、厚さおよび幅などの設計値が若干異なっているが、複数のｐ^－型のボディ領域６の構造も、実施の形態１とほぼ同様である。

しかし、実施の形態１のトランジスタはプレーナ型のＭＯＳＦＥＴであったが、実施の形態３のトランジスタは、トレンチゲート型のＭＯＳＦＥＴである。

図１９に示されるように、複数のｐ^－型のボディ領域６には、それらの底部が複数のｐ^－型のボディ領域内に位置するように、複数のトレンチＴＲが形成されている。複数のゲート電極３ｅのうち一部は、ゲート絶縁膜９を介して複数のトレンチＴＲの内部に埋め込まれている。

Ｙ方向においてトレンチＴＲを挟んでｎ型のソース領域８と反対側のｐ^－型のボディ領域６には、ｎ型の電流拡散領域１３が形成されている。ｎ型の電流拡散領域１３は、ｎ^－型のエピタキシャル層５に跨って形成され、ドレイン領域の一部として機能する。なお、ｎ型の電流拡散領域１３の不純物濃度は、ｎ型のソース領域８の不純物濃度と同等である。

また、２つのｎ型のソース領域８の間に形成され、且つ、ソースパッド２に電気的に接続されているｐ型の拡散領域７ｂは、実施の形態１のｐ型の拡散領域７と同様であり、ｐ^－型のボディ領域６とソースパッド２との間の接触抵抗を低減させる目的で設けられている。

また、図１７に示されるように、ｐ型の拡散領域７ｂは、Ｘ方向で隣接する複数のトレンチＴＲの間にも形成されている。このｐ型の拡散領域７ｂは、ＭＯＳＦＥＴの閾値を調整する目的で設けられている。

ゲート接続領域２Ａのｐ^－型のボディ領域６には、ｐ型の拡散領域７ｂに接続するｐ型の拡散領域７ａが形成されている。ｐ型の拡散領域７ａは、ｐ^－型のボディ領域６とソースパッド２との間の接触抵抗を低減させる目的で設けられている。

ｐ型の拡散領域７ａの不純物濃度は、ｐ型の拡散領域７ｂの不純物濃度と異なっていてもよく、ｐ型の拡散領域７ｂの不純物濃度よりも高く設定されていてもよい。ｐ型の拡散領域７ａの不純物濃度が高いことで、ゲート接続領域２Ａにおける接触抵抗が下がり、アバランシェ降伏を起こし易くなる。

また、実施の形態３では、トレンチＴＲを形成する過程で、トレンチＴＲの外部のｐ^－型のボディ領域６とゲート電極３ｅとの間には、絶縁膜１２が形成されている。絶縁膜１２は、例えば酸化シリコン膜からなる。また、絶縁膜１２の厚さは、ゲート絶縁膜９の厚さよりも厚い。

この絶縁膜１２は、ゲート接続領域２Ａにも形成され、ｐ型の拡散領域７ａとゲート接続部３ｄとの間に形成されている。すなわち、実施の形態１では、ゲート接続部３ｄの下方にゲート絶縁膜９と同じ厚さの絶縁膜が形成されていたが、実施の形態３では、ゲート接続部３ｄの下方にゲート絶縁膜９よりも厚い厚さを有する絶縁膜１２が形成されている。

このため、実施の形態３では、実施の形態１と比較して、ｐ型の拡散領域７ａと、ゲート接続部３ｄとの間の静電容量が小さくなり、ドレイン電圧が大きなｄＶ／ｄｔで変動する。そうすると、ｐ型の拡散領域７ａの電位浮きが大きくなる。それ故、トランジスタ形成領域１Ａとゲート接続領域２Ａとの間で、アバランシェ降伏電圧の差が大きくなるという問題がある。

しかし、ゲート接続領域２Ａでは、孔ＣＨ１および孔ＣＨ２を介してｐ型の拡散領域７ａとソースパッド２とが電気的に接続されている。このため、ｐ型の拡散領域７ａの電位浮きが解消され、アクティブ領域全域でアバランシェ降伏が発生する。このように、トレンチゲート型のＭＯＳＦＥＴを適用した場合でも、アバランシェ耐量の高い半導体装置１を提供できる。

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、上記実施の形態では、半導体基板４はｎ型であり、トランジスタはｎ型のＭＯＳＦＥＴであったが、ｐ型の半導体基板を用いることもできる。その場合、半導体基板上に形成される各不純物領域の導電型を反対にすることで、ｐ型のＭＯＳＦＥＴを構成できる。

１Ａ トランジスタ形成領域
２Ａ ゲート接続領域
１ 半導体装置（半導体チップ）
２ ソースパッド
３ａ ゲートパッド
３ｂ ゲート中央配線
３ｃ ゲート外周配線
３ｄ ゲート接続部
３ｅ ゲート電極
４ ｎ型の半導体基板
５ ｎ^－型のエピタキシャル層
６ ｐ^－型のボディ領域
７、７ａ、７ｂ ｐ型の拡散領域
８ ｎ型のソース領域
９ ゲート絶縁膜（絶縁膜）
１０ 層間絶縁膜
１１ 裏面電極
１２ 絶縁膜
１３ ｎ型の電流拡散領域
５０ ターミネーション領域
１００ フルブリッジインバータ
２００ 変圧器
３００ 同期整流回路
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＥＮ 拡大部
ＴＲ トレンチ

Claims (9)

1. 複数のトランジスタが形成されるトランジスタ形成領域、および、前記トランジスタ形成領域を分断するように、平面視における第１方向に延在するゲート接続領域を有する半導体装置であって、
   表面および裏面を有し、炭化珪素からなり、且つ、第１導電型である半導体基板と、
   前記半導体基板の前記表面上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、
   前記トランジスタ形成領域の前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型である複数のボディ領域と、
   前記複数のボディ領域に形成され、且つ、前記第１導電型である複数のソース領域と、
   前記ゲート接続領域の前記エピタキシャル層に形成され、前記複数のボディ領域に接続され、且つ、前記第２導電型である拡散領域と、
   それぞれ前記複数のボディ領域の一部を覆うように、前記トランジスタ形成領域の前記エピタキシャル層上にゲート絶縁膜を介して形成され、平面視において前記第１方向と交差する第２方向に延在し、且つ、前記第１方向で互いに離間する複数のゲート電極と、
   前記ゲート接続領域の前記拡散領域上に第１絶縁膜を介して形成され、前記第１方向に延在し、且つ、前記複数のゲート電極と一体化しているゲート接続部と、
   前記複数のゲート電極および前記ゲート接続部を覆うように、前記エピタキシャル層上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成されたソースパッドと、
   を備え、
   前記ゲート接続部には、前記ゲート接続部を貫通する複数の第１孔が形成され、
   前記ゲート接続領域の前記層間絶縁膜には、それぞれ平面視において前記複数の第１孔に内包され、且つ、前記拡散領域に達するように、複数の第２孔が形成され、
   前記ゲート接続領域において、前記ソースパッドは、前記複数の第２孔の内部に埋め込まれ、且つ、前記拡散領域に電気的に接続されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記トランジスタ形成領域において、それぞれ平面視で前記複数のゲート電極の間に位置する前記複数のボディ領域に重なるように、前記層間絶縁膜に形成された複数の第３孔を更に有し、
   前記トランジスタ形成領域において、前記ソースパッドは、前記複数の第３孔の内部に埋め込まれ、且つ、前記複数のボディ領域および前記複数のソース領域に電気的に接続されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記複数のボディ領域は、前記拡散領域よりも低い不純物濃度を有し、且つ、前記拡散領域よりも深い位置まで形成されている、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記複数のボディ領域は、前記第２方向に延在し、前記第１方向で互いに離間し、分断された一方の前記トランジスタ形成領域、前記ゲート接続領域および分断された他方の前記トランジスタ形成領域に渡って形成されている、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１絶縁膜は、前記ゲート絶縁膜と同じ厚さを有する絶縁膜である、半導体装置。
6. 請求項４に記載の半導体装置において、
   前記複数のボディ領域には、それらの底部が前記複数のボディ領域内に位置するように、複数のトレンチが形成され、
   前記複数のゲート電極のうち一部は、前記ゲート絶縁膜を介して前記複数のトレンチの内部に埋め込まれている、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１絶縁膜は、前記複数のトレンチの外部の前記複数のボディ領域と、前記複数のゲート電極との間にも形成され、
   前記第１絶縁膜の厚さは、前記ゲート絶縁膜の厚さよりも厚い、半導体装置。
8. 請求項３に記載の半導体装置において、
   前記複数のボディ領域は、前記第２方向に延在し、且つ、前記第１方向で互いに離間し、
   分断された一方の前記トランジスタ形成領域に形成されている前記複数のボディ領域と、分断された他方の前記トランジスタ形成領域に形成されている前記複数のボディ領域とは、前記第２方向において分離している、半導体装置。
9. 請求項１に記載の半導体装置において、
   前記トランジスタ形成領域の前記半導体基板は、ドレイン領域として機能し、
   前記半導体基板の裏面には、裏面電極が形成されている、半導体装置。

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