JP2023003564A - 半導体装置 - Google Patents

Abstract

【課題】ドリフト方向の電界強度を均一としながら、ドリフト領域の電界強度を均一化して高い耐圧特性を実現し、高い耐圧歩留りと高い信頼性を実現する小型の横型半導体装置を提供する。【解決手段】本発明の半導体装置１００は、酸化膜層６上に第１導電型の第１の半導体層１２ａと第２導電型の第２の半導体層１２ｂとが、半導体基板１の主表面に対して垂直方向に積層された半導体層を有するフィールドプレート１２を有し、フィールドプレート１２の一方の端部は、第１の半導体層１２ａと抵抗接続された第１接続部１２ｃを有し、フィールドプレート１２の他方の端部は、第２の半導体層１２ｂと抵抗接続された第２接続部１２ｄを有し、第１接続部１２ｃは第１電極部１９と接続され、第２接続部１２ｄは前記第２電極部２０と接続されている。【選択図】図１

Description

本発明は半導体装置に関する。

高耐圧半導体素子において、高電圧電極と低電圧電極の間に挟まれた半導体基板上に、フィールドプレートを設けて、電極間に高電圧が印加された時に、半導体基板表面における電界集中を抑えて高耐圧を確保するものがある。

フィールドプレートを備えた半導装置の例として、例えば、特許文献１がある。特許文献１には、半導体基板の表面上におけるドリフト領域（１０９）を挟むように第１電極（１１２）と第２電極（１１４）が形成され、ドリフト領域上には酸化膜層（１０５）を介して半導体層からなる連続接合半導体層（１２０）が設けられている。連続接合半導体層（１２０）は、複数のＰ型半導体（１１５）と複数のＮ型半導体（１０４）が交互にキャリアのドリフト方向へ直列接続して形成しており、連続接合半導体層（１２０）の一端部は第２電極（１１４）を介して電源電位線（１１６）に接続されていて、もう一端部は半導体基板上に形成されたゲート電極（１１３）と接続されている。これにより、連続接合半導体層は、電圧印加時に順方向接続となるダイオードと、電圧印加時に逆方向接続となるダイオードとが交互に直列接続した構成となる。

上記特許文献１によれば、連続接合半導体層がダイオードとして作用するため、例えば、連続接合半導体層の上側に電源電位線等の高電位配線が配置されている場合であっても、当該連続接合半導体層の下側に配置されたドリフト領域におけるキャリアのドリフト方向の電位分布を均等化させることが可能であるため、電界集中等に起因するなだれ降伏を抑制し、高い耐圧性能を得ることができるとされている。

特開２０１２－７９７９８号公報

しかしながら、上述した特許文献１では、複数のＰＮ接合を有する半導体層をキャリアのドリフト方向に直列接続した連続接合半導体層において、電極間に電圧が印加されたときに、逆バイアスとなるＰＮ接合部には空乏層が広がるものの、順バイアスとなるＰＮ接合部には空乏層は広がらず、連続接合半導体層の電界強度をキャリアのドリフト方向に均一とすることは困難である。このため、ゲート電極とドレイン電極間の電圧が増大した時に、半導体基板内でアバランシェブレークダウンが生じる電圧以下の電圧で連続接合半導体層においてアバランシェブレークダウンが生じ、その結果、素子の耐圧が低下するという懸念がある。これを解決するために連続接合半導体層長を増大させる方法があるが、素子サイズが増大するという問題がある。

そこで、本発明の目的は、ドリフト方向の電界強度を均一としながら、ドリフト領域の電界強度を均一化して高い耐圧特性を実現し、高い耐圧歩留りと高い信頼性を実現する小型の横型半導体装置を提供することを目的とする。

上記目的を達成するための本発明の第１の態様は、半導体基板の主表面上に形成されたドリフト領域と、ドリフト領域を挟むように形成された第１電極部と第２電極部と、ドリフト領域上に形成された酸化膜層を備えた横型の半導体装置において、酸化膜層上には第１導電型の第１の半導体層と第２導電型の第２の半導体層とが、半導体基板の主表面に対して垂直方向に積層された半導体層を有するフィールドプレートを有し、フィールドプレートの一方の端部は、第１の半導体層と抵抗接続された第１接続部を有し、フィールドプレートの他方の端部は、第２の半導体層と抵抗接続された第２接続部を有し、第１接続部は第１電極部と接続され、第２接続部は前記第２電極部と接続されていることを特徴とする半導体装置である。

また、上記目的を達成するための本発明の第２の態様は、半導体基板の主表面上に形成されたドリフト領域と、ドリフト領域を挟むように形成された第１電極部と第２電極部と、ドリフト領域上に形成された酸化膜層を備えた横型の半導体装置において、酸化膜層上には、複数の第１導電型の第１の半導体層と複数の第２導電型の第２の半導体層が、半導体基板の主表面に沿った方向のうち、ドリフト領域におけるキャリアのドリフト方向に対して垂直方向に交互に形成されたフィールドプレートを有し、フィールドプレートの一方の端部は、第１の半導体層と抵抗接続された第１接続部を有し、フィールドプレートの他方の端部は、第２の半導体層と抵抗接続された第２接続部とを有し、第１接続部は第１電極部と接続され、第２接続部は第２電極部と接続されており、フィールドプレートにおける第１の半導体層と第２の半導体層とが交互に形成された領域内において、第１の半導体層の総不純物量は、第２の半体層の総不純物量と略等しいことを特徴とする半導体装置である。

本発明のより具体的な構成は、特許請求の範囲に記載される。

本発明によれば、ドリフト方向の電界強度を均一としながら、ドリフト領域の電界強度を均一化して高い耐圧特性を実現し、高い耐圧歩留りと高い信頼性を実現する小型の横型半導体装置を提供できる。

上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。

実施例１の半導体装置の断面図 図１の破線Ａ－Ａ´における不純物濃度分布を示すグラフ 図１の半導体装置の電極に高電圧を印加した時の電位分布を示す図 図３の破線Ｃ－Ｃ´及び破線Ｄ－Ｄ´における電位ポテンシャルを示すグラフ 実施例２の半導体装置の断面図 図５の破線Ａ１－Ａ１´および破線Ａ２－Ａ２´における不純物濃度分布を示すグラフ 実施例３の半導体装置の鳥観図 図７の破線Ｄ－Ｄ´における不純物濃度分布を示すグラフ 図７の半導体装置の電極に高電圧を印加した時の電位分布を示す図 実施例４の半導体装置の断面構造を示す図 実施例５の半導体装置の断面構造を示す図 実施例６の半導体装置の断面構造を示す図 図１２の破線Ｇ－Ｇ´における不純物濃度分布を示すグラフ 図１２の半導体装置の電極に高電圧を印加した時の電位分布を示す図である。

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

図１から図４を参照して、実施例１の半導体装置について説明する。図１は実施例１の半導体装置の断面図である。図１に示す半導体装置１００は、絶縁ゲート型バイポーラトランジスタであり、Ｐ型半導体層２上にＮ型半導体層３が形成された半導体基板１に、Ｐ型半導体層のＰボディ領域４とＰボディ領域４内に形成されたＰ＋型半導体層のＰボディ接続領域８が設けられている。Ｐボディ接続領域８に隣接してＮ＋型半導体層のエミッタ領域７が形成され、エミッタ領域７に隣接して、Ｐボディ領域４上に形成されたゲート酸化膜１０と、ゲート酸化膜１０上に形成されＮ型半導体層で形成されたゲート電極１１が配置されている。

また、半導体基板１上には、Ｐ＋型半導体層のコレクタ領域９と、コレクタ領域９の下に形成されたＮ型半導体層のバッファ層（バッファ領域）５が設けられている。コレクタ領域９とＰボディ領域４とに挟まれた半導体基板領域はドリフト領域３ａで、ドリフト領域３ａの上には絶縁膜（酸化膜層）６が形成されている。

絶縁膜６上には、半導体層で形成されたフィールドプレート１２が設けられている。フィールドプレート１２のフィールドプレート領域Ｒ_ＦＰは、Ｎ型半導体層１２ｂが上層に配置され、Ｐ型半導体層１２ａが下層に配置されて積層された構造となっている。また、フィールドプレート１２の一端部は、Ｐ型半導体層で形成され、Ｐ型半導体層１２ａと抵抗接続された第１接続部１２ｃを有する。第１接続部１２ｃは、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層の接続部１４ａを介してエミッタ電極１９と接続されている。また、フィールドプレート１２のもう一端部は、Ｎ型半導体層で形成され、Ｎ型半導体層１２ｂと抵抗接続された第２接続部１２ｄを有する。第２接続部１２ｄは、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層の接続部１４ｂを介してコレクタ電極２０と接続されている。

また、エミッタ領域７、Ｐボディ接続領域８は、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層で形成されたエミッタ接続部１５およびＰボディ接続部１６に各々接続されている。エミッタ接続部１５およびＰボディ接続部１６は、金属層で形成されたエミッタ電極１９に接続されている。Ｐボディ接続領域８と、エミッタ領域７と、エミッタ電極１９とで第１電極部を構成している。

また、コレクタ領域９は、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層で形成されたコレクタ接続部１７に接続されていて、金属層で形成されたコレクタ電極２０に接続されている。バッファ層５と、コレクタ領域９と、コレクタ電極２０とで、第２電極部を構成している。

図２は図１の破線Ａ－Ａ´における不純物濃度分布を示すグラフである。図２は図１の破線部Ａ－Ａ´におけるフィールドプレート（ＦＰ）１２を構成するＰ型半導体層１２ａとＮ型半導体層１２ｂ、およびフィールドプレート下のドリフト領域３ａの不純物濃度分布を示している。図２中の縦軸Ｃ_ｉは不純濃度を示し、横軸は半導体基板１の平面に対して垂直な方向（図１のｙ軸方向）を示している。また、図２中、ＯＬは酸化膜（絶縁膜）６を示し、Ｓは半導体基板１を示す。図２に示すように、Ｐ型半導体層１２ａの不純物濃度分布２０２とＮ型半導体層１２ｂの不純物濃度分布２０１の最大値は５×１０^１６／ｃｍ^３程度であり、ドリフト領域３ａの不純物濃度分布２０３の５×１０^１４／ｃｍ^３と比べて十分大きく設定されている。また、Ｎ型半導体層１２ｂの不純物濃度分布２０１を厚さ方向に積分したＮ型半導体層１２ｂの総不純物量は、Ｐ型半導体層１２ａの不純物濃度分布２０２を厚さ方向に積分したＰ型半導体層１２ａの総不純物量に略等しく設定されている。

図３は図１の半導体装置の電極に高電圧を印加した時の電位分布を示す図であり、エミッタ電極１９に対し、コレクタ電極２０に正の高電圧を印加した時の電位ポテンシャル分布を示す。また、図４は図３図３の破線Ｃ－Ｃ´及び破線Ｄ－Ｄ´における電位ポテンシャルＥ_Ｐを示すグラフである。図４中の縦軸Ｅ_Ｐは電位ポテンシャルを示し、横軸はキャリアドリフト方向ｘを示している。電圧が印加された時、フィールドプレート１２のＰ型半導体層１２ａとＮ型半導体層１２ｂは、逆バイアス状態になるので、互いの領域に空乏層が広がる。半導体層中の総不純物量が互いに略等しく設計されていて、リサーフ効果によって、空乏層中の電界強度をトランジスタの電流が流れる方向（ｘ方向）に均一とすることができる。この結果、フィールドプレート１２の電位ポテンシャル分布は第１接続部１２ｃから第２接続部１２ｄに直線的に増大する。なお、半導体層がＳｉの場合、電圧が印加された時に、フィールドプレート１２がリサーフ効果によって完全に空乏化するには、Ｐ型半導体層１２ａとＮ型半導体層１２ｂがＳｉの場合、Ｐ型半導体層１２ａとＮ型半導体層１２ｂの総不純物量は共に２×１０^１２／ｃｍ^２以下にすることが好ましい。

また、フィールドプレート１２下のドリフト領域３ａの電位ポテンシャルは、フィールドプレート１２との容量結合効果によって、直上の電位と略等しい電位となり、図４に示すようにゲート電極１１近傍から、コレクタ領域９近傍に向かって略直線的に増大した電位分布となる。このため、フィールドプレート１２とドリフト領域３ａにおける電界をトランジスタの電流が流れる方向で均一化でき、高い素子耐圧が得られる。

なお、本構造により、半導体装置（絶縁ゲート型バイポーラトランジスタ１００）と並列にＰＮ接合ダイオードが接続された構造となる。すなわち、エミッタ電極１９にアノードとなるＰ型半導体層１２ａが、コレクタ電極２０にカソードとなるＮ型半導体層１２ｂが接続された回路構成となる。一般に、電力変換回路においては、絶縁ゲート型バイポーラトランジスタとダイオードを並列接続してスイッチング素子として使用するが、本構造では、絶縁ゲート型バイポーラトランジスタ上にダイオードが形成されるために、電力変換回路のチップ面積を削減することができる。

また、上述した特許文献１では、連続接合半導体層１２０をＰ型層とＮ型層が交互に配置したものとするためには連続接合半導体層１２０へのＰ型層を形成するためのイオン注入をするためのレジストのパターニング工程とＮ型層を形成するためのイオン注入をするためのレジストのパターニング工程がそれぞれ必要であるが、本発明のようにＰ型層とＮ型層とを縦方向に積層すれば、共通のレジストをマスクにしてイオン注入できる。

図５は実施例２の半導体装置の断面図であり、図６は図５の破線Ａ１－Ａ１´および破線Ａ２－Ａ２´における不純物濃度分布を示すグラフである。本実施例の半導体装置１０１が実施例１と異なる点は、コレクタ電極２０ａがフィールドプレート１２のＰ型半導体層１２ａとＮ型半導体層１２ｂが積層された領域上まで延在している点である。エミッタ電極１９に対してコレクタ電極２０ａに正の高電圧を印加した時、延在したコレクタ電極２０ａと下方にあり空乏層が全体に広がったフィールドプレート１２との間に電圧差が生じる。

ポテンシャル分布は、図５に示すように、図１と比べてエミッタ電極１９方向に移動する。すなわちフィールドプレート１２に対して、コレクタ電極２０ａの延在領域がフィールドプレート効果をもたらしている。この結果、フィールドプレート１２の電位ポテンシャルが変化し、フィールドプレート１２の電界が不均一となってしまう。この影響を抑えるためには、図６に示すように、コレクタ電極２０ａの延在領域の下方にある領域では、フィールドプレート１２におけるＮ型半導体層１２ｂの不純物濃度分布２０１ｂの不純物濃度をコレクタ電極２０ａの延在領域の下方以外の領域にあるＮ型半導体層１２ｂの不純物濃度分布２０１ａの不純物濃度よりも小さく設定することが望ましい。なお、コレクタ電極２０ａの延在領域の下方以外の領域では、Ｎ型半導体層１２ｂの厚さ方向の総不純物量は、Ｐ型半導体層１２ａの厚さ方向の総不純物量と略等しく設定されていることが望ましい点は実施例１と同じである。

図７から図９を参照して、本発明の実施例３の半導体装置について説明する。図７は実施例３の半導体装置の鳥観図である。本実施例の半導体装置１０２は、図７に示すように、絶縁ゲート型バイポーラトランジスタであり、基本的な構成は実施例１と同じである。

実施例３において、実施例１と異なる点は、フィールドプレート１３の構造である。絶縁膜６上には、半導体層を有するフィールドプレート１３が設けられ、フィールドプレート１３は、半導体基板１の主表面に沿った方向（ｘｙ平面の広がる方向）のうち、Ｐ型半導体層１３ａとＮ型半導体層１３ｂがキャリアのドリフト方向（ｘ方向）に対して垂直方向（ｙ方向）に例えば０．５μｍの等間隔で交互に配置された構造となっている。実施例３において、実施例１の第１接続部１２ｃに対応するのは第１接続部１３ｃであり、実施例１の第２接続部１２ｄに対応するのは第２接続部１３ｄである。

図８は図７の破線Ｄ－Ｄ´における不純物濃度分布を示すグラフである。図８は、図７における破線部Ｄ－Ｄ´におけるフィールドプレート１３を構成するＮ型半導体層１３ｂの不純物濃度分布２０４とＰ型半導体層１３ａの不純物濃度分布２０５を示している。Ｐ型半導体層１３ａとＮ型半導体層１３ｂの不純物濃度は、ともに１×１０^１６／ｃｍ^３と互いに略等しく、ドリフト領域３ａの不純物濃度の５×１０^１４／ｃｍ^３（図に記載無し）に対して１桁以上大きく設定されている。また、フィールドプレート１３におけるＰ型半導体層１３ａとＮ型半導体層１３ｂとが交互に形成された領域内において、Ｐ型半導体層１３ａの総不純物量は、Ｎ型半導体層１３ｂの総不純物量と略等しい。

図９は図７の半導体装置の電極に高電圧を印加した時の電位分布を示す図である。図９は図７において第１の電極部であるエミッタ電極１９に対し、第２の電極部であるコレクタ電極２０に正の高電圧を印加した時の電位ポテンシャル分布を示す。電圧が印加された時、フィールドプレート１３のＰ型半導体層１３ａとＮ型半導体層１３ｂは、逆バイアス状態になるので、互いの領域に空乏層が広がる。半導体層中の不純物濃度は互いに等しく設計されているので、リサーフ効果によって、空乏層中の電界強度をトランジスタの電流が流れる方向（ｘ方向）に均一とすることができ、この結果、フィールドプレート１３の電位ポテンシャル分布は第１接続部１３ｃから第２接続部１３ｄに直線的に増大する。なお、電圧が印加された時に、フィールドプレート１３がリサーフ効果によって完全に空乏化するには、Ｐ型半導体層１３ａとＮ型半導体層１３ｂがＳｉの場合、Ｐ型半導体層１３ａとＮ型半導体層１３ｂの総不純物量は共に２×１０^１２／ｃｍ^２以下にすることが好ましい。

また、実施例１と同様に、フィールドプレート１３下のドリフト領域３ａの電位ポテンシャルは、フィールドプレート１３との容量結合効果によって、直上の電位と略等しい電位とすることができる。これにより、フィールドプレート１３とドリフト領域３ａにおける電界を均一化でき、トランジスタの電流が流れる方向で均一化でき、高い素子耐圧が得られる。

図１０を参照して、本発明の実施例４の半導体装置について説明する。図１０は実施例４の半導体装置の断面構造を示す図である。本実施例の半導体装置１０３は、図１０に示すように、絶縁ゲート型バイポーラトランジスタであり、実施例１との相違点を中心に説明をする。

実施例４では、第１接続部１２ｃに接続される第１電極部は、ゲート電極１１である点が実施例１記載の半導体装置１００と異なる。具体的には、第１接続部１２ｃは、接続部１４ａを介して金属層で形成されたゲート電極配線２２に接続され、ゲート電極配線２２は、層間絶縁膜１８中の開孔部に埋め込まれた金属層で形成されたゲート電極接続部２１を介してゲート電極１１と接続されている。Ｐボディ接続領域８と、エミッタ領域７と、エミッタ電極１９とで第３電極部を構成している。

半導体装置１０３がオフ状態で、エミッタ電極１９に対してコレクタ電極に正の高い電圧が印加された時、ゲート電極１１の電位は、エミッタ電極１９の電位と等しく設定される。このため、実施例１と同様に、電圧が印加された時のフィールドプレート１２のＰ型半導体層１２ａとＮ型半導体層１２ｂは逆バイアス状態となって、リサーフ効果により、互いの領域に空乏層が広がる。その結果、フィールドプレート１２とドリフト領域３ａにおける電界をトランジスタの電流が流れる方向で均一化でき、高い素子耐圧が得られる。

また、フィールドプレートはダイオードとして機能する点は同一であるが、実施例１と異なるのは、ゲート電極１１にダイオードのアノードとなる第１接続部１２ｃが接続されている点である。これにより、ゲート電極１１とコレクタ電極２０の間にダイオードが接続された構成となり、ゲート電極をＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サージから保護する機能を付加することが、半導体装置１０３のチップ面積を増大させることなく可能となる。

図１１を参照して、本発明の実施例５の半導体装置について説明する。図１１は実施例５の半導体装置の断面構造を示す図である。本実施例の半導体装置１０４は、図１１に示すように、ダイオードであり、Ｐ型半導体層２上にＮ型半導体層３が形成された半導体基板１に、Ｐ型半導体層のアノード領域３１とアノード接続領域３２が設けられている。また、半導体基板１の上には、Ｎ型半導体層のカソード領域３３が設けられている。カソード領域３３とアノード領域３１とに挟まれた半導体基板領域はドリフト領域３ａで、ドリフト領域３ａの上には絶縁膜６が形成されている。

絶縁膜６上には、実施例１と同様のフィールドプレート１２が設けられている。

また、アノード接続領域３２は、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層で形成されたアノード接続部３７に接続されていて、金属層で形成されたアノード電極３５に接続されているとともに、第１接続部１２ｃは接続部１４ａを介してアノード電極３５に接続されている。アノード領域３１と、アノード電極３５とで、第１電極部を構成している。

また、カソード領域３３は、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層で形成されたカソード接続部３４に接続されていて、金属層で形成されたカソード電極３６に接続されているとともに、第２接続部１２ｄは接続部１４ｂを介してカソード電極３６に接続されている。カソード領域３３と、カソード電極３６とで、第２電極部を構成している。

本実施例の半導体装置（ダイオード）１０４において、アノード電極３５に対してカソード電極３６に正の高い電圧が印加された時は、実施例１と同様に、フィールドプレート１２のＰ型半導体層１２ａとＮ型半導体層１２ｂは逆バイアス状態となって、リサーフ効果により、互いの領域に空乏層が広がる。その結果、フィールドプレート１２とドリフト領域３ａにおける電界をトランジスタの電流が流れる方向で均一化でき、高い素子耐圧が得られる。

図１２から図１４を参照して、本発明の実施例６の半導体装置について説明する。図１２は実施例６の半導体装置の断面構造を示す図である。本実施例の半導体装置１０５は、図１２に示すように、Ｎ型絶縁ゲート型電界効果トランジスタであり、Ｐ型半導体層２上にＮ型半導体層３が形成された半導体基板１に、Ｐ型半導体層のＰボディ領域４１とＰボディ領域４１内にＰ＋型半導体層のＰボディ接続領域４４が設けられている。Ｐボディ接続領域４４に隣接してＮ＋型半導体層のソース領域４３が形成され、ソース領域４３に隣接して、ゲート酸化膜１０とＮ型半導体層で形成されたゲート電極１１が配置されている。また、半導体基板上には、Ｎ＋型半導体層のドレイン領域４５が設けられている。ドレイン領域４５とＰボディ領域４１とに挟まれた半導体基板１のＮ型半導体層３上には、Ｎ型半導体層のドリフト領域４２が設けられ、その不純物濃度は、トランジスタの導通時の抵抗値を小さくするためＮ型半導体層３に比べて大きく設定されている。

ドリフト領域４２上には絶縁膜６を介して、フィールドプレート１２が設けられている。フィールドプレート１２の構造は、実施例１と同様である。但し、後述するように、不純物濃度が異なっている。

また、ソース領域４３、Ｐボディ接続領域４４は、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層で形成されたソース接続部４６、Ｐボディ接続部４７に各々接続されていて、金属層で形成されたソース電極５０に接続されているとともに、第１接続部１２ｃは、接続部１４ａを介してソース電極５０に接続されている。Ｐボディ領域４１と、ソース領域４３と、ソース電極５０とで第１電極部を構成している。

また、ドレイン領域４５は、層間絶縁膜１８中に形成された開孔部に埋め込まれた金属層で形成されたドレイン接続部４９に接続されていて、金属層で形成されたドレイン電極５１に接続されているとともに、第２接続部１２ｄは接続部１４ｂを介してドレイン電極５１に接続されている。ドレイン領域４５と、ドレイン電極５１とで第２電極部を構成している。

図１３は図１２の破線Ｇ－Ｇ´における不純物濃度分布を示すグラフである。図１３は図１２の破線Ｇ－Ｇ´における不純物濃度分布を示す図であり、ドリフト領域４２の不純物濃度分布２０８は、ピーク不純物濃度が５×１０^１６／ｃｍ^３で、Ｎ型半導体層３の５×１０^１４／ｃｍ^３と比べて高い不純物濃度に設定されている。
一方、フィールドプレート１２において、Ｐ型半導体層１２ａの不純物濃度分布２０７を半導体基板１の厚さ方向に積分したＰ型半導体層１２ａの総不純物量は、Ｎ型半導体層１２ｂの厚さ方向の不純物濃度分布２０６半導体基板の厚さ方向に積分したＮ型半導体層１２ｂの厚さ方向の総不純物量と、ドリフト領域４２の厚さ方向の総不純物量との総和と略等しく設定されている。

図１４は図１２の半導体装置の電極に高電圧を印加した時の電位分布を示す図である。図１４は、ソース電極５０に対してドレイン電極５１に正の高い電圧を印加した時の電位ポテンシャル分布を示す。電圧印加時には、ドリフト領域４２、及びフィールドプレート１２に空乏層が形成されるが、フィールドプレート１２とドリフト領域４２の空乏層中のドナー、アクセプタの総量は略等しくなって、空乏層中の電荷量は打ち消しあっているため、空乏層はフィールドプレート１２とドリフト領域４２の全体に形成され、半導体装置１０５の電流が流れる方向の電界強度を均一にすることができる。

以上、説明したように、本発明によれば、ドリフト方向の電界強度を均一としながら、ドリフト領域の電界強度を均一化して高い耐圧特性を実現し、高い耐圧歩留りと高い信頼性を実現する小型の横型半導体装置を提供できることが示された。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、ドリフト領域をＮ型半導体層で構成したＮ型の半導体装置に替えて、ドリフト領域をＰ型半導体層で構成したＰ型の半導体装置に適用してもよい。その場合、その他の半導体層についてもＮ型とＰ型を入れ替えればよい。
また、例えば、実施例４を、実施例２や実施例３に適用するようにしてもよい。
また、実施例６は、実施例４のように第１電極部をゲート電極１１で構成するようにしてもよい。この場合は、Ｐボディ領域４１と、ソース領域４３と、ソース電極５０とで第３電極部を構成する。なお、実施例６のような絶縁ゲート型電界効果トランジスタの場合、ドリフト領域４２の不純物濃度は大きくなるので、実施例３のフィールドプレート１３のような構造は適さない。

１…半導体基板、２…Ｐ型半導体層、３…Ｎ型半導体層、３ａ，４２…ドリフト領域、４，４１…Ｐボディ領域、５…バッファ領域、６…絶縁膜、７…エミッタ領域、８，４４…Ｐボディ接続領域、９…コレクタ領域、１０…ゲート酸化膜、１１…ゲート電極、１２，１３…フィールドプレート、１２ａ，１３ａ，１２ｃ，１３ｃ…Ｐ型半導体層、１２ｂ，１３ｂ，１２ｄ，１３ｄ…Ｎ型半導体層、１２ｃ、１３ｃ…第１接続部、１２ｄ、１３ｄ…第２接続部、１４ａ…接続部、１４ｂ…接続部、１５…エミッタ接続部、１６，４７…Ｐボディ接続部、１７…コレクタ接続部、１８…層間絶縁膜、１９…エミッタ電極、２０，２０ａ…コレクタ電極、２１，５２…ゲート電極接続部、２２，５３…ゲート電極配線、３１…アノード領域、３２…アノード接続領域、３３…カソード領域、３４…カソード接続部、３５…アノード電極、３６…カソード電極、３７…アノード接続部、４１…Ｐボディ領域、４３…ソース領域、４５…ドレイン領域、４６…ソース接続部、４９…ドレイン接続部、５０…ソース電極、５１…ドレイン電極、１００，１０１，１０２，１０３，１０４，１０５，１０６…半導体装置、２０１…Ｎ型半導体層の不純物濃度分布、２０２…Ｐ型半導体層の不純物濃度分布、２０３…ドリフト領域の不純物濃度分布、２０４，２０６…フィールドプレートのＮ型半導体層の不純物濃度分布、２０５，２０７…フィールドプレートのＰ型半導体層の不純物濃度分布、２０８…ドリフト領域の不純物濃度分布。

Claims (10)

1. 半導体基板の主表面上に形成されたドリフト領域と、
   前記ドリフト領域を挟むように形成された第１電極部と第２電極部と、
   前記ドリフト領域上に形成された酸化膜層を備えた横型の半導体装置において、
   前記酸化膜層上には、第１導電型の第１の半導体層と第２導電型の第２の半導体層とが、前記半導体基板の主表面に対して垂直方向に積層された半導体層を有するフィールドプレートを有し、
   前記フィールドプレートの一方の端部は、前記第１の半導体層と抵抗接続された第１接続部を有し、前記フィールドプレートの他方の端部は、前記第２の半導体層と抵抗接続された第２接続部を有し、
   前記第１接続部は前記第１電極部と接続され、前記第２接続部は前記第２電極部と接続されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記第１の半導体層の厚さ方向の総不純物量は、前記第２の半導体層の厚さ方向の総不純物量と略等しいことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記ドリフト領域は、第２導電型の半導体層であり、
   前記ドリフト領域における前記半導体基板の厚さ方向の総不純物量と前記第２の半導体層の厚さ方向の総不純物量の総和は、前記第１の半導体層の厚さ方向の総不純物量と略等しいことを特徴とする半導体装置。
4. 半導体基板の主表面上に形成されたドリフト領域と、
   前記ドリフト領域を挟むように形成された第１電極部と第２電極部と、
   前記ドリフト領域上に形成された酸化膜層を備えた横型の半導体装置において、
   前記酸化膜層上には、複数の第１導電型の第１の半導体層と複数の第２導電型の第２の半導体層が、前記半導体基板の主表面に沿った方向のうち、前記ドリフト領域におけるキャリアのドリフト方向に対して垂直方向に交互に形成されたフィールドプレートを有し、
   前記フィールドプレートの一方の端部は、前記第１の半導体層と抵抗接続された第１接続部を有し、前記フィールドプレートの他方の端部は、前記第２の半導体層と抵抗接続された第２接続部とを有し、
   前記第１接続部は前記第１電極部と接続され、前記第２接続部は前記第２電極部と接続されており、
   前記フィールドプレートにおける前記第１の半導体層と前記第２の半導体層とが交互に形成された領域内において、前記第１の半導体層の総不純物量は、前記第２の半導体層の総不純物量と略等しいことを特徴とする半導体装置。
5. 請求項１から４のいずれか１項に記載の半導体装置であって、
   前記第１の半導体層と前記第２の半導体層はＳｉであり、前記第１の半導体層と前記第２の半導体層の厚さ方向の総不純物量は、それぞれ２×１０^１２／ｃｍ^２以下であることを特徴とする半導体装置。
6. 請求項１から４のいずれか１項に記載の半導体装置であって、
   前記半導体装置は絶縁ゲート型バイポーラトランジスタであって、
   前記ドリフト領域は、第２導電型の半導体層であり、
   前記第１電極部は、前記半導体基板に形成された第１導電型のボディ領域と、前記ボディ領域内に形成された第２導電型のエミッタ領域と、前記エミッタ領域と電気的に接続されたエミッタ電極とを有し、
   前記第２電極部は、前記半導体基板に形成された第２導電型のバッファ領域と、前記バッファ領域内に形成された第１導電型のコレクタ領域と、前記コレクタ領域と電気的に接続されたコレクタ電極とを有し、
   前記ボディ領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極とを有することを特徴とする半導体装置。
7. 請求項１から４のいずれか１項に記載の半導体装置であって、
   前記半導体装置は絶縁ゲート型バイポーラトランジスタであって、
   前記ドリフト領域は、第２導電型の半導体層であり、
   前記半導体基板に形成された第１導電型のボディ領域と、前記ボディ領域内に形成された第２導電型のエミッタ領域と、前記エミッタ領域と電気的に接続されたエミッタ電極とを有する第３電極部を有し、
   前記第１電極部は、前記ボディ領域上に形成されたゲート酸化膜上に設けられた半導体層で形成されたゲート電極を有し、
   前記第２電極部は、前記半導体基板に形成された第２導電型のバッファ領域と、前記バッファ領域内に形成された第１導電型のコレクタ領域と、前記コレクタ領域と電気的に接続されたコレクタ電極とを有することを特徴とする半導体装置。
8. 請求項１から４のいずれか１項に記載の半導体装置であって、
   前記半導体装置はダイオードであって、
   前記ドリフト領域は、第２導電型の半導体層であり、
   前記第１電極部は、前記半導体基板に形成された第１導電型のアノード領域と、前記アノード領域と電気的に接続されたアノード電極とを有し、
   前記第２電極部は、前記半導体基板に形成された第２導電型のカソード領域と、前記カソード領域と電気的に接続されたカソード電極とを有することを特徴とする半導体装置。
9. 請求項１または３に記載の半導体装置であって、
   前記半導体装置は絶縁ゲート型電界効果トランジスタであって、
   前記ドリフト領域は、第２導電型の半導体層であり、
   前記第１電極部は、前記半導体基板に形成された第１導電型のボディ領域と、前記ボディ領域内に形成された第２導電型のソース領域と、前記ソース領域と電気的に接続されたソース電極とを有し、
   前記第２電極部は、前記半導体基板に形成された第１導電型のドレイン領域と、前記ドレイン領域と電気的に接続されたドレイン電極とを有し、
   前記ボディ領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極とを有することを特徴とする半導体装置。
10. 請求項１または３に記載の半導体装置であって、
    前記半導体装置は絶縁ゲート型電界効果トランジスタであって、
    前記ドリフト領域は、第２導電型の半導体層であり、
    前記半導体基板に形成された第１導電型のボディ領域と、前記ボディ領域内に形成された第２導電型のソース領域と、前記ソース領域と電気的に接続されたソース電極とを有する第３電極部を有し、
    前記第１電極部は、前記ボディ領域上に形成されたゲート酸化膜上に設けられた半導体層で形成されたゲート電極を有し、
    前記第２電極部は、前記半導体基板に形成された第１導電型のドレイン領域と、前記ドレイン領域と電気的に接続されたドレイン電極とを有することを特徴とする半導体装置。

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