JP2021065093A - 半導体装置 - Google Patents

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Abstract

【課題】チャネル形成領域のレイアウトを工夫することにより温度上昇を抑制できる半導体装置を提供する。【解決手段】半導体装置は、機能素子が形成されたアクティブ領域９を有する設定された基板と、アクティブ領域の中央部に形成された第１機能素子形成領域１５と、アクティブ領域において第１機能素子形成領域の周囲に形成された周囲機能素子形成領域とを含む。第１機能素子形成領域は、周囲機能素子形成領域よりも高いオン抵抗を有している。周囲機能素子形成領域は、第２機能素子形成領域１６と、第２機能素子形成領域よりも高いオン抵抗を有する第３機能素子形成領域１７とを含む。【選択図】図１７

Description

本発明は、半導体装置に関する。
特許文献１には、トレンチゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置が開示されている。この半導体装置は、複数本のトレンチが形成された半導体基板と、ゲート絶縁膜を挟んでトレンチに埋設されたゲート電極と、トレンチの側方に基板の表面側から深さ方向に向かって順に形成されたｎ型ソース領域、ｐ型ボディ領域およびｎ型ドリフト領域とを備えている。
特開２０１０−２６７６７７号公報 特開２０１５−１４９４０２号公報
特許文献１の半導体装置は、各トレンチの両側面側の全域に電流経路となるチャネル形成領域が設けられており、当該チャネル形成領域の通電に伴ってトレンチの両側面側の全域で熱が発生する構成とされている。このような構成の場合、トレンチの両側面側で発生した熱が当該トレンチの両側面側の全域で相互作用する虞があり、基板において過渡的および局所的に高温になる部分が生じ易いという課題がある。
ところで、特許文献１のような半導体装置は、誘導性負荷に接続され、ターンオフ時に当該誘導性負荷から放出されるエネルギーを吸収する機能が要求されることがある。誘導性負荷から半導体装置に与えられるエネルギーが所定値を超えると、半導体装置は、温度上昇によって故障する虞がある。誘導性負荷に蓄積されたエネルギーをどれだけ吸収できるかは、ダイナミッククランプ耐量により表される。ダイナミッククランプ耐量の値が大きいほど、誘導性負荷に蓄積されたエネルギーをより多く吸収できる。
特許文献１のような半導体装置では、誘導性負荷のエネルギーを受けると、基板において過渡的および局所的に高温になる部分が生じる結果、その部分で故障が発生し易く、誘導性負荷に蓄積されたエネルギーを吸収できなくなる虞がある。そうすると、良好なダイナミッククランプ耐量を実現することが困難となる。
本願発明者らは、このダイナミッククランプ耐量に関して、温度上昇の小さい半導体装置ほど比較的高い数値を示すことを突き止めた。したがって、単位面積当たりに占めるチャネル形成領域の面積の割合を削減して発熱を抑制することにより、ダイナミッククランプ耐量の向上を図ることができると考えられる。しかし、この場合には、チャネル形成領域の面積が小さくなるから、オン抵抗が増大するという背反の問題がある。
そこで、本開示は、チャネル形成領域のレイアウトを工夫することにより温度上昇を抑制できる半導体装置を提供する。
また、本開示は、オン抵抗の増加を抑制しつつ、ダイナミッククランプ耐量を増加させることのできる半導体装置を提供する。
本開示の半導体装置は、基板と、前記基板に形成された複数のトレンチと、各前記トレンチに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とを含む。前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含む。この構成において、前記第１機能素子形成領域を、熱の発生を抑制すべき領域に設けることとした。
本開示の半導体装置では、第１機能素子形成領域は、単位面積当たりに占めるチャネル形成領域の面積が第２機能素子形成領域と比較して相対的に小さくされている。つまり、第１機能素子形成領域は、発熱量が相対的に少なく、かつ、ダイナミッククランプ耐量が相対的に高い構成とされている。したがって、この第１機能素子形成領域を熱の発生を抑制すべき領域に設けることによって、温度上昇を良好に抑制できると同時に、ダイナミッククランプ耐量を増加させることができる。
その一方で、第２機能素子形成領域は、単位面積当たりに占めるチャネル形成領域の面積が第１機能素子形成領域と比較して相対的に大きくされている。したがって、第２機能素子形成領域では、相対的に大きい面積のチャネル形成領域によって比較的に広い面積の電流経路を確保できるから、第１機能素子形成領域と併存させることによって、電流経路が全体的に減少するのを抑制できる。これにより、オン抵抗が増加するのを抑制できる。
以上のように、本開示の半導体装置によれば、チャネル形成領域のレイアウトを工夫することによって温度上昇を抑制できる。また、本開示の半導体装置によれば、オン抵抗の増加を抑制しつつ、ダイナミッククランプ耐量を増加させることができる。
図１は、本開示の第１実施形態にかかる半導体パッケージの斜視図である。 図２は、図１に示す半導体パッケージの平面図（封止樹脂を省略）である。 図３は、図１に示す半導体パッケージの底面図である。 図４は、図２のIV−IV線に沿う断面図である。 図５は、図２のV−V線に沿う断面図（封止樹脂を省略）である。 図６は、図１に示す半導体パッケージの半導体装置の要部平面図である。 図７は、図６のVII−VII線に沿う部分断面図である。 図８は、図１に示す半導体パッケージの放熱体の正面図である。 図９は、本開示の第２実施形態にかかる半導体パッケージの斜視図である。 図１０は、図９に示す半導体パッケージの平面図（封止樹脂を省略）である。 図１１は、図９に示す半導体パッケージの底面図である。 図１２は、図９のXII−XII線に沿う断面図である。 図１３は、図９のXIII−XIII線に沿う断面図である。 図１４は、図９に示す半導体パッケージの半導体装置の要部平面図である。 図１５Ａは、本開示の一実施形態に係る半導体装置を示す概略構成図であり、図１５Ｂは、アクティブ領域を示す拡大平面図である。 図１６は、前記半導体装置の内部の電気的構造の一例を示す電気回路図である。 図１７は、前記アクティブ領域を示す拡大平面図であって、基板上の構成が取り除かれた図である。 図１８Ａは、図１７に示される第１機能素子形成領域を示す拡大平面図である。 図１８Ｂは、図１７に示される第２機能素子形成領域を示す拡大平面図である。 図１８Ｃは、図１７に示される第３機能素子形成領域を示す拡大平面図である。 図１９Ａは、図１８Ａに示されるXIXA−XIXA線に沿う縦断面図である。 図１９Ｂは、図１８Ａに示されるXIXB−XIXB線に沿う縦断面図である。 図２０は、オン抵抗−ダイナミッククランプ耐量特性を示すグラフである。 図２１は、ボンディングワイヤと機能素子形成領域との配置の関係を説明するための平面図である。 図２２は、ボンディングワイヤと機能素子形成領域との別の配置の関係を説明するための平面図である。 図２３Ａは、前記アクティブ領域に形成されたパワーＭＩＳＦＥＴの製造方法の一工程を示す縦断面図である。 図２３Ｂは、図２３Ａの次の工程を示す縦断面図である。 図２３Ｃは、図２３Ｂの次の工程を示す縦断面図である。 図２３Ｄは、図２３Ｃの次の工程を示す縦断面図である。 図２３Ｅは、図２３Ｄの次の工程を示す縦断面図である。 図２３Ｆは、図２３Ｅの次の工程を示す縦断面図である。 図２３Ｇは、図２３Ｆの次の工程を示す縦断面図である。 図２４は、前記半導体装置が組み込まれた半導体パッケージを示す平面図であり、その一部が切り欠いて示されている。
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１〜図８に基づき、本開示の第１実施形態にかかる半導体パッケージＡ１０について説明する。半導体パッケージＡ１０は、半導体装置１１、接合層１２、第１リード２１、第２リード２２、第３リード２３、第１ボンディングワイヤ３１、第２ボンディングワイヤ３２、複数の放熱体４、外装めっき層５１、内装めっき層５２および封止樹脂６を備える。なお、以下では、半導体パッケージＡ１０を半導体装置Ａ１０と称し、半導体装置１１を半導体素子１１と称してもよい。
図１は、半導体パッケージＡ１０の斜視図である。図２は、半導体パッケージＡ１０の平面図である。図３は、半導体パッケージＡ１０の底面図である。図４は、図２のIV−IV線に沿う断面図である。図５は、図２のV−V線に沿う断面図である。図６は、半導体パッケージＡ１０の半導体装置１１の要部平面図である。図７は、図６のVII−VII線に沿う部分断面図である。図８は、半導体パッケージＡ１０の放熱体４の正面図である。なお、図２および図５は、理解の便宜上、封止樹脂６を省略している。図２および図５において省略した封止樹脂６は、想像線（二点鎖線）で示している。
これらの図に示す半導体パッケージＡ１０は、たとえば自動車電装の回路基板に表面実装される形式のものである。ここで、説明の便宜上、半導体装置１１の厚さ方向Ｚ（以下、単に「厚さ方向Ｚ」という。）に対して直角である平面図の下方向を第１方向Ｘ１と、第１方向Ｘ１とは反対方向である平面図の上方向を第２方向Ｘ２と、厚さ方向Ｚ、第１方向Ｘ１および第２方向Ｘ２に対していずれも直角である平面図の左右方向を第３方向Ｙとそれぞれ定義する。本実施形態にかかる半導体パッケージＡ１０の封止樹脂６に覆われた部分は、厚さ方向Ｚ視である平面視（以下、単に「平面視」という。）の形状が矩形状である。
半導体装置１１は、半導体パッケージＡ１０の機能の中枢となる素子である。本実施形態にかかる半導体装置１１は、パワーＭＯＳＦＥＴまたはＩＧＢＴである。半導体装置１１は、素子主面１１１および素子裏面１１２を有する。図４および図５に示すように、素子主面１１１および素子裏面１１２は、厚さ方向Ｚにおいて互いに反対側を向いている。
素子主面１１１は、図４および図５に示す半導体装置１１の上面である。図２および図６に示すように、素子主面１１１には、第２電極１１１ａおよび第３電極１１１ｂが形成されている。半導体装置１１がパワーＭＯＳＦＥＴである場合、第２電極１１１ａはソース電極、第３電極１１１ｂはゲート電極である。また、半導体装置１１がＩＧＢＴである場合、第２電極１１１ａはエミッタ電極、第３電極１１１ｂはゲート電極である。第２電極１１１ａの面積は、第３電極１１１ｂの面積よりも大である。本実施形態においては、第２電極１１１ａおよび第３電極１１１ｂの双方は、互いに積層されたＣｕ層およびＡｌ層から構成される。また、第２電極１１１ａに第１ボンディングワイヤ３１が接続され、第３電極１１１ｂに第２ボンディングワイヤ３２が接続されている。さらに、第２電極１１１ａには、複数の放熱体４が形成されている。
図６および図７に示すように、本実施形態にかかる素子主面１１１には、電気絶縁性を有し、かつ第２電極１１１ａおよび第３電極１１１ｂの周囲を取り囲むパッシベーション膜１１１ｃが形成されている。パッシベーション膜１１１ｃは、たとえばプラズマＣＶＤ法により形成されたＳｉ3Ｎ4層と、塗布により形成されたポリイミド層とが互いに積層されたものである。
素子裏面１１２は、図４および図５に示す半導体装置１１の下面である。素子裏面１１２の全面にわたって第１電極１１２ａが形成されている。半導体装置１１がパワーＭＯＳＦＥＴである場合、第１電極１１２ａはドレイン電極である。また、半導体装置１１がＩＧＢＴである場合、第１電極１１２ａはコレクタ電極である。
接合層１２は、図４および図５に示すように、導電性を有し、かつ半導体装置１１と後述する第１リード２１の第１パッド部２１１との間に介在する部材である。接合層１２によって、半導体装置１１はダイボンディングにより第１パッド部２１１に搭載され、かつ第１電極１１２ａと第１リード２１との導通が確保される。接合層１２は、たとえばＡｇを含むエポキシ樹脂を主剤とした合成樹脂（いわゆるＡｇペースト）からなる。
第１リード２１、第２リード２２および第３リード２３は、導電性を有し、かつ回路基板に接合されることにより半導体パッケージＡ１０と回路基板との導電経路を構成する部材である。第１リード２１、第２リード２２および第３リード２３は、いずれも同一のリードフレームを由来とした部材であり、本実施形態にかかる当該リードフレームはＣｕを主成分とする合金からなる。
第１リード２１は、第１パッド部２１１、第１端子部２１２および中間連絡部２１３を含む。第１パッド部２１１は、図２、図４および図５に示すように、半導体装置１１を搭載し、かつ素子裏面１１２に形成された第１電極１１２ａに導通する部分である。第１パッド部２１１は、パッド主面２１１ａおよびパッド裏面２１１ｂを有する。パッド主面２１１ａは、図４および図５に示す第１パッド部２１１の上面である。パッド主面２１１ａは、半導体装置１１が搭載される面である。図２に示すように、パッド主面２１１ａには、半導体装置１１よりも面積が大である内装めっき層５２が形成されている。よって、図４および図５に示すように、接合層１２は、第１電極１１２ａと内装めっき層５２との双方に接している。また、パッド裏面２１１ｂは、図４および図５に示す第１パッド部２１１の下面である。図３に示すように、パッド裏面２１１ｂは、全面にわたって封止樹脂６から露出している。図５および図６に示すように、パッド裏面２１１ｂは外装めっき層５１に覆われている。パッド主面２１１ａおよびパッド裏面２１１ｂは、厚さ方向Ｚにおいて互いに反対側を向き、かつともに平たんである。さらに、図２〜図４に示すように、第１パッド部２１１には、パッド主面２１１ａからパッド裏面２１１ｂまでに至るパッド貫通孔２１１ｃが、半導体装置１１から離間して形成されている。パッド貫通孔２１１ｃの形状は、円形状である。
第１端子部２１２は、図１〜図３に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。図４に示すように、第１端子部２１２の封止樹脂６から露出した部分は、外装めっき層５１に覆われている。第１端子部２１２は、中間連絡部２１３、第１パッド部２１１および接合層１２を介して第１電極１１２ａに導通している。したがって、半導体装置１１がパワーＭＯＳＦＥＴである場合、第１端子部２１２は半導体パッケージＡ１０のドレイン端子である。また、半導体装置１１がＩＧＢＴである場合、第１端子部２１２は半導体パッケージＡ１０のコレクタ端子である。
中間連絡部２１３は、図２および図４に示すように、第１パッド部２１１と第１端子部２１２とにつながる部分である。図４に示すように、厚さ方向Ｚにおいて、第１パッド部２１１と第１端子部２１２との位置が異なり、第１パッド部２１１は第１端子部２１２よりも図４の下方に位置している。よって、中間連絡部２１３は、第１パッド部２１１および第１端子部２１２に対して傾斜している。中間連絡部２１３は、全体にわたって封止樹脂６に覆われている。
第２リード２２は、図１〜図３に示すように、素子主面１１１に形成された第２電極１１１ａに導通し、かつ第１方向Ｘ１に沿って延出する部材である。第２リード２２は、第１リード２１から離間して配置され、かつ第３方向Ｙにおいて、第１端子部２１２の片側に位置している。第２リード２２は、第２パッド部２２１および第２端子部２２２を含む。第２パッド部２２１は、図２に示すように、第３方向Ｙの長さが第２端子部２２２よりも長く、かつ全体が封止樹脂６に覆われた部分である。図５に示す第２パッド部２２１の上面には内装めっき層５２が形成され、内装めっき層５２が形成された部分に第１ボンディングワイヤ３１が接続されている。
第２端子部２２２は、図１〜図３に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。第２端子部２２２は、第２パッド部２２１につながっている。第２端子部２２２の封止樹脂６から露出した部分は、図４に示す第１端子部２１２と同様に外装めっき層５１に覆われている。第２端子部２２２は、第２パッド部２２１および第１ボンディングワイヤ３１を介して第２電極１１１ａに導通している。したがって、半導体装置１１がパワーＭＯＳＦＥＴである場合、第２端子部２２２は半導体パッケージＡ１０のソース端子である。また、半導体装置１１がＩＧＢＴである場合、第２端子部２２２は半導体パッケージＡ１０のエミッタ端子である。
第３リード２３は、図１〜図３に示すように、素子主面１１１に形成された第３電極１１１ｂに導通し、かつ第１方向Ｘ１に沿って延出する部材である。第３リード２３は、第１リード２１から離間して配置され、かつ第３方向Ｙにおいて、第１端子部２１２に対して第２リード２２とは反対側に位置している。第３リード２３は、第３パッド部２３１および第３端子部２３２を含む。第３パッド部２３１は、図２に示すように第３方向Ｙの長さが第３端子部２３２よりも長く、かつ全体が封止樹脂６に覆われた部分である。図５に示す第３パッド部２３１の上面には内装めっき層５２が形成され、内装めっき層５２が形成された部分に第２ボンディングワイヤ３２が接続されている。
第３端子部２３２は、図１〜図３に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。第３端子部２３２は、第３パッド部２３１につながっている。第３端子部２３２の封止樹脂６から露出した部分は、図４に示す第１端子部２１２と同様に外装めっき層５１に覆われている。第３端子部２３２は、第３パッド部２３１および第２ボンディングワイヤ３２を介して第３電極１１１ｂに導通している。したがって、半導体装置１１がパワーＭＯＳＦＥＴまたはＩＧＢＴである場合、第３端子部２３２は半導体パッケージＡ１０のゲート端子である。
図１〜図３に示すように、第１端子部２１２、第２リード２２および第３リード２３は、いずれも第３方向Ｙに沿って配置され、第３方向Ｙにおいて第１端子部２１２は、第２リード２２と第３リード２３との間に位置している。また、図１および図４に示すように、厚さ方向Ｚにおける第１端子部２１２、第２リード２２および第３リード２３の位置がいずれも等しい。
第１ボンディングワイヤ３１は、図２および図６に示すように、導電性を有し、かつ第２電極１１１ａと第２リード２２とを接続する部材である。本実施形態にかかる第１ボンディングワイヤ３１は複数からなり、複数の第１ボンディングワイヤ３１によって第２電極１１１ａと第２リード２２とが接続されている。本実施形態においては、第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１の配置本数は３本であるが、あくまでも例示であるため、実際の第１ボンディングワイヤ３１の配置本数はこれに限定されない。図６および図７に示すように、第１ボンディングワイヤ３１の先端には平面視形状が円形状のボンディング部３１１が形成され、ボンディング部３１１が第１電極１１２ａに接している。ボンディング部３１１は、一般的なワイヤボンディングによって形成される、いわゆるボールボンディング部である。本実施形態にかかる第１ボンディングワイヤ３１はＣｕからなり、かつワイヤ径は３０〜７０μｍである。
第２ボンディングワイヤ３２は、図２および図６に示すように、導電性を有し、かつ第３電極１１１ｂと第３リード２３とを接続する部材である。第２ボンディングワイヤ３２の形状および材料は特に限定されず、たとえば第１ボンディングワイヤ３１の形状および材料と同一であってもよい。
複数の放熱体４は、図６および図７に示すように、ボンディング部３１１に離間して第２電極１１１ａに形成された部材である。複数の放熱体４のそれぞれの形状は、いずれもボンディング部３１１の形状と同一である。放熱体４は、第１ボンディングワイヤ３１と同一の金属からなり、本実施形態においては、放熱体４はＣｕからなる。図８に示すように、本実施形態にかかる放熱体４は、直径ｄが６０〜１００μｍであり、かつ厚さｔ（厚さ方向Ｚにおける長さ）が１０〜３０μｍである。また、本実施形態においては、第２電極１１１ａにおいてボンディング部３１１および複数の放熱体４は格子状に配置され、放熱体４はボンディング部３１１に隣接して配置されている。
外装めっき層５１は、図４および図５に示すように、封止樹脂６から露出した第１リード２１のパッド裏面２１１ｂおよび第１端子部２１２を覆って形成されている。また、外装めっき層５１は、第１リード２１の第１端子部２１２と同様に、封止樹脂６から露出した第２リード２２の第２端子部２２２および第３リード２３の第３端子部２３２を覆って形成されている。本実施形態にかかる外装めっき層５１は、Ｓｎを主成分とする合金からなる。当該合金として具体的には、Ｓｎ−Ｓｂ系合金またはＳｎ−Ａｇ合金などの鉛フリーはんだである。外装めっき層５１は、電解めっきにより形成される。
内装めっき層５２は、図２、図４および図５に示すように、封止樹脂６に覆われた第１リード２１のパッド主面２１１ａの一部と、第２リード２２の一部である図５に示す第２パッド部２２１の上面と、第３リード２３の一部である図５に示す第３パッド部２３１の上面とに形成されている。本実施形態にかかる内装めっき層５２は、Ａｇからなる。内装めっき層５２は、電解めっきにより形成される。
封止樹脂６は、図１〜図３に示すように、第１リード２１、第２リード２２および第３リード２３のそれぞれ一部ずつと、半導体装置１１、第１ボンディングワイヤ３１、第２ボンディングワイヤ３２および複数の放熱体４とを覆う部材である。封止樹脂６は、電気絶縁性を有する熱硬化性の合成樹脂からなる。本実施形態にかかる当該合成樹脂は、黒色のエポキシ樹脂である。封止樹脂６は、たとえば金型を用いたトランスファ成形により形成される。封止樹脂６は、樹脂主面６１、樹脂裏面６２、一対の樹脂第１側面６３１および一対の樹脂第２側面６３２を有する。
樹脂主面６１は、図４に示す封止樹脂６の上面である。樹脂裏面６２は、図４に示す封止樹脂６の下面である。樹脂主面６１および樹脂裏面６２は、厚さ方向Ｚにおいて互いに反対側を向いている。図３〜図５に示すように、本実施形態においては、樹脂裏面６２から第１パッド部２１１の一部であるパッド裏面２１１ｂが露出している。
一対の樹脂第１側面６３１は、図１および図４に示すように、第１方向Ｘ１および第２方向Ｘ２に離間して形成された面である。一方の樹脂第１側面６３１は第１方向Ｘ１を向き、他方の樹脂第１側面６３１は第２方向Ｘ２を向いている。図４に示す樹脂第１側面６３１の上端が樹脂主面６１につながり、図４に示す樹脂第１側面６３１の下端が樹脂裏面６２につながっている。本実施形態においては、第１方向Ｘ１を向く樹脂第１側面６３１から、第１端子部２１２、第２端子部２２２および第３端子部２３２のそれぞれ一部が露出している。
一対の樹脂第２側面６３２は、図１および図５に示すように、第３方向Ｙに離間して形成された面である。一対の樹脂第２側面６３２は、第３方向Ｙにおいて互いに反対側を向いている。図５に示す樹脂第２側面６３２の上端が樹脂主面６１につながり、図５に示す樹脂第２側面６３２の下端が樹脂裏面６２につながっている。本実施形態においては、一対の樹脂第２側面６３２から、第１リード２１、第２リード２２および第３リード２３のいずれも露出していない。
封止樹脂６には、図１、図３および図４に示すように、厚さ方向Ｚにおいて、樹脂主面６１から第１パッド部２１１のパッド裏面２１１ｂまでに至る本体挿通孔６４が形成されている。本体挿通孔６４の孔壁は、封止樹脂６によって形成されている。図２および図３に示すように、本実施形態においては、本体挿通孔６４の中心は、パッド貫通孔２１１ｃの中心と同一である。また、本体挿通孔６４の直径は、パッド貫通孔２１１ｃの直径よりも小である。
次に、半導体パッケージＡ１０の作用効果について説明する。
半導体パッケージＡ１０は、素子裏面１１２に第１電極１１２ａが形成され、かつ素子主面１１１に第２電極１１１ａが形成された半導体装置１１と、半導体装置１１を搭載し、かつ第１電極１１２ａに導通する第１パッド部２１１を含む第１リード２１と、第２電極１１１ａに導通する第２リード２２と、第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１とを備える。また、第１ボンディングワイヤ３１の先端には第２電極１１１ａに接するボンディング部３１１が形成され、第２電極１１１ａには、ボンディング部３１１に離間して複数の放熱体４が形成されている。たとえば半導体装置１１がパワーＭＯＳＦＥＴである場合、第１電極１１２ａはドレイン電極、第２電極１１１ａはソース電極である。
この場合において半導体装置１１のスイッチングがなされると、誘導性負荷のインダクタンスによって、第１電極１１２ａと第２電極１１１ａとの間に逆電圧が印加され、第２電極１１１ａに熱が発生する。このとき、第２電極１１１ａに発生した熱は、複数の放熱体４により半導体装置１１の周辺を覆う封止樹脂６へ放熱されるため、半導体装置１１の温度上昇が抑制される。よって、複数の放熱体４を形成することによって、半導体装置１１におけるトレンチゲートの諸元を変更せずにアバランシェ・ブレークダウンの発生を回避することができるため、その結果、半導体装置１１のアバランシェ耐量が向上する。したがって、半導体パッケージＡ１０によれば、半導体装置１１の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。
放熱体４の形状は、ボンディング部３１１の形状と同一であり、ボンディング部３１１および放熱体４は、ともに同一の金属からなる。すなわち、放熱体４は、一般的なワイヤボンディング工程においてボンディング部３１１のみを形成したものである。したがって、放熱体４は、従来の製造設備によって容易に形成することができる。
第２電極１１１ａにおいて、ボンディング部３１１および複数の放熱体４は格子状に配置されることによって、第２電極１１１ａに発生する熱を偏りなく、かつ効率的に放熱することができる。
第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１を複数とすることによって、第２電極１１１ａから発生した熱は複数の放熱体４に加えてそれぞれの第１ボンディングワイヤ３１からも放熱され、半導体装置１１のアバランシェ耐量をさらに向上させることが可能である。また、第２電極１１１ａと第２リード２２との間の抵抗が低く設定されるため、半導体装置１１のオン抵抗の上昇をさらに抑制することができる。
厚さ方向Ｚにおいて、樹脂主面６１から第１パッド部２１１までに至る本体挿通孔６４が形成され、本体挿通孔６４の孔壁は封止樹脂６によって形成されている。また、封止樹脂６は、電気絶縁性を有する合成樹脂である。このような構成をとることによって、ねじなどの導電性締結部材を本体挿通孔６４に挿通させて、第１パッド部２１１のパッド裏面２１１ｂにヒートスプレッダなどの放熱部材を取り付けることができる。したがって、半導体装置１１のスイッチングにより第１電極１１２ａから常時発生する熱を、より効率的に放熱することができる。
半導体パッケージＡ１０は、封止樹脂６から露出した第１端子部２１２、第２リード２２および第３リード２３のそれぞれの部分を覆う外装めっき層５１を備える。はんだ接合によって半導体パッケージＡ１０を回路基板に表面実装させる際に、外装めっき層５１によって、第１端子部２１２、第２リード２２および第３リード２３のそれぞれの部分とのはんだ付着状態を良好なものにしつつ、はんだ接合に起因した当該部分の侵食を防止することができる。
また、半導体パッケージＡ１０は、封止樹脂６に覆われた第１パッド部２１１、第２リード２２および第３リード２３のそれぞれの部分に形成された内装めっき層５２を備える。第１パッド部２１１への半導体装置１１の搭載時、第２リード２２の第２パッド部２２１への第１ボンディングワイヤ３１の接続時および第３リード２３の第３パッド部２３１への第２ボンディングワイヤ３２の接続時の熱衝撃から、第１パッド部２１１、第２パッド部２２１および第３パッド部２３１を、内装めっき層５２によって保護することができる。
＜第２実施形態＞
図９〜図１４に基づき、本開示の第２実施形態にかかる半導体パッケージＡ２０について説明する。これらの図において、先述した半導体パッケージＡ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
図９は、半導体パッケージＡ２０の斜視図である。図１０は、半導体パッケージＡ２０の平面図である。図１１は、半導体パッケージＡ２０の底面図である。図１２は、図１０のXII−XII線（一点鎖線）に沿う断面図である。図１３は、図１０のXIII−XIII線に沿う断面図である。図１４は、半導体パッケージＡ２０の半導体装置１１の要部平面図である。なお、図１０は、理解の便宜上、封止樹脂６を省略している。図１０において省略した封止樹脂６は、想像線（二点鎖線）で示している。
本実施形態にかかる半導体パッケージＡ２０は、第１リード２１、第２リード２２、第３リード２３および封止樹脂６の構成と、第１ボンディングワイヤ３１および複数の放熱体４の配置形態とが、先述した半導体パッケージＡ１０と異なる。
第１リード２１は、第１パッド部２１１および第１端子部２１２を含む。第１パッド部２１１は、図１２および図１３に示すように、半導体パッケージＡ１０と同様のパッド主面２１１ａおよびパッド裏面２１１ｂを有する。ただし、図１０および図１１に示すように、本実施形態にかかる第１パッド部２１１には、半導体パッケージＡ１０と異なりパッド貫通孔２１１ｃが形成されていない。第１端子部２１２は、図９〜図１１に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。本実施形態においては、第１端子部２１２は複数からなり、具体的には４つの第１端子部２１２からなる。本実施形態にかかる第１端子部２１２の長さは、半導体パッケージＡ１０の第１端子部２１２の長さよりも短い。図１２に示す第１端子部２１２の下面は、パッド裏面２１１ｂと面一である。また、図１２および図１３に示すように、封止樹脂６から露出したパッド裏面２１１ｂと、複数の第１端子部２１２のそれぞれの部分とは、いずれも外装めっき層５１に覆われている。
第２リード２２は、図９〜図１１に示すように、第２方向Ｘ２に沿って延出する部材である。本実施形態においては、第２リード２２は複数からなり、具体的には３つの第２リード２２からなる。それぞれの第２リード２２が、第１ボンディングワイヤ３１を介して素子主面１１１に形成された第２電極１１１ａに導通している。複数の第２リード２２は、第３方向Ｙに沿って互いに離間して配置されている。本実施形態にかかる第２リード２２の長さは、半導体パッケージＡ１０の第２端子部２２２の長さよりも短い。図１２に示す第２リード２２の下面は、パッド裏面２１１ｂと面一である。また、図１２に示すように、封止樹脂６から露出した複数の第２リード２２のそれぞれの部分は、いずれも外装めっき層５１に覆われている。さらに、封止樹脂６に覆われた図１２に示す第２リード２２の上面には、内装めっき層５２が形成されている。
第３リード２３は、図９〜図１１に示すように、第２リード２２と同じく第２方向Ｘ２に沿って延出する部材である。第３リード２３は、複数の第２リード２２とともに第３方向Ｙに沿って配置されている。本実施形態にかかる第３リード２３の形状および大きさは、第２リード２２と同一である。第３リード２３は、図１２に示す第２リード２２と同じく、封止樹脂６から露出した部分が外装めっき層５１に覆われ、かつ封止樹脂６に覆われた部分のうち、第２ボンディングワイヤ３２が接続する部分に内装めっき層５２が形成されている。
第１ボンディングワイヤ３１は、図１０および図１４に示すように複数からなり、複数の第１ボンディングワイヤ３１によって第２電極１１１ａと第２リード２２とが接続されている。本実施形態においては、第２電極１１１ａと１つの第２リード２２とを接続する第１ボンディングワイヤ３１の配置本数は３本で、計９本の第１ボンディングワイヤ３１によって第２電極１１１ａと第２リード２２とが接続されているが、半導体パッケージＡ１０と同じくあくまでも例示であるため、実際の第１ボンディングワイヤ３１の配置本数はこれに限定されない。
複数の放熱体４は、半導体パッケージＡ１０と同様に、ボンディング部３１１に離間して第２電極１１１ａに形成されている。図１４に示すように、第２電極１１１ａにおいてボンディング部３１１および複数の放熱体４は格子状に配置され、放熱体４はボンディング部３１１に隣接して配置されている。
封止樹脂６は、半導体パッケージＡ１０と同様に、樹脂主面６１、樹脂裏面６２、一対の樹脂第１側面６３１および一対の樹脂第２側面６３２を有する。ただし、図９および図１１に示すように、本実施形態にかかる封止樹脂６には、半導体パッケージＡ１０と異なり本体挿通孔６４が形成されていない。図１１に示すように、本実施形態においては、樹脂裏面６２からパッド裏面２１１ｂと、第１端子部２１２、第２リード２２および第３リード２３のそれぞれ一部ずつとが露出している。また、図９に示すように、一対の樹脂第１側面６３１のうち、第１方向Ｘ１を向く樹脂第１側面６３１から第１端子部２１２の一部が露出し、第２方向Ｘ２を向く樹脂第１側面６３１から第２リード２２および第３リード２３のそれぞれ一部ずつが露出している。
次に、半導体パッケージＡ２０の作用効果について説明する。
半導体パッケージＡ２０は、半導体パッケージＡ１０と同様に、素子裏面１１２に第１電極１１２ａが形成され、かつ素子主面１１１に第２電極１１１ａが形成された半導体装置１１と、半導体装置１１を搭載し、かつ第１電極１１２ａに導通する第１パッド部２１１を含む第１リード２１と、第２電極１１１ａに導通する第２リード２２と、第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１とを備える。また、第１ボンディングワイヤ３１の先端には第２電極１１１ａに接するボンディング部３１１が形成され、第２電極１１１ａには、ボンディング部３１１に離間して複数の放熱体４が形成されている。したがって、半導体パッケージＡ２０によっても、半導体装置１１の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。
次に、前述の半導体装置１１がパワーＭＩＳＦＥＴである場合の構成の一例を説明する。
＜半導体装置の概略構成＞
図１５Ａは、本開示の一実施形態に係る半導体装置１を示す概略構成図である。図１５Ｂは、アクティブ領域９を示す拡大平面図である。
図１５Ａを参照して、前述の半導体装置１１に対応する半導体装置１は、平面視矩形状の基板２を含む。半導体装置１は、基板２の表層部に作り込まれた本開示の機能素子の一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を複数有するスイッチング回路３を含む。
半導体装置１は、電流センサ回路４８と、温度センサ回路５と、過電流保護（OCD：Over Charge Current Detection）回路４９と、過熱保護（TSD：Thermal Shut Down）回路７と、低電圧誤動作防止（UVLO：Under Voltage Lock Out）回路８とをさらに含む。電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７、低電圧誤動作防止回路８は、いずれも基板２の表層部に作り込まれている。つまり、半導体装置１は、本実施形態では、スイッチング回路３（パワーＭＩＳＦＥＴ）、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８が共通の基板２の表層部に作り込まれたＩＰＳ（Intelligent Power Switch）である。
図１５Ｂを参照して、スイッチング回路３（パワーＭＩＳＦＥＴ）は、基板２に設定されたアクティブ領域９内に形成されている。アクティブ領域９は、本実施形態では、平面視矩形状に形成されており、ソースメタル１０により被覆されている。ソースメタル１０は、前述の第２電極１１１ａに対応していてもよい。図１５Ｂでは、ソースメタル１０が薄いドッド状のハッチングで示されている。このソースメタル１０には、本開示の導線の一例としてのボンディングワイヤ５３が、選択的に複数本接続されている。アクティブ領域９に形成されたパワーＭＩＳＦＥＴは、このボンディングワイヤ５３から供給される電力に基づいて駆動される。
＜半導体装置の電気的構造＞
図１６は、半導体装置１の内部の電気的構造の一例を示す電気回路図である。
図１６に示されるように、半導体装置１は、一対の入力端子１０１および入力側グランド端子１０２と、一対の出力端子１０３および出力側グランド端子１０４とを有している。図１６では、出力端子１０３および出力側グランド端子１０４に、電源１０５および誘導性負荷１０６を含む直列回路１０７が外部接続されている例を示している。また、図１６では、誘導性負荷１０６がスイッチＳｗおよびコイルＬを含むリレーである例を示している。
前述のスイッチング回路３は、出力端子１０３と出力側グランド端子１０４との間に接続されている。スイッチング回路３は、前述のパワーＭＩＳＦＥＴを含む。パワーＭＩＳＦＥＴは、ゲート端子Ｇ、ドレイン端子Ｄおよびソース端子Ｓを備えている。スイッチング回路３は、パワーＭＩＳＦＥＴのドレイン端子Ｄが出力端子１０３に接続され、パワーＭＩＳＦＥＴのソース端子Ｓが出力側グランド端子１０４に接続されるように設けられている。なお、スイッチング回路３は、複数のパワーＭＩＳＦＥＴを含むが、図１６では、説明の便宜上、１つのパワーＭＩＳＦＥＴのみを示している。
入力端子１０１とパワーＭＩＳＦＥＴのゲート端子Ｇとの間には、入力配線１０８が接続されている。入力側グランド端子１０２と出力側グランド端子１０４との間には、グランド配線１０９が接続されている。入力配線１０８とグランド配線１０９との間には、入力端子１０１側から順に、ダイオードＤｉ１、第１抵抗Ｒ１、前述の過電流保護回路４９、前述の過熱保護回路７、前述の低電圧誤動作防止回路８および第２抵抗Ｒ２が梯子状に並列接続されている。第１抵抗Ｒ１と過電流保護回路４９との間の入力配線１０８には、第３抵抗Ｒ３が直列接続されている。低電圧誤動作防止回路８と第２抵抗Ｒ２との間の入力配線１０８には、第４抵抗Ｒ４が直列接続されている。
前述の電流センサ回路４８は、過電流保護回路４９に接続されている。電流センサ回路４８は、たとえば入力配線１０８を流れる電流を検出する。電流センサ回路４８により検出された電流値は、過電流保護回路４９に与えられる。過電流保護回路４９は、電流センサ回路４８から与えられた電流値に基づいて駆動される。たとえば、過電流保護回路４９は、短絡や静電気によって入力配線１０８に所定値以上の電流（過電流）が流れると、入力配線１０８側からグランド配線１０９側に過電流を流し込み、過電流から他の回路を保護する。
前述の温度センサ回路５は、過熱保護回路７に接続されている。温度センサ回路５は、基板２の温度を検出する。温度センサ回路５により検出された温度は、過熱保護回路７に与えられる。過熱保護回路７は、温度センサ回路５から与えられた温度に基づいて駆動される。たとえば、過熱保護回路７は、基板２の温度が所定値以上になると、入力配線１０８の通電を禁止し、基板２の温度上昇を抑制する。
低電圧誤動作防止回路８は、入力配線１０８およびグランド配線１０９間の電位差が所定値以下の場合に、スイッチング回路３が動作するのを禁止し、前記電位差が所定値以上となると、スイッチング回路３が動作するのを許可するように構成されている。
パワーＭＩＳＦＥＴにおけるゲート端子Ｇとドレイン端子Ｄとの間には、クランプダイオードＤｉ２が接続されている。クランプダイオードＤｉ２は、２つのダイオードが逆バイアス接続されることによって形成されている。２つのダイオードは、ツェナーダイオードを含んでいてもよい。クランプダイオードＤｉ２は、パワーＭＩＳＦＥＴにおけるドレイン端子Ｄおよびソース端子Ｓ間の降伏電圧Ｖ１よりも低い降伏電圧Ｖ２を有している（降伏電圧Ｖ１＞降伏電圧Ｖ２）。したがって、クランプダイオードＤｉ２は、ドレイン端子Ｄおよびソース端子Ｓ間に降伏電圧Ｖ１が印加された場合に、パワーＭＩＳＦＥＴよりも先に降伏する。
誘導性負荷１０６がターンオフされて、ドレイン端子Ｄおよびソース端子Ｓ間の降伏電圧Ｖ１よりも高い逆起電圧ＶＬ（逆起電圧ＶＬ＞降伏電圧Ｖ１）がコイルＬで発生すると、クランプダイオードＤｉ２が降伏する。クランプダイオードＤｉ２が降伏すると、第２抵抗Ｒ２に電流が流れ、ゲート端子Ｇおよびソース端子Ｓ間に電圧（ゲート電圧）が発生する。このゲート電圧により、パワーＭＩＳＦＥＴがオンされるので、逆起電圧ＶＬに起因して発生する電流が、ドレイン端子Ｄおよびソース端子Ｓ間に流れる。
このように、パワーＭＩＳＦＥＴへの負荷がクランプダイオードＤｉ２によって低減されると共に、誘導性負荷１０６に蓄積されたエネルギーがパワーＭＩＳＦＥＴによって吸収される。誘導性負荷１０６に蓄積されたエネルギーがどれだけ吸収されるかは、パワーＭＩＳＦＥＴの特性の一つであるダイナミッククランプ耐量Ｅａｃにより表される。ダイナミッククランプ耐量Ｅａｃの値が大きいほど、誘導性負荷１０６に蓄積されたエネルギーがより多く吸収される。
なお、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７、低電圧誤動作防止回路８、クランプダイオードＤｉ２、各種抵抗Ｒ１〜Ｒ４等は、ＩＰＳの一部を構成する回路の一例であり、ＩＰＳに必ずしも要求される構成ではない。また、半導体装置１は、ＩＰＳに限定されることはない。したがって、半導体装置１は、スイッチング回路３（パワーＭＩＳＦＥＴ）のみを含む、いわゆるディスクリート部品であってもよい。この場合、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７、低電圧誤動作防止回路８、クランプダイオードＤｉ２、各種抵抗Ｒ１〜Ｒ４等は、半導体装置１に対して外部接続される別の部品により構成されていてもよい。
＜アクティブ領域の平面構造＞
図１７は、図１５Ｂのアクティブ領域９を示す拡大平面図であって、基板２上の構成が取り除かれた図である。
図１７を参照して、アクティブ領域９における基板２の表面には複数本のトレンチゲート構造５４が同一の方向に沿って直線状に形成されている。隣り合うトレンチゲート構造５４の間には、電流経路となるチャネル形成領域１３を含む機能素子形成領域１４が、各トレンチゲート構造５４に沿って形成されている。複数の機能素子形成領域１４は、各トレンチゲート構造５４に沿って直線状に配列されている。したがって、トレンチゲート構造５４および機能素子形成領域１４は、トレンチゲート構造５４と交差する横方向に見て、交互に配列されている。
なお、図１７では、明瞭化のため、トレンチゲート構造５４が濃いクロスハッチングで示されており、チャネル形成領域１３が薄いドッド状のハッチングで示されている。また、トレンチゲート構造５４間におけるチャネル形成領域１３外の領域（ハッチングが付されていない領域）は基板２の表面である。
本実施形態に係る半導体装置１の特徴は、複数の機能素子形成領域１４が、単位面積当たりに占めるチャネル形成領域１３の面積が相対的に小さい第1機能素子形成領域１５と、単位面積当たりに占めるチャネル形成領域１３の面積が相対的に大きい第２機能素子形成領域１６とを含み、第1機能素子形成領域１５が、熱の発生を抑制すべき領域に設けられていることである。なお、本実施形態では、第1機能素子形成領域１５と第２機能素子形成領域１６との間に、単位面積当たりに占めるチャネル形成領域１３の面積が、第1機能素子形成領域１５よりも大きく第２機能素子形成領域１６よりも小さい第３機能素子形成領域１７がさらに設けられている例を示している。
単位面積当たりに占めるチャネル形成領域１３の面積とは、トレンチゲート構造５４間に予め定められた領域内に占めるチャネル形成領域１３の面積である。また、予め定められた領域とは、トレンチゲート構造５４間の幅と、トレンチゲート構造５４の長さ方向に沿う任意の長さとを乗じることによって得られる所定面積の領域である。
第1機能素子形成領域１５は、単位面積当たりに占めるチャネル形成領域１３の面積が、第２機能素子形成領域１６および第３機能素子形成領域１７に比べて小さいので、その発熱量も比較的に小さい。その一方で、第1機能素子形成領域１５は、比較的小さい面積のチャネル形成領域１３によって、オン抵抗ＲＯＮが、第２機能素子形成領域１６および第３機能素子形成領域１７よりも大きくされている。
これとは反対に、第２機能素子形成領域１６および第３機能素子形成領域１７は、単位面積当たりに占めるチャネル形成領域１３の面積が、第1機能素子形成領域１５に比べて大きいので、その発熱量も比較的に大きい。その一方で、第２機能素子形成領域１６および第３機能素子形成領域１７は、比較的大きい面積のチャネル形成領域１３によって、オン抵抗ＲＯＮが、第1機能素子形成領域１５よりも小さくされている。
第１〜第３機能素子形成領域１５〜１７の各発熱量の大小関係は、第1機能素子形成領域１５の発熱量＜第３機能素子形成領域１７の発熱量＜第２機能素子形成領域１６の発熱量である。第１〜第３機能素子形成領域１５〜１７の各オン抵抗ＲＯＮの大小関係は、第２機能素子形成領域１６のオン抵抗ＲＯＮ＜第３機能素子形成領域１７のオン抵抗ＲＯＮ＜第1機能素子形成領域１５のオン抵抗ＲＯＮである。第１〜第３機能素子形成領域１５〜１７の各ダイナミッククランプ耐量Ｅａｃの大小関係は、第２機能素子形成領域１６のダイナミッククランプ耐量Ｅａｃ＜第３機能素子形成領域１７のダイナミッククランプ耐量Ｅａｃ＜第1機能素子形成領域１５のダイナミッククランプ耐量Ｅａｃである。
本実施形態に係る半導体装置１では、第1機能素子形成領域１５、第２機能素子形成領域１６および第３機能素子形成領域１７の配列パターンを工夫することによって、半導体装置１全体における温度上昇を抑えながらも、優れたダイナミッククランプ耐量Ｅａｃおよびオン抵抗ＲＯＮの両立を可能とする半導体装置１を提供しようとするものである。半導体装置１は、とりわけ、温度上昇し易い部分に第1機能素子形成領域１５を配置し、それ以外の部分に第２機能素子形成領域１６および第３機能素子形成領域１７を配置することによって、上記の目的を確実に達成しようとするものである。
温度上昇し易く、温度上昇を抑制すべき領域としては、アクティブ領域９の周縁から内方に向かって所定距離だけ間隔を隔てた内方領域や、複数のチャネル形成領域１３（複数の機能素子形成領域１４）によりその周囲が取り囲まれている領域や、平面視においてボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）に重ならない領域や、これらの領域が選択的に組み合わされた領域を例示できる。これらの領域では、熱が放散され難く熱が籠り易い傾向にある。特に、複数のチャネル形成領域１３（複数の機能素子形成領域１４）により取り囲まれたアクティブ領域９の内方領域は、温度が上昇し易く、他の部分に比べて比較的高温になる傾向にある。
そこで、本実施形態では、アクティブ領域９の内方領域中央部に第1機能素子形成領域１５を配置し、その周囲に第２機能素子形成領域１６および第３機能素子形成領域１７を配置することによって、アクティブ領域９の中央部から周縁部に向けて、単位面積当たりに占めるチャネル形成領域１３の面積が徐々に増加する構成とされている。つまり、第1機能素子形成領域１５とアクティブ領域９との間の領域に、第1機能素子形成領域１５側から順に第３機能素子形成領域１７および第２機能素子形成領域１６が形成されている。以下、複数の機能素子形成領域１４の配列についてより詳細に説明する。
図１７を参照して、複数の機能素子形成領域１４は、複数（本実施形態では、４つ）の第1機能素子形成領域１５を含む第１機能素子形成領域ユニットＵ１と、複数（本実施形態では、４つ）の第２機能素子形成領域１６を含む第２機能素子形成領域ユニットＵ２と、複数（本実施形態では、４つ）の第３機能素子形成領域１７を含む第３機能素子形成領域ユニットＵ３とを含む。
第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３は、本実施形態では、いずれもほぼ同一面積の平面視矩形状（正方形状）を成しており、予め定められたレイアウトでアクティブ領域９をマトリクス状に敷き詰めるように配列されている。別の見方をすると、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３は、アクティブ領域９をマトリクス状に区画する複数の正方形状の領域内に予め定められたレイアウトで配置されている。
第１機能素子形成領域ユニットＵ１は、熱の発生を抑制すべき領域、本実施形態では、アクティブ領域９の中央部に設けられている。第３機能素子形成領域ユニットＵ３は、第１機能素子形成領域ユニットＵ１を取り囲むように当該第１機能素子形成領域ユニットＵ１の周囲に配置されている。複数の第３機能素子形成領域ユニットＵ３は、平面視において環状（四角環状）の領域ＸＡを形成している。
第２機能素子形成領域ユニットＵ２は、領域ＸＡを取り囲むように、当該領域ＸＡの周囲に配置されている。これにより、複数の第２機能素子形成領域ユニットＵ２は、平面視において環状（四角環状）の領域ＸＢを形成している。このようにして、本実施形態では、アクティブ領域９の中央部から周縁部に向けて、単位面積当たりに占めるチャネル形成領域１３の面積が徐々に増加する構成とされている。
以下、図１８Ａ〜図１８Ｃを参照して、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３の具体的な平面構造について説明する。図１８Ａは、図１７に示される第1機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）を示す拡大平面図である。図１８Ｂは、図１７に示される第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）を示す拡大平面図である。図１８Ｃは、図１７に示される第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）を示す拡大平面図である。
図１８Ａ〜図１８Ｃを参照して、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３は、単位面積当たりに占めるチャネル形成領域１３の面積が調整されて、第１〜第３機能素子形成領域１５〜１７のレイアウトが変更されている。以下では、各トレンチゲート構造５４間の領域（つまり、機能素子形成領域１４）全域にチャネル形成領域１３が存在する場合を、単位面積当たりに占めるチャネル形成領域１３の面積の割合が１００％であると定義して説明する。
図１８Ａを参照して、第１機能素子形成領域ユニットＵ１は、単位面積当たりに占めるチャネル形成領域１３の面積の割合が２５％程度とされた複数の第1機能素子形成領域１５を含む。図１８Ｂを参照して、第２機能素子形成領域ユニットＵ２は、単位面積当たりに占めるチャネル形成領域１３の面積の割合が７５％程度とされた複数の第２機能素子形成領域１６を含む。図１８Ｃを参照して、第３機能素子形成領域ユニットＵ３は、単位面積当たりに占めるチャネル形成領域１３の面積の割合が５０％程度とされた複数の第３機能素子形成領域１７を含む。
図１８Ａ〜図１８Ｃを参照して、本実施形態では、複数のチャネル形成領域１３が、千鳥状の配列または葛折り状を基調としたレイアウトで第１〜第３機能素子形成領域１５〜１７に形成されている。
図１８Ａを参照して、第１機能素子形成領域ユニットＵ１の各第1機能素子形成領域１５において、複数のチャネル形成領域１３は、トレンチゲート構造５４の長さ方向に沿って千鳥状に配列されている。各トレンチゲート構造５４について見ると、複数のチャネル形成領域１３は、トレンチゲート構造５４の長さ方向に沿って、各トレンチゲート構造５４の一方の側面側および他方の側面側に交互に間隔を空けて配列されている。複数のチャネル形成領域１３は、トレンチゲート構造５４と交差する横方向の一方の側面側または他方の側面側のみに配置されている。
第１機能素子形成領域ユニットＵ１では、このような構成によって単位面積当たりに占めるチャネル形成領域１３の面積の割合が２５％程度とされている。第１機能素子形成領域ユニットＵ１では、トレンチゲート構造５４の一方の側面側または他方の側面側に他のチャネル形成領域１３から間隔を空けてチャネル形成領域１３が配置されているので、熱の発生源を効果的に分散させることができる。
また、一方の側面側に配置されたチャネル形成領域１３が、トレンチゲート構造５４を挟んで他方の側面側に配置されたチャネル形成領域１３に対向しない。したがって、トレンチゲート構造５４と交差する横方向に関して、複数の熱の発生源がトレンチゲート構造５４を挟んで互いに対向することがない。これにより、一つのチャネル形成領域１３で発生した熱が他のチャネル形成領域１３に伝搬されるのを抑制できるから、熱干渉の発生を効果的に抑制できる。このようにして、第１機能素子形成領域ユニットＵ１は、温度上昇を効果的に抑制できる構成とされている。
図１８Ｂを参照して、第２機能素子形成領域ユニットＵ２の各第２機能素子形成領域１６は、図１８Ａに示される構成において、トレンチゲート構造５４の長さ方向に沿う各チャネル形成領域１３の幅を当該長さ方向に沿って延長したものである。トレンチゲート構造５４と交差する横方向において、一方のトレンチゲート構造５４側に形成されたチャネル形成領域１３は、他方のトレンチゲート構造５４側に形成されたチャネル形成領域１３と一体的に形成されている。このようにして、葛折り状のチャネル形成領域１３が各第２機能素子形成領域１６に形成されている。第２機能素子形成領域ユニットＵ２では、このような構成によって単位面積当たりに占めるチャネル形成領域１３の面積の割合が７５％程度とされている。
図１８Ｃを参照して、第３機能素子形成領域ユニットＵ３の各第３機能素子形成領域１７は、図１８Ａに示される構成において、トレンチゲート構造５４の長さ方向に沿う各チャネル形成領域１３の幅を当該長さ方向に沿って延長したものである。第３機能素子形成領域ユニットＵ３では、このような構成によって単位面積当たりに占めるチャネル形成領域１３の面積の割合が５０％程度とされている。
本実施形態では、単位面積当たりに占めるチャネル形成領域１３の面積の割合が２５％，５０％，７５％程度とされた第１〜第３機能素子形成領域１５〜１７が採用された例について説明した。しかし、単位面積当たりに占めるチャネル形成領域１３の面積の割合は、各機能素子形成領域１４（各第１〜第３機能素子形成領域１５〜１７）において、０％以上１００％以下の範囲で適宜変更されてもよい。たとえば、一つの機能素子形成領域ユニット内に、単位面積当たりに占めるチャネル形成領域１３の面積の割合が０％以上１００％以下の範囲で異なる複数の機能素子形成領域１４が含まれていてもよい。
＜機能素子形成領域の断面構造＞
次に、図１９Ａおよび図１９Ｂを参照して、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３の具体的な断面構造について説明する。図１９Ａは、図１８Ａに示されるXIXA−XIXA線に沿う縦断面図である。図１９Ｂは、図１８Ａに示されるXIXB−XIXB線に沿う縦断面図である。なお、第２機能素子形成領域ユニットＵ２および第３機能素子形成領域ユニットＵ３は、図１８Ａ〜図１８Ｃからも明らかなように第１機能素子形成領域ユニットＵ１とほぼ同様の断面構造を有しているので、その説明を省略する。
図１９Ａおよび図１９Ｂを参照して、前述の基板２には、ｎ＋型の半導体基板２０と、半導体基板２０上に形成されたｎ−型のエピタキシャル層５５とが含まれる。半導体基板２０およびエピタキシャル層５５によって、ドレイン領域５６が形成されている。基板２の表面はエピタキシャル層５５によって形成されており、基板２の裏面は半導体基板２０により形成されている。
基板２の表面側には、前述のソースメタル１０が形成されており、基板２の裏面側にはドレインメタル５７が形成されている。ドレインメタル５７は、前述の第１電極１１２ａに対応していてもよい。前述のトレンチゲート構造５４は、エピタキシャル層５５の表層部に作り込まれており、当該エピタキシャル層５５を掘り下げて形成されたトレンチ２４と、ゲート絶縁膜２５を挟んでトレンチ２４に埋め込まれたゲート電極２６とを含む。
図１９Ａおよび図１９Ｂでは、トレンチ２４が、エピタキシャル層５５の表面に対してほぼ垂直に形成された例を示している。しかし、その深さ方向に沿って開口幅が徐々に狭まる断面視テーパ形状のトレンチ２４が形成されていてもよい。また、図１９Ａおよび図１９Ｂでは、トレンチ２４の底部がトレンチ２４の側面から外方に向かって丸みを帯びるように形成されている例を示している。しかし、トレンチ２４の底部は、エピタキシャル層５５の表面に対して平行となるように形成されていてもよい。
トレンチゲート構造５４の側方（両側面側）には、基板２の表面側から深さ方向に向けてｎ＋型のソース領域２７、ｐ−型のボディ領域２８およびドレイン領域５６（エピタキシャル層５５）が順に設けられている。ソース領域２７、ボディ領域２８およびドレイン領域５６はいずれもトレンチゲート構造５４に接するように形成されており、ゲート絶縁膜２５を挟んでゲート電極２６に対向している。
ボディ領域２８は、隣り合うトレンチゲート構造５４間において、一方側のトレンチゲート構造５４と他方側のトレンチゲート構造５４とによって共有されている。ソース領域２７は、ボディ領域２８の表面から露出するように形成されている。ソース領域２７の平面形状は、チャネル形成領域１３の平面形状に対応している。ソース領域２７の下方において、トレンチゲート構造５４の側面を形成するボディ領域２８がチャネル形成領域１３である。チャネル形成領域１３におけるチャネルの形成は、トレンチゲート構造５４（ゲート電極２６）により制御される。
したがって、前述のチャネル形成領域１３の面積とは、平面視において電流経路となる領域の面積で定義される。より具体的には、チャネル形成領域１３の面積とは、平面視においてソース領域２７がボディ領域２８を挟んでドレイン領域５６（エピタキシャル層５５）に対向する対向面積で定義される。
複数のトレンチゲート構造５４間には、さらに、ソース領域２７外のボディ領域２８の表面から露出するようにｐ＋型のボディコンタクト領域３０が形成されている（図１８Ａ〜図１８Ｃも併せて参照。）。ボディコンタクト領域３０は、トレンチゲート構造５４の側面に接するように形成されており、ゲート絶縁膜２５を挟んでゲート電極２６と対向している。ボディコンタクト領域３０の底部は、ボディ領域２８の底部とソース領域２７の底部との間の領域に位置している。
図１９Ａおよび図１９Ｂでは、ボディコンタクト領域３０におけるトレンチゲート構造５４に接しない側の端部がソース領域２７を選択的に被覆するオーバラップ部を含む例が示されている。しかし、オーバラップ部を含まないボディコンタクト領域３０が設けられていてもよい。また、ボディコンタクト領域３０が存在しない構成が採用されてもよい。この場合、ボディ領域２８がソース領域２７外のエピタキシャル層５５の表面から露出する構成となる。
エピタキシャル層５５の表面上には、トレンチゲート構造５４を被覆するように、表面絶縁膜５８が形成されている。表面絶縁膜５８には、ソース領域２７およびボディコンタクト領域３０を選択的に露出させるコンタクト孔５９が形成されている。前述のソースメタル１０は、表面絶縁膜５８上からコンタクト孔５９に入り込み、当該コンタクト孔５９内でソース領域２７およびボディコンタクト領域３０に電気的に接続されている。
＜半導体装置の効果＞
次に、図２０および図２１を参照して、半導体装置１の効果について説明する。図２０は、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示すグラフである。図２０において、縦軸はダイナミッククランプ耐量Ｅａｃ［ｍＪ／ｍｍ２］であり、横軸はオン抵抗ＲＯＮ［ｍΩ・ｍｍ２］である。図２０のグラフには、プロットＰ１、プロットＰ２、プロットＰ３およびこれら３つのプロットＰ１，Ｐ２，Ｐ３を結ぶ近似直線Ａが示されている。
プロットＰ１は、アクティブ領域９内に第１機能素子形成領域ユニットＵ１（チャネル形成領域１３の占める面積の割合＝２５％）のみをマトリクス状に敷き詰めた場合の、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示している。
プロットＰ２は、アクティブ領域９内に第２機能素子形成領域ユニットＵ２（チャネル形成領域１３の占める面積の割合＝７５％）のみをマトリクス状に敷き詰めた場合の、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示している。
プロットＰ３は、アクティブ領域９内に第３機能素子形成領域ユニットＵ３（チャネル形成領域１３の占める面積の割合＝５０％）のみをマトリクス状に敷き詰めた場合の、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示している。
近似直線Ａから、単位面積当たりに占めるチャネル形成領域１３の面積と、オン抵抗ＲＯＮとは反比例の関係にあることが理解される。つまり、単位面積当たりに占めるチャネル形成領域１３の面積が増加すると、オン抵抗ＲＯＮは減少し、単位面積当たりに占めるチャネル形成領域１３の面積が減少すると、オン抵抗ＲＯＮは増加する。
また、近似直線Ａから、単位面積当たりに占めるチャネル形成領域１３の面積と、ダイナミッククランプ耐量Ｅａｃとは反比例の関係にあることが理解される。つまり、単位面積当たりに占めるチャネル形成領域１３の面積が増加すると、ダイナミッククランプ耐量Ｅａｃは減少し、単位面積当たりに占めるチャネル形成領域１３の面積が減少すると、ダイナミッククランプ耐量Ｅａｃは増加する。
プロットＰ１を参照して、アクティブ領域９内に第１機能素子形成領域ユニットＵ１（チャネル形成領域１３の占める面積の割合＝２５％）のみをマトリクス状に敷き詰めた場合には、比較的高い良好なダイナミッククランプ耐量Ｅａｃを実現できるが、比較的高いオン抵抗ＲＯＮとなる。一方、プロットＰ２を参照して、アクティブ領域９内に第２機能素子形成領域ユニットＵ２（チャネル形成領域１３の占める面積の割合＝７５％）のみをマトリクス状に敷き詰めた場合には、比較的低い良好なオン抵抗ＲＯＮを実現できるが、比較的低いダイナミッククランプ耐量Ｅａｃとなる。
このことから、ダイナミッククランプ耐量Ｅａｃとオン抵抗ＲＯＮとの間には、背反の関係が存在していることが理解される。したがって、一つのアクティブ領域９という限られた領域（面積）内に、単位面積あたりに占めるチャネル形成領域１３の面積が異なる種々の機能素子形成領域１４を混在させることによって、近似直線Ａから外れた領域にオン抵抗ＲＯＮおよびダイナミッククランプ耐量Ｅａｃの値を設定できることが理解される。
そこで、本実施形態では、発熱量が少なく、かつ、ダイナミッククランプ耐量Ｅａｃが大きい構成とされた第１機能素子形成領域ユニットＵ１を、熱の発生を抑制すべき領域、つまり、アクティブ領域９の中央部に配置されている。これにより、アクティブ領域９の温度上昇を効果的に抑制できると共に、アクティブ領域９の中央部が過渡的かつ局所的に高温になるのも抑制できる。また、第１機能素子形成領域ユニットＵ１によって、ダイナミッククランプ耐量Ｅａｃを増加させることができる。
その一方で、熱の発生を抑制すべき領域外の領域に、単位面積当たりに占めるチャネル形成領域１３の面積が第１機能素子形成領域ユニットＵ１よりも大きい第２機能素子形成領域ユニットＵ２を配置している。したがって、第２機能素子形成領域ユニットＵ２では、相対的に大きい面積のチャネル形成領域１３によって比較的に広い面積の電流経路を確保できるから、第１機能素子形成領域ユニットＵ１等と併存させることによって、電流経路が全体的に減少するのを抑制できる。これにより、熱の発生を抑制すべき領域外の領域を利用して、オン抵抗が増加するのを抑制できる。
また、本実施形態では、第1機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）および第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）の間の領域に、第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）を設けている。第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）は、第1機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）と第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）との間のオン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を有している。これにより、第１機能素子形成領域ユニットＵ１および第２機能素子形成領域ユニットＵ２間の急激な特性の変動を抑制できると共に、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を所望の特性により一層良好に合わせ込むことが可能となる。
図２１は、ボンディングワイヤ５３と第２機能素子形成領域ユニットＵ２との配置の関係を説明するための平面図である。なお、図２１は、前述のアクティブ領域９の簡略図であり、説明の便宜上、第２機能素子形成領域ユニットＵ２に濃いクロスハッチングを付して示している。
図２１を参照して、第２機能素子形成領域ユニットＵ２は、平面視においてボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）と重なる領域に設けられている。アクティブ領域９で発生した熱は、通常、ソースメタル１０を介して外部に放散するという伝搬経路をとる。これに対して、ボンディングワイヤ５３の端部またはこれに近い領域では、アクティブ領域９で発生した熱は、ソースメタル１０に加えてボンディングワイヤ５３を介して外部に放散するという伝搬経路をとることができる。
そこで、比較的発熱量の多い第２機能素子形成領域ユニットＵ２を、平面視においてボンディングワイヤ５３の端部と重なる領域に設けることによって、第２機能素子形成領域ユニットＵ２で発生した熱をソースメタル１０に加えてボンディングワイヤ５３によって外部に放散させることが可能となる。これにより、アクティブ領域９内の温度上昇（基板２内の温度上昇）を効果的に抑制できる。また、これにより、オン抵抗ＲＯＮの増加を良好に抑制でき、ダイナミッククランプ耐量Ｅａｃを良好に増加させることができる。
このような構成において、ソースメタル１０は、熱伝導率の比較的高い導電材料、たとえば、銅またはアルミニウムを含むことが好ましい。ソースメタル１０は、めっき法により形成された銅めっき膜であってもよい。同様に、ボンディングワイヤ５３は、熱伝導率の比較的高い導電材料、たとえば、銅またはアルミニウムを含むことが好ましい。銅またはアルミニウムを含むソースメタル１０およびボンディングワイヤ５３を採用することにより、放熱性をより一層向上させることができる。
本実施形態では、ボンディングワイヤ５３の端部が、平面視においてアクティブ領域９の周縁部に配置された例について説明した。しかし、ボンディングワイヤ５３の端部は、図２２に示すように、平面視においてアクティブ領域９内のあらゆる部分に設けられ得る。このような構成の場合には、ボンディングワイヤ５３の端部の位置に合わせて、第２機能素子形成領域ユニットＵ２を配置すればよい。この構成において、第１機能素子形成領域ユニットＵ１および第３機能素子形成領域ユニットＵ３は、第２機能素子形成領域ユニットＵ２外の領域において、熱の発生を抑制すべき領域や、その領域の周辺に選択的に配置されていてもよい。
以上のように、本実施形態に係る半導体装置１によれば、チャネル形成領域１３のレイアウトを工夫することにより温度上昇を抑制できる。また、本実施形態に係る半導体装置１によれば、オン抵抗ＲＯＮの増加を抑制しつつ、ダイナミッククランプ耐量Ｅａｃを増加させることができる。
＜パワーＭＩＳＦＥＴの製造方法＞
次に、図２３Ａ〜図２３Ｇを参照して、アクティブ領域９に形成されたパワーＭＩＳＦＥＴの製造方法の一例について説明する。図２３Ａ〜図２３Ｇは、パワーＭＩＳＦＥＴの製造方法の一工程を示す縦断面図である。図２３Ａ〜図２３Ｇは、図１９Ａに対応する部分の縦断面図である。
まず、図２３Ａに示されるように、半導体基板２０と、半導体基板２０上に形成されたエピタキシャル層５５とを含む基板２が準備される。次に、ボディ領域２８を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が基板２上に形成される。そして、当該イオン注入マスクを介してｐ型不純物がエピタキシャル層５５（基板２）の表層部に注入される。これにより、エピタキシャル層５５の表層部にボディ領域２８が形成される。ボディ領域２８が形成された後、イオン注入マスクが除去される。
次に、図２３Ｂに示されるように、トレンチ２４を形成すべき領域に選択的に開口３５ａを有するハードマスク３５がエピタキシャル層５５上に形成される。そして、ハードマスク３５を介するエッチングにより、エピタキシャル層５５の表層部が選択的に除去される。これにより、複数のトレンチ２４が形成される。トレンチ２４が形成された後、ハードマスク３５が除去される。
次に、図２３Ｃに示されるように、たとえば熱酸化法により、トレンチ２４の内壁面に酸化シリコンからなるゲート絶縁膜２５が形成される。ゲート絶縁膜２５は、たとえばＣＶＤ法によってトレンチ２４の内壁面に絶縁材料を堆積させることによって形成されてもよい。
次に、図２３Ｄに示されるように、たとえばＣＶＤ法により、電極材料（たとえばポリシリコン）がトレンチ２４を埋めてエピタキシャル層５５を被覆するように堆積される。その後、堆積された電極材料の層が選択的にエッチバックされて、トレンチ２４内にゲート電極２６が形成される。これにより、トレンチゲート構造５４が得られる。
次に、図２３Ｅに示されるように、ソース領域２７およびボディコンタクト領域３０が、ボディ領域２８の表層部に形成される。ソース領域２７は、当該ソース領域２７を形成すべき領域に選択的に開口を有するイオン注入マスクを介するｎ型不純物の注入によって形成される。これにより、平面視において、単位面積当たりに占める面積が相対的に小さくされたソース領域２７と、平面視において、単位面積当たりに占める面積が相対的に大きくされたソース領域２７とが選択的に形成される。つまり、これにより、第1機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）と、第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）と、第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）とが形成される。
ボディコンタクト領域３０は、当該ボディコンタクト領域３０を形成すべき領域に選択的に開口を有するイオン注入マスクを介するｐ型不純物の注入によって形成される。
次に、図２３Ｆに示されるように、たとえばＣＶＤ法によって絶縁材料（本実施形態では、酸化シリコン）がエピタキシャル層５５上に堆積される。これにより、エピタキシャル層５５上に表面絶縁膜５８が形成される。次に、表面絶縁膜５８が選択的にエッチングされて、ソース領域２７およびボディコンタクト領域３０を選択的に露出させるコンタクト孔５９が表面絶縁膜５８に形成される。
その後、図２３Ｇに示されるように、たとえば銅めっき法により、表面絶縁膜５８上にソースメタル１０となる銅めっき膜が形成される。ソースメタル１０は、スパッタ法により形成されたアルミニウム膜であってもよい。また、たとえばスパッタ法により、基板２の裏面側にドレインメタル５７となるアルミニウム膜が形成される。ドレインメタル５７は、たとえば銅めっき法により形成された銅めっき膜であってもよい。以上の工程を経て、パワーＭＩＳＦＥＴ（スイッチング回路３）が製造される。
なお、パワーＭＩＳＦＥＴ（スイッチング回路３）に加えて、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８も、同一の基板２上に形成される。したがって、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８を形成する工程の一部を利用して、パワーＭＩＳＦＥＴ（スイッチング回路３）の一部を形成するようにしてもよい。
これとは反対に、パワーＭＩＳＦＥＴ（スイッチング回路３）の工程の一部を利用して、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８の一部を形成してもよい。つまり、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８を形成する工程の一部と、パワーＭＩＳＦＥＴ（スイッチング回路３）を形成する工程の一部とを共通化することにより、半導体装置１の製造工数を削減できる。
＜半導体パッケージ＞
半導体装置１は、図１〜図１４で示した半導体パッケージの他、図２４に示すように半導体パッケージ４１に組み込まれていてもよい。図２４は、半導体装置１が組み込まれた半導体パッケージ４１を示す平面図であり、その一部が切り欠いて示されている。
図２４に示すように、半導体パッケージ４１は、ＴＯ−２２０等のいわゆるＴＯ（Transistor Outline）系の樹脂パッケージである。半導体パッケージ４１は、半導体装置１と、半導体装置１が載置されるダイパッド４２と、ダイパッド４２の周囲に配置された複数のリード４３と、これらを封止するモールド樹脂４４とを含む。半導体装置１は、たとえば導電性接合材（半田）を介してダイパッド４２に接合されている。
複数のリード４３には、３つの端子４５，４６，４７が含まれる。３つの端子４５，４６，４７は、ダイパッド４２の一方側に互いに間隔を空けて配置されている。３つの端子４５，４６，４７のうち中央の端子４６は、ダイパッド４２の一方側端部に一体的に形成されている。３つの端子のうち両側の端子４５，４７は、ダイパッド４２から間隔を空けて配置されている。両側の端子４５，４７は、それぞれボンディングワイヤ５３を介して半導体装置１の所定部分に、選択的に電気的に接続されている。３つの端子４５，４６，４７の一部は、外部接続される外部端子としてモールド樹脂４４から露出している。
図２４では、ダイパッド４２の他方側端部４２ａ（リード４３が配置された側とは反対側の端部）がモールド樹脂４４から露出しており、放熱器としての機能を備えている構成を示している。しかし、ダイパッド４２の他方側端部４２ａがモールド樹脂４４により被覆された構成が採用されてもよい。
なお、半導体装置１が組み込まれる半導体パッケージの形態は、図２４に示される形態に制限されない。したがって、半導体装置１は、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、ＳＯＪ（Small Outline J-leaded Package）等の公知の半導体パッケージや、これらに類する種々の半導体パッケージに組み込まれてもよい。
以上、本開示の実施形態について説明したが、本開示はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、第１機能素子形成領域ユニットＵ１が、熱の発生を抑制すべき領域としてアクティブ領域９の中央部に設けられた例について説明した。しかし、アクティブ領域９の周辺に設けられた種々の回路４８，５，４９，７，８（図１５Ａおよび図１５Ｂ参照）とのレイアウトの兼ね合いによっては、高温になる領域がアクティブ領域９の中央部以外の領域にも発生することがある。このような場合には、その高温となる領域に第1機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）が配置されていてもよい。また、平面視においてこのような高温領域に重なるようにボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）が配置されていてもよい。
また、前述の実施形態において、第１機能素子形成領域ユニットＵ１が平面視においてボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）と重なる領域に設けられていてもよい。この構成によれば、第１機能素子形成領域ユニットＵ１における温度上昇をより一層抑制できる。
また、前述の実施形態では、直線状に延びる複数のトレンチゲート構造５４が形成された例について説明した。しかし、トレンチゲート構造５４と交差する横方向に延びる複数のトレンチゲート構造５４を、直線状に延びる複数のトレンチゲート構造５４と一体的に形成することにより、平面視格子状のトレンチゲート構造５４としてもよい。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
また、前述の実施形態において、基板２は、ｎ型の半導体基板２０に代えてｐ型の半導体基板２０を含んでいてもよい。つまり、アクティブ領域９には、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されることによって、当該ＩＧＢＴを含むスイッチング回路３が形成されていてもよい。この場合、ドレイン領域５６およびドレインメタル５７がＩＧＢＴのコレクタ領域およびコレクタメタルに相当し、ソースメタル１０およびソース領域２７がＩＧＢＴのエミッタメタルおよびエミッタ領域に相当する。
半導体装置１は、たとえば、自動車（電気自動車を含む）、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、半導体装置１は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも組み込むことができる他、アナログ制御電源、デジタル制御電源等を構成する回路モジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下の第２の背景技術および課題に関して、次に示す発明が抽出され得る。
＜第２の背景技術＞
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体の性能には、オン抵抗が小さい低損失、高周波領域での高速スイッチング特性、駆動電圧の上昇に対する高破壊耐圧などが要求されている。
ここで、パワー半導体が適用される自動車の車載ＥＣＵ（Electronic Control Unit）や家電製品などには、メカニカルリレーやソレノイドコイルなどの誘導性負荷が使用されることが一般的である。この場合においてパワー半導体のスイッチングがなされると、誘導性負荷のインダクタンスに起因した逆起電力が発生し、パワー半導体のドレイン電極とソース電極との間（パワー半導体がパワーＭＯＳＦＥＴの場合）に逆電圧が印加される。当該逆電圧がある値以上となったとき、アバランシェ・ブレークダウン（アバランシェ降伏）が発生する。アバランシェ・ブレークダウンがパワー半導体に発生した場合、パワー半導体が発熱し、最終的に破壊に至るおそれがある。
よって従前は、パワー半導体へのアバランシェ・ブレークダウンの発生を回避すべく、アバランシェダイオードなどを用いたアクティブクランプ回路を併設するといった方策が講じられてきたが、部品点数の削減や電子機器の小型化のため、現在は、アバランシェ・ブレークダウンに対するパワー半導体の耐久性の向上、すなわちパワー半導体のアバランシェ耐量の向上が図られるようになってきている。
たとえば複数のトレンチゲートが形成されたパワーＭＯＳＦＥＴのようなパワー半導体においては、相互のトレンチゲートの間隔を広く確保することによってアバランシェ耐量の向上を図ることができる。ただし、トレンチゲートの間隔を広く確保するとチャンネルの密度が低下し、オン抵抗が増大するという課題がある。
そこで、特許文献２に開示されているように、半導体素子におけるそれぞれのトレンチゲートの諸元（長さおよび幅）を個別に設定し、１つの半導体素子においてチャンネル密度が低く設定された領域と、チャンネル密度が高く設定された領域とを形成することにより、オン抵抗の上昇を抑制しつつ、アバランシェ耐量の向上を図った半導体装置が提案されている。ただし、当該半導体装置には、半導体素子の回路設計が従来よりも複雑化し、装置のコストが上昇するという課題がある。
＜第２の課題＞
下記発明は上記事情に鑑み、半導体素子の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図った半導体装置を提供することをその課題とする。
＜第２の課題を解決するための手段＞
（項１）
厚さ方向おいて互いに反対側を向く素子主面および素子裏面を有し、前記素子裏面に第１電極が形成され、かつ前記素子主面に第２電極および第３電極が形成された半導体素子と、前記半導体素子を搭載し、かつ前記第１電極に導通する第１パッド部と、前記半導体素子の厚さ方向に対して直角である第１方向に沿って延出する第１端子部とを含む第１リードと、前記第２電極に導通する第２リードと、前記第３電極に導通する第３リードと、前記第１リード、前記第２リードおよび前記第３リードのそれぞれ一部ずつと、前記半導体素子とを覆う封止樹脂と、前記第２電極と前記第２リードとを接続する第１ボンディングワイヤと、を備え、前記第１ボンディングワイヤの先端には、前記第２電極に接するボンディング部が形成され、前記第２電極には、前記ボンディング部に離間して複数の放熱体が形成されていることを特徴とする、半導体装置。
（項２）
前記放熱体の形状は、前記ボンディング部の形状と同一である、項１に記載の半導体装置。
（項３）
前記第１ボンディングワイヤおよび前記放熱体は、ともに同一の金属からなる、項２に記載の半導体装置。
（項４）
前記第１ボンディングワイヤおよび前記放熱体は、ともにＣｕからなる、項３に記載の半導体装置。
（項５）
前記放熱体の直径は、６０〜１００μｍである、項２ないし４のいずれかに記載の半導体装置。
（項６）
前記放熱体の高さは、１０〜３０μｍである、項２ないし４のいずれかに記載の半導体装置。
（項７）
前記第１ボンディングワイヤのワイヤ径は、３０〜７０μｍである、項２ないし６のいずれかに記載の半導体装置。
（項８）
前記第２電極において、前記ボンディング部および前記複数の放熱体は、格子状に配置されている、項１ないし７のいずれかに記載の半導体装置。
（項９）
前記第１ボンディングワイヤは複数からなり、複数の前記第１ボンディングワイヤによって前記第２電極と前記第２リードとが接続されている、項１ないし８のいずれかに記載の半導体装置。
（項１０）
前記第２電極の面積は、前記第３電極の面積よりも大である、項１ないし９のいずれかに記載の半導体装置。
（項１１）
前記第２電極および前記第３電極の双方は、互いに積層されたＣｕ層およびＡｌ層から構成される、項１０に記載の半導体装置。
（項１２）
前記素子主面には、電気絶縁性を有し、かつ前記第２電極および前記第３電極の周囲を取り囲むパッシベーション膜が形成されている、項１０または１１に記載の半導体装置。
（項１３）
前記半導体素子は、パワーＭＯＳＦＥＴまたはＩＧＢＴである、項１ないし１２のいずれかに記載の半導体装置。
（項１４）
前記封止樹脂は、電気絶縁性を有する熱硬化性の合成樹脂である、項１ないし１３のいずれかに記載の半導体装置。
（項１５）
前記封止樹脂は、エポキシ樹脂である、項１４に記載の半導体装置。
（項１６）
前記封止樹脂は、前記半導体素子の厚さ方向において互いに反対側を向く樹脂主面および樹脂裏面を有し、前記樹脂裏面から前記第１パッド部の一部が露出している、項１ないし１５のいずれかに記載の半導体装置。
（項１７）
前記第２リードおよび前記第３リードは、ともに前記第１方向に沿って延出し、前記半導体素子の厚さ方向および前記第１方向に対していずれも直角である方向において、前記第１端子部は、前記第２リードと前記第３リードとの間に位置している、項１６に記載の半導体装置。
（項１８）
前記半導体素子の厚さ方向において、前記樹脂主面から前記第１パッド部までに至る本体挿通孔が形成され、前記本体挿通孔の孔壁は、前記封止樹脂によって形成されている、項１７に記載の半導体装置。
（項１９）
前記第２リードおよび前記第３リードは、前記第１方向とは反対方向である第２方向に沿って延出し、前記樹脂裏面から前記第１端子部、前記第２リードおよび前記第３リードのそれぞれ一部ずつが露出している、項１６に記載の半導体装置。
（項２０）
前記第１リード、前記第２リードおよび前記第３リードは、いずれもＣｕを主成分とする合金からなる、項１ないし１９のいずれかに記載の半導体装置。
（項２１）
前記封止樹脂から露出した前記第１リード、前記第２リードおよび前記第３リードのそれぞれの部分を覆う外装めっき層を備える、項１ないし２０のいずれかに記載の半導体装置。
（項２２）
前記外装めっき層は、Ｓｎを主成分とする合金からなる、項２１に記載の半導体装置。
（項２３）
前記封止樹脂に覆われた前記第１リード、前記第２リードおよび前記第３リードのそれぞれの部分に形成された内装めっき層を備える、項１ないし２２のいずれかに記載の半導体装置。
（項２４）
前記内装めっき層は、Ａｇからなる、項２３に記載の半導体装置。
＜第２の課題を解決するための手段による効果＞
上記半導体装置は、素子裏面に第１電極が形成され、かつ素子主面に第２電極が形成された半導体素子と、第２電極と第２リードとを接続する第１ボンディングワイヤとを備え、第１ボンディングワイヤの先端には第２電極に接するボンディング部が形成されている。また、第２電極には、ボンディング部に離間して複数の放熱体が形成されている。この場合において半導体素子のスイッチングがなされると、誘導性負荷のインダクタンスによって、第１電極と第２電極との間に逆電圧が印加され、第２電極に熱が発生する。このとき、第２電極に発生した熱は、複数の放熱体により半導体素子の周辺へ放熱されるため、半導体素子の温度上昇が抑制される。よって、当該複数の放熱体を形成することによって、半導体素子におけるトレンチゲートの諸元を変更せずにアバランシェ・ブレークダウンの発生を回避することができるため、その結果、半導体素子のアバランシェ耐量が向上する。したがって、上記半導体装置によれば、半導体素子の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。
２…基板、４…放熱体、６…封止樹脂、９…アクティブ領域、１１…半導体装置（パワーＭＯＳＦＥＴ・ＩＧＢＴ）、１２…接合層、１３…チャネル形成領域、１４…機能素子形成領域、１５…第１機能素子形成領域、１６…第２機能素子形成領域、１７…第３機能素子形成領域、２１…第１リード、２２…第２リード、２３…第３リード、２４…トレンチ、２５…ゲート絶縁膜、２６…ゲート電極、２７…ソース領域、２８…ボディ領域、３１…第１ボンディングワイヤ、３２…第２ボンディングワイヤ、５１…外装めっき層、５２…内装めっき層、５３…ボンディングワイヤ、５４…トレンチゲート構造、５６…ドレイン領域、６１…樹脂主面、６２…樹脂裏面、６４…本体挿通孔、１１１…素子主面、１１１ａ…第２電極、１１１ｂ…第３電極、１１１ｃ…パッシベーション膜、１１２…素子裏面、１１２ａ…第１電極、２１１…第１パッド部、２１１ａ…パッド主面、２１１ｂ…パッド裏面、２１１ｃ…パッド貫通孔、２１２…第１端子部、２１３…中間連絡部、２２１…第２パッド部、２２２…第２端子部、２３１…第３パッド部、２３２…第３端子部、３１１…ボンディング部、６３１…樹脂第１側面、６３２…樹脂第２側面、Ａ１０…半導体パッケージ、Ａ２０…半導体パッケージ、ｄ…直径、Ｅａｃ…ダイナミッククランプ耐量、ｈ…高さ、ＲＯＮ…オン抵抗、Ｕ１…第１機能素子形成領域ユニット、Ｕ２…第２機能素子形成領域ユニット、Ｕ３…第３機能素子形成領域ユニット、Ｘ１…第１方向、Ｘ２…第２方向、Ｙ…第３方向、Ｚ…厚さ方向

Claims (15)

  1. 機能素子が形成されたアクティブ領域を有する基板と、
    前記アクティブ領域の中央部に形成された第１機能素子形成領域と、
    前記アクティブ領域において前記第１機能素子形成領域の周囲に形成された周囲機能素子形成領域とを含み、
    前記第１機能素子形成領域は、前記周囲機能素子形成領域よりも高いオン抵抗を有している、半導体装置。
  2. 前記周囲機能素子形成領域は、第２機能素子形成領域と、前記第２機能素子形成領域よりも高いオン抵抗を有する第３機能素子形成領域とを含み、
    前記第３機能素子形成領域が前記第１機能素子形成領域の周囲に配置され、前記第２機能素子形成領域が前記第３機能素子形成領域の周囲に配置されている、請求項１に記載の半導体装置。
  3. 前記第１機能素子形成領域が形成された前記アクティブ領域の中央部から周縁部に向けてオン抵抗が徐々に減少している、請求項１または２に記載の半導体装置。
  4. 前記第１機能素子形成領域および前記周囲機能素子形成領域は、それぞれ、電流経路となるチャネル形成領域を含み、
    前記第１機能素子形成領域の単位面積当たりに占める前記チャネル形成領域の第１面積は、周囲機能素子形成領域単位面積当たりに占める前記チャネル形成領域の第２面積よりも小さい、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第１機能素子形成領域、前記第２機能素子形成領域および前記第３機能素子形成領域は、それぞれ、同一の方向に沿って直線状に形成された複数本のゲート構造の間に形成され、かつ電流経路となるチャネル形成領域を含み、
    前記第１機能素子形成領域の前記チャネル形成領域は、前記ゲート構造の長さ方向に沿って千鳥状に配列された複数のチャネル形成領域を含む、請求項２に記載の半導体装置。
  6. 前記第１機能素子形成領域の前記複数のチャネル形成領域は、各前記ゲート構造について見ると、前記ゲート構造の長さ方向に沿って、各前記ゲート構造の一方の側面側および他方の側面側に交互に間隔を空けて配列されている、請求項５に記載の半導体装置。
  7. 前記第２機能素子形成領域の前記チャネル形成領域は、葛折り状に形成されている、請求項５または６に記載の半導体装置。
  8. 前記第２機能素子形成領域において、前記ゲート構造と交差する横方向において、一方の前記ゲート構造側に形成されたチャネル形成領域は、他方の前記ゲート構造側に形成されたチャネル形成領域と一体的に形成されている、請求項７に記載の半導体装置。
  9. 前記第３機能素子形成領域の前記チャネル形成領域は、前記ゲート構造の長さ方向に沿って互いに角部で接する千鳥状に配列された複数のチャネル形成領域を含む、請求項５〜８のいずれか一項に記載の半導体装置。
  10. 前記ゲート構造は、トレンチゲート構造を含む、請求項５〜９のいずれか一項に記載の半導体装置。
  11. 前記基板に形成されたトレンチと、
    前記トレンチに絶縁膜を介して埋設されたゲート電極と、
    前記第１機能素子形成領域および前記周囲機能素子形成領域における各前記トレンチの側方に位置する前記基板の表層領域に、当該基板の表面側から裏面側に向かって順に形成されたソース領域、ボディ領域およびドレイン領域とを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 複数の前記トレンチ間に、前記ソース領域外の前記ボディ領域の表面から露出するように形成されたボディコンタクト領域を含み、
    前記ボディコンタクト領域は、前記トレンチの側面に接するように形成されている、請求項１１に記載の半導体装置。
  13. 前記ボディコンタクト領域は、前記トレンチに接しない側の端部が前記ソース領域を選択的に被覆するオーバラップ部を含む、請求項１２に記載の半導体装置。
  14. 前記第１機能素子形成領域のダイナミッククランプ耐量は、前記周囲機能素子形成領域のダイナミッククランプ耐量よりも大きい、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記第１機能素子形成領域の発熱量は、前記周囲機能素子形成領域の発熱量よりも小さい、請求項１〜１４のいずれか一項に記載の半導体装置。
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