WO2023242991A1 - 電力用半導体装置 - Google Patents

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WO2023242991A1
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semiconductor region
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博也 ▲濱▼田
毅 大佐賀
留依 小西
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三菱電機株式会社
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a power semiconductor device, and more particularly, to a power semiconductor device in which the maximum junction temperature of a semiconductor substrate is lowered.
  • Patent Document 1 discloses a technique for suppressing TjMAX by making the current carrying capacity of a cell structure in the center of a semiconductor substrate smaller than that of a cell structure in the outer periphery.
  • This technology suppresses TjMAX by reducing heat generation in the central part of the semiconductor substrate, which has poor heat dissipation. However, if the area with low current carrying capacity is too wide, energy loss will increase, which may actually increase TjMAX. There is sex.
  • Patent Document 1 in order to lower TjMAX, the current carrying capacity of the cell structure in the central part of the semiconductor substrate, which has low heat dissipation, is made smaller than that of the cell structure in the outer periphery. If the area of the structure is made too large, the energy loss increases, so some kind of condition setting is required, but Patent Document 1 does not sufficiently disclose this.
  • the present disclosure has been made to solve the above problems, and aims to provide a power semiconductor device that can reliably suppress TjMAX.
  • a power semiconductor device is a power semiconductor device in which a main current flows in the thickness direction of a semiconductor substrate, wherein the semiconductor substrate is provided in a central portion of the semiconductor substrate, and a first and a second active region provided outside the first active region, the power semiconductor device includes a second active region provided outside the first and second active regions.
  • the first active region has two opposing sides and a second two opposing sides in a second direction perpendicular to the first direction, and the first active region has a distance from the center of the semiconductor substrate.
  • the distance is set to less than 1/4 of the length of either of the lengths, and the first current carrying capacity of the first active region is the same as that of the second active region. is set lower than the second current carrying capacity.
  • heat generation can be suppressed in the central portion of the semiconductor substrate, and the maximum junction temperature can be reliably suppressed.
  • FIG. 1 is a schematic cross-sectional view of a power semiconductor device according to a first embodiment of the present disclosure.
  • 1 is a plan view of a semiconductor substrate of a power semiconductor device according to a first embodiment of the present disclosure
  • FIG. 3 is a diagram showing the dependence of the maximum junction temperature of the semiconductor substrate on the area of the active region of the power semiconductor device of Embodiment 1 according to the present disclosure.
  • FIG. 2 is a partial cross-sectional view showing the configuration of a power semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 7 is a partial cross-sectional view showing the configuration of a power semiconductor device according to a third embodiment of the present disclosure.
  • FIG. 4 is a partial cross-sectional view showing the configuration of a power semiconductor device according to a fourth embodiment of the present disclosure. 7 is a partial cross-sectional view showing the configuration of a power semiconductor device according to a fifth embodiment of the present disclosure.
  • top, bottom, side, front, or back that mean a specific position and direction may be used, but these terms are It is used for convenience in order to facilitate understanding of the content of the embodiment, and has no relation to the direction in which it will be actually implemented.
  • outside is a direction toward the outer periphery of the semiconductor substrate, and “inside” is a direction opposite to “outside”.
  • n and p indicate the conductivity type of the semiconductor, and in the present disclosure, the first conductivity type is described as n type and the second conductivity type as p type, but the first conductivity type is p type and the second conductivity type is can also be of n-type.
  • n ⁇ type indicates that the impurity concentration is lower than that of n type
  • n + type indicates that the impurity concentration is higher than that of n type.
  • p ⁇ type indicates that the impurity concentration is lower than that of p type
  • p + type indicates that the impurity concentration is higher than that of p type.
  • FIG. 1 is a schematic cross-sectional view of a power semiconductor device according to a first embodiment of the present disclosure.
  • the power semiconductor device may be any of a power IGBT, a power MOSFET, and a power diode, but will be described as a power IGBT 100 as an example.
  • a semiconductor substrate 11 is bonded onto a heat sink 132 via a conductive bonding layer 12b (second bonding layer) such as a solder layer.
  • a collector electrode (not shown) is provided on the lower surface (second main surface) of the semiconductor substrate 11, and a heat sink 132 is directly bonded to the collector electrode via the bonding layer 12b.
  • an insulating sheet 14 is provided on the lower surface of the heat sink 132.
  • a conductor plate 131 is bonded to the upper surface (first main surface) of the semiconductor substrate 11 via a conductive bonding layer 12a (first bonding layer) such as a solder layer.
  • An emitter electrode (not shown) is provided on the upper surface of the semiconductor substrate 11, and a conductor plate 131 is directly bonded to the emitter electrode via a bonding layer 12b.
  • the semiconductor substrate 11 includes an active region 11b (first active region) provided at the center of the substrate, an active region 11a (second active region) surrounding the active region 11b, and an active region through which a main current flows. It has a terminal region 11c outside the region 11a.
  • the active region 11b is an active region whose current carrying capacity (collector current) per unit area is lower than that of the active region 11a.
  • the power IGBT 100 is housed in a resin case, the insulating sheet 14 on the bottom surface of the heat sink 132 is exposed from the bottom surface of the resin case, and there is a seal (not shown) inside the resin case. Filled with stopper resin.
  • the power IGBT 100 resin-sealed in the resin case as described above can increase its cooling capacity by being mounted on a heat dissipation member such as a heat sink. Note that it is also possible to provide a conductor plate under the insulating sheet 14 and expose the conductor plate from the bottom surface of the resin case.
  • the bonding layer 12a is provided only in a region excluding the region where a structure for inputting a gate signal such as a gate wiring and a gate pad (not shown) is provided, that is, only on an emitter electrode (not shown), whereas the bonding layer 12b is It is provided over the entire surface of a collector electrode (not shown) provided on the entire lower surface (second main surface) of the semiconductor substrate 11 . Therefore, the heat dissipation performance of the semiconductor substrate 11 can be ensured.
  • FIG. 2 is a plan view of the semiconductor substrate 11 in FIG. 1 viewed from above, and the bonding layer 12a and the conductor plate 131 are omitted for convenience.
  • the active region 11b is provided as a circular region, the radius of which is indicated as "d". Furthermore, the radius d of the active region 11b is set to d ⁇ X/4.
  • X is the length between two long sides, and can be said to be the first length between the first two sides facing each other in the first direction.
  • Y is the length between the two short sides, and can be said to be the second length between the second two sides facing each other in the second direction orthogonal to the first direction.
  • the shape of the active region 11b in plan view is not limited to a circle; in the case of FIG. You can also.
  • the shape of the active region 11a in plan view is a rectangle in which the relationship between horizontal length Y and vertical length X in plan view is X ⁇ Y; however, X ⁇ Y Any shape is acceptable, and the shape in plan view may be square.
  • the gate pad 4 is provided at the center of the lower side of the semiconductor substrate 11, but the position of the gate pad 4 is not limited to this. Further, a gate wiring (not shown) is connected to the gate pad 4, but the gate wiring can be provided along the periphery of the active region 11a.
  • the horizontal axis shows the distance (d) from the center of the semiconductor substrate corresponding to the radius d of the active region 11b, and the vertical axis shows TjMAX (° C.).
  • TjMAX is constant at about 112.6°C regardless of the radius d from the center of the semiconductor substrate.
  • the current carrying capacity of the active region 11b becomes smaller than that of the active region 11a, it changes depending on the radius d from the center of the semiconductor substrate, that is, the area of the active region 11b.
  • TjMAX when the current carrying capacity ratio of the active region 11b is 0.8, TjMAX is 112° C. near the radius d of X/4, and thereafter TjMAX increases rapidly as the radius d approaches X/4.
  • This characteristic is the same for other current carrying capacity ratios, and has a characteristic that reaches its minimum value at a temperature close to 112°C.
  • the current carrying capacity ratio of the active region 11b is set to be less than 1
  • the radius d of the active region 11b from the center of the semiconductor substrate 11 is set to 1/ of the length X of the vertical side of the active region 11a of the semiconductor substrate 11. If it is within the range of less than 4, TjMAX can be lowered than when the current carrying capacity ratio of the active region 11b is 1. Note that if the radius d is made too small, TjMAX will increase, so it is desirable that the radius d not be made smaller than X/8.
  • the power IGBT 100 have a structure in which heat is radiated through the bonding layer 12a on the front side in addition to the structure in which heat is radiated to the bonding layer 12b on the back side. That is, in the power IGBT 100, the conductor plate 131 is directly bonded to the semiconductor substrate 11 via the bonding layer 12a by DLB (Direct Lead Bonding), so that This is because heat can be radiated to a metal frame or the like with high heat dissipation.
  • DLB Direct Lead Bonding
  • TjMAX increases if the active region 11b is made too wide, such as by making the radius d of the active region 11b from the center of the semiconductor substrate 11 equal to or larger than X/4.
  • FIG. 4 is a cross-sectional view showing the configuration of a power IGBT 200 according to a second embodiment of the present disclosure, and is a partial cross-sectional view of the semiconductor substrate 11 near the boundary region between the active region 11a and the active region 11b. Note that the overall cross-sectional view of the power IGBT 200 is the same as the power IGBT 100 shown in FIG. 1, and the same components are denoted by the same reference numerals and redundant explanations will be omitted.
  • FIG. 4 shows a cross-sectional configuration of the cell structure of the power IGBT 200, and is a cross-sectional view taken along line AA in the plan view of the semiconductor substrate 11 shown in FIG.
  • a p + type collector region 38 (first semiconductor region) is provided on the back side of the semiconductor substrate 11, and an n ⁇ type drift region 34 (second semiconductor region) is provided on the collector region 38.
  • a p-type body region 33 (third semiconductor region) is provided on the drift region 34 .
  • a plurality of n + type source (emitter) regions 37a and 37b are selectively provided in the upper layer of the body region 33. Further, a plurality of trenches 35 are provided from the outermost surface of the body region 33 to penetrate the body region 33 and reach into the drift region 34 .
  • the arrangement interval 31a and the arrangement interval 31b of the trenches 35 in the active region 11a and the active region 11b are the same.
  • the inner wall of the trench 35 is covered with a gate insulating film 36, and the inside of the gate insulating film 36 is filled with a gate electrode 39.
  • the gate electrodes 39 are individually covered with insulating films 32, and the upper surface of the semiconductor substrate 11 including the insulating films 32 is covered with an emitter electrode 31. Note that a collector electrode is provided on the opposite side of the emitter electrode 31 across the semiconductor substrate 11, but is not shown for convenience.
  • each of the source regions 37a and 37b is provided so as to be in contact with the side of the trench 35, that is, the side of the gate insulating film 36.
  • the source region 37b is provided in the active region 11b, and the source region 37a is provided in the active region 11a, but the impurity concentration of the n-type impurity in the source region 37b is higher than the impurity concentration of the n-type impurity in the source region 37a. is also set low. By setting in this way, the amount of carriers in the active region 11b decreases, and the current carrying capacity of the active region 11b becomes lower than that of the active region 11a.
  • the impurity concentration of the source region 37b may be made lower than that of the source region 37a. If it is lowered by 50%, the current carrying capacity can be lowered by 12%.
  • the source regions 37a and 37b are formed separately by performing an impurity implantation process twice in the manufacturing process using an impurity implantation mask for forming the source region 37a and an impurity implantation mask for forming the source region 37b. realizable.
  • FIG. 5 is a cross-sectional view showing the configuration of a power IGBT 300 according to a third embodiment of the present disclosure, and is a partial cross-sectional view of the semiconductor substrate 11 near the boundary region between the active region 11a and the active region 11b.
  • the same components as the power IGBT 200 described using FIG. 4 are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the source region 37b is provided in the active region 11b, and the source region 37a is provided in the active region 11a.
  • the width of the source region 37b that is, the extension of the gate electrode 39 of the source region 37b is The length along the direction in which the gate electrode 39 extends is shorter than the width of the source region 37a, that is, the length of the source region 37a in the direction in which the gate electrode 39 extends.
  • the width of the source region 37b may be made shorter than that of the source region 37a.
  • the width of the source region 37b may be made shorter than that of the source region 37a. If the length is also shortened by 50%, the current carrying capacity can be lowered by 10%.
  • the source regions 37a and 37b can be formed separately by using impurity implantation masks with different implantation opening lengths in the impurity implantation masks for forming the source regions 37a and 37b in the manufacturing process. This can be achieved with a single impurity implantation process.
  • FIG. 6 is a cross-sectional view showing the configuration of a power IGBT 400 according to a fourth embodiment of the present disclosure, and is a partial cross-sectional view of the semiconductor substrate 11 near the boundary region between the active region 11a and the active region 11b.
  • the same components as the power IGBT 200 described using FIG. 4 are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the spacing 31b between the trenches 35 in the active region 11b is set wider than the spacing 31a between the trenches 35 in the active region 11a.
  • the carrier accumulation effect is an effect of lowering the on-resistance and suppressing the on-voltage by accumulating carriers in the drift region 34, and by widening the arrangement interval 31b of the trenches 35 in the active region 11b, carriers are accumulated.
  • the ability to conduct electricity decreases, and the ability to conduct electricity decreases.
  • the spacing 31b between the trenches 35 in the active region 11b may be made wider than the spacing 31a between the trenches 35 in the active region 11a. For example, if the arrangement interval 31b is made 50% wider than the arrangement interval 31a, the current carrying capacity can be lowered by 3%.
  • the arrangement intervals 31a and 31b of the trenches 35 are created separately by etching the active regions 11a and 11b with different opening intervals in the etching mask for forming the trenches 35 in the manufacturing process. This can be achieved by etching using a mask.
  • FIG. 7 is a cross-sectional view showing the configuration of a power IGBT 500 according to a fifth embodiment of the present disclosure, and is a partial cross-sectional view of the semiconductor substrate 11 near the boundary region between the active region 11a and the active region 11b. Note that in FIG. 7, the same components as those of the power IGBT 200 described using FIG. 4 are denoted by the same reference numerals, and redundant explanation will be omitted.
  • the collector regions are formed with different impurity concentrations in the active region 11a and the active region 11b, with the active region 11a being a collector region 38a and the active region 11b being a collector region 38b.
  • the p + type impurity concentration of the collector region 38b of the active region 11b is set lower than the impurity concentration of the collector region 38a of the active region 11a.
  • the impurity concentration of the collector region 38b may be made lower than the impurity concentration of the collector region 38a. By making it 50% lower than the region 38a, the current carrying capacity can be lowered by 26%.
  • the collector regions 38a and 38b are formed separately by performing an impurity implantation process twice in the manufacturing process using an impurity implantation mask for forming the collector region 38a and an impurity implantation mask for forming the collector region 38b. realizable.
  • the current carrying capacity ratio of the active region 11b to the active region 11a shown in FIG. 3 can be adjusted to 0.9, 0.8, 0.7, or 0.6 by combining a plurality of parameters. For example, by making the width of the source region 37b about 50% shorter than that of the source region 37a, the current carrying capacity ratio can be adjusted to about 0.9. Furthermore, if the width of the source region 37b is made approximately 50% shorter than that of the source region 37a, and the impurity concentration of the source region 37b is made approximately 50% lower than that of the source region 37a, the current carrying capacity ratio can be adjusted to approximately 0.8. can.
  • the spacing 31b between the trenches 35 in the active region 11b is made about 50% wider than the spacing 31a between the trenches 35 in the active region 11a, and the impurity concentration in the collector region 38b is made about 50% larger than that in the collector region 38a. If it is lowered, the current carrying capacity ratio can be adjusted to about 0.7. Further, the width of the source region 37b is made about 50% shorter than that of the source region 37a, the impurity concentration of the source region 37b is made about 50% lower than that of the source region 37a, and the impurity concentration of the collector region 38b is made about 50% shorter than that of the source region 37a. By making it about 50% lower than the region 38a, the current carrying capacity ratio can be adjusted to about 0.6.

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Abstract

本開示は半導体基板の厚み方向に主電流が流れる電力用半導体装置に関し、半導体基板は、半導体基板の中央部に設けられ、主電流が流れる第１の活性領域と、第１の活性領域より外側に設けられた第２の活性領域と、を有し、電力用半導体装置は、第１および第２の活性領域上に設けられた第１の主電極と、第１の主電極とは反対側に設けられた第２の主電極とを備え、第２の活性領域は、第１の方向で対向する第１の２辺および前記第１の方向とは直交する第２の方向で対向する第２の２辺を有し、前記第１の活性領域は、前記半導体基板の中心からの距離が、前記第２の活性領域の前記第１の２辺の間の第１の長さと、前記第２の２辺の間の第２の長さに長短がある場合は短い方の長さの１／４未満の距離に設定され、長短がない場合はどちらかの長さの１／４未満の距離に設定され、第１の活性領域の第１の通電能力は、第２の活性領域の第２の通電能力よりも低く設定される。

Description

電力用半導体装置
　本開示は電力用半導体装置に関し、半導体基板の最大接合温度を低下させた電力用半導体装置に関する。
　電力用ＩＧＢＴ（Insulated Gate Bipolar Transistor）、電力用ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および電力用ダイオードなどの電力用半導体装置においては、半導体基板の最大接合温度（ＴｊＭＡＸ）を下げることが課題とされている。例えば、特許文献１では、半導体基板の中央部のセル構造の通電能力を外周部のセル構造よりも小さくすることでＴｊＭＡＸを抑える技術が開示されている。
　この技術は、放熱性が低い半導体基板の中央部の発熱を下げることで、ＴｊＭＡＸを抑える技術であるが、通電能力の小さい領域が広すぎると、エネルギー損失が大きくなり、却ってＴｊＭＡＸが大きくなる可能性がある。
特開２０１０－４００３号公報
　特許文献１に開示の従来技術は、ＴｊＭＡＸを下げるために、放熱性が低い半導体基板の中央部のセル構造の通電能力を外周部のセル構造よりも小さくしているが、通電能力が小さいセル構造の領域を大きくし過ぎると、エネルギー損失が大きくなるので何らかの条件設定が必要であったが、特許文献１には十分な開示がされていなかった。
　本開示は上記のような問題を解決するためになされたものであり、ＴｊＭＡＸを確実に抑制できる電力用半導体装置を提供することを目的とする。
　本開示に係る電力用半導体装置は、半導体基板の厚み方向に主電流が流れる電力用半導体装置であって、前記半導体基板は、前記半導体基板の中央部に設けられ、前記主電流が流れる第１の活性領域と、前記第１の活性領域より外側に設けられた第２の活性領域と、を有し、前記電力用半導体装置は、前記第１および第２の活性領域上に設けられた第１の主電極と、前記半導体基板の前記第１の主電極とは反対側の主面に設けられた第２の主電極と、を備え、前記第２の活性領域は、第１の方向で対向する第１の２辺および前記第１の方向とは直交する第２の方向で対向する第２の２辺を有し、前記第１の活性領域は、前記半導体基板の中心からの距離が、前記第２の活性領域の前記第１の２辺の間の第１の長さと、前記第２の２辺の間の第２の長さに長短がある場合は短い方の長さの１／４未満の距離に設定され、長短がない場合はどちらかの長さの１／４未満の距離に設定され、前記第１の活性領域の第１の通電能力は、前記第２の活性領域の第２の通電能力よりも低く設定される。
　本開示に係る電力用半導体装置によれば、半導体基板の中央部において発熱を抑制して、最大接合温度を確実に抑制できる。
本開示に係る実施の形態１の電力用半導体装置の概略断面図である。 本開示に係る実施の形態１の電力用半導体装置の半導体基板の平面図である。 本開示に係る実施の形態１の電力用半導体装置の半導体基板の最大接合温度の活性領域の面積依存性を示す図である。 本開示に係る実施の形態２の電力用半導体装置の構成を示す部分断面図である。 本開示に係る実施の形態３の電力用半導体装置の構成を示す部分断面図である。 本開示に係る実施の形態４の電力用半導体装置の構成を示す部分断面図である。 本開示に係る実施の形態５の電力用半導体装置の構成を示す部分断面図である。
　＜はじめに＞
　以下、図面を参照しながら本開示に係る実施の形態について説明する。なお、図面は模式的に示されたものであり、図中の各構成要素の水平方向、垂直方向の寸法は、実際の寸法を正確に表したものではなく、寸法比は正確ではない。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　また、以下の説明では、「上」、「下」、「側」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　また、以下において、「外側」とは半導体基板の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。
　また、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型とすることもできる。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様にｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
　＜実施の形態１＞
　図１は本開示に係る実施の形態１の電力用半導体装置の概略断面図である。なお、電力用半導体装置は、電力用ＩＧＢＴ、電力用ＭＯＳＦＥＴおよび電力用ダイオードの何れであってもよいが、一例として電力用ＩＧＢＴ１００として説明する。
　図１に示されるように、電力用ＩＧＢＴ１００は、放熱板１３２上にハンダ層等の導電性の接合層１２ｂ（第２の接合層）を介して、半導体基板１１が接合されている。半導体基板１１の下面（第２の主面）には図示されないコレクタ電極が設けられており、コレクタ電極に放熱板１３２が接合層１２ｂを介して直接接合されている。また、放熱板１３２の下面には、絶縁シート１４が設けられている。
　そして、半導体基板１１の上面（第１の主面）には、ハンダ層等の導電性の接合層１２ａ（第１の接合層）を介して導体板１３１が接合されている。半導体基板１１の上面には図示されないエミッタ電極が設けられており、エミッタ電極に導体板１３１が接合層１２ｂを介して直接接合されている。半導体基板１１は、主電流が流れる活性領域として、基板中央部に設けられた活性領域１１ｂ（第１の活性領域）と、活性領域１１ｂを囲む活性領域１１ａ（第２の活性領域）と、活性領域１１ａよりも外側の終端領域１１ｃとを有している。活性領域１１ｂは、単位面積当たりの通電能力（コレクタ電流）を活性領域１１ａよりも低下させた活性領域である。
　なお、図１では図示は省略しているが、電力用ＩＧＢＴ１００は、樹脂ケースに収納され、放熱板１３２の下面の絶縁シート１４が樹脂ケースの底面から露出し、樹脂ケース内には図示されない封止樹脂が充填されている。このように樹脂ケースに樹脂封止された電力用ＩＧＢＴ１００は、ヒートシンクなどの放熱部材の上に搭載されることで、冷却能力を高めることができる。なお、絶縁シート１４の下に導体板を設け、その導体板が樹脂ケースの底面から露出した構成とすることもできる。
　接合層１２ａは、図示されないゲート配線およびゲートパッドなどのゲート信号を入力する構成が設けられる領域を除いた領域、すなわち図示されないエミッタ電極上のみに設けられているのに対し、接合層１２ｂは、半導体基板１１の下面（第２の主面）の全面に設けられた図示されないコレクタ電極の全面に渡って設けられている。このため、半導体基板１１の放熱性を確保することができる。
　図２は、図１の半導体基板１１を上面から見た場合の平面図であり、接合層１２ａおよび導体板１３１は便宜的に省略している。
　図２においては、活性領域１１ｂは円形の領域として設けられており、その半径は“ｄ”として示されている。また、活性領域１１ｂの半径ｄは、ｄ≦Ｘ／４に設定されている。図２において、Ｘは、２つの長辺間の長さであり、第１の方向で対向する第１の２辺の間の第１の長さと言うことができる。また、Ｙは、２つの短辺間の長さであり、第１の方向とは直交する第２の方向で対向する第２の２辺の間の第２の長さと言うことができる。
　なお、活性領域１１ｂの平面視形状は円形に限定されず、図２の場合であれば、活性領域１１ａの垂直方向の長さＸの１／４未満の範囲であれば平面視形状を四角形とすることもできる。図２においては、活性領域１１ａの平面視形状は、平面視での水平方向の長さＹと、垂直方向の長さＸとの関係がＸ＜Ｙの矩形となっているが、Ｘ≦Ｙであればよく、平面視形状を正方形とすることもできる。
　また、図２では、半導体基板１１の下側の辺の中央にゲートパッド４が設けられているが、ゲートパッド４の位置はこれに限定されるものではない。また、ゲートパッド４には、図示されないゲート配線が接続されるが、ゲート配線は、活性領域１１ａの周辺に素沿って設けることができる。
　図３は、図１の電力用ＩＧＢＴ１００において、半導体基板１１全体の合計電流を常に一定とし、活性領域１１ａに対する活性領域１１ｂの通電能力比を１（直線）、０．９（■のプロット）、０．８（□のプロット）、０．７（▲のプロット）および０．６（△のプロット）とした場合の、半導体基板１１の最大接合温度（ＴｊＭＡＸ）の活性領域１１ｂの面積依存性を示す図である。
　図３において、横軸には、活性領域１１ｂの半径ｄに対応する半導体基板中心からの距離（ｄ）を示し、縦軸にはＴｊＭＡＸ（℃）を示している。
　図３において活性領域１１ｂの通電能力比が１の場合、すなわち、活性領域１１ａと活性領域１１ｂの通電能力が同じ場合、半導体基板中心からの半径ｄに関わらずＴｊＭＡＸは１１２．６℃程度で一定であるが、活性領域１１ｂの通電能力が活性領域１１ａよりも小さくなると、半導体基板中心からの半径ｄ、すなわち活性領域１１ｂの面積によって変化することが判る。
　例えば、活性領域１１ｂの通電能力比が０．８の場合、半径ｄがＸ／４の近傍でＴｊＭＡＸは１１２℃となり、以降、半径ｄがＸ／４に近づくにつれて急速にＴｊＭＡＸが増加する。
　この特性は、他の通電能力比においても同様であり、１１２℃に近い温度で最小値となる特性を有している。このように、活性領域１１ｂの通電能力比を１未満とし、活性領域１１ｂの半導体基板１１の中心からの半径ｄを、半導体基板１１の活性領域１１ａの垂直方向の辺の長さＸの１／４未満の範囲内とすれば、活性領域１１ｂの通電能力比が１の場合よりもＴｊＭＡＸを下げることができる。なお、半径ｄを小さくし過ぎるとＴｊＭＡＸが上がるので、半径ｄはＸ／８よりも小さくしないことが望ましい。
　この効果は、電力用ＩＧＢＴ１００が、裏面側の接合層１２ｂへ放熱される構造に加え、表面側の接合層１２ａを介して放熱される構造であることによって高めることができる。すなわち、電力用ＩＧＢＴ１００においては、半導体基板１１に接合層１２ａを介して導体板１３１がＤＬＢ（Direct Lead Bonding）により直接接合されていることで、表面側の接合層１２ａおよび導体板１３１を介して放熱性の高い金属フレーム等に放熱することができるためである。
　一方、活性領域１１ｂの半導体基板１１の中心からの半径ｄをＸ／４以上とするなど、活性領域１１ｂを広くし過ぎると、逆にＴｊＭＡＸが増大することが判る。
　なお、活性領域１１ａの垂直方向の辺に平行な方向および活性領域１１ａの水平方向の辺に平行な方向において、半導体基板中心からの半径ｄがＸ／４以上となると、全て通電能力の大きな活性領域１１ａとなるので、Ｘ≦Ｙの条件下ではＹの長さに関わらなくなる。従って、半導体基板中心からの半径ｄがＸ／４未満の範囲での通電能力を下げることで、ＴｊＭＡＸを確実に抑制することができる。
　＜実施の形態２＞
　図４は本開示に係る実施の形態２の電力用ＩＧＢＴ２００の構成を示す断面図であり、活性領域１１ａと活性領域１１ｂの境界領域近傍における半導体基板１１の部分断面図である。なお、電力用ＩＧＢＴ２００の全体断面図は、図１に示した電力用ＩＧＢＴ１００と同様であり、同一の構成については同一の符号を付し、重複する説明は省略する。
　図４は、電力用ＩＧＢＴ２００のセル構造の断面構成を示しており、図２に示した半導体基板１１の平面図における、Ａ－Ａ線での断面図である。
　図４において、半導体基板１１の裏面側には、ｐ＋型のコレクタ領域３８（第１の半導体領域）が設けられており、コレクタ領域３８上にはｎ－型のドリフト領域３４（第２の半導体領域）が設けられており、ドリフト領域３４上には、ｐ型のボディ領域３３（第３の半導体領域）が設けられている。
　ボディ領域３３の上層部には複数のｎ＋型のソース（エミッタ）領域３７ａおよび３７ｂ（第４の半導体領域）が選択的に設けられている。また、ボディ領域３３の最表面からボディ領域３３を貫通してドリフト領域３４内に達する複数のトレンチ３５が設けられている。活性領域１１ａおよび活性領域１１ｂにおけるトレンチ３５の配設間隔３１ａおよび配設間隔３１ｂは同じ間隔である。
　トレンチ３５の内壁は、ゲート絶縁膜３６で被覆されており、ゲート絶縁膜３６の内部にゲート電極３９が充填されている。ゲート電極３９上は個々に絶縁膜３２で覆われ、絶縁膜３２を含む半導体基板１１の上面はエミッタ電極３１で覆われている。なお、半導体基板１１を挟んでエミッタ電極３１とは反対側には、コレクタ電極が設けられるが、便宜的に図示は省略している。
　ソース領域３７ａおよび３７ｂのそれぞれの一方の側面は、トレンチ３５の側面、すなわち、ゲート絶縁膜３６の側面に接するように設けられている。
　図４において、ソース領域３７ｂは活性領域１１ｂに設けられ、ソース領域３７ａは活性領域１１ａに設けられるが、ソース領域３７ｂのｎ型不純物の不純物濃度は、ソース領域３７ａのｎ型不純物の不純物濃度よりも低く設定されている。このように設定することで、活性領域１１ｂでのキャリア量が少なくなり、活性領域１１ｂの通電能力は活性領域１１ａの通電能力よりも低くなる。
　活性領域１１ｂの通電能力を活性領域１１ａの通電能力よりも低くするには、ソース領域３７ｂの不純物濃度をソース領域３７ａよりも低くすればよく、例えば、ソース領域３７ｂの不純物濃度をソース領域３７ａよりも５０％低くすれば、通電能力を１２％低くできる。
　ソース領域３７ａおよび３７ｂの作り分けは、製造工程において、ソース領域３７ａを形成するための不純物注入マスクと、ソース領域３７ｂを形成するための不純物注入マスクを用いて不純物注入工程を２回行うことで実現できる。
　＜実施の形態３＞
　図５は本開示に係る実施の形態３の電力用ＩＧＢＴ３００の構成を示す断面図であり、活性領域１１ａと活性領域１１ｂの境界領域近傍における半導体基板１１の部分断面図である。なお、なお、図５においては、図４を用いて説明した電力用ＩＧＢＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図５において、ソース領域３７ｂは活性領域１１ｂに設けられ、ソース領域３７ａは活性領域１１ａに設けられ、図示はされていないが、ソース領域３７ｂの領域幅、すなわちソース領域３７ｂのゲート電極３９の延在方向に沿った方向の長さは、ソース領域３７ａの領域幅、すなわちソース領域３７ａのゲート電極３９の延在方向に沿った方向の長さよりも短く形成されている。このように形成することで、活性領域１１ｂでのキャリア量が少なくなり、活性領域１１ｂの通電能力は活性領域１１ａの通電能力よりも低くなる。
　活性領域１１ｂの通電能力を活性領域１１ａの通電能力よりも低くするには、ソース領域３７ｂの領域幅をソース領域３７ａよりも短くすればよく、例えば、ソース領域３７ｂの領域幅をソース領域３７ａよりも５０％短くすれば、通電能力は１０％低くできる。
　ソース領域３７ａおよび３７ｂの作り分けは、製造工程において、ソース領域３７ａおよびソース領域３７ｂを形成するための不純物注入マスクにおいて、それぞれの注入開口部の長さを変えた不純物注入マスクを用いることで、１回の不純物注入工程で実現できる。
　＜実施の形態４＞
　図６は本開示に係る実施の形態４の電力用ＩＧＢＴ４００の構成を示す断面図であり、活性領域１１ａと活性領域１１ｂの境界領域近傍における半導体基板１１の部分断面図である。なお、なお、図６においては、図４を用いて説明した電力用ＩＧＢＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図６において、活性領域１１ｂにおけるトレンチ３５の配設間隔３１ｂは、活性領域１１ａにおけるトレンチ３５の配設間隔３１ａよりも広く設定されている。このように形成することで、活性領域１１ｂでのキャリア蓄積効果が小さくなり、活性領域１１ｂの通電能力は活性領域１１ａの通電能力よりも低くなる。
　キャリア蓄積効果とは、キャリアをドリフト領域３４に蓄積することでオン抵抗を下げてオン電圧を抑制する効果であるが、活性領域１１ｂにおけるトレンチ３５の配設間隔３１ｂを広くすることでキャリアを蓄積する能力が低下し、通電能力が低下する。
　活性領域１１ｂの通電能力を活性領域１１ａの通電能力よりも低くするには、活性領域１１ｂにおけるトレンチ３５の配設間隔３１ｂを活性領域１１ａにおけるトレンチ３５の配設間隔３１ａよりも広くすればよく、例えば、配設間隔３１ｂを配設間隔３１ａよりも５０％広くすれば、通電能力は３％低くできる。
　トレンチ３５の配設間隔３１ａおよび配設間隔３１ｂの作り分けは、製造工程において、トレンチ３５の形成のためのエッチングマスクにおいて、活性領域１１ａおよび１１ｂのそれぞれで、開口部の配設間隔が異なるエッチングマスクを用いてエッチングを行うことで実現できる。
　＜実施の形態５＞
　図７は本開示に係る実施の形態５の電力用ＩＧＢＴ５００の構成を示す断面図であり、活性領域１１ａと活性領域１１ｂの境界領域近傍における半導体基板１１の部分断面図である。なお、なお、図７おいては、図４を用いて説明した電力用ＩＧＢＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図７においては、コレクタ領域が活性領域１１ａと活性領域１１ｂとで異なる不純物濃度で形成されており、活性領域１１ａではコレクタ領域３８ａとし、活性領域１１ｂではコレクタ領域３８ｂとしている。
　電力用ＩＧＢＴ５００では、活性領域１１ｂのコレクタ領域３８ｂのｐ＋型の不純物濃度は、活性領域１１ａのコレクタ領域３８ａの不純物濃度よりも低く設定されている。このように設定することで、活性領域１１ｂでのキャリア量が少なくなり、活性領域１１ｂの通電能力は活性領域１１ａの通電能力よりも低くなる。
　活性領域１１ｂの通電能力を活性領域１１ａの通電能力よりも低くするには、コレクタ領域３８ｂの不純物濃度をコレクタ領域３８ａの不純物濃度よりも低くすればよく、例えば、コレクタ領域３８ｂの不純物濃度をコレクタ領域３８ａよりも５０％低くすれば、通電能力は２６％低くできる。
　コレクタ領域３８ａおよび３８ｂの作り分けは、製造工程において、コレクタ領域３８ａを形成するための不純物注入マスクと、コレクタ領域３８ｂを形成するための不純物注入マスクを用いて不純物注入工程を２回行うことで実現できる。
　図３に示した活性領域１１ａに対する活性領域１１ｂの通電能力比を０．９、０．８、０．７、０．６に調整するには、複数のパラメータを組み合わせることでも実現できる。例えば、ソース領域３７ｂの領域幅をソース領域３７ａよりも５０％程度短くすれば通電能力比を０．９程度に調整できる。また、ソース領域３７ｂの領域幅をソース領域３７ａよりも５０％程度短くし、且つ、ソース領域３７ｂの不純物濃度をソース領域３７ａよりも５０％程度低くすれば通電能力比を０．８程度に調整できる。また、活性領域１１ｂにおけるトレンチ３５の配設間隔３１ｂを活性領域１１ａにおけるトレンチ３５の配設間隔３１ａよりも５０％程度広くし、且つ、コレクタ領域３８ｂの不純物濃度をコレクタ領域３８ａよりも５０％程度低くすれば通電能力比を０．７程度に調整できる。また、ソース領域３７ｂの領域幅をソース領域３７ａよりも５０％程度短くし、且つ、ソース領域３７ｂの不純物濃度をソース領域３７ａよりも５０％程度低くし、且つ、コレクタ領域３８ｂの不純物濃度をコレクタ領域３８ａよりも５０％程度低くすれば通電能力比を０．６程度に調整できる。
　本開示は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。
　なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (7)

  1. 　半導体基板の厚み方向に主電流が流れる電力用半導体装置であって、
    　前記半導体基板は、
    　前記半導体基板の中央部に設けられ、前記主電流が流れる第１の活性領域と、
    　前記第１の活性領域より外側に設けられた第２の活性領域と、を有し、
    　前記電力用半導体装置は、
    　前記第１および第２の活性領域上に設けられた第１の主電極と、
    　前記半導体基板の前記第１の主電極とは反対側の主面に設けられた第２の主電極と、を備え、
    　前記第２の活性領域は、
    　第１の方向で対向する第１の２辺および前記第１の方向とは直交する第２の方向で対向する第２の２辺を有し、
    　前記第１の活性領域は、
    　前記半導体基板の中心からの距離が、前記第２の活性領域の前記第１の２辺の間の第１の長さと、前記第２の２辺の間の第２の長さに長短がある場合は短い方の長さの１／４未満の距離に設定され、長短がない場合はどちらかの長さの１／４未満の距離に設定され、
    　前記第１の活性領域の第１の通電能力は、前記第２の活性領域の第２の通電能力よりも低く設定される、電力用半導体装置。
  2. 　前記第１の主電極に第１の接合層を介して直接接合される導体板と、
    　前記第２の主電極に第２の接合層を介して直接接合される放熱板と、を備える請求項１記載の電力用半導体装置。
  3. 前記半導体基板は、
    　前記第２の主電極上に設けられた第２導電型の第１の半導体領域と、
    　前記第１の半導体領域上に設けられた第１導電型の第２の半導体領域と、
    　前記第２の半導体領域上に設けられた第２導電型の第３の半導体領域と、
    　前記第３の半導体領域の上層部に選択的に設けられた第１導電型の複数の第４の半導体領域と、
    　前記第３の半導体領域を貫通して前記第２の半導体領域内に達する複数のトレンチと、
    　前記複数のトレンチの内壁にそれぞれ設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の内部にそれぞれ充填されたゲート電極と、を有し、
    　前記複数の第４の半導体領域のそれぞれの一方の側面は、前記複数のトレンチのそれぞれの側面に接するように設けられ、
    　前記第１の活性領域の前記複数の第４の半導体領域の不純物濃度が、前記第２の活性領域の前記複数の第４の半導体領域の不純物濃度よりも低く設定される、請求項１または請求項２記載の電力用半導体装置。
  4. 　前記半導体基板は、
    　前記第２の主電極上に設けられた第２導電型の第１の半導体領域と、
    　前記第１の半導体領域上に設けられた第１導電型の第２の半導体領域と、
    　前記第２の半導体領域上に設けられた第２導電型の第３の半導体領域と、
    　前記第３の半導体領域の上層部に選択的に設けられた第１導電型の複数の第４の半導体領域と、
    　前記第３の半導体領域を貫通して前記第２の半導体領域内に達する複数のトレンチと、
    　前記複数のトレンチの内壁にそれぞれ設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の内部にそれぞれ充填されたゲート電極と、を有し、
    　前記複数の第４の半導体領域のそれぞれの一方の側面は、前記複数のトレンチのそれぞれの側面に接するように設けられ、
    　前記第１の活性領域の前記複数の第４の半導体領域の前記ゲート電極の延在方向に沿った領域幅が、前記第２の活性領域の前記複数の第４の半導体領域の前記領域幅よりも短く形成される、請求項１または請求項２記載の電力用半導体装置。
  5. 　前記半導体基板は、
    　前記第２の主電極上に設けられた第２導電型の第１の半導体領域と、
    　前記第１の半導体領域上に設けられた第１導電型の第２の半導体領域と、
    　前記第２の半導体領域上に設けられた第２導電型の第３の半導体領域と、
    　前記第３の半導体領域の上層部に選択的に設けられた第１導電型の複数の第４の半導体領域と、
    　前記第３の半導体領域を貫通して前記第２の半導体領域内に達する複数のトレンチと、
    　前記複数のトレンチの内壁にそれぞれ設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の内部にそれぞれ充填されたゲート電極と、を有し、
    　前記複数の第４の半導体領域のそれぞれの一方の側面は、前記複数のトレンチのそれぞれの側面に接するように設けられ、
    　前記第１の活性領域の前記複数のトレンチの配設間隔が、前記第２の活性領域の前記複数のトレンチの前記配設間隔よりも広く形成される、請求項１または請求項２記載の電力用半導体装置。
  6. 　前記半導体基板は、
    　前記第２の主電極上に設けられた第２導電型の第１の半導体領域と、
    　前記第１の半導体領域上に設けられた第１導電型の第２の半導体領域と、
    　前記第２の半導体領域上に設けられた第２導電型の第３の半導体領域と、
    　前記第３の半導体領域の上層部に選択的に設けられた第１導電型の複数の第４の半導体領域と、
    　前記第３の半導体領域を貫通して前記第２の半導体領域内に達する複数のトレンチと、
    　前記複数のトレンチの内壁にそれぞれ設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の内部にそれぞれ充填されたゲート電極と、を有し、
    　前記複数の第４の半導体領域のそれぞれの一方の側面は、前記複数のトレンチのそれぞれの側面に接するように設けられ、
    　前記第１の活性領域の前記第１の半導体領域の不純物濃度が、前記第２の活性領域の前記第１の半導体領域の不純物濃度よりも低く設定される、請求項１または請求項２記載の電力用半導体装置。
  7. 　前記第２の主電極は、
    　前記半導体基板の前記主面の全面に渡って設けられ、
    　前記第２の接合層は、前記第２の主電極の主面の全面に渡って設けられる、請求項２記載の電力用半導体装置。
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