JP7058780B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP7058780B2 JP7058780B2 JP2021041022A JP2021041022A JP7058780B2 JP 7058780 B2 JP7058780 B2 JP 7058780B2 JP 2021041022 A JP2021041022 A JP 2021041022A JP 2021041022 A JP2021041022 A JP 2021041022A JP 7058780 B2 JP7058780 B2 JP 7058780B2
- Authority
- JP
- Japan
- Prior art keywords
- surface electrode
- gate
- semiconductor device
- gate interlayer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
<A-1.構成>
図1は、実施の形態1の半導体装置101の構成図である。半導体装置101は、半導体基板1、ゲート絶縁膜3、ゲート電極4、ゲート層間膜5、第1表面電極6、第2表面電極7および第3表面電極8を備えている。すなわち、半導体装置101の表面電極は、第1表面電極6、第2表面電極7および第3表面電極8の3層構造である。
半導体装置101の製造方法を説明する。まず、図2に示すように、半導体基板1の第1主面1Aに複数のトレンチ2を形成する。その後、各トレンチ2の内壁表面、すなわち側面と底面にゲート絶縁膜3を形成する。さらに、図3に示すように、各トレンチ2の内部にゲート電極4を形成する。こうして、半導体基板1に複数のゲート構造が形成される。
以上に説明したように、半導体装置101の製造方法は、半導体基板1の第1主面1Aに複数のゲート構造を離散的に形成し、半導体基板1の複数のゲート構造を覆う複数のゲート層間膜5を離散的に形成し、ゲート層間膜5より厚い第1表面電極6を、スパッタにより複数のゲート層間膜5間の半導体基板1の第1主面1A上および複数のゲート層間膜5上に形成し、ゲート層間膜5と半導体基板1の第1主面1Aとの段差に起因して生じた第1表面電極6の凹部および凸部のうち凸部を、フォトリソグラフィを用いたドライエッチングにより除去することにより、第1表面電極6の上面を平坦化する。このように、1回のスパッタと1回のドライエッチングにより、第1表面電極6の上面を平坦化することができる。また、プラグ構造を採用しないため、タングステンプラグとバリアメタルを形成する工程は不要である。従って、少ない工程数で、表面電極の平坦化が可能となる。
<B-1.構成>
図7は、実施の形態1の半導体装置102の構成図である。半導体装置102は、半導体基板1、ゲート絶縁膜3、ゲート電極4、ゲート層間膜5、第1表面電極6、第2表面電極7、および第3表面電極8を備えている。
半導体装置102の製造方法を説明する。半導体装置102の製造方法において、ゲート層間膜5の形成工程までは実施の形態1と同様である。図8に示すように、ゲート層間膜5上とゲート層間膜5間に第1表面電極6を形成する。実施の形態1とは異なり、第1表面電極6はゲート層間膜5よりも薄く形成する。第1表面電極6の形成方法として、例えばスパッタを用いることができる。とりわけ、ロングスロースパッタによれば、ゲート層間膜5上だけでなくゲート層間膜5間にも確実に第1表面電極6を形成することができる。第1表面電極6をゲート層間膜5よりも薄く形成するのは、実施の形態2では第1表面電極6の平坦化処理を行わないためである。
実施の形態2の半導体装置102の製造方法は、半導体基板1の第1主面1Aに複数のゲート構造を離散的に形成し、半導体基板1の複数のゲート構造を覆う複数のゲート層間膜5を離散的に形成し、複数のゲート層間膜5よりも薄い第1表面電極6を、複数のゲート層間膜5間の半導体基板1の第1主面1A上および複数のゲート層間膜5上に形成し、第2表面電極7を、めっき処理により第1表面電極6の上面上に形成する。この製造方法によれば、第1表面電極6の平坦化処理を省略することができる。そして、第1表面電極6をゲート層間膜5よりも厚く形成する必要がなく、第1表面電極6の薄膜化が可能である。
Claims (6)
- 半導体基板の第1主面に複数のゲート構造を離散的に形成し、
前記半導体基板の複数の前記ゲート構造を覆う複数のゲート層間膜を離散的に形成し、
複数の前記ゲート層間膜よりも薄い第1表面電極を、複数の前記ゲート層間膜間の前記半導体基板の前記第1主面上および複数の前記ゲート層間膜上に、前記第1主面および複数の前記ゲート層間膜に接触して形成し、
第2表面電極を、めっき処理により前記第1表面電極の上面上に形成する、
半導体装置の製造方法。 - 前記ゲート層間膜の厚みは2μm以下である、
請求項1に記載の半導体装置の製造方法。 - 前記第2表面電極の形成後、めっき処理によりAuからなる第3表面電極を前記第2表面電極の上面上に形成する、
請求項1又は2に記載の半導体装置の製造方法。 - 前記第1表面電極はAlを含む、
請求項1から3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1表面電極はNiであり、
前記第2表面電極はNiを含む、
請求項1から3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1表面電極はCuであり、
前記第2表面電極はCuを含む、
請求項1から3のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021041022A JP7058780B2 (ja) | 2021-03-15 | 2021-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021041022A JP7058780B2 (ja) | 2021-03-15 | 2021-03-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019568511A Division JP6861855B2 (ja) | 2018-02-02 | 2018-02-02 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021090080A JP2021090080A (ja) | 2021-06-10 |
JP7058780B2 true JP7058780B2 (ja) | 2022-04-22 |
Family
ID=76220593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021041022A Active JP7058780B2 (ja) | 2021-03-15 | 2021-03-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7058780B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005079462A (ja) | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2016119393A (ja) | 2014-12-22 | 2016-06-30 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2017147433A (ja) | 2015-12-16 | 2017-08-24 | ローム株式会社 | 半導体装置 |
-
2021
- 2021-03-15 JP JP2021041022A patent/JP7058780B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005079462A (ja) | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2016119393A (ja) | 2014-12-22 | 2016-06-30 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2017147433A (ja) | 2015-12-16 | 2017-08-24 | ローム株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2021090080A (ja) | 2021-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6943111B2 (en) | Barrier free copper interconnect by multi-layer copper seed | |
JP2011199021A (ja) | 半導体装置及びその製造方法 | |
CN102191467B (zh) | 金属布线、薄膜制造方法、tft阵列面板及其制造方法 | |
US20100171219A1 (en) | Extended liner for localized thick copper interconnect | |
JP7058780B2 (ja) | 半導体装置の製造方法 | |
US7176127B2 (en) | Method of manufacturing semiconductor device having through hole with adhesion layer thereon | |
JP6861855B2 (ja) | 半導体装置の製造方法 | |
CN102110638B (zh) | 解决半导体器件在制作过程中放电缺陷的方法及结构 | |
JP4571836B2 (ja) | 半導体装置およびその製造方法 | |
CN113823615B (zh) | 电容式隔离芯片 | |
JP5364087B2 (ja) | 金属と接触している誘電体層内のクラックを低減する方法及び構造 | |
JP2015525040A5 (ja) | ||
JP2005228818A (ja) | 半導体装置の製造方法 | |
JP2007027392A (ja) | 半導体装置およびその製造方法 | |
US11313031B2 (en) | Method for forming aluminum film | |
JP5194549B2 (ja) | 半導体装置の製造方法 | |
JPH03274732A (ja) | 半導体集積回路装置 | |
WO2021022681A1 (zh) | 薄膜晶体管阵列基板 | |
JP7343406B2 (ja) | 金属配線の形成方法 | |
JP3792239B2 (ja) | 半導体集積回路装置の製造方法 | |
CN104576516A (zh) | 金属互连结构的制造方法 | |
JP2006073635A (ja) | 半導体装置およびその製造方法 | |
US20190096762A1 (en) | Method for Producing at least One Via in a Wafer | |
JP2012212909A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2022009801A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210315 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220412 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7058780 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |