JP6345583B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、インバータの構成要素となる半導体装置に適用して有効な技術に関する。
米国出願公開第２００７／００５２３７９号明細書（特許文献１）には、３相インバータの構成要素となる半導体装置が記載されている。この半導体装置においては、３相インバータの上アームを構成する３つの半導体チップと、３相インバータの下アームを構成する３つの半導体チップとが、封止体の長辺に沿って交互に配置されている。
米国出願公開第２００７／００５２３７９号明細書
例えば、特許文献１には、第１部分と第２部分と第３部分とを有する第１チップ搭載部と、平面視において、第１部分と第２部分とに挟まれた第２チップ搭載部と、平面視において、第２部分と第３部分とに挟まれた第３チップ搭載部と、第３チップ搭載部とによって第３部分を平面的に挟む第４チップ搭載部とを備える半導体装置が記載されている。
そして、第１チップ搭載部の第１部分と第２部分と第３部分のそれぞれの表面には、３相インバータの上アームを構成する半導体チップが搭載され、第２チップ搭載部ないし第４チップ搭載部のそれぞれの表面には、３相インバータの下アームを構成する半導体チップが搭載されている。
このとき、第１チップ搭載部の第１部分と第２部分と第３部分のうち、第１部分と連結するリードが封止体から突出している一方、第２部分と第３部分のそれぞれに連結するリードが形成されていない。なぜなら、第１チップ搭載部の第１部分と連結するリードから電源電位を供給すれば、第１部分と一体的に形成されている第２部分および第３部分にも電源電位を供給することができるからである。
ところが、この構成では、第１チップ搭載部の第２部分および第３部分の表面に搭載された半導体チップから発生した熱の放散経路が、第１部分と接続されたリードからの放散経路に限定される。また、第１チップ搭載部の第２部分が第２チップ搭載部と第３チップ搭載部とに挟まれ、かつ、第１チップ搭載部の第３部分が第３チップ搭載部と第４チップ搭載部で挟まれていることによって、第１チップ搭載部の第２部分および第３部分から発生した熱が半導体装置の内部にこもりやすい。このことは、半導体装置の電気特性を悪化させる事態に繋がる場合が多い。
以上のことから、特許文献１に記載された技術では、第１チップ搭載部の第２部分および第３部分に搭載された半導体チップからの放熱特性を改善する余地がある。すなわち、特許文献１に記載された技術では、半導体装置の放熱特性を向上する観点から改善の余地が存在するのである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、第１部分と第２部分を有する第１チップ搭載部と、平面視において、第２部分を挟む第２チップ搭載部と第３チップ搭載部とを備える。そして、一実施の形態における半導体装置は、第１部分と連結するリードだけでなく、第２部分と連結するリードも有し、第２部分と連結するリードも封止体から突出している。
一実施の形態によれば、半導体装置の放熱特性を向上することができる。
実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 実施の形態１におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 ダイオードのデバイス構造を示す断面図である。 実施の形態１における半導体装置を封止体の上面側から見た斜視図である。 実施の形態１における半導体装置を封止体の下面側から見た斜視図である。 実施の形態１における半導体装置を一断面で切断した断面図である。 実施の形態１における半導体装置を封止体の上面側から封止体を透視して見た平面図である。 実施の形態１における半導体装置を封止体の下面側から封止体を透視して見た平面図である。 （ａ）は、実装基板の上面を示す平面図であり、（ｂ）は、実装基板の下面を示す平面図である。 実施の形態１における実装基板の上面上に、実施の形態１における半導体装置を実装した状態を示す平面図である。 変形例における半導体装置を封止体の上面側から見た斜視図である。 変形例における半導体装置を封止体の下面側から見た斜視図である。 実施の形態２における半導体装置を封止体の上面側から見た斜視図である。 実施の形態２における半導体装置を封止体の下面側から見た斜視図である。 実施の形態３における半導体装置を封止体の上面側から見た斜視図である。 実施の形態３における半導体装置を封止体の下面側から見た斜視図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜３相インバータ回路の構成例＞
本実施の形態１における半導体装置は、例えば、エアコンなどに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。
図１は、本実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの構成例について説明する。図１に示すように、例えば、本実施の形態１におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、本実施の形態１におけるインバータ回路ＩＮＶでは、例えば、図１に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成により、インバータ回路ＩＮＶの構成要素となるスイッチング素子を実現している。すなわち、図１において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
言い換えれば、本実施の形態１におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのＩＧＢＴＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣＣが接続されており、このゲート制御回路ＧＣＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
＜ダイオードの必要性＞
上述したように、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
＜ＩＧＢＴの構造＞
本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明することにする。本実施の形態１におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１が含まれ、かつ、ダイオードＦＷＤが含まれる。
図２は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図２では、半導体チップＣＨＰ１の主面（表面）が示されている。図２に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、例えば、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ１の表面には、エミッタ電極パッドＥＰとゲート電極パッドＧＰとが形成されている。一方、図２では、図示されないが、半導体チップＣＨＰ１の表面とは反対側の裏面には、コレクタ電極パッドが形成されている。
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図３は、本実施の形態１におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図３において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）を有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図３においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図２に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
＜ＩＧＢＴの動作＞
次に、本実施の形態１におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図３において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
＜ダイオードの構造＞
次に、図４は、ダイオードＦＷＤが形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図４では、半導体チップＣＨＰ２の主面（表面）が示されている。図４に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ２の表面には、アノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、カソード電極パッドが形成されている。
続いて、ダイオードＦＷＤのデバイス構造について説明する。図５は、ダイオードＦＷＤのデバイス構造を示す断面図である。図５において、半導体チップの裏面には、カソード電極ＣＤＥ（カソード電極パッドＣＤＰ）が形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜実施の形態１における半導体装置の実装構成＞（ＳＯＰ構造）
上述した図１に示すインバータ回路ＩＮＶは、例えば、ＩＧＢＴＱ１が形成された６つの半導体チップＣＨＰ１と、ダイオードＦＷＤが形成された６つの半導体チップＣＨＰ２とを１パッケージ化した半導体装置（半導体パッケージ）により具現化されている。すなわち、本実施の形態１における１つの半導体装置によって、図１に示すインバータ回路ＩＮＶが実現されている。以下では、この半導体装置の実装構成について説明する。
図６は、本実施の形態１における半導体装置ＰＫＧ１の外観構成を示す図である。本実施の形態１における半導体装置ＰＫＧ１は、例えば、樹脂からなる封止体ＭＲを有しており、図６では、この封止体ＭＲを透視して、半導体装置ＰＫＧ１の内部構成が示されている。この図６は、本実施の形態１における半導体装置ＰＫＧ１を封止体ＭＲの上面側から見た斜視図に対応している。
図６において、封止体ＭＲは、上面と、この上面とは反対側に位置する下面と、その厚さ方向（ｚ方向）において上面と下面との間に位置する側面ＳＤ１および側面ＳＤ１と対向する側面ＳＤ２とを有する。そして、封止体ＭＲの側面ＳＤ１および側面ＳＤ２は、ともにｘ方向（第１方向）に延在している。
ここで、図６に示すように、本実施の形態１における半導体装置ＰＫＧ１は、封止体ＭＲの内部に、チップ搭載部ＴＡＢ１、チップ搭載部ＴＡＢ２、チップ搭載部ＴＡＢ３、チップ搭載部ＴＡＢ４、および、複数のチップ搭載部ＴＡＢ５を有している。つまり、チップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ５は、封止体ＭＲによって封止されている。
そして、図６に示すように、チップ搭載部ＴＡＢ１は、一体的に形成された第１部分Ｐ１と第２部分Ｐ２と第３部分Ｐ３とを有している。このとき、チップ搭載部ＴＡＢ１の第１部分Ｐ１と第２部分Ｐ２と第３部分Ｐ３とは、互いに部分的に離間して、ｘ方向に並ぶように配置されている。そして、第１部分Ｐ１と第２部分Ｐ２との間に離間して挟まれるようにチップ搭載部ＴＡＢ２が配置され、第２部分Ｐ２と第３部分Ｐ３との間に離間して挟まれるようにチップ搭載部ＴＡＢ３が配置されている。また、チップ搭載部ＴＡＢ３とチップ搭載部ＴＡＢ４との間に、チップ搭載部ＴＡＢ１の第３部分Ｐ３が離間して挟まれるように、チップ搭載部ＴＡＢ４が配置されている。一方、ｘ方向に並んで配置されたチップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４とはｙ方向に離間するように、複数のチップ搭載部ＴＡＢ５が配置されている。これらの複数のチップ搭載部ＴＡＢ５は互いに接続されており、ｘ方向に並ぶように配置されている。
以上のことから、本実施の形態１における半導体装置ＰＫＧ１では、図６に示すように、チップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４は、封止体ＭＲの側面ＳＤ１が延在するｘ方向に沿ってそれぞれ配置されている。そして、チップ搭載部ＴＡＢ２は、平面視において、チップ搭載部ＴＡＢ１の第１部分Ｐ１と第２部分Ｐ２との間に配置され、かつ、チップ搭載部ＴＡＢ１の第２部分Ｐ２は、平面視において、チップ搭載部ＴＡＢ２とチップ搭載部ＴＡＢ３との間に配置されている。さらに、チップ搭載部ＴＡＢ３は、平面視において、チップ搭載部ＴＡＢ１の第２部分Ｐ２と第３部分Ｐ３との間に配置され、かつ、チップ搭載部ＴＡＢ１の第３部分Ｐ３は、平面視において、チップ搭載部ＴＡＢ３とチップ搭載部ＴＡＢ４との間に配置されている。
次に、チップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４のそれぞれは、リードＬＤ１と連結されており、それぞれのリードＬＤ１の一部は、封止体ＭＲによって封止されている。言い換えれば、それぞれのリードＬＤ１は、封止体ＭＲの側面ＳＤ１から突出する突出部分を有し、リードＬＤ１の突出部分は、半導体装置ＰＫＧ１を実装基板に実装するために、実装基板と接続可能な部位を含むように構成されている。例えば、図６に示すように、リードＬＤ１は、ガルウィング形状に加工されており、ガルウィング形状の先端部分が、実装基板と半田付け可能な部位となっている。すなわち、図６に示す本実施の形態１における半導体装置ＰＫＧ１では、リードＬＤ１の突出部分が、実装基板と接続可能な部位として、実装基板と半田付け可能な部位を有していることになる。
このように、複数のリードＬＤ１は、ｘ方向に並ぶように配置され、チップ搭載部ＴＡＢ１と連結されるリードＬＤ１と、チップ搭載部ＴＡＢ２と連結されるリードＬＤ１と、チップ搭載部ＴＡＢ３と連結されるリードＬＤ１と、チップ搭載部ＴＡＢ４と連結されるリードＬＤ１とを含んでいる。さらに、複数のリードＬＤ１には、チップ搭載部ＴＡＢ１の第１部分Ｐ１と連結されるリードＬＤ１と、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結されるリードＬＤ１と、チップ搭載部ＴＡＢ１の第３部分Ｐ３と連結されるリードＬＤ１とが含まれているとともに、チップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４といずれとも離間して配置されるリードＬＤ１も含まれている。
一方、図６に示すように、本実施の形態１における半導体装置ＰＫＧ１は、それぞれが封止体ＭＲの側面ＳＤ２から突出する突出部分を有し、かつ、それぞれの一部分が封止体ＭＲに封止されている複数の制御リードＣＬＤを有している。そして、制御リードＣＬＤの突出部分も、半導体装置ＰＫＧ１を実装基板に実装するために、実装基板と接続可能な部位を含むように構成されている。例えば、図６に示すように、制御リードＣＬＤは、ガルウィング形状に加工されており、ガルウィング形状の先端部分が、実装基板と半田付け可能な部位となっている。すなわち、図６に示す本実施の形態１における半導体装置ＰＫＧ１では、制御リードＣＬＤの突出部分が、実装基板と接続可能な部位として、実装基板と半田付け可能な部位を有していることになる。そして、複数の制御リードＣＬＤは、ｘ方向に並ぶように配置され、チップ搭載部ＴＡＢ５と連結される制御リードＣＬＤと、チップ搭載部ＴＡＢ５と離間して配置される制御リードＣＬＤとを含んでいる。
続いて、図７は、本実施の形態１における半導体装置ＰＫＧ１を封止体ＭＲの下面側から見た斜視図である。図７でも、この封止体ＭＲを透視して、半導体装置ＰＫＧ１の内部構成が示されている。なお、図７（図１４および図１６も同様）において、後述するワイヤＷ（図８や図１０参照）は、説明の便宜上、省略している。
図７に示すように、チップ搭載部ＴＡＢ１の第１部分Ｐ１の裏面と第２部分Ｐ２の裏面と第３部分Ｐ３の裏面のそれぞれに、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。同様に、チップ搭載部ＴＡＢ２ないしチップ搭載部ＴＡＢ４のそれぞれの裏面にも、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。さらには、複数のチップ搭載部ＴＡＢ５のそれぞれの裏面には、図１に示すゲート制御回路ＧＣＣを構成する半導体チップＣＨＰ３が搭載されている。
このことから、本実施の形態１における半導体装置ＰＫＧ１は、図１に示すインバータ回路ＩＮＶを構成する６つの半導体チップＣＨＰ１と６つの半導体チップＣＨＰ２と３つの半導体チップＣＨＰ３とを封止体ＭＲの内部に含んでいることになる。具体的には、図７において、チップ搭載部ＴＡＢ１の第１部分Ｐ１の裏面に搭載されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、図１に示す第１レグＬＧ１の上アームを構成している。また、チップ搭載部ＴＡＢ１の第２部分Ｐ２の裏面に搭載されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、図１に示す第２レグＬＧ２の上アームを構成している。さらに、チップ搭載部ＴＡＢ１の第３部分Ｐ３の裏面に搭載されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、図１に示す第３レグＬＧ３の上アームを構成している。
一方、図７において、チップ搭載部ＴＡＢ２の裏面に搭載されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、図１に示す第１レグＬＧ１の下アームを構成している。また、チップ搭載部ＴＡＢ３の裏面に搭載されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、図１に示す第２レグＬＧ２の下アームを構成している。さらに、チップ搭載部ＴＡＢ４の裏面に搭載されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、図１に示す第３レグＬＧ３の下アームを構成している。
そして、例えば、チップ搭載部ＴＡＢ１の第１部分Ｐ１とチップ搭載部ＴＡＢ２の周辺近傍に配置されたチップ搭載部ＴＡＢ５の裏面に搭載される半導体チップＣＨＰ３には、ゲート制御回路ＧＣＣが形成されている。このゲート制御回路ＧＣＣは、第１部分Ｐ１の裏面の半導体チップＣＨＰ１に形成されているＩＧＢＴのゲート電極を制御し、かつ、チップ搭載部ＴＡＢ２の裏面の半導体チップＣＨＰ１に形成されているＩＧＢＴのゲート電極を制御する。すなわち、チップ搭載部ＴＡＢ１の第１部分Ｐ１とチップ搭載部ＴＡＢ２の周辺近傍に配置されたチップ搭載部ＴＡＢ５の裏面の半導体チップＣＨＰ３には、図１に示す第１レグＬＧ１の上アームを構成するＩＧＢＴと下アームを構成するＩＧＢＴとのスイッチングを制御するゲート制御回路ＧＣＣが形成されている。
また、例えば、チップ搭載部ＴＡＢ１の第２部分Ｐ２とチップ搭載部ＴＡＢ３の周辺近傍に配置されたチップ搭載部ＴＡＢ５の裏面に搭載される半導体チップＣＨＰ３には、ゲート制御回路ＧＣＣが形成されている。このゲート制御回路ＧＣＣは、第２部分Ｐ２の裏面の半導体チップＣＨＰ１に形成されているＩＧＢＴのゲート電極を制御し、かつ、チップ搭載部ＴＡＢ３の裏面の半導体チップＣＨＰ１に形成されているＩＧＢＴのゲート電極を制御する。すなわち、チップ搭載部ＴＡＢ１の第２部分Ｐ２とチップ搭載部ＴＡＢ３の周辺近傍に配置されたチップ搭載部ＴＡＢ５の裏面の半導体チップＣＨＰ３には、図１に示す第２レグＬＧ２の上アームを構成するＩＧＢＴと下アームを構成するＩＧＢＴとのスイッチングを制御するゲート制御回路ＧＣＣが形成されている。
さらに、例えば、チップ搭載部ＴＡＢ１の第３部分Ｐ３とチップ搭載部ＴＡＢ４の周辺近傍に配置されたチップ搭載部ＴＡＢ５の裏面に搭載される半導体チップＣＨＰ３には、ゲート制御回路ＧＣＣが形成されている。このゲート制御回路ＧＣＣは、第３部分Ｐ３の裏面の半導体チップＣＨＰ１に形成されているＩＧＢＴのゲート電極を制御し、かつ、チップ搭載部ＴＡＢ４の裏面の半導体チップＣＨＰ１に形成されているＩＧＢＴのゲート電極を制御する。すなわち、チップ搭載部ＴＡＢ１の第３部分Ｐ３とチップ搭載部ＴＡＢ４の周辺近傍に配置されたチップ搭載部ＴＡＢ５の裏面の半導体チップＣＨＰ３には、図１に示す第３レグＬＧ３の上アームを構成するＩＧＢＴと下アームを構成するＩＧＢＴとのスイッチングを制御するゲート制御回路ＧＣＣが形成されている。
次に、図８は、本実施の形態１における半導体装置ＰＫＧ１を一断面で切断した断面図である。図８では、本実施の形態１における半導体装置ＰＫＧ１に存在するチップ搭載部ＴＡＢ１の第２部分Ｐ２が示されており、このチップ搭載部ＴＡＢ１の第２部分Ｐ２の裏面に、導電性接着材を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。一方、チップ搭載部ＴＡＢ１の第２部分Ｐ２と離間してチップ搭載部ＴＡＢ５が配置されており、このチップ搭載部ＴＡＢ５の裏面に、導電性接着材を介して、ゲート制御回路が形成された半導体チップＣＨＰ３が搭載されている。そして、チップ搭載部ＴＡＢ１の第２部分Ｐ２の裏面に搭載された半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、導電性部材であるワイヤＷで電気的に接続され、かつ、半導体チップＣＨＰ１は、チップ搭載部ＴＡＢ５の裏面に搭載された半導体チップＣＨＰ３とワイヤＷで電気的に接続されている。さらに、チップ搭載部ＴＡＢ１の第２部分Ｐ２は、リードＬＤ１と連結されており、リードＬＤ１の一部分は、封止体ＭＲから突出している。同様に、チップ搭載部ＴＡＢ５と離間して配置されている制御リードＣＬＤの一部分も、封止体ＭＲから突出しており、この制御リードＣＬＤと半導体チップＣＨＰ３とは、ワイヤＷで電気的に接続されている。一方、図８に示すように、チップ搭載部ＴＡＢ１の第２部分Ｐ２、チップ搭載部ＴＡＢ５、半導体チップＣＨＰ１ないし半導体チップＣＨＰ３、ワイヤＷ，リードＬＤ１の他部分、および、制御リードＣＬＤの他部分は、封止体ＭＲによって封止されている。
続いて、図９は、本実施の形態１における半導体装置ＰＫＧ１を封止体ＭＲの上面側から封止体ＭＲを透視して見た平面図である。図９において、チップ搭載部ＴＡＢ１の第１部分Ｐ１には、リードＬＤ１Ａ（Ｐ１，ＰＴ）とリードＬＤ１Ｂ（Ｐ１，ＰＴ）とが連結されており、リードＬＤ１Ａ（Ｐ１，ＰＴ）の突出部分とリードＬＤ１Ｂ（Ｐ１，ＰＴ）の突出部分が封止体ＭＲの側面ＳＤ１から突き出ている。このリードＬＤ１Ａ（Ｐ１，ＰＴ）およびリードＬＤ１Ｂ（Ｐ１，ＰＴ）は、例えば、図１に示す正電位端子（電源電位端子）ＰＴと電気的に接続され、これによって、チップ搭載部ＴＡＢ１に正電位（電源電位）が供給されるように構成されている。
次に、チップ搭載部ＴＡＢ２には、リードＬＤ１Ａ（Ｕ）とリードＬＤ１Ｂ（Ｕ）とが連結されており、リードＬＤ１Ａ（Ｕ）の突出部分とリードＬＤ１Ｂ（Ｕ）の突出部分が封止体ＭＲの側面ＳＤ１から突き出ている。このリードＬＤ１Ａ（Ｕ）およびリードＬＤ１Ｂ（Ｕ）は、例えば、図１に示す３相誘導モータＭＴのＵ相と電気的に接続される。したがって、チップ搭載部ＴＡＢ２は、リードＬＤ１Ａ（Ｕ）およびリードＬＤ１Ｂ（Ｕ）を介して、３相誘導モータＭＴのＵ相と電気的に接続されることになる。
そして、平面視において、チップ搭載部ＴＡＢ１の第１部分Ｐ１に連結されているリードＬＤ１Ｂ（Ｐ１，ＰＴ）と、チップ搭載部ＴＡＢ２に連結されているリードＬＤ１Ａ（Ｕ）とに離間して挟まれるように、リードＬＤ１が形成されている。
続いて、図９に示すように、チップ搭載部ＴＡＢ１の第２部分Ｐ２には、リードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ｂ（Ｐ２）とが連結されており、リードＬＤ１Ａ（Ｐ２）の突出部分とリードＬＤ１Ｂ（Ｐ２）の突出部分が封止体ＭＲの側面ＳＤ１から突き出ている。このとき、チップ搭載部ＴＡＢ１の第２部分Ｐ２は、チップ搭載部ＴＡＢ１の第１部分Ｐ１と接続されており、かつ、第１部分Ｐ１に正電位が供給されることから、本実施の形態１において、リードＬＤ１Ａ（Ｐ２）およびリードＬＤ１Ｂ（Ｐ２）は、必ずしも図１に示す正電位端子ＰＴと繋ぐ必要はない。
そして、平面視において、チップ搭載部ＴＡＢ２に連結されているリードＬＤ１Ｂ（Ｕ）と、チップ搭載部ＴＡＢ１の第２部分Ｐ２に連結されているリードＬＤ１Ａ（Ｐ２）とに離間して挟まれるように、リードＬＤ１（ＮＴ１）が形成されている。このリードＬＤ１（ＮＴ１）は、例えば、図１に示す負電位端子ＮＴと電気的に接続されている。
次に、チップ搭載部ＴＡＢ３には、リードＬＤ１Ａ（Ｖ）とリードＬＤ１Ｂ（Ｖ）とが連結されており、リードＬＤ１Ａ（Ｖ）の突出部分とリードＬＤ１Ｂ（Ｖ）の突出部分が封止体ＭＲの側面ＳＤ１から突き出ている。このリードＬＤ１Ａ（Ｖ）およびリードＬＤ１Ｂ（Ｖ）は、例えば、図１に示す３相誘導モータＭＴのＶ相と電気的に接続される。したがって、チップ搭載部ＴＡＢ３は、リードＬＤ１Ａ（Ｖ）およびリードＬＤ１Ｂ（Ｖ）を介して、３相誘導モータＭＴのＶ相と電気的に接続されることになる。
続いて、図９に示すように、チップ搭載部ＴＡＢ１の第３部分Ｐ３には、リードＬＤ１Ａ（Ｐ３）とリードＬＤ１Ｂ（Ｐ３）とが連結されており、リードＬＤ１Ａ（Ｐ３）の突出部分とリードＬＤ１Ｂ（Ｐ３）の突出部分が封止体ＭＲの側面ＳＤ１から突き出ている。このとき、チップ搭載部ＴＡＢ１の第３部分Ｐ３は、チップ搭載部ＴＡＢ１の第１部分Ｐ１と接続されており、かつ、第１部分Ｐ１に正電位が供給されることから、本実施の形態１において、リードＬＤ１Ａ（Ｐ３）およびリードＬＤ１Ｂ（Ｐ３）は、必ずしも図１に示す正電位端子ＰＴと繋ぐ必要はない。
そして、平面視において、チップ搭載部ＴＡＢ３に連結されているリードＬＤ１Ｂ（Ｖ）と、チップ搭載部ＴＡＢ１の第３部分Ｐ３に連結されているリードＬＤ１Ａ（Ｐ３）とに離間して挟まれるように、リードＬＤ１（ＮＴ２）が形成されている。このリードＬＤ１（ＮＴ２）は、例えば、図１に示す負電位端子ＮＴと電気的に接続されている。
次に、チップ搭載部ＴＡＢ４には、リードＬＤ１Ａ（Ｗ）とリードＬＤ１Ｂ（Ｗ）とが連結されており、リードＬＤ１Ａ（Ｗ）の突出部分とリードＬＤ１Ｂ（Ｗ）の突出部分が封止体ＭＲの側面ＳＤ１から突き出ている。このリードＬＤ１Ａ（Ｗ）およびリードＬＤ１Ｂ（Ｗ）は、例えば、図１に示す３相誘導モータＭＴのＷ相と電気的に接続される。したがって、チップ搭載部ＴＡＢ４は、リードＬＤ１Ａ（Ｗ）およびリードＬＤ１Ｂ（Ｗ）を介して、３相誘導モータＭＴのＷ相と電気的に接続されることになる。
一方、図９に示すように、封止体ＭＲの側面ＳＤ２からは、複数の制御リードＣＬＤのそれぞれの突出部分が突き出ている。これらの複数の制御リードＣＬＤには、チップ搭載部ＴＡＢ５と連結されている制御リードＣＬＤや、チップ搭載部ＴＡＢ５と連結されていない制御リードＣＬＤとが含まれている。
続いて、図１０は、本実施の形態１における半導体装置ＰＫＧ１を封止体ＭＲの下面側から封止体ＭＲを透視して見た平面図である。図１０において、まず、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３の裏面のそれぞれには、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。したがって、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３が接続されていることを考慮すると、第１部分Ｐ１に搭載された半導体チップＣＨＰ１の裏面電極と、第２部分Ｐ２に搭載された半導体チップＣＨＰ１の裏面電極と、第３部分Ｐ３に搭載された半導体チップＣＨＰ１の裏面電極とは、チップ搭載部ＴＡＢ１を介して、電気的に接続されていることになる。このとき、例えば、図３に示すように、半導体チップＣＨＰ１にＩＧＢＴが形成されていることを考慮すると、半導体チップＣＨＰ１の裏面電極は、ＩＧＢＴのコレクタとして機能する。このことから、本実施の形態１における半導体装置ＰＫＧ１では、第１部分Ｐ１ないし第３部分Ｐ３の裏面のそれぞれに搭載されている半導体チップＣＨＰ１のコレクタは、チップ搭載部ＴＡＢ１を介して電気的に接続されていることになる。
同様に、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３が接続されていることを考慮すると、第１部分Ｐ１に搭載された半導体チップＣＨＰ２の裏面電極と、第２部分Ｐ２に搭載された半導体チップＣＨＰ２の裏面電極と、第３部分Ｐ３に搭載された半導体チップＣＨＰ２の裏面電極とは、チップ搭載部ＴＡＢ１を介して、電気的に接続されていることになる。このとき、例えば、図５に示すように、半導体チップＣＨＰ２にダイオードが形成されていることを考慮すると、半導体チップＣＨＰ２の裏面電極は、ダイオードのカソードとして機能する。このことから、本実施の形態１における半導体装置ＰＫＧ１では、第１部分Ｐ１ないし第３部分Ｐ３の裏面のそれぞれに搭載されている半導体チップＣＨＰ２のカソードは、チップ搭載部ＴＡＢ１を介して電気的に接続されていることになる。
したがって、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３の裏面に搭載されている３つの半導体チップＣＨＰ１と３つの半導体チップＣＨＰ２においては、ＩＧＢＴのコレクタとダイオードのカソードが電気的に接続されていることになる。
次に、図１０において、チップ搭載部ＴＡＢ２の裏面には、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。したがって、チップ搭載部ＴＡＢ２の裏面に搭載された半導体チップＣＨＰ１の裏面電極とチップ搭載部ＴＡＢ２の裏面とは、電気的に接続されていることになる。このとき、半導体チップＣＨＰ１の裏面電極は、ＩＧＢＴのコレクタとして機能することから、本実施の形態１における半導体装置ＰＫＧ１では、チップ搭載部ＴＡＢ２に搭載されている半導体チップＣＨＰ１のコレクタは、チップ搭載部ＴＡＢ２の裏面と電気的に接続されていることになる。また、チップ搭載部ＴＡＢ２の裏面には、ダイオードが形成された半導体チップＣＨＰ２も搭載されている。したがって、チップ搭載部ＴＡＢ２の裏面に搭載された半導体チップＣＨＰ２の裏面電極とチップ搭載部ＴＡＢ２の裏面とは、電気的に接続されていることになる。このとき、半導体チップＣＨＰ２の裏面電極は、ダイオードのカソードとして機能することから、本実施の形態１における半導体装置ＰＫＧ１では、チップ搭載部ＴＡＢ２に搭載されている半導体チップＣＨＰ２のカソードは、チップ搭載部ＴＡＢ２の裏面と電気的に接続されていることになる。したがって、チップ搭載部ＴＡＢ２の裏面に搭載されている半導体チップＣＨＰ１と半導体チップＣＨＰ２においては、ＩＧＢＴのコレクタとダイオードのカソードが電気的に接続されていることになる。
続いて、図１０において、チップ搭載部ＴＡＢ３の裏面には、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。したがって、チップ搭載部ＴＡＢ３の裏面に搭載された半導体チップＣＨＰ１の裏面電極とチップ搭載部ＴＡＢ３の裏面とは、電気的に接続されていることになる。このとき、半導体チップＣＨＰ１の裏面電極は、ＩＧＢＴのコレクタとして機能することから、本実施の形態１における半導体装置ＰＫＧ１では、チップ搭載部ＴＡＢ３に搭載されている半導体チップＣＨＰ１のコレクタは、チップ搭載部ＴＡＢ３の裏面と電気的に接続されていることになる。また、チップ搭載部ＴＡＢ３の裏面には、ダイオードが形成された半導体チップＣＨＰ２も搭載されている。したがって、チップ搭載部ＴＡＢ３の裏面に搭載された半導体チップＣＨＰ２の裏面電極とチップ搭載部ＴＡＢ３の裏面とは、電気的に接続されていることになる。このとき、半導体チップＣＨＰ２の裏面電極は、ダイオードのカソードとして機能することから、本実施の形態１における半導体装置ＰＫＧ１では、チップ搭載部ＴＡＢ３に搭載されている半導体チップＣＨＰ２のカソードは、チップ搭載部ＴＡＢ３の裏面と電気的に接続されていることになる。したがって、チップ搭載部ＴＡＢ３の裏面に搭載されている半導体チップＣＨＰ１と半導体チップＣＨＰ２においては、ＩＧＢＴのコレクタとダイオードのカソードが電気的に接続されていることになる。
さらに、図１０において、チップ搭載部ＴＡＢ４の裏面には、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されている。したがって、チップ搭載部ＴＡＢ４の裏面に搭載された半導体チップＣＨＰ１の裏面電極とチップ搭載部ＴＡＢ４の裏面とは、電気的に接続されていることになる。このとき、半導体チップＣＨＰ１の裏面電極は、ＩＧＢＴのコレクタとして機能することから、本実施の形態１における半導体装置ＰＫＧ１では、チップ搭載部ＴＡＢ４に搭載されている半導体チップＣＨＰ１のコレクタは、チップ搭載部ＴＡＢ４の裏面と電気的に接続されていることになる。また、チップ搭載部ＴＡＢ４の裏面には、ダイオードが形成された半導体チップＣＨＰ２も搭載されている。したがって、チップ搭載部ＴＡＢ４の裏面に搭載された半導体チップＣＨＰ２の裏面電極とチップ搭載部ＴＡＢ４の裏面とは、電気的に接続されていることになる。このとき、半導体チップＣＨＰ２の裏面電極は、ダイオードのカソードとして機能することから、本実施の形態１における半導体装置ＰＫＧ１では、チップ搭載部ＴＡＢ４に搭載されている半導体チップＣＨＰ２のカソードは、チップ搭載部ＴＡＢ４の裏面と電気的に接続されていることになる。したがって、チップ搭載部ＴＡＢ４の裏面に搭載されている半導体チップＣＨＰ１と半導体チップＣＨＰ２においては、ＩＧＢＴのコレクタとダイオードのカソードが電気的に接続されていることになる。
一方、図１０に示すように、チップ搭載部ＴＡＢ５の裏面には、例えば、図１に示すゲート制御回路ＧＣＣが形成された半導体チップＣＨＰ３が搭載されている。
次に、図１０に示すように、チップ搭載部ＴＡＢ１の第１部分Ｐ１の裏面に搭載されている半導体チップＣＨＰ１の表面に形成されている表面電極は、ワイヤＷを介して、チップ搭載部ＴＡＢ２の裏面と電気的に接続されている。すなわち、半導体チップＣＨＰ１にＩＧＢＴが形成されていることを考慮すると、この半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドは、ワイヤＷを介して、チップ搭載部ＴＡＢ２の裏面と電気的に接続されているということになる。また、第１部分Ｐ１の裏面に搭載されている半導体チップＣＨＰ１のエミッタ電極パッドと、第１部分Ｐ１の裏面に搭載されている半導体チップＣＨＰ２のアノード電極パッドとは、ワイヤＷを介して電気的に接続されている。さらに、第１部分Ｐ１の裏面に搭載されている半導体チップＣＨＰ１のゲート電極パッドは、チップ搭載部ＴＡＢ５の裏面に搭載されている半導体チップＣＨＰ３のパッドと電気的に接続されている。
同様に、チップ搭載部ＴＡＢ１の第２部分Ｐ２の裏面に搭載されている半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドは、ワイヤＷを介して、チップ搭載部ＴＡＢ３の裏面と電気的に接続されている。また、第２部分Ｐ２の裏面に搭載されている半導体チップＣＨＰ１のエミッタ電極パッドと、第２部分Ｐ２の裏面に搭載されている半導体チップＣＨＰ２のアノード電極パッドとは、ワイヤＷを介して電気的に接続されている。さらに、第２部分Ｐ２の裏面に搭載されている半導体チップＣＨＰ１のゲート電極パッドは、チップ搭載部ＴＡＢ５の裏面に搭載されている半導体チップＣＨＰ３のパッドと電気的に接続されている。
同様に、チップ搭載部ＴＡＢ１の第３部分Ｐ３の裏面に搭載されている半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドは、ワイヤＷを介して、チップ搭載部ＴＡＢ４の裏面と電気的に接続されている。また、第３部分Ｐ３の裏面に搭載されている半導体チップＣＨＰ１のエミッタ電極パッドと、第３部分Ｐ３の裏面に搭載されている半導体チップＣＨＰ２のアノード電極パッドとは、ワイヤＷを介して電気的に接続されている。さらに、第３部分Ｐ３の裏面に搭載されている半導体チップＣＨＰ１のゲート電極パッドは、チップ搭載部ＴＡＢ５の裏面に搭載されている半導体チップＣＨＰ３のパッドと電気的に接続されている。
続いて、図１０に示すように、チップ搭載部ＴＡＢ２の裏面に搭載されている半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドと、チップ搭載部ＴＡＢ２の裏面に搭載されている半導体チップＣＨＰ２の表面に形成されているアノード電極パッドとは、ワイヤＷを介して電気的に接続されている。また、チップ搭載部ＴＡＢ２の裏面に搭載されている半導体チップＣＨＰ１のゲート電極パッドは、チップ搭載部ＴＡＢ５の裏面に搭載されている半導体チップＣＨＰ３のパッドと電気的に接続されている。さらに、チップ搭載部ＴＡＢ２の裏面に搭載されている半導体チップＣＨＰ２の表面に形成されているアノード電極パッドは、ワイヤＷを介して、リードＬＤ１（ＮＴ１）と電気的に接続されている。
同様に、チップ搭載部ＴＡＢ３の裏面に搭載されている半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドと、チップ搭載部ＴＡＢ３の裏面に搭載されている半導体チップＣＨＰ２の表面に形成されているアノード電極パッドとは、ワイヤＷを介して電気的に接続されている。また、チップ搭載部ＴＡＢ３の裏面に搭載されている半導体チップＣＨＰ１のゲート電極パッドは、チップ搭載部ＴＡＢ５の裏面に搭載されている半導体チップＣＨＰ３のパッドと電気的に接続されている。さらに、チップ搭載部ＴＡＢ３の裏面に搭載されている半導体チップＣＨＰ２の表面に形成されているアノード電極パッドは、ワイヤＷを介して、リードＬＤ１（ＮＴ２）と電気的に接続されている。
同様に、チップ搭載部ＴＡＢ４の裏面に搭載されている半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドと、チップ搭載部ＴＡＢ４の裏面に搭載されている半導体チップＣＨＰ２の表面に形成されているアノード電極パッドとは、ワイヤＷを介して電気的に接続されている。また、チップ搭載部ＴＡＢ４の裏面に搭載されている半導体チップＣＨＰ１のゲート電極パッドは、チップ搭載部ＴＡＢ５の裏面に搭載されている半導体チップＣＨＰ３のパッドと電気的に接続されている。さらに、チップ搭載部ＴＡＢ４の裏面に搭載されている半導体チップＣＨＰ２の表面に形成されているアノード電極パッドは、ワイヤＷを介して、リードＬＤ１（ＮＴ３）と電気的に接続されている。
以上のようにして、実施の形態１における半導体装置ＰＫＧ１が実装構成されている。
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、例えば、図９および図１０に示すように、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結するリードＬＤ１Ａ（Ｐ２）が設けられ、このリードＬＤ１Ａ（Ｐ２）の一部分が封止体ＭＲの側面ＳＤ１から突出している点にある。さらに、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ１の第３部分Ｐ３と連結するリードＬＤ１Ａ（Ｐ３）が設けられ、このリードＬＤ１Ａ（Ｐ３）の一部分が封止体ＭＲの側面ＳＤ１から突出している点にある。すなわち、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ１の第２部分Ｐ２と接続されるリードＬＤ１Ａ（Ｐ２）と、第３部分Ｐ３と接続されるリードＬＤ１Ａ（Ｐ３）とを有し、リードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ａ（Ｐ３）のそれぞれが封止体ＭＲから突出する突出部分を有する点にある。これにより、本実施の形態１によれば、半導体装置ＰＫＧ１の放熱特性を向上することができる。以下に、この第１特徴点について、具体的に説明する。
例えば、図９および図１０に示すように、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３は、一体的に接続されている。このことから、第１部分Ｐ１と連結するリードＬＤ１Ａ（Ｐ１，ＰＴ）を設け、このリードＬＤ１Ａ（Ｐ１，ＰＴ）を図１に示す正電位端子ＰＴと電気的に接続すればよいことになる。この場合、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結するリード（ＬＤ１Ａ（Ｐ２）、ＬＤ１Ａ（Ｐ３））を設けなくても、チップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３にも、第１部分Ｐ１を介して正電位を供給することができると考えられる。つまり、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３に正電位端子ＰＴからの正電位を供給する電気的な観点からは、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結するリード（ＬＤ１Ａ（Ｐ２）、ＬＤ１Ａ（Ｐ３））を設ける必要性は乏しいのである。したがって、このことを裏付けるように、例えば、「背景技術」の欄に記載した特許文献１に関する技術では、本実施の形態１におけるチップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３に相当する構成要素にリードを連結していない。
ところが、この構成の場合、チップ搭載部ＴＡＢ１の第２部分Ｐ２あるいは第３部分Ｐ３に搭載された半導体チップＣＨＰ１および半導体チップＣＨＰ２から発生した熱の放熱経路が制限される。このため、チップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３の周辺近傍に熱がこもりやすく、放熱特性が悪化するおそれがあるのである。放熱特性の悪化は、半導体装置の電気特性の悪化に繋がる場合が多い。つまり、本実施の形態１におけるチップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３に相当する構成要素にリードを連結していない構成では、半導体装置ＰＫＧ１の放熱特性を向上する観点から改善の余地が存在するのである。
これに対し、本実施の形態１における第１特徴点によれば、図９および図１０に示すように、チップ搭載部ＴＡＢ１の第２部分Ｐ２と接続されるリードＬＤ１Ａ（Ｐ２）と、第３部分Ｐ３と接続されるリードＬＤ１Ａ（Ｐ３）とを有し、リードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ａ（Ｐ３）のそれぞれが封止体ＭＲから突出する突出部分を有している。この結果、本実施の形態１によれば、チップ搭載部ＴＡＢ１の第２部分Ｐ２あるいは第３部分Ｐ３に搭載された半導体チップＣＨＰ１および半導体チップＣＨＰ２から発生した熱を、第２部分Ｐ２と直接連結されたリードＬＤ１Ａ（Ｐ２）や、第３部分Ｐ３と直接連結されるリードＬＤ１Ａ（Ｐ３）を介して、新たな放熱経路から効率的に放散させることができる。さらには、リードＬＤ１Ａ（Ｐ２）およびリードＬＤ１Ａ（Ｐ３）のそれぞれが、封止体ＭＲの側面ＳＤ１から突出している突出部分を有しているため、熱の放熱効率を向上することができる。
このように、本来、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３は、一体的に接続されていることから、正電位を供給する観点だけに着目した場合、第１部分Ｐ１ないし第３部分Ｐ３のそれぞれに連結するリードを設ける必要性はあまりないことになる。
ところが、本発明者は、この簡略化した構成では、放熱特性が悪化するおそれがあることを見出し、この放熱特性を向上する観点から、上述した本実施の形態１における第１特徴点を想到しているのである。すなわち、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３に正電位を供給する観点だけではなく、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３全体の放熱特性の向上にも着目して想到された技術的思想であり、半導体装置ＰＫＧ１の内部で発生した熱を効率良く放散させるという技術的意義を有しているのである。
特に、本実施の形態１における第１特徴点によれば、チップ搭載部ＴＡＢ１の第２部分Ｐ２や第３部分Ｐ３と直接連結するリード（ＬＤ１Ａ（Ｐ２）、ＬＤ１Ａ（Ｐ３））を設けて、新たに有効な放熱経路を設けるという第１構成と、リード（ＬＤ１Ａ（Ｐ２）、ＬＤ１Ａ（Ｐ３））自体が封止体ＭＲから突出する突出部分を有するという第２構成とを有する。これにより、本実施の形態１によれば、第１構成により、熱の発生源を有する第２部分Ｐ２や第３部分Ｐ３から、新たな放熱経路であるリード（ＬＤ１Ａ（Ｐ２）、ＬＤ１Ａ（Ｐ３））へ速やかに熱を伝導させることができるとともに、第２構成によって、リードからの外部への放熱効率を向上することができる。
したがって、本実施の形態１における第１特徴点によれば、半導体装置ＰＫＧ１の放熱特性を向上することができる。このことは、本実施の形態１によれば、発熱に起因する半導体装置の動作信頼性の低下を招くことを抑制できることを意味し、裏を返せば、半導体装置の動作信頼性を向上することができることを意味する。また、別の見方をすれば、本実施の形態１によれば、インバータ回路を構成する半導体装置ＰＫＧ１の放熱特性の向上によって、モータの駆動電流を増加させることができるため、半導体装置ＰＫＧ１の性能向上を図ることができるということもできる。
続いて、本実施の形態１における第２特徴点は、上述した第１特徴点を前提として、例えば、図６および図７に示すように、チップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１（図９および図１０では、ＬＤ１Ａ（Ｐ２）、ＬＤ１Ａ（Ｐ３））の突出部分が、実装基板（配線基板）と接続可能な部位を有している点にある。例えば、図６および図７に示すように、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１は、ガルウィング形状に加工されており、ガルウィング形状の先端部分が、実装基板と半田付け可能な部位となっている。すなわち、図６および図７において、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１の突出部分は、実装基板と接続可能な部位として、実装基板と半田付け可能な部位を有していることになる。この結果、本実施の形態１によれば、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１は、それぞれの突出部分に設けられている実装基板と接続可能な部位によって、実装基板に実装される。これにより、熱の発生源を有するチップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３から、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１を介して、さらに、リードＬＤ１が実装されている実装基板へ熱を効率良く放散させることができる。つまり、本実施の形態１によれば、上述した第１特徴点による放熱特性の向上に加えて、さらに、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１の突出部分が、実装基板と接続可能な部位によって実装基板に接続される第２特徴点によって、さらなる放熱特性の向上を図ることができるのである。
なぜなら、例えば、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１の突出部分が、実装基板に接続されずに浮いているとすると、この突出部分からの熱の伝導経路が、突出部分の周囲に存在する熱伝導率の低い空気中への放熱経路に限定されてしまうからである。一方、本実施の形態１における第２特徴点によれば、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１の突出部分を熱伝導率の高い実装基板の導体パターンに接続することができる。このことから、本実施の形態１における第２特徴点によれば、熱の発生源を有するチップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３から、第２部分Ｐ２および第３部分Ｐ３のそれぞれに連結されているリードＬＤ１を介して、さらに、リードＬＤ１が実装されている熱伝導率の高い導体パターンへ熱を効率良く放散させることができる。つまり、本実施の形態１における半導体装置ＰＫＧ１では、第１特徴点に加えて第２特徴点も有することにより、さらなる半導体装置ＰＫＧ１の放熱特性の向上を図ることができるのである。この点が、本実施の形態１における第２特徴点の第１利点であるが、本実施の形態１における第２特徴点によれば、さらなる第２利点も得ることができるので、以下に、この第２利点について説明する。
例えば、「背景技術」の欄に記載した特許文献１に関する技術では、本実施の形態１におけるチップ搭載部ＴＡＢ１の第２部分Ｐ２および第３部分Ｐ３に相当する構成要素にリードを連結していない。この構成の場合、封止体の一方の側面から突出するリードの本数が、封止体の他方の側面から突出するリードの本数よりも少なくなる。つまり、特許文献１に記載された技術では、封止体の両側面から突出するリードの本数が相違し、左右非対称の構造となる。この構造の場合、例えば、半導体装置を実装基板に実装した後、半導体装置と実装基板との接続信頼性をテストする温度サイクル試験を実施すると、左右非対称の構造に起因して、一部のリードに大きな熱応力がかかる。この結果、一部のリードに加わる大きな熱応力によって、半導体装置と実装基板との間の接続部が破断してしまう不具合が生じやすくなる。言い換えれば、封止体の両側面から突出するリードの本数が相違する左右非対称の構造では、半導体装置と実装基板との間の接続部の寿命が低下することになりやすいのである。
これに対し、本実施の形態１における第１特徴点と第２特徴点との組み合わせによれば、例えば、図６および図７に示すように、封止体ＭＲの側面ＳＤ１から突出するリードＬＤ１の本数と側面ＳＤ２の側面から突出するリードＣＬＤの本数が同じとなる左右対称の構造で、半導体装置ＰＫＧ１を実装基板に実装することができる。この結果、例えば、半導体装置ＰＫＧ１を実装基板に実装した後、半導体装置ＰＫＧ１と実装基板との接続信頼性をテストする温度サイクル試験を実施しても、左右対称構造のために、一部のリードＬＤ１に大きな熱応力がかかることを抑制することができる。このことは、半導体装置ＰＫＧ１と実装基板との間の接続部の信頼性を向上できることを意味する。言い換えれば、本実施の形態１における第１特徴点と第２特徴点とを組み合わせた左右対称構造（両側面から突出するリードの本数が同じ構造）によれば、半導体装置ＰＫＧ１と実装基板との間の接続部の寿命を向上することができるのである。この点が、本実施の形態１における第２特徴点によってもたらされる第２利点である。
特に、本実施の形態１では、例えば、図９および図１０に示すように、封止体ＭＲの側面ＳＤ１から突出しているリードＬＤ１Ａ（Ｐ１，ＰＴ）ないしリードＬＤ１Ｂ（Ｗ）（計１６本）のそれぞれの突出部分の長さが等しく、かつ、封止体ＭＲの側面ＳＤ２から突出している複数の制御リードＣＬＤ（計１６本）のそれぞれの突出部分の長さが等しくなっている。そして、側面ＳＤ１から突出するリードＬＤ１Ａ（Ｐ１，ＰＴ）ないしリードＬＤ１Ｂ（Ｗ）のそれぞれの突出部分の長さと、側面ＳＤ２から突出する複数の制御リードＣＬＤのそれぞれの長さが等しくなっている。これにより、本実施の形態１における左右対称構造の対称性がさらに高まることになり、これによって、半導体装置ＰＫＧ１と実装基板との間の接続部のさらなる信頼性向上を図ることができる。
さらに、本実施の形態１では、例えば、図９および図１０に示すように、リードＬＤ１Ａ（Ｐ１，ＰＴ）ないしリードＬＤ１Ｂ（Ｗ）のそれぞれの突出部分のｘ方向の幅が等しく、かつ、複数の制御リードＣＬＤのそれぞれの突出部分のｘ方向の幅が等しくなっている。そして、リードＬＤ１Ａ（Ｐ１，ＰＴ）ないしリードＬＤ１Ｂ（Ｗ）のそれぞれの突出部分のｘ方向の幅と、複数の制御リードＣＬＤのそれぞれのｘ方向の幅が等しくなっている。また、リードＬＤ１Ａ（Ｐ１，ＰＴ）ないしリードＬＤ１Ｂ（Ｗ）のそれぞれの突出部分間のｘ方向の間隔（ピッチ）が等しく、かつ、複数の制御リードＣＬＤのそれぞれの突出部分間のｘ方向の間隔（ピッチ）が等しくなっている。これにより、本実施の形態１における左右対称構造の対称性がさらに高まることになり、これによって、半導体装置ＰＫＧ１と実装基板との間の接続部のさらなる信頼性を高めることができる。
なお、本実施の形態１における第２特徴点によれば、例えば、シミュレーションの結果、半導体装置ＰＫＧ１と実装基板との間の半田実装信頼性を従来技術（特許文献１の構成）に比べて、２．５倍程度向上することができることが確認された。したがって、本実施の形態１によれば、定量的にも、半田実装信頼性を向上できることがわかる。
次に、本実施の形態１における第３特徴点について説明する。本実施の形態１における第３特徴点は、例えば、半導体装置ＰＫＧ１の発熱に起因する温度上昇を抑制するために、チップ搭載部ＴＡＢ１の第２部分Ｐ２や第３部分Ｐ３のそれぞれに連結されているリードＬＤ１の熱容量を大きくするという基本思想に基づいている。つまり、チップ搭載部ＴＡＢ１の第２部分Ｐ２や第３部分Ｐ３のそれぞれに連結されているリードＬＤ１の熱容量を大きくすれば、発熱量が多くなっても、温度上昇が起こりにくく、これによって、半導体装置ＰＫＧ１全体の温度上昇を抑制することができると考えられるのである。特に、チップ搭載部ＴＡＢ１の第２部分Ｐ２や第３部分Ｐ３のそれぞれには、発熱する半導体チップＣＨＰ１や半導体チップＣＨＰ２が搭載されており、第２部分Ｐ２や第３部分Ｐ３のそれぞれに連結されるリードＬＤ１の熱容量を大きくすることによって、効果的に半導体装置ＰＫＧ１の温度上昇を抑制することができると考えられる。さらに、本実施の形態１では、上述した基本思想をチップ搭載部ＴＡＢ１の第２部分Ｐ２や第３部分Ｐ３のそれぞれと連結されるリードＬＤ１だけでなく、発熱する半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されるチップ搭載部ＴＡＢ２ないしチップ搭載部ＴＡＢ４のそれぞれと連結されるリードＬＤ１にも適用している。一方、例えば、図９や図１０に示すように、本実施の形態１における半導体装置ＰＫＧ１では、発熱する半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されているチップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４のそれぞれと連結されていないリードＬＤ１（ＬＤ１（ＮＴ１）、ＬＤ１（ＮＴ２）、ＬＤ１（ＮＴ３））が存在する。これらのリードＬＤ１においては、半導体チップＣＨＰ１や半導体チップＣＨＰ２からなる発熱源とは直接接触していないため、熱容量を大きくする必要性は乏しいと考えられる。以上のことから、上述した基本思想を比較対象との大小関係も考慮して説明すると、上述した基本思想は、チップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４のそれぞれに連結されているリードＬＤ１の熱容量を、チップ搭載部ＴＡＢ１ないしチップ搭載部ＴＡＢ４のそれぞれに連結されていないリードＬＤ１の熱容量よりも大きくするということができる。そして、この基本思想を具現化した一構成例が、本実施の形態１における第３特徴点である。以下に、この第３特徴点について説明する。
例えば、図９および図１０において、チップ搭載部ＴＡＢ１の第２部分Ｐ２に着目すると、本実施の形態１における第３特徴点は、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結する互いに離間した２本のリード（リードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ｂ（Ｐ２））とを備えている点にある。すなわち、本実施の形態１における第３特徴点は、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結されるリードを１本のリードＬＤ１ではなく、互いに離間した２本のリードＬＤ１（ＬＤ１Ａ（Ｐ２）とリードＬＤ１Ｂ（Ｐ２））から構成する点にある。そして、この構成は、例えば、図９や図１０に示すように、平面視において、リードＬＤ１Ａ（Ｐ２）の突出部分が、リードＬＤ１（ＮＴ１）とリードＬＤ１Ｂ（Ｐ２）との間に配置する構成によって実現することができる。
これにより、本実施の形態１によれば、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結されるリードの熱容量を大きくすることができる。なぜなら、本実施の形態１における第３特徴点によれば、リードＬＤ１Ａ（Ｐ２）の熱容量とリードＬＤ１Ｂ（Ｐ２）の熱容量を合わせた熱容量全体を、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結されたリードの熱容量とすることができるからである。この結果、本実施の形態１における第３特徴点によれば、発熱源を有するチップ搭載部ＴＡＢ１の第２部分Ｐ２とリードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ｂ（Ｐ２）とを合わせた熱容量を大きくすることができるため、発熱源からの発熱に起因する温度上昇を抑制することができる。
なお、ここでは、特に、チップ搭載部ＴＡＢ１の第２部分Ｐ２に着目して説明したが、この構成は、チップ搭載部ＴＡＢ１の第１部分Ｐ１や第３部分Ｐ３、チップ搭載部ＴＡＢ２ないしチップ搭載部ＴＡＢ４のそれぞれと連結されるリードについても適用することができ、実際に本実施の形態１では、これらのリードにも適用している。これにより、本実施の形態１における第３特徴点によれば、発熱源と直結するリードの熱容量を大きくすることができるため、発熱源からの発熱量が多くなっても、半導体装置ＰＫＧ１の温度上昇を抑制できる。この結果、本実施の形態１における第３特徴点によれば、半導体装置ＰＫＧ１の動作信頼性を向上することができる。
さらに、チップ搭載部ＴＡＢ１の第２部分Ｐ２と連結する互いに離間した２本のリードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ｂ（Ｐ２）とを備えるという本実施の形態１における第３特徴点によれば、以下の利点を得ることができる。すなわち、本実施の形態１における第３特徴点によれば、熱容量の大きさを大きくできるだけでなく、熱の放散領域として、２本のリードＬＤ１（リードＬＤ１Ａ（Ｐ２）とリードＬＤ１Ｂ（Ｐ２））のそれぞれの表面領域を利用することができるため、放熱効率の向上も図ることができる。つまり、本実施の形態１における第３特徴点は、熱容量の増大による半導体装置ＰＫＧ１の温度上昇の抑制に寄与するとともに、放熱領域であるリードＬＤ１の表面積の増大による放熱効率の向上にも寄与することになる。
続いて、本実施の形態１における第４特徴点について説明する。本実施の形態１における第４特徴点は、例えば、図１０に示すように、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３、チップ搭載部ＴＡＢ２ないしチップ搭載部ＴＡＢ５のそれぞれの裏面に半導体チップ（半導体チップＣＨＰ１、半導体チップＣＨＰ２、半導体チップＣＨＰ３）が搭載されている点にある。例えば、一例を挙げて説明すれば、図８に示すように、チップ搭載部ＴＡＢ１の裏面に半導体チップＣＨＰ１と半導体チップＣＨＰ２とが搭載され、かつ、チップ搭載部ＴＡＢ５の裏面に半導体チップＣＨＰ３が搭載されている。
これにより、本実施の形態１における第４特徴点によれば、例えば、図８に示すように、チップ搭載部ＴＡＢ１の表面側（上面側）を覆う封止体ＭＲの厚さを薄くすることができる。このことは、封止体ＭＲ全体の厚さを薄くすることができることを意味し、これによって、半導体装置ＰＫＧ１の薄型化を図ることができる。
さらに、本実施の形態１における第４特徴点によれば、チップ搭載部ＴＡＢ１の表面側（上面側）を覆う封止体ＭＲの厚さを薄くすることができるため、封止体ＭＲの上面にヒートシンクを設けた場合、封止体ＭＲの内部に存在する半導体チップＣＨＰ１ないし半導体チップＣＨＰ３から発生した熱を効率良くヒートシンクに伝導させることができる。この結果、本実施の形態１によれば、ヒートシンクを設ける点と、ヒートシンクへ効率良く熱伝導させることができる点との相乗効果によって、半導体装置ＰＫＧ１の放熱特性の向上を図ることができる。なお、ヒートシンクを設けない場合であっても、本実施の形態１における第４特徴点によれば、チップ搭載部ＴＡＢ１の表面側に半導体チップが搭載されていないため、封止体ＭＲの上面からチップ搭載部を露出させることができ、これによっても、半導体装置ＰＫＧ１の放熱特性の向上を図ることができる。
また、本実施の形態１における第４特徴点によれば、封止体ＭＲの薄型化を図ることができるため、封止体ＭＲを構成する樹脂の使用量を低減することができる。このことは、半導体装置ＰＫＧ１の軽量化を図ることができることを意味するとともに、樹脂の使用量の低減に伴う半導体装置ＰＫＧ１のコスト削減を図ることができることを意味する。
以上のことから、上述した第１特徴点から第４特徴点を含む本実施の形態１における技術的思想によれば、高性能で、かつ、低価格な半導体装置ＰＫＧ１を提供することができる点で、優れた技術的思想であるということができる。
＜実装基板への実装形態＞
次に、本実施の形態１における半導体装置ＰＫＧ１を実装基板に実装する構成例について説明する。図１１は、本実施の形態１における半導体装置ＰＫＧ１を実装する実装基板のレイアウト構成を示す図である。特に、図１１（ａ）は、実装基板の上面を示す平面図であり、図１１（ｂ）は、実装基板の下面を示す平面図である。
まず、図１１（ａ）および図１１（ｂ）に示すように、本実施の形態１における実装基板（配線基板）ＷＢは、矩形形状をしており、複数の導体パターンが形成されている。具体的には、例えば、ｘ方向に並び、かつ、一体的に接続されるように導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）が、実装基板ＷＢの上面と下面に形成されている。そして、上面に形成された導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）と、下面に形成された導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）とは、互いにビア（プラグ）で電気的に接続されている。
そして、図１１（ａ）および図１１（ｂ）に示すように、平面視において、導体パターンＣＰ１（Ｐ１）と導体パターンＣＰ１（Ｐ２）に離間して挟まれるように導体パターンＣＰ１（Ｕ）が形成され、かつ、導体パターンＣＰ１（Ｐ２）と導体パターンＣＰ１（Ｐ３）とに離間して挟まれるように導体パターンＣＰ１（Ｖ）が形成されている。また、平面視において、導体パターンＣＰ１（Ｖ）と導体パターンＣＰ１（Ｗ）によって導体パターンＣＰ１（Ｐ３）を挟むように、導体パターンＣＰ１（Ｗ）が形成されている。
さらに、導体パターンＣＰ１（Ｐ２）の一部分には、切り欠き部が形成されており、この切り欠き部に導体パターンＣＰ１（ＮＴ１）が形成されている。同様に、導体パターンＣＰ１（Ｖ）の一部分にも、切り欠き部が形成されており、この切り欠き部に導体パターンＣＰ１（ＮＴ２）が形成されている。また、導体パターンＣＰ１（Ｐ３）の一部分にも、切り欠き部が形成されており、この切り欠き部に導体パターンＣＰ１（ＮＴ３）が形成されている。そして、実装基板ＷＢには、ｙ方向に離間して、複数の導体パターンＣＰ２も形成されている。以上のようにして、本実施の形態１における実装基板ＷＢには、複数の導体パターンが形成されていることになる。
続いて、図１２は、本実施の形態１における実装基板ＷＢの上面上に、本実施の形態１における半導体装置ＰＫＧ１を実装した状態を示す平面図である。図１２に示すように、リードＬＤ１Ａ（Ｐ１，ＰＴ）と導体パターンＣＰ１（Ｐ１）とが接続され、かつ、リードＬＤ１Ａ（Ｐ２）と導体パターンＣＰ１（Ｐ２）とが接続され、かつ、リードＬＤ１Ａ（Ｐ３）と導体パターンＣＰ１（Ｐ３）とが接続されている。一方、リードＬＤ１Ａ（Ｕ）と導体パターンＣＰ１（Ｕ）とが接続され、リードＬＤ１Ａ（Ｖ）と導体パターンＣＰ１（Ｖ）とが接続され、かつ、リードＬＤ１Ａ（Ｗ）と導体パターンＣＰ１（Ｗ）とが接続されている。さらに、リードＬＤ１（ＮＴ１）と導体パターンＣＰ１（ＮＴ１）とが接続され、かつ、リードＬＤ１（ＮＴ２）と導体パターンＣＰ１（ＮＴ２）とが接続され、かつ、リードＬＤ１（ＮＴ３）と導体パターンＣＰ１（ＮＴ３）とが接続されている。また、制御リードＣＬＤと導体パターンＣＰ２とが接続されている。このようにして、実装基板ＷＢの上面上に半導体装置ＰＫＧ１が実装されている。
ここで、本実施の形態１では、図１１（ａ）および図１１（ｂ）に示すように、導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）が一体的に接続されている。そして、実装基板ＷＢの上面に形成された導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）と実装基板ＷＢの下面に形成された導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）とがプラグで接続されている。このため、本実施の形態１では、例えば、図１０に示すチップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３のそれぞれと連結しているリードＬＤ１Ａ（Ｐ１，ＮＴ）ないしＬＤ１Ｂ（Ｐ３）と接続される導体パターン（導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）の一体パターン）の熱容量を大きくすることができるとともに、導体パターンの表面積を増大させることができる。このことは、半導体装置ＰＫＧ１で発生した熱を効率良く実装基板ＷＢに形成されている導体パターンに熱伝導させることができるとともに、実装基板ＷＢ自体の温度上昇も抑制することができることを意味する。この結果、本実施の形態１によれば、上述した半導体装置ＰＫＧ１での工夫点（第１特徴点ないし第４特徴点）に加えて、実装基板ＷＢでの導体パターンのレイアウトに関する工夫点との相乗効果によって、さらなる半導体装置ＰＫＧ１の動作信頼性を向上することができる。
さらに言えば、図１１（ａ）および図１１（ｂ）に示すように、本実施の形態１における実装基板ＷＢでは、導体パターンＣＰ１（Ｐ１）ないし導体パターンＣＰ１（Ｐ３）が電気的に接続されている。ここで、例えば、実装基板ＷＢを介して、半導体装置ＰＫＧ１に電源電位（正電位）を供給することになる。このことを考慮すると、図９および図１０において、リードＬＤ１Ａ（Ｐ１，ＰＴ）からチップ搭載部ＴＡＢ１の第１部分Ｐ１に電源電位を供給し、かつ、リードＬＤ１Ａ（Ｐ２）からチップ搭載部ＴＡＢ１の第２部分Ｐ２に電源電位を供給し、かつ、リードＬＤ１Ａ（Ｐ３）からチップ搭載部ＴＡＢ１の第３部分Ｐ３に電源電位を供給することができることになる。
したがって、本実施の形態１では、熱発生源を有する第２部分Ｐ２と第３部分Ｐ３からの放熱特性を向上する観点を主要観点として、リードＬＤ１Ａ（Ｐ２）およびリードＬＤ１Ａ（Ｐ３）を設けている。この構成の場合、上述した実装基板ＷＢを使用することにより、リードＬＤ１Ａ（Ｐ２）を介して第２部分Ｐ２に電源電位を供給し、かつ、リードＬＤ１Ａ（Ｐ３）を介して第３部分Ｐ３に電源電位を供給することができることになる。このことは、第１部分Ｐ１を経由して第２部分Ｐ２および第３部分Ｐ３に電源電位を供給する必要がなくなることを意味し、これによって、第２部分Ｐ２および第３部分Ｐ３に電源電位を供給する経路を短くすることができることになる。このことから、本実施の形態１によれば、第２部分Ｐ２や第３部分Ｐ３に電源電位を供給する経路の寄生抵抗を低減することができ、この結果、第２部分Ｐ２および第３部分Ｐ２に供給される電源電位の電源ドロップを抑制することができる。特に、本実施の形態１における半導体装置ＰＫＧ１では、放熱特性が向上する結果、モータの駆動電流を増加させることができるが、この場合、インバータ回路を流れる電流も増加することになる。したがって、電流が増加すると、寄生抵抗に起因する電源ドロップも大きくなると考えられるが、本実施の形態１によれば、電源電位の供給経路の寄生抵抗を低減できるため、電流量を増加させても、電源ドロップの影響を少なくすることができる。このことから、本実施の形態１における半導体装置ＰＫＧ１によれば、放熱特性の向上を図ることができるとともに、放熱特性の向上に伴ってモータの駆動電流を増加させる場合であっても、半導体装置ＰＫＧ１の電気特性の劣化を抑制できる。以上のことから、本実施の形態１における技術的思想は、半導体装置ＰＫＧ１の信頼性向上と電気特性の向上を図ることができる点で優れているということができる。
なお、本実施の形態１における半導体装置ＰＫＧ１と関連技術（例えば、特許文献１に相当する構成）との放熱特性を有限要素法伝熱解析で比較したところ、本実施の形態１における半導体装置ＰＫＧ１によれば、関連技術に比べて、８．３％程度、放熱特性を向上することができることが確かめられた。以上のことから、本実施の形態１における半導体装置ＰＫＧ１は、放熱性の観点から、関連技術に対する優位性が存在することが裏付けられたことになる。すなわち、本実施の形態１における半導体装置ＰＫＧ１の有用性が、定性的だけでなく、定量的にも確認されたことになる。
＜変形例＞
次に、本実施の形態１における変形例について説明する。本変形例は、上述した第３特徴点として具現化された熱容量を増加させる基本思想を他の構成で具現化した一構成例である。図１３は、本変形例における半導体装置ＰＫＧ２の外観構成を示す図である。本変形例における半導体装置ＰＫＧ２は、例えば、樹脂からなる封止体ＭＲを有しており、図１３では、この封止体ＭＲを透視して、半導体装置ＰＫＧ２の内部構成が示されている。この図１３は、本変形例における半導体装置ＰＫＧ２を封止体ＭＲの上面側から見た斜視図に対応している。一方、図１４は、本変形例における半導体装置ＰＫＧ２を封止体ＭＲの下面側から見た斜視図に対応している。
図１３および図１４に示すように、本変形例における特徴点は、チップ搭載部ＴＡＢ１の第１部分Ｐ１ないし第３部分Ｐ３のそれぞれに連結されたリード（ＬＤ１（Ｐ１，ＰＴ）、ＬＤ１（Ｐ２）、ＬＤ１（Ｐ３）のｘ方向の幅が、いずれのチップ搭載部とも連結されていないリード（ＬＤ１（ＮＴ１）、ＬＤ１（ＮＴ２）、ＬＤ１（ＮＴ３））のｘ方向の幅よりも大きくなっている点にある。これにより、本変形例におけるリード構成によっても、リード（ＬＤ１（Ｐ１，ＰＴ）、ＬＤ１（Ｐ２）、ＬＤ１（Ｐ３）の熱容量を大きくすることができるとともに、放熱面積（表面積）も大きくすることができる。
同様に、本変形例では、図１３および図１４に示すように、チップ搭載部ＴＡＢ２ないしチップ搭載部ＴＡＢ４のそれぞれに連結されたリード（ＬＤ１（Ｕ）、ＬＤ１（Ｖ）、ＬＤ１（Ｗ））のｘ方向の幅も、いずれのチップ搭載部とも連結されていないリード（ＬＤ１（ＮＴ１）、ＬＤ１（ＮＴ２）、ＬＤ１（ＮＴ３））のｘ方向の幅よりも大きくなっている。これにより、本変形例におけるリード構成によっても、リード（ＬＤ１（Ｕ）、ＬＤ１（Ｖ）、ＬＤ１（Ｗ））の熱容量を大きくすることができるとともに、放熱面積（表面積）も大きくすることができる。
以上のことから、実施の形態１における第３特徴点と同様に、本変形例によっても、リードの熱容量の増大による半導体装置ＰＫＧ２の温度上昇の抑制を図ることができるとともに、放熱面積であるリードの表面積の増大による放熱効率の向上も図ることができる。
（実施の形態２）（ＤＩＰ構造）
続いて、本実施の形態２における半導体装置について説明する。図１５は、本実施の形態２における半導体装置ＰＫＧ３の外観構成を示す図である。本実施の形態２における半導体装置ＰＫＧ３は、例えば、樹脂からなる封止体ＭＲを有しており、図１５では、この封止体ＭＲを透視して、半導体装置ＰＫＧ３の内部構成が示されている。この図１５は、本実施の形態２における半導体装置ＰＫＧ３を封止体ＭＲの上面側から見た斜視図に対応している。一方、図１６は、本実施の形態２における半導体装置ＰＫＧ３を封止体ＭＲの下面側から見た斜視図に対応している。
図１５および図１６に示すように、本実施の形態２において、リードＬＤ１は、封止体ＭＲの側面ＳＤ１から突出する突出部分を有し、リードＬＤ１の突出部分は、半導体装置ＰＫＧ３を実装基板に実装するために、実装基板と接続可能な部位を含むように構成されている。具体的に、本実施の形態２では、図１５および図１６に示すように、リードＬＤ１は、ｚ方向に折り曲げられており、このｚ方向に折り曲げられた部分が、実装基板に挿入可能な部位となっている。すなわち、図１５および図１６に示す本実施の形態２における半導体装置ＰＫＧ３では、リードＬＤ１の突出部分が、実装基板と接続可能な部位として、実装基板に挿入可能な部位を有していることになる。なお、ここでは、リードＬＤ１の構成について説明したが、封止体ＭＲの側面ＳＤ２から突出する制御リードＣＬＤも、ｚ方向に折り曲げられた突出部分を有し、この突出部分が実装基板に挿入可能な部位となっている。以上のようにして、本実施の形態２における半導体装置ＰＫＧ３が実装構成されていることになる。
本実施の形態２によれば、リードＬＤ１および制御リードＣＬＤを実装基板に挿入することにより、半導体装置ＰＫＧ３を実装基板に実装することができる。このとき、実装基板に挿入されたリードＬＤ１および制御リードＣＬＤは、実装基板の表面に形成された導体パターン（配線パターン）と直接接触するだけでなく、実装基板の裏面に形成された導体パターンとも直接接触することになる。このため、本実施の形態２における半導体装置ＰＫＧ３によれば、例えば、リードＬＤ１から実装基板への放熱特性を向上することができる。具体的に、本実施の形態２における半導体装置ＰＫＧ３と関連技術（例えば、特許文献１に相当する構成）との放熱特性を有限要素法伝熱解析で比較したところ、本実施の形態２における半導体装置ＰＫＧ３によれば、関連技術に比べて、９．９％程度、放熱特性を向上することができることが確かめられた。
以上のことから、本実施の形態２における半導体装置ＰＫＧ３は、放熱性の観点から、関連技術に対する優位性が存在することが裏付けられたことになる。すなわち、本実施の形態２における半導体装置ＰＫＧ３の有用性が、定性的だけでなく、定量的にも確認されたことになる。
（実施の形態３）（ＳＯＰ構造＋ＤＩＰ構造）
次に、本実施の形態３における半導体装置について説明する。図１７は、本実施の形態３における半導体装置ＰＫＧ４の外観構成を示す図である。本実施の形態３における半導体装置ＰＫＧ４は、例えば、樹脂からなる封止体ＭＲを有しており、図１７では、この封止体ＭＲを透視して、半導体装置ＰＫＧ４の内部構成が示されている。この図１７は、本実施の形態３における半導体装置ＰＫＧ４を封止体ＭＲの上面側から見た斜視図に対応している。一方、図１８は、本実施の形態３における半導体装置ＰＫＧ４を封止体ＭＲの下面側から見た斜視図に対応している。
図１７および図１８に示すように、本実施の形態３において、リードＬＤ１ＡおよびリードＬＤ１Ｂは、封止体ＭＲの側面ＳＤ１から突出する突出部分を有し、リードＬＤ１Ａの突出部分およびリードＬＤ１Ｂの突出部分は、半導体装置ＰＫＧ４を実装基板に実装するために、実装基板と接続可能な部位を含むように構成されている。具体的に、本実施の形態４では、図１７および図１８に示すように、リードＬＤ１Ａは、ガルウィング形状に加工されており、ガルウィング形状の先端部分が、実装基板と半田付け可能な部位となっている。すなわち、図１７および図１８に示す本実施の形態３における半導体装置ＰＫＧ４では、リードＬＤ１Ａの突出部分が、実装基板と接続可能な部位として、実装基板と半田付け可能な部位を有していることになる。一方、リードＬＤ１Ｂは、ｚ方向に折り曲げられており、このｚ方向に折り曲げられた部分が、実装基板に挿入可能な部位となっている。すなわち、図１７および図１８に示す本実施の形態３における半導体装置ＰＫＧ４では、リードＬＤ１Ｂの突出部分が、実装基板と接続可能な部位として、実装基板に挿入可能な部位を有していることになる。このように、本実施の形態３における半導体装置ＰＫＧ４は、封止体ＭＲの側面ＳＤ１から突出するリードＬＤ１ＡおよびリードＬＤ１Ｂを有し、リードＬＤ１Ａに形成されている実装基板と接続可能な部位と、リードＬＤ１Ｂに形成されている実装基板と接続可能な部位とが異なる形状となっている。なお、ここでは、リードＬＤ１ＡおよびリードＬＤ１Ｂの構成について説明したが、封止体ＭＲの側面ＳＤ２から突出するすべての制御リードＣＬＤは、ガルウィング形状に加工されており、ガルウィング形状の先端部分が、実装基板と半田付け可能な部位となっている。以上のようにして、本実施の形態３における半導体装置ＰＫＧ４が実装構成されていることになる。
本実施の形態３における半導体装置ＰＫＧ４と関連技術（例えば、特許文献１に相当する構成）との放熱特性を有限要素法伝熱解析で比較したところ、本実施の形態３における半導体装置ＰＫＧ４によれば、関連技術に比べて、９．６％程度、放熱特性を向上することができることが確かめられた。
以上のことから、本実施の形態３における半導体装置ＰＫＧ４は、放熱性の観点から、関連技術に対する優位性が存在することが裏付けられたことになる。すなわち、本実施の形態３における半導体装置ＰＫＧ４の有用性が、定性的だけでなく、定量的にも確認されたことになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
＜変形例１＞
前記実施の形態では、チップ搭載部の裏面に半導体チップを搭載する構成について説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、チップ搭載部の表面に半導体チップを搭載する構成にも適用することができる。
＜変形例２＞
前記実施の形態では、インバータ回路のスイッチング素子として機能するパワートランジスタとして、ＩＧＢＴを使用する例について説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、ＩＧＢＴに替えてパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用することができる。この場合、パワーＭＯＳＦＥＴが形成されている半導体チップにおいて、半導体チップの裏面電極は、ドレインとして機能し、かつ、半導体チップの表面電極（表面電極パッド）は、ソースとして機能する。さらに、半導体チップの表面には、この表面電極の他にゲート電極（ゲート電極パッド）が形成されている。
なお、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用する場合、パワーＭＯＳＦＥＴと逆並列に接続されるフリーホイールダイオードは不要となる。なぜなら、パワーＭＯＳＦＥＴのデバイス構造では、エピタキシャル層（ドリフト層、ｎ型半導体領域）とボディ領域（ｐ型半導体領域）との間にｐｎ接合ダイオードからなるボディダイオードが形成され、このボディダイオードがフリーホイールダイオードとしての機能を有するからである。
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬＤ 制御リード
ＬＤ１ リード
ＬＤ１（ＮＴ１） リード
ＬＤ１（ＮＴ２） リード
ＬＤ１（ＮＴ３） リード
ＬＤ１Ａ（Ｐ１，ＰＴ） リード
ＬＤ１Ｂ（Ｐ１，ＰＴ） リード
ＬＤ１Ａ（Ｐ２） リード
ＬＤ１Ｂ（Ｐ２） リード
ＬＤ１Ａ（Ｐ３） リード
ＬＤ１Ｂ（Ｐ３） リード
ＬＤ１Ａ（Ｕ） リード
ＬＤ１Ｂ（Ｕ） リード
ＬＤ１Ａ（Ｖ） リード
ＬＤ１Ｂ（Ｖ） リード
ＬＤ１Ａ（Ｗ） リード
ＬＤ１Ｂ（Ｗ） リード
ＴＡＢ１ チップ搭載部
ＴＡＢ２ チップ搭載部
ＴＡＢ３ チップ搭載部
ＴＡＢ４ チップ搭載部

Claims (15)

  1. 第１部分と第２部分とを有する第１チップ搭載部と、
    第２チップ搭載部と、
    第３チップ搭載部と、
    前記第１チップ搭載部の前記第１部分に搭載され、かつ、第１パワートランジスタを備えた第１半導体チップと、
    前記第２チップ搭載部に搭載され、かつ、第２パワートランジスタを備えた第２半導体チップと、
    前記第１チップ搭載部の前記第２部分に搭載され、かつ、第３パワートランジスタを備えた第３半導体チップと、
    前記第３チップ搭載部に搭載され、かつ、第４パワートランジスタを備えた第４半導体チップと、
    第１リードと、
    前記第１チップ搭載部の前記第２部分に連結された第２リードと、
    第３リードと、
    前記第１チップ搭載部ないし前記第３チップ搭載部、前記第１半導体チップないし前記第４半導体チップ、前記第１リードの一部、前記第２リードの一部、および、前記第３リードの一部を封止する封止体であって、上面と前記上面とは反対側に位置する下面と厚さ方向において前記上面と下面との間に位置する第１側面と前記第１側面と対向する第２側面とを有する前記封止体と、
    を有し、
    前記第１チップ搭載部ないし前記第３チップ搭載部は、前記封止体の前記第１側面が延在する第１方向に沿ってそれぞれ配置され、
    前記第２チップ搭載部は、平面視において、前記第１チップ搭載部の前記第１部分と前記第２部分との間に配置され、
    前記第１チップ搭載部の前記第２部分は、平面視において、前記第２チップ搭載部と前記第３チップ搭載部との間に配置され、
    前記第１リードと前記第２リードと前記第３リードのそれぞれは、前記封止体の前記第１側面から突出する突出部分を有し、
    前記第２リードの突出部分は、実装基板と接続可能な部位を含み、
    前記第１半導体チップの第１裏面電極と前記第３半導体チップの第３裏面電極とは、前記第１チップ搭載部を介して電気的に接続され、
    前記第２半導体チップの第２裏面電極は、前記第２チップ搭載部と電気的に接続され、
    前記第４半導体チップの第４裏面電極は、前記第３チップ搭載部と電気的に接続され、
    前記第１半導体チップの第１表面電極と前記第２チップ搭載部とは、第１導電性部材を介して電気的に接続され、
    前記第２半導体チップの第２表面電極と前記第１リードとは、第２導電性部材を介して電気的に接続され、
    前記第３半導体チップの第３表面電極と前記第３チップ搭載部とは、第３導電性部材を介して電気的に接続され、
    前記第４半導体チップの第４表面電極と前記第３リードとは、第４導電性部材を介して電気的に接続される、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記実装基板と接続可能な部位は、前記実装基板と半田付け可能な部位である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記実装基板と接続可能な部位は、前記実装基板に挿入可能な部位である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１リードの突出部分の長さと前記第２リードの突出部分の長さと前記第３リードの突出部分の長さとは、等しい、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２リードの突出部分の熱容量は、前記第１リードの突出部分の熱容量より大きい、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２リードの突出部分は、互いに離間した第１突出部分と第２突出部分とを有する、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１突出部分の前記第１方向の幅と、前記第２突出部分の前記第１方向の幅とは、互いに等しい、半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第２リードの前記第１突出部分は、平面視において、前記第１リードと前記第２リードの前記第２突出部分との間に配置される、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１リードと前記第２リードの前記第１突出部分との前記第１方向の間隔は、前記第２リードの前記第１突出部分と前記第２リードの前記第２突出部分との前記第１方向の間隔と等しい、半導体装置。
  10. 請求項６に記載の半導体装置において、
    前記第１突出部分には、前記実装基板と半田付け可能な部位が形成され、
    前記第２突出部分には、前記実装基板に挿入可能な部位が形成される、半導体装置。
  11. 請求項５に記載の半導体装置において、
    前記第２リードの突出部分の前記第１方向の幅は、前記第１リードの突出部分の前記第１方向の幅よりも大きい、半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、前記第１チップ搭載部の前記第１部分の裏面に搭載され、
    前記第２半導体チップは、前記第２チップ搭載部の裏面に搭載され、
    前記第３半導体チップは、前記第１チップ搭載部の前記第２部分の裏面に搭載され、
    前記第４半導体チップは、前記第３チップ搭載部の裏面に搭載される、半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記第１パワートランジスタないし前記第４パワートランジスタを制御する制御部と、
    前記制御部と電気的に接続された複数の制御リードと、
    を有し、
    前記複数の制御リードのそれぞれは、前記封止体の前記第２側面から突出する、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記第１パワートランジスタないし前記第４パワートランジスタのそれぞれは、絶縁ゲートバイポーラトランジスタであり、
    前記第１裏面電極ないし前記第４裏面電極のそれぞれは、コレクタとして機能し、
    前記第１表面電極ないし前記第４表面電極のそれぞれは、エミッタとして機能する、半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記第１パワートランジスタないし前記第４パワートランジスタのそれぞれは、電界効果トランジスタであり、
    前記第１裏面電極ないし前記第４裏面電極のそれぞれは、ドレインとして機能し、
    前記第１表面電極ないし前記第４表面電極のそれぞれは、ソースとして機能する、半導体装置。
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