JP4450530B2 - インバータモジュール - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体装置、例えばインバータを構成するトランジスタと、当該トランジスタを制御する集積回路とがモジュール化された半導体装置に適用される。
【0002】
【従来の技術】
図24は従来のインバータ駆動用パワーモジュール(以下、単に「インバータモジュール」と称す)501の構成を例示する回路図である。インバータを構成する6個の絶縁ゲート型バイポーラトランジスタ(以下、単に「トランジスタ」と称す)と、スイッチング制御回路HVIC1,HVIC2,HVIC3,LVICとを備えている。6個の絶縁ゲート型バイポーラトランジスタのうち、ハイアーム側の3個のスイッチングがスイッチング制御回路HVIC1,HVIC2,HVIC3の制御によってされ、ローアーム側の3個のスイッチングがスイッチング制御回路LVICによって制御される。
【0003】
図25はインバータモジュール501のピン配置を示す外形図である。図25において示されたピン名称は、図24に示された端子の名称と対応している。一側にはピン502d,502fが、他側にはピン502bが、それぞれ配置されている。ピン502dは図示されない制御回路に接続され、ピン502bは図示されない負荷及び電源に接続される。ピン502fは制御回路にも負荷にも電源にも接続される必要がなく、インバータ駆動用パワーモジュール内の接続の中継として機能する。このような構成は例えば特開2000−138343において紹介されている。
【0004】
スイッチング制御回路HVIC1,HVIC2,HVIC3のブートストラップ入力端VBと負荷側出力端VSとの間にはブートストラップ電圧が印加される。ブートストラップ電圧は例えば600ボルト程度である。よってこれらと接続される端子VUFB,VUFS,VVFB,VVFS,VWFB,VWFSにも600ボルト程度の電圧が印加される。一方、その他の端子にはせいぜい15ボルト程度の電圧しか印加されない。
【0005】
よって端子VUFB,VUFS,VVFB,VVFS,VWFB,VWFSとその他の端子との間では絶縁の観点から沿面距離を稼ぐ必要がある。そのため、図25に示されるように、インバータモジュール501では端子VUFB,VUFS,VVFB,VVFS,VWFB,VWFSとその他の端子との間には凹部503が設けられている。
【0006】
【発明が解決しようとする課題】
しかしながら、端子VUFB,VUFSの対、端子VVFB,VVFSの対、端子VWFB,VWFSの対は、その他の端子と交互に配置されている。よって凹部503の数も多く必要であり、小型化を阻む要因の一つとなっている。
【0007】
またインバータモジュール501を基板に実装する際に、基板上で比較的高い電圧が印加される配線パターンと、比較的低い電圧が印加される配線パターンとが交錯し易い。これは配線パターンに寄生するインダクタンスを増加させ易く、望ましくない。
【0008】
本発明はかかる事情に鑑みてなされたもので、インバータモジュールの小型化を図りつつ沿面距離を稼ぐことを目的とする。また負荷との接続のための配線の敷設や、電源との接続のための配線の敷設を容易にすることも目的とする。
【0009】
【課題を解決するための手段】
この発明のうち請求項1にかかるものはインバータモジュールであって、所定の端子ピッチで第1方向にジグザグインラインで配置される複数の端子を備え、前記複数の端子は少なくとも一つの負荷側出力端子と、少なくとも一つの高電位側制御入力端子と、少なくとも一つの低電位側制御入力端子とを有する。前記少なくとも一つの負荷側出力端子のいずれもが、前記第1方向と直交する第2方向へと屈曲して延在し、前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、第1条件または第2条件の少なくともいずれか一方を満足する。ここで第1条件は、前記第2方向と反対の第3方向に屈曲して延在することであり、第2条件は、前記少なくとも一つの負荷側出力端子と前記端子ピッチの3倍以上離れて配置されることである。
【0010】
この発明のうち請求項2にかかるものは、請求項1記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第1条件を満足する。
【0011】
この発明のうち請求項3にかかるものは、請求項1記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第1条件を満足する。
【0012】
この発明のうち請求項4にかかるものは、請求項1記載のインバータモジュールであって、前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第2条件を満足する。
【0013】
この発明のうち請求項5にかかるものは、請求項1記載のインバータモジュールであって、前記少なくとも一つの負荷側出力端子は複数設けられる。
【0014】
この発明のうち請求項6にかかるものは、請求項1記載のインバータモジュールであって、前記複数の端子は、前記第1方向に直交する方向に屈曲して延在する少なくとも一つのブートストラップ入力端子を更に有する。そして前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、第3条件または第4条件の少なくともいずれか一方を満足する。ここで第3条件は、前記少なくとも一つのブートストラップ入力端子が屈曲する方向と反対方向に屈曲して延在することであり、第4条件は、前記少なくとも一つのブートストラップ入力端子と前記端子ピッチの3倍以上離れて配置されることである。
【0015】
この発明のうち請求項7にかかるものは、請求項6記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第3条件を満足する。
【0016】
この発明のうち請求項8にかかるものは、請求項6記載のインバータモジュールであって、前記少なくとも一つのブートストラップ入力端子は複数設けられる。
【0017】
この発明のうち請求項9にかかるものは、請求項6記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第3条件を満足する。
【0018】
この発明のうち請求項10にかかるものは、請求項1記載のインバータモジュールであって、前記複数の端子は、前記少なくとも一つの低電位側制御入力端子と前記少なくとも一つの負荷側出力端子との間に配置される、少なくとも一つの高電位側制御出力端子を更に有する。そして、前記少なくとも一つの高電位側制御出力端子の先端は、前記少なくとも一つの高電位側制御入力端子の先端、及び前記少なくとも一つの低電位側制御入力端子の先端のいずれよりも短い。
【0019】
この発明のうち請求項11にかかるものは、請求項10記載のインバータモジュールであって、前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第2条件を満足する。
【0020】
この発明のうち請求項12にかかるものは、請求項1記載のインバータモジュールであって、少なくとも一つの相に対応したインバータを更に備える。そして前記複数の端子は、各々の前記インバータに共通して接続される高電位側電源端子と、各々の前記インバータに接続される、少なくとも一つの低電位側電源端子とを更に有する。そして前記高電位側電源端子と、前記少なくとも一つの低電位側電源端子とは、いずれも前記第1条件を満足する。
【0021】
この発明のうち請求項13にかかるものは、請求項10記載のインバータモジュールであって、前記少なくとも一つの低電位側電源端子は、前記インバータの各々に共通して接続された単一の端子であり、前記高電位側電源端子と前記単一の端子とは隣接して配置される。
【0022】
この発明のうち請求項14にかかるものは、請求項13記載のインバータモジュールであって、一の前記インバータのスイッチング制御を行うスイッチング制御回路を更に備える。そして前記複数の端子は、前記スイッチング制御回路の短絡検出端に接続された短絡検出端子と、前記スイッチング制御回路の接地端に接続された接地端子とを更に有する。前記短絡検出端子と前記接地端子とは隣接して配置される。
【0023】
この発明のうち請求項15にかかるものは、請求項1記載のインバータモジュールであって、複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備える。そして前記複数の端子は、前記複数のスイッチング制御回路の各々の接地端を共通に接続する接地端子を更に有する。
【0024】
この発明のうち請求項16にかかるものは、請求項1記載のインバータモジュールであって、複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備える。そして前記複数の端子は、前記複数のスイッチング制御回路の各々の短絡検出端を共通に接続する短絡検出端子を更に有する。
【0025】
【発明の実施の形態】
実施の形態1.
図1は本発明の実施の形態1にかかる半導体装置であるインバータモジュール1の内部構成を示す回路図である。インバータモジュール1は三相インバータを構成し、U相の高電位側制御素子であるトランジスタQUPと、U相の低電位側制御素子であるトランジスタQUNと、V相の高電位側制御素子であるトランジスタQVPと、V相の低電位側制御素子であるトランジスタQVNと、W相の高電位側制御素子であるトランジスタQWPと、W相の低電位側制御素子であるトランジスタQWNとを備えている。
【0026】
トランジスタQUP,QUN,QVP,QVN,QWP,QWNにはそれぞれフリーホイールダイオードDUP,DUN,DVP,DVN,DWP,DWNが設けられており、フリーホイールダイオードDRT(RはU,V,Wのいずれか一つを、TはP,Nのいずれか一つを、それぞれ代表して表現する)のカソード及びアノードは、それぞれトランジスタQRTのコレクタ及びエミッタに接続されている。トランジスタQRPのエミッタとトランジスタQRNのコレクタとは共通して接続されている。
【0027】
インバータモジュール1は更に、R相に応じて設けられ、トランジスタQRP,QRNのいずれのスイッチングをも制御するスイッチング制御回路ICRを備えている。スイッチング制御回路ICRは、トランジスタQRP,QRNのそれぞれのゲート電極に接続される高電位側制御端HO及び低電位側制御端LOを有している。またトランジスタQRNのエミッタに接続されるインバータ側接地端VNOをも有している。
【0028】
スイッチング制御回路IC R は更に、高電位側制御入力端PINと、低電位側制御入力端NINとをも有している。高電位側制御入力端PINに与えられる論理信号は、高電位側制御端HOに与えられる電位に対応する論理を決定する。低電位側制御入力端NINに与えられる論理信号は、低電位側制御端LOに与えられる電位に対応する論理を決定する。
【0029】
更にスイッチング制御回路ICRは、ブートストラップ入力端VB、負荷側出力端VSを備えている。負荷側出力端VSに対してブートストラップ入力端VBにブートストラップ電圧が印加された状態において、高電位側制御端HOはトランジスタQRPのゲートに、低電位側制御端LOはトランジスタQRNのゲートに、それぞれ適切な電圧を与える。トランジスタQRTは自身のゲートに与えられた電圧に基づいてスイッチングする。ブートストラップ電圧は例えば数百ボルトである。
【0030】
更にスイッチング制御回路ICRは接地端COM、動作電源端VCCを有している。接地端COMに対して動作電源端VCCに動作電圧が供給されることにより、スイッチング制御回路ICRは動作する。動作電圧は例えば十数ボルトである。
【0031】
更にスイッチング制御回路ICRは短絡検出端CIN、エラー検出端Foとを有している。短絡及び動作エラーが検出された場合に、これらにそれぞれ電流が流れる。短絡検出端CIN、エラー検出端Foにそれぞれ抵抗を接続することにより、当該抵抗における電圧降下から短絡及び動作エラーの発生を検知できる。当該抵抗は、インバータモジュール1の外部において設けられる。
【0032】
インバータモジュール1はその外部に対して露出する複数の端子を備えている。高電位側インバータ電源端子PはトランジスタQUP,QVP,QWPのコレクタに共通して接続されている。低電位側インバータ電源端子NRはトランジスタQRNのエミッタと、スイッチング制御回路ICRのインバータ側接地端VNOとに共通して接続されている。負荷側出力端子VRFSはスイッチング制御回路ICRの負荷側出力端VSに接続されている。ブートストラップ入力端子VRFBはスイッチング制御回路ICRのブートストラップ入力端VBに接続されている。高電位側制御入力端子RPはスイッチング制御回路ICRの高電位側制御入力端PINに接続されている。低電位側制御入力端子RNはスイッチング制御回路ICRの低電位側制御入力端NINに接続されている。接地端子VCRにはスイッチング制御回路ICRの接地端COMが接続されている。動作電源端子VN1にはスイッチング制御回路ICU,ICV,ICWの動作電源端VCCが共通して接続される。短絡検出端子CIRにはスイッチング制御回路ICRの短絡検出端CINが接続されている。エラー検出端子Fにはスイッチング制御回路ICWのエラー検出端Foが接続されている。
【0033】
図2はインバータモジュール1を用いて三相の誘導性負荷3を駆動する駆動回路を示す回路図である。直流電源E1の正極はインバータモジュール1の高電位側インバータ電源端子Pに、負極は低電位側インバータ電源端子NU,NV,NWに共通して、それぞれ接続される。直流電源E1の電圧は例えば数百ボルトである。
【0034】
負荷側出力端子VRFSとブートストラップ入力端子VRFBとの間には、ブートストラップコンデンサCRが設けられている。また高電位側インバータ電源端子Pに接続されたアノードと、ブートストラップ入力端子VRFBに接続されたカソードとを備えたダイオードDRも設けられている。トランジスタQRNが導通する期間においてブートストラップコンデンサCRが充電される。これによってスイッチング制御回路ICRにおいて負荷側出力端VSに対してブートストラップ入力端VBに、直流電源E1の電圧がブートストラップ電圧として印加される。接地端子VCRは接地され、動作電源端子VN1には例えば数十ボルトの直流電位E2が印加される。
【0035】
制御回路2は、一般には基板(図示されない)の上に形成される。そして制御回路2は、高電位側制御入力端子RP、低電位側制御入力端子RNに、所定のパターンで変化する二値論理に対応するパルス信号を与える。当該パルス信号のパターンに対応してトランジスタQRTがスイッチングする。制御回路2には短絡検出端子CIR、エラー検出端子Fも接続され、これらに流れる電流に基づき、それぞれ短絡及び動作エラーの発生が検知される。
【0036】
図3はトランジスタQRT、フリーホイールダイオードDRT近傍の構成を示す平面図である。トランジスタQRTのコレクタとフリーホイールダイオードDRTのカソードとはいずれも金属板KRTに載置される。トランジスタQRTのエミッタ及びベースはコレクタに関して金属板KRTと反対側に設けられ、エミッタはゲートを囲むL字形状を呈している。またフリーホイールダイオードDRTのアノードはカソードに関して金属板KRTと反対側に設けられる。金属板KRTの屈曲する角は、平面図たる図3において直線K1,K2として現れる。
【0037】
図4はスイッチング制御回路ICRの各端の配置を示す平面図であり、図3と同じ方向から見ている。時計回りに、負荷側出力端VS、高電位側制御端HO、ブートストラップ入力端VB、高電位側制御入力端PIN、図1及び図2には現れていなかった接地端GND、エラー検出端Fo、低電位側制御入力端NIN、インバータ側接地端VNO、低電位側制御端LO、短絡検出端CIN、接地端COM、動作電源端VCCがこの順に、スイッチング制御回路ICRの周辺部に配置されている。
【0038】
スイッチング制御回路ICRにおいて、ブートストラップ入力端VB、負荷側出力端VS、高電位側制御端HOはガードリングGで囲まれた高電位島に配置されている。トランジスタQRPが導通した場合には負荷側出力端VSが高電位側インバータ電源端子Pとほぼ同電位となり、ブートストラップ入力端VBのみならず高電位側制御端HOも数百ボルト程度の高電位となるからである。
【0039】
図5及び図6は相まって、インバータモジュール1の内部構成を示す平面図である。図7は図5と図6とが結合する態様を示し、図5及び図6は仮想線J1J1において結合する。
【0040】
インバータモジュール1は、リード101R〜110R,121〜123と、金属板KRTと、アルミ配線130,131R〜134R,141R〜143R,150と、スイッチング制御回路ICRと、スイッチング制御回路ICRと上記リードとを接続する金線とを備え、樹脂パッケージPKGによって封止されている。金属板KRT、リード101R〜110R,121〜123は、これらが互いに一体であったリードフレーム(図示されない)から切り出されて形成される。
【0041】
リード101U,102U,103U,104U,105U,107U,108U,109U,110Uは金線によって、それぞれスイッチング制御回路ICUの負荷側出力端VS、高電位側制御端HO、ブートストラップ入力端VB、高電位側制御入力端PIN、接地端GND、低電位側制御入力端NIN、インバータ側接地端VNO、低電位側制御端LO、短絡検出端CINに接続されている。但し、リード106Uはリード105Uと一体に形成されており、その上にスイッチング制御回路ICUを載置し、かつ金線でスイッチング制御回路ICUの接地端COMと接続されている。
【0042】
リード101V〜110Vもリード101U〜110Uと同様にして、スイッチング制御回路ICVの各端と金線で接続され、スイッチング制御回路ICVが載置される。
【0043】
リード101W,102W,103W,104W,105W,106W,107W,108W,109W,110Wは金線によって、それぞれスイッチング制御回路ICWの負荷側出力端VS、高電位側制御端HO、ブートストラップ入力端VB、高電位側制御入力端PIN、接地端GND、エラー検出端Fo、低電位側制御入力端NIN、インバータ側接地端VNO、低電位側制御端LO、短絡検出端CINに接続されている。リード122は105Wと一体に形成されており、その上にスイッチング制御回路ICWが載置され、かつ金線でスイッチング制御回路ICWの接地端COMと接続されている。
【0044】
スイッチング制御回路ICW,ICV,ICUはこの順に、第1の方向Xへと向かって配列されている。スイッチング制御回路ICRの各端の配置が図4に示されるように設定されており、かつリード101R〜110R,122は、図6においては右方向で示される、方向Xと直交する引き出し方向に揃って引き出されている。そして、リード101R〜110Rの引き出し方向での先端は、X方向に向かって以下の順に配列される。即ちリード122,110W,109W,108W,107W,106W,105W,104W,103W,102W,101W,110V,109V,108V,107V,106V,105V,104V,103V,102V,101V,110U,109U,108U,107U,106U,105U,104U,103U,102U,101Uの順である。
【0045】
リード121はスイッチング制御回路ICU,ICV,ICWの動作電源端VCCに共通して接続され、方向Xについての樹脂パッケージPKGの両端の2カ所において、上記引き出し方向へと引き出されている。
【0046】
リード123はリード121,101Uのそれぞれの引き出し位置の間において上記引き出し方向へと引き出され、アルミ線130によってリード121を越えて金属板KUPと接続される。また金属板KUPはアルミ線150によって金属板KVP,KWPと相互に接続される。
【0047】
リード101R,102R,108R,109Rは、それぞれアルミ線131R,132R,133R,134Rによってリード121を越えて、それぞれトランジスタQRPのエミッタ及びベース並びにトランジスタQRNのエミッタ及びゲートに接続される。
【0048】
フリーホイールダイオードDRPのアノードは、アルミ線141R,143Rを介して、それぞれトランジスタQRPのエミッタ及び金属板KRNに接続される。フリーホイールダイオードDRNのアノードは、アルミ線142Rを介して、トランジスタQRNのエミッタに接続される。
【0049】
リード123は高電位側インバータ電源端子Pとして機能し、リード108Rは低電位側インバータ電源端子NRとして機能する。リード101Rは負荷側出力端子VRFSとして、リード103Rはブートストラップ入力端子VRFBとして、リード104Rは高電位側制御入力端子RPとして、リード105U,106Uは接地端子VCUとして、リード105V,106Vは接地端子VCVとして、リード105W,122は接地端子VCWとして、107Rは低電位側制御入力端子RNとして、リード110Rは短絡検出端子CIRとして、リード106Wはエラー検出端子Fとして、リード121は動作電源端子VN1として、それぞれ機能する。
【0050】
本実施の形態では、リード101R〜110R,121〜123は方向Xに沿って所定の端子ピッチeで樹脂パッケージPKGに配置される。より正確には以下の通りの手順でインバータモジュール1が作成される。まず、リード101R〜110R,121〜123及び金属板KRTは予めリードフレーム(図示せず)として一体に形成されている。次に当該リードフレームにおいてスイッチング制御回路ICR、トランジスタQRT、フリーホイールダイオードDRTを配置し、アルミ配線130,131R〜134R,141R〜143R,150と金線とを用いて上記の通り配線する。その後、樹脂封止を行って樹脂パッケージPKGを形成し、樹脂パッケージPKGからはみ出したリード101R〜110R,121〜123及び金属板KRTを所定の長さに切断する。
【0051】
リード101R〜110R,121〜123はいわゆるジグザグインラインパッケージ(ZIP)のピン配置を呈している。即ち方向Xに沿って配列されたこれらのリードは、1つおきに決定された2方向に屈曲する。この2方向は、方向Xに対して直交する方向Y(図面手前向き)と、方向Yと反対の方向Z(図面奥行き向き)である。
【0052】
リードフレームのうち金属板KRTに相当し、樹脂パッケージPKGからはみ出る部分は、樹脂パッケージPKGの近傍で切断される。従って、金属板KRTが樹脂パッケージPKGから、露出する部分は短い。
【0053】
リードの中には金属板KRTと同様に、樹脂パッケージPKGの近傍で切断されるものがある。スイッチング制御回路ICRの高電位側制御端HO及び低電位側制御端LOは、インバータモジュール1の内部(図1参照)において必要である。しかし、図2に示されるように、インバータモジュール1の外部に取り出す必要はない。従って、これらの端HO,LOに接続されたリード102R,109Rは樹脂パッケージPKGの近傍で切断される。また、動作電源端子VN1として機能するリード121の一方は外部に引き出す必要がなく、ここではリード123に隣接する方のリード121が樹脂パッケージPKGの近傍で切断される。また、接地端GND,COMはインバータモジュール1内で共通に接続されるので、リード105Rも樹脂パッケージPKGの近傍で切断される。但し、リード106U,106V,122は引き出されて延在する。
【0054】
図8は、図6の方向8から見たピン配置を示した側面図であり、樹脂パッケージPKGから端子として引き出されて延在するリードについては二重丸を、樹脂パッケージPKGの近傍で切断されたリードについては通常の丸印を、それぞれ用いて図示している。
【0055】
図9は方向Xへ向かって見た場合のインバータモジュール1の透視図である。金属板KRTは、フリーホイールダイオードDRT、トランジスタQRTを載置する部分と、これよりも樹脂パッケージPKGの縁部に近く、かつ方向Yに進んだ部分とを有している。
【0056】
上述のように、スイッチング制御回路ICRにおいてガードリングGで囲まれた高電位島に配置されている、ブートストラップ入力端VB、負荷側出力端VS、高電位側制御端HOは、数百ボルトの高電位が印加されることがある。そこで本実施の形態ではこれらの端子と、高電位が印加されない端子との間の沿面距離を稼ぐべく、以下の特徴を有する。
【0057】
まず、負荷側出力端子VRFSとして機能するリード101Rを全て方向Yへと屈曲して延在させる。そして高電位側制御入力端子RPとして機能するリード104R及び低電位側制御入力端子RNとして機能するリード107Rのいずれもが、下記の第1条件及び第2条件の少なくともいずれか一方を満足する。第1条件は、方向Zに屈曲して延在することであり、第2条件は、負荷側出力端子VRFSとして機能するリード101Rと端子ピッチの3倍(3e)以上離れて配置されることである。
【0058】
第1条件を満足する場合には複数の端子の先端が接続される基板において、第2条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【0059】
具体的には、リード104Rは方向Zに屈曲して延在して第1条件を満足している。またリード107Rはリード101Rと距離4e以上離れて配置され、第2条件を満足している。リード107U,101Vの間には、リード109Uが介在している。またリード107V,101Wの間には、リード109Vが介在している。このようにして第2条件を満足する端子の配置が実現されている。
【0060】
リード102 Rはスイッチング制御回路ICRの高電位側制御端HOに接続されており、印加される電圧は高い。しかしリード102 Rの先端は短く切断されている。従ってインバータモジュール1が実装される基板において、リード107Rについての沿面距離は確保される。
【0061】
また、ブートストラップ入力端子VRFBとして機能するリード103Rは方向Yまたは方向Zへと屈曲して延在させる。そして高電位側制御入力端子RPとして機能するリード104R及び低電位側制御入力端子RNとして機能するリード107Rのいずれもが、下記の第3条件及び第4条件の少なくともいずれか一方を満足する。第3条件は、リード103Rとは反対方向Zまたは方向Yに屈曲して延在することであり、第4条件は、ブートストラップ入力端子VRFBとして機能するリード103Rと端子ピッチの3倍(3e)以上離れて配置されることである。
【0062】
第3条件を満足する場合には複数の端子の先端が接続される基板において、第4条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。またインバータモジュールの小型化を図り易い。
【0063】
具体的には、リード103Rは方向Yに屈曲して延在し、リード104 R は方向Zに屈曲して延在し、第3条件を満足している。またリード107Rはリード103Rと距離4e以上離れて配置され、第4条件を満足している。リード103R,107Rの間には、その先端が短く切断されたリード105Rが介在している。このようにして第4条件を満足する端子の配置が実現されている。
【0064】
更に、リード101Rは全ての相において方向Yへと屈曲して延在しているので、インバータモジュール1が実装される基板において、これらと負荷3との接続のための配線の敷設が容易となる。
【0065】
またリード123,108Rは、全て方向Zへと屈曲して延在する。従ってインバータモジュール1が実装される基板において、これらと直流電源E1との接続のための配線の敷設が容易となる。
【0066】
実施の形態2.
図10は本発明の実施の形態2にかかる半導体装置であるインバータモジュール2の内部構成を示す回路図である。インバータモジュール1と同様に、インバータモジュール2はスイッチング制御回路ICR、トランジスタQRT、フリーホイールダイオードDRTを備え、これら相互の接続関係もインバータモジュール1と同様である。
【0067】
但し、インバータモジュール1において設けられていた短絡検出端子CIU,CIV,CIWは一つの短絡検出端子CIに纏められている。即ちスイッチング制御回路ICRの短絡検出端CINはインバータモジュール2の内部において共通に接続され、更に短絡検出端子CIに接続されている。
【0068】
また、インバータモジュール1において設けられていた接地端子VCU,VCV,VCWは一つの接地端子VNCに纏められている。即ちスイッチング制御回路ICRの接地端COMはインバータモジュール2の内部において共通に接続され、更に接地端子VNCに接続されている。
【0069】
図11はインバータモジュール2を用いて三相の誘導性負荷3を駆動する駆動回路を示す回路図である。図2に示された回路図において、短絡検出端子CIU,CIV,CIWを一つの短絡検出端子CIに、接地端子VCU,VCV,VCWを一つの接地端子VNCに、それぞれ纏めた構成を有している。
【0070】
図12は本発明の実施の形態2にかかる半導体装置であるインバータモジュール2の内部構成の一部を示す平面図である。本実施の形態において図5及び図12は仮想線J1J1において結合する。即ち図5及び図12は相まって、インバータモジュール2の内部構成を示す。図13に図5と図12とが結合する態様を示す。また、図14は図12の方向14から見たピン配置を示した側面図であり、樹脂パッケージPKGから端子として引き出されて延在するリードについては二重丸を、樹脂パッケージPKGの近傍で切断されたリードについては通常の丸印を、それぞれ用いて図示している。
【0071】
本実施の形態では、実施の形態1においてその先端が引き出されていたリードの内、リード105Uと一体に形成されていたリード106U、リード105Vと一体に形成されていたリード106V、短絡検出端子CIとして機能するリード110U,110Vは樹脂パッケージPKGの近傍で切断されている。
【0072】
しかしながら本実施の形態では、リード105U,105V,106U,106V,105Wはリード122と共に一体に形成されている。よってリード122は接地端子VNCとして機能する。またリード110U,110Vはアルミ配線151によってリード110Wに接続されている。従って、リード110Wは短絡検出端子CIとして機能する。
【0073】
このように、インバータモジュール2の内部において、スイッチング制御回路ICRの接地端COM同士を共通に接続し、短絡検出端CIN同士を共通して共通に接続することにより、外部に引き出すリードの数を低減できる。具体的には実施の形態1においては24本のリードが引き出されていたのに対し、実施の形態2においては20本のリードが引き出されている。
【0074】
実施の形態3.
図15は本発明の実施の形態3にかかる半導体装置であるインバータモジュール3の内部構成を示す回路図である。インバータモジュール1と同様に、インバータモジュールはスイッチング制御回路ICR、トランジスタQRT、フリーホイールダイオードDRTを備え、これら相互の接続関係もインバータモジュール1と同様である。
【0075】
但し、インバータモジュール1において設けられていた短絡検出端子CIU,CIV,CIWは設けられていない。その代わりに、スイッチング制御回路ICWの短絡検出端子CINに接続された短絡検出端子CIが設けられている。また実施の形態1ではスイッチング制御回路ICU,ICV,ICWの動作電源端VCCに共通して接続されていた動作電源端子VN1は設けられていない。その代わりに、スイッチング制御回路ICU,ICV,ICWの動作電源端VCCにそれぞれ接続される動作電源端子VNU,VNV,VNWが設けられている。またエラー検出端子Fにはスイッチング制御回路ICWのエラー検出端Foのみならず、スイッチング制御回路ICU,ICVのエラー検出端Foも共通して接続されている。また、インバータモジュール1において設けられていた接地端子VCU,VCV,VCWは一つの接地端子VNCに纏められている。即ちスイッチング制御回路ICU,ICV,ICWの接地端COMはインバータモジュール3の内部において共通に接続され、更に接地端子VNCに接続されている。
【0076】
更に、低電位側インバータ電源端子NU,NV,NWは一つの接地端子Nに纏められている。即ちスイッチング制御回路ICU,ICV,ICWのインバータ側接地端VNOと、トランジスタQUN,QVN,QWNのエミッタとは、接地端子Nに共通に接続されている。
【0077】
図16はインバータモジュール3を用いて三相の誘導性負荷30を駆動する駆動回路を示す回路図である。図2に示された回路図において、短絡検出端子CIU,CIV,CIWを一つの短絡検出端子CIに置換し、接地端子VCU,VCV,VCWを一つの接地端子VNCに纏め、低電位側インバータ電源端子NU,NV,NWを接地端子Nに纏め、動作電源端子VN1を動作電源端子VNU,VNV,VNWに分けた構成を有している。
【0078】
図17は本実施の形態において採用されるスイッチング制御回路ICRの各端の配置を示す平面図であり、図3と同じ方向から見ている。スイッチング制御回路ICRの周辺部には、時計回りに、負荷側出力端VS、高電位側制御端HO、高電位側制御入力端PIN、低電位側制御入力端NIN、接地端COM、動作電源端VCC、短絡検出端CIN、低電位側制御端LO、エラー検出端Fo、接地端COM、インバータ側接地端VNOがこの順に、配置されている。つまり当該配置では、接地端COMは一対設けられている。
【0079】
ブートストラップ入力端VBは、負荷側出力端VS、高電位側制御端HO、高電位側制御入力端PINが並ぶ方向(図中左右方向)について高電位側制御端HOと高電位側制御入力端PINとの間に位置する。しかもブートストラップ入力端VBは、負荷側出力端VS、高電位側制御端HO、高電位側制御入力端PINよりも、動作電源端VCC、短絡検出端CIN、低電位側制御端LOが並ぶ行に近い。
【0080】
実施の形態1において図4で示された配置と同様に、スイッチング制御回路ICRにおいて、ブートストラップ入力端VB、負荷側出力端VS、高電位側制御端HOはガードリングGで囲まれた高電位島に配置されている。
【0081】
図18及び図19は相まって、インバータモジュール3の内部構成を示す平面図である。図20は図18と図19とが結合する態様を示し、図17及び図18は仮想線J2J2において結合する。
【0082】
インバータモジュール3は、リード201R〜208R,209,210,211R,221,222と、金属板KRTと、アルミ配線230,231R〜234R,241R〜243R,250,251と、スイッチング制御回路ICRと、スイッチング制御回路ICRと上記リードとを接続する金線とを備え、樹脂パッケージPKGによって封止されている。金属板KRT、リード201R〜208R,209,210,211R,221,222は、これらが一体であったリードフレーム(図示されない)から切り出されて形成される。
【0083】
リード201R,202R,203R,204R,205R,206R,207R,208R,211Rは金線によって、それぞれスイッチング制御回路ICRの負荷側出力端VS、高電位側制御入力端PIN、ブートストラップ入力端VB、低電位側制御入力端NIN、一対の接地端COM、動作電源端VCC、低電位側制御端LO、エラー検出端Fo、高電位側制御端HOに接続されている。リード209はスイッチング制御回路ICWの短絡検出端CINに金線によって接続されている。
【0084】
リード205U、205V,205 Wはそれぞれの上にスイッチング制御回路ICU,ICV,ICWを載置し、かついずれもリード210と一体に形成されている。
【0085】
スイッチング制御回路ICW,ICV,ICUはこの順に、第1の方向Xへと向かって配列されている。スイッチング制御回路ICRの各端の配置が図17に示されるように設定されており、かつリード201R〜208R,209,210,211Rは、図19においては右方向で示される、方向Xと直交する引き出し方向に揃って引き出されている。そして、上記のリード群の引き出し方向の先端は、X方向に向かって以下の順に配列される。即ちリード208W,207W,210,209,206W,205W,204W,203W,202W,211W,201W,208V,207V,206V,205V,204V,203V,202V,211V,201V,208U,207U,206U,205U,204U,203U,202U,211U,201Uの順である。
【0086】
リード222はスイッチング制御回路ICU,ICV,ICWのインバータ側接地端VNOに共通して接続され、方向Xについての樹脂パッケージPKGの両端の2カ所において、上記引き出し方向へと引き出されている。
【0087】
リード221はリード222,208Wのそれぞれの引き出し位置の間において上記引き出し方向へと引き出され、アルミ線230によってリード222を越えて金属板KWPと接続される。またアルミ線250によって金属板KWPは金属板KVP,KUPと相互に接続される。
【0088】
リード201R,211R,207Rは、それぞれアルミ線231R,232R,234Rによってリード222を越えて、それぞれトランジスタQRPのエミッタ及びゲート並びにトランジスタQRNのゲートに接続される。リード222は、それぞれアルミ線233U,233V,233Wを介して、トランジスタQRNのエミッタに接続される。
【0089】
フリーホイールダイオードDRPのアノードは、アルミ線241R,243Rを介して、それぞれトランジスタQRPのエミッタ及び金属板KRNに接続される。フリーホイールダイオードDRNのアノードは、アルミ線242Rを介して、トランジスタQRNのエミッタに接続される。
【0090】
リード221は高電位側インバータ電源端子Pとして機能し、リード222は接地端子Nとして機能する。リード201Rは負荷側出力端子VRFSとして、リード202Rは高電位側制御入力端子RPとして、リード203Rはブートストラップ入力端子VRFBとして、リード204Rは低電位側制御入力端子RNとして、リード206Rは動作電源端子VNRとして、リード208Wはエラー検出端子Fとして、リード209は短絡検出端子CIとして、リード210は接地端子VNCとして、それぞれ機能する。
【0091】
本実施の形態では、リード201R〜208R,209,210,221,222は方向Xに沿って所定の端子ピッチeで樹脂パッケージPKGに配置される。但しリード211Rはリード201R,202Rの間に配置されており、リード211Rとリード201R,202Rとの間はほぼe/2となっている。
【0092】
より正確には以下の通りの手順でインバータモジュール3が作成される。まず、リード201R〜208R,209,210,211R,221,222及び金属板KRTは予めリードフレーム(図示せず)として一体に形成されている。次に当該リードフレームにおいてスイッチング制御回路ICR、トランジスタQRT、フリーホイールダイオードDRTを配置し、アルミ配線230,231R〜234R,241R〜243R,250,251と金線とを用いて上記のように配線する。その後、樹脂封止を行って樹脂パッケージPKGを形成し、樹脂パッケージPKGからはみ出したリード201R〜208R,209,210,211R,221,222及び金属板KRTを所定の長さに切断する。
【0093】
実施の形態1と同様に、リードフレームのうち金属板KRTに相当する部分は、樹脂パッケージPKGの近傍で切断される。一方、リード201R〜208R,209,210,221,222はZIPのピン配置を呈している。即ち方向Xに沿って配列されたこれらのリードは、1つおきに決定された2方向に屈曲する。この2方向は、方向Xに対して直交する方向Y(図面手前向き)と、方向Yと反対の方向Z(図面奥行き向き)である。
【0094】
但し、リードの中には金属板KRTと同様に、樹脂パッケージPKGの近傍で切断されるものがある。スイッチング制御回路ICRの高電位側制御端HO及び低電位側制御端LOは、インバータモジュール3の内部(図15参照)において必要である。しかし、図16に示されるように、インバータモジュール3の外部に取り出す必要はない。従って、これらの端HO,LOに接続されたリード211R,207Rは樹脂パッケージPKGの近傍で切断される。また、接地端子Nとして機能するリード222の一方は外部に引き出す必要がなく、ここではリード201Uに隣接する方のリード222が樹脂パッケージPKGの近傍で切断される。
【0095】
また、スイッチング制御回路ICU,ICV,ICWの接地端COMはインバータモジュール3内で共通に接続され、リード210が樹脂パッケージPKGから引き出されるので、リード205Rも樹脂パッケージPKGの近傍で切断される。スイッチング制御回路ICU,ICV,ICWのエラー検出端Foもインバータモジュール3内で共通に接続され、リード208Wが引き出されるので、リード208U,208Vも樹脂パッケージPKGの近傍で切断される。
【0096】
図21は、図19の方向21から見たピン配置を示した側面図であり、樹脂パッケージPKGから端子として引き出されて延在するリードについては二重丸を、樹脂パッケージPKGの近傍で切断されたリードについては通常の丸印を、それぞれ用いて図示している。
【0097】
図22は方向Xへ向かって見た場合のインバータモジュール3の透視図である。金属板KRTは実施の形態1における場合と同様に、フリーホイールダイオードDRT、トランジスタQRTを載置する部分と、これよりも樹脂パッケージPKGの縁部に近く、かつ方向Yに進んだ部分とを有している。
【0098】
上述のように、スイッチング制御回路ICRにおいてガードリングGで囲まれた高電位島に配置されている、ブートストラップ入力端VB、負荷側出力端VS、高電位側制御端HOは、数百ボルトの高電位が印加されることがある。そこで本実施の形態ではこれらの端子と、高電位が印加されない端子との間の沿面距離を稼ぐべく、以下の特徴を有する。
【0099】
まず、負荷側出力端子VRFSとして機能するリード201Rを全て方向Yへと屈曲して延在させる。そして高電位側制御入力端子RPとして機能するリード202R及び低電位側制御入力端子RNとして機能するリード204Rのいずれもが、方向Zに屈曲して延在する(第1条件)ことを満足する。従って複数の端子の先端が接続される基板において、大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【0100】
また、ブートストラップ入力端子VRFBとして機能するリード203Rは方向Yまたは方向Zへと屈曲して延在させる。そして高電位側制御入力端子RPとして機能するリード202R及び低電位側制御入力端子RNとして機能するリード204 Rのいずれもが、リード203Rとは反対方向Zまたは方向Yに屈曲して延在する(第3条件)ことを満足する。従って複数の端子の先端が接続される基板において、大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。またインバータモジュールの小型化を図り易い。
【0101】
更に、負荷30と接続されるべき負荷側出力端子VRFSとして機能する、リード201Rは全ての相において方向Yへと屈曲して延在しているので、インバータモジュール3が実装される基板において、これらと負荷30との接続のための配線の敷設が容易となる。
【0102】
また実施の形態1,実施の形態2に示されたインバータモジュール1,2とは異なり、本実施の形態のインバータモジュール3ではスイッチング制御回路ICU,ICV,ICWのインバータ側接地端VNOが低電位側インバータ電源端子Nに共通に接続されている。従って、リード221,222は相互に近接して、より具体的には隣接して配置することができる。これによりインバータモジュール3が実装される基板において、直流電源E1を構成するための平滑コンデンサやスナバコンデンサとの接続のための配線を短くすることができる。これは装置の小型化に適しているのみならず、配線インダクタンスの低減を招来し、サージ電圧の低減にも適している。
【0103】
またリード222を、リード209,210と近接して配置することができる。これにより、インバータモジュール3が実装される基板において、低電位側インバータ電源端子N、短絡検出端子CI、接地端子VNCの間に設けられる保護回路の接続が容易となり、周辺配線の簡素化が可能となる。これは装置の小型化に適しているのみならず、配線インダクタンスの低減を招来し、ノイズの発生の低減にも適している。
【0104】
図23は上記2つの効果を説明する回路図であり、説明に不用な配線、端子は省略している。一般に直流電源E1を構成するために平滑コンデンサ302やスナバコンデンサ303が用いられる。これらのコンデンサ302,303は高電位側インバータ電源端子Pとして機能するリード221と低電位側インバータ電源端子Nとして機能するリード222との間に並列に接続される。当該並列接続とリード221,222とを接続するためには配線(若しくは接続パターン)L1,L2が用いられる。配線L1,L2が長いと、これらに寄生する配線インダクタンスが大きくなり、サージ電圧も高くなる。しかし上述のようにリード221,222は近接して、より具体的には隣接して配置されるので、これらの配線L1,L2を短くすることができる。
【0105】
また、短絡検出端子CIとして機能するリード209には、接地端子VNCとして機能するリード210との間にコンデンサ301aが、低電位側インバータ電源端子Nとして機能するリード222との間に抵抗301bが、それぞれ接続される。コンデンサ301aと抵抗301bとはいわゆるCRフィルタ301を構成し、短絡検出端子CIにおける保護回路として機能する。そして上述のようにリード209,210,222は近接して配置されるので、これらとCRフィルタ301とを接続する配線のインダクタンスを低減することができる。
【0106】
変形.
切断されているか否かを問わず、半導体装置側の根本において複数の端子の近傍に、絶縁剤を塗布し、これを更に硬化させることが望ましい。当該位置における絶縁破壊強度を高めることができるからである。
【0107】
【発明の効果】
この発明のうち請求項1乃至請求項4にかかるインバータモジュールによれば、第1条件を満足する場合には複数の端子の先端が接続される基板において、第2条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【0108】
この発明のうち請求項5にかかるインバータモジュールによれば、複数の負荷側出力端子のいずれもが第2方向(Y)へと屈曲して延在するので、インバータモジュールが実装される基板において、負荷側出力端子と負荷とを接続するための配線の敷設が容易となる。
【0109】
この発明のうち請求項6乃至請求項9にかかるインバータモジュールによれば、第3条件を満足する場合には複数の端子の先端が接続される基板において、第4条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【0110】
この発明のうち請求項10及び請求項11にかかるインバータモジュールによれば、低電位側制御入力端子と負荷側出力端子との間の距離を端子ピッチの3倍以上とることができる。しかも高電位側制御出力端子の先端は短く切断されているので、インバータモジュールが実装される基板において、低電位側制御入力端子についての沿面距離は確保される。
【0111】
この発明のうち請求項12にかかるインバータモジュールによれば、インバータに接続される高電位側電源端子及び低電位側電源端子のいずれもが第3方向に屈曲して延在するので、インバータモジュールが実装される基板において、これらとインバータに供給される電源とを接続するための配線の敷設が容易となる。
【0112】
この発明のうち請求項13にかかるインバータモジュールによれば、インバータモジュールが実装される基板において、これらとインバータに供給される電源とを接続するための配線を短くし、当該配線に寄生するインダクタンスを低減することができる。
【0113】
この発明のうち請求項14にかかるインバータモジュールによれば、短絡検出端子と接地端子とに接続する対象、例えば短絡検出端子の保護回路への配線を簡素化することができる。
【0114】
この発明のうち請求項15にかかるインバータモジュールによれば、複数の相に対応しても、接地端子の数を低減し、外部に引き出す端子の数を低減できる。
【0115】
この発明のうち請求項16にかかるインバータモジュールによれば、複数の相に対応しても、短絡検出端子の数を低減し、外部に引き出す端子の数を低減できる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1にかかるインバータモジュールの内部構成を示す回路図である。
【図2】 本発明の実施の形態1において負荷を駆動する駆動回路を示す回路図である。
【図3】 本発明の実施の形態1にかかるインバータモジュールの構成の一部を示す平面図である。
【図4】 本発明の実施の形態1にかかるスイッチング制御回路を示す平面図である。
【図5】 図6と相まって本発明の実施の形態1にかかるインバータモジュールの内部構成を示す平面図である。
【図6】 図5と相まって本発明の実施の形態1にかかるインバータモジュールの内部構成を示す平面図である。
【図7】 図5と図6の結合を示す図である。
【図8】 本発明の実施の形態1にかかるインバータモジュールのピン配置を示す側面図である。
【図9】 本発明の実施の形態1にかかるインバータモジュールの透視図である。
【図10】 本発明の実施の形態2にかかる半導体装置であるインバータモジュールの内部構成を示す回路図である。
【図11】 本発明の実施の形態2において負荷を駆動する駆動回路を示す回路図である。
【図12】 図5と相まって本発明の実施の形態2にかかるインバータモジュールの内部構成を示す平面図である。
【図13】 図5と図12の結合を示す図である。
【図14】 本発明の実施の形態2にかかるインバータモジュールのピン配置を示す側面図である。
【図15】 本発明の実施の形態3にかかるインバータモジュールの内部構成を示す回路図である。
【図16】 本発明の実施の形態3において負荷を駆動する駆動回路を示す回路図である。
【図17】 本発明の実施の形態3にかかるスイッチング制御回路を示す平面図である。
【図18】 図19と相まって本発明の実施の形態3にかかるインバータモジュールの内部構成を示す平面図である。
【図19】 図18と相まって本発明の実施の形態3にかかるインバータモジュールの内部構成を示す平面図である。
【図20】 図18と図19の結合を示す図である。
【図21】 本発明の実施の形態3にかかるインバータモジュールのピン配置を示す側面図である。
【図22】 本発明の実施の形態3にかかるインバータモジュールの透視図である。
【図23】 本発明の実施の形態3の効果を説明する回路図である。
【図24】 従来のインバータモジュールの構成を例示する回路図である。
【図25】 従来のインバータモジュールのピン配置を示す外形図である。
【符号の説明】
1〜3 インバータモジュール、CI 短絡検出端子、N 低電位側電源端子、UN,VN,WN 低電位側制御入力端子、UP,VP,WP 高電位側制御入力端子、VNC 接地端子、VUFB,VVFB,VWFB ブートストラップ入力端子、VUFS,VVFS,VWFS 負荷側出力端子。
Claims (16)
- 所定の端子ピッチで第1方向にジグザグインラインで配置される複数の端子を備え、
前記複数の端子は
少なくとも一つの負荷側出力端子と、
少なくとも一つの高電位側制御入力端子と、
少なくとも一つの低電位側制御入力端子と
を有し、
前記少なくとも一つの負荷側出力端子のいずれもが、前記第1方向と直交する第2方向へと屈曲して延在し、
前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、
(第1条件)前記第2方向と反対の第3方向に屈曲して延在すること、
(第2条件)前記少なくとも一つの負荷側出力端子と前記端子ピッチの3倍以上離れて配置されること
の少なくともいずれか一方を満足するインバータモジュール。 - 前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第1条件を満足する、請求項1記載のインバータモジュール。
- 前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第1条件を満足する、請求項1記載のインバータモジュール。
- 前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第2条件を満足する、請求項1記載のインバータモジュール。
- 前記少なくとも一つの負荷側出力端子は複数設けられる、請求項1記載のインバータモジュール。
- 前記複数の端子は、
前記第1方向に直交する方向に屈曲して延在する少なくとも一つのブートストラップ入力端子
を更に有し、
前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、
(第3条件)前記少なくとも一つのブートストラップ入力端子が屈曲する方向と反対方向に屈曲して延在すること、
(第4条件)前記少なくとも一つのブートストラップ入力端子と前記端子ピッチの3倍以上離れて配置されること
の少なくともいずれか一方を満足する請求項1記載のインバータモジュール。 - 前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第3条件を満足する、請求項6記載のインバータモジュール。
- 前記少なくとも一つのブートストラップ入力端子は複数設けられる、請求項6記載のインバータモジュール。
- 前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第3条件を満足する、請求項6記載のインバータモジュール。
- 前記複数の端子は、
前記少なくとも一つの低電位側制御入力端子と前記少なくとも一つの負荷側出力端子との間に配置される、少なくとも一つの高電位側制御出力端子
を更に有し、
前記少なくとも一つの高電位側制御出力端子の先端は、前記少なくとも一つの高電位側制御入力端子の先端、及び前記少なくとも一つの低電位側制御入力端子の先端のいずれよりも短い、請求項1記載のインバータモジュール。 - 前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第2条件を満足する、請求項10記載のインバータモジュール。
- 少なくとも一つの相に対応したインバータ
を更に備え、
前記複数の端子は、
各々の前記インバータに共通して接続される高電位側電源端子と、
各々の前記インバータに接続される、少なくとも一つの低電位側電源端子と
を更に有し、
前記高電位側電源端子と、前記少なくとも一つの低電位側電源端子とは、いずれも前記第1条件を満足する、請求項1記載のインバータモジュール。 - 前記少なくとも一つの低電位側電源端子は、前記インバータの各々に共通して接続された単一の端子であり、
前記高電位側電源端子と前記単一の端子とは隣接して配置される、請求項10記載のインバータモジュール。 - 一の前記インバータのスイッチング制御を行うスイッチング制御回路
を更に備え、
前記複数の端子は、
前記スイッチング制御回路の短絡検出端に接続された短絡検出端子と、
前記スイッチング制御回路の接地端に接続された接地端子と
を更に有し、
前記短絡検出端子と前記接地端子とは隣接して配置される、請求項13記載のインバータモジュール。 - 複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備え、
前記複数の端子は、
前記複数のスイッチング制御回路の各々の接地端を共通に接続する接地端子
を更に有する、請求項1記載のインバータモジュール。 - 複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備え、
前記複数の端子は、
前記複数のスイッチング制御回路の各々の短絡検出端を共通に接続する短絡検出端子
を更に有する、請求項1記載のインバータモジュール。
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