JP4450530B2 - インバータモジュール - Google Patents

インバータモジュール Download PDF

Info

Publication number
JP4450530B2
JP4450530B2 JP2001202153A JP2001202153A JP4450530B2 JP 4450530 B2 JP4450530 B2 JP 4450530B2 JP 2001202153 A JP2001202153 A JP 2001202153A JP 2001202153 A JP2001202153 A JP 2001202153A JP 4450530 B2 JP4450530 B2 JP 4450530B2
Authority
JP
Japan
Prior art keywords
terminal
potential side
inverter module
input terminal
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001202153A
Other languages
English (en)
Other versions
JP2003018862A5 (ja
JP2003018862A (ja
Inventor
寿 川藤
徹 岩上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001202153A priority Critical patent/JP4450530B2/ja
Priority to US10/106,443 priority patent/US6794742B2/en
Priority to KR10-2002-0029809A priority patent/KR100461131B1/ko
Publication of JP2003018862A publication Critical patent/JP2003018862A/ja
Publication of JP2003018862A5 publication Critical patent/JP2003018862A5/ja
Application granted granted Critical
Publication of JP4450530B2 publication Critical patent/JP4450530B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Inverter Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置、例えばインバータを構成するトランジスタと、当該トランジスタを制御する集積回路とがモジュール化された半導体装置に適用される。
【０００２】
【従来の技術】
図２４は従来のインバータ駆動用パワーモジュール（以下、単に「インバータモジュール」と称す）５０１の構成を例示する回路図である。インバータを構成する６個の絶縁ゲート型バイポーラトランジスタ（以下、単に「トランジスタ」と称す）と、スイッチング制御回路ＨＶＩＣ１，ＨＶＩＣ２，ＨＶＩＣ３，ＬＶＩＣとを備えている。６個の絶縁ゲート型バイポーラトランジスタのうち、ハイアーム側の３個のスイッチングがスイッチング制御回路ＨＶＩＣ１，ＨＶＩＣ２，ＨＶＩＣ３の制御によってされ、ローアーム側の３個のスイッチングがスイッチング制御回路ＬＶＩＣによって制御される。
【０００３】
図２５はインバータモジュール５０１のピン配置を示す外形図である。図２５において示されたピン名称は、図２４に示された端子の名称と対応している。一側にはピン５０２ｄ，５０２ｆが、他側にはピン５０２ｂが、それぞれ配置されている。ピン５０２ｄは図示されない制御回路に接続され、ピン５０２ｂは図示されない負荷及び電源に接続される。ピン５０２ｆは制御回路にも負荷にも電源にも接続される必要がなく、インバータ駆動用パワーモジュール内の接続の中継として機能する。このような構成は例えば特開２０００−１３８３４３において紹介されている。
【０００４】
スイッチング制御回路ＨＶＩＣ１，ＨＶＩＣ２，ＨＶＩＣ３のブートストラップ入力端ＶBと負荷側出力端ＶSとの間にはブートストラップ電圧が印加される。ブートストラップ電圧は例えば６００ボルト程度である。よってこれらと接続される端子ＶUFB，ＶUFS，ＶVFB，ＶVFS，ＶWFB，ＶWFSにも６００ボルト程度の電圧が印加される。一方、その他の端子にはせいぜい１５ボルト程度の電圧しか印加されない。
【０００５】
よって端子ＶUFB，ＶUFS，ＶVFB，ＶVFS，ＶWFB，ＶWFSとその他の端子との間では絶縁の観点から沿面距離を稼ぐ必要がある。そのため、図２５に示されるように、インバータモジュール５０１では端子ＶUFB，ＶUFS，ＶVFB，ＶVFS，ＶWFB，ＶWFSとその他の端子との間には凹部５０３が設けられている。
【０００６】
【発明が解決しようとする課題】
しかしながら、端子ＶUFB，ＶUFSの対、端子ＶVFB，ＶVFSの対、端子ＶWFB，ＶWFSの対は、その他の端子と交互に配置されている。よって凹部５０３の数も多く必要であり、小型化を阻む要因の一つとなっている。
【０００７】
またインバータモジュール５０１を基板に実装する際に、基板上で比較的高い電圧が印加される配線パターンと、比較的低い電圧が印加される配線パターンとが交錯し易い。これは配線パターンに寄生するインダクタンスを増加させ易く、望ましくない。
【０００８】
本発明はかかる事情に鑑みてなされたもので、インバータモジュールの小型化を図りつつ沿面距離を稼ぐことを目的とする。また負荷との接続のための配線の敷設や、電源との接続のための配線の敷設を容易にすることも目的とする。
【０００９】
【課題を解決するための手段】
この発明のうち請求項１にかかるものはインバータモジュールであって、所定の端子ピッチで第１方向にジグザグインラインで配置される複数の端子を備え、前記複数の端子は少なくとも一つの負荷側出力端子と、少なくとも一つの高電位側制御入力端子と、少なくとも一つの低電位側制御入力端子とを有する。前記少なくとも一つの負荷側出力端子のいずれもが、前記第１方向と直交する第２方向へと屈曲して延在し、前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、第１条件または第２条件の少なくともいずれか一方を満足する。ここで第１条件は、前記第２方向と反対の第３方向に屈曲して延在することであり、第２条件は、前記少なくとも一つの負荷側出力端子と前記端子ピッチの３倍以上離れて配置されることである。
【００１０】
この発明のうち請求項２にかかるものは、請求項１記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第１条件を満足する。
【００１１】
この発明のうち請求項３にかかるものは、請求項１記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第１条件を満足する。
【００１２】
この発明のうち請求項４にかかるものは、請求項１記載のインバータモジュールであって、前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第２条件を満足する。
【００１３】
この発明のうち請求項５にかかるものは、請求項１記載のインバータモジュールであって、前記少なくとも一つの負荷側出力端子は複数設けられる。
【００１４】
この発明のうち請求項６にかかるものは、請求項１記載のインバータモジュールであって、前記複数の端子は、前記第１方向に直交する方向に屈曲して延在する少なくとも一つのブートストラップ入力端子を更に有する。そして前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、第３条件または第４条件の少なくともいずれか一方を満足する。ここで第３条件は、前記少なくとも一つのブートストラップ入力端子が屈曲する方向と反対方向に屈曲して延在することであり、第４条件は、前記少なくとも一つのブートストラップ入力端子と前記端子ピッチの３倍以上離れて配置されることである。
【００１５】
この発明のうち請求項７にかかるものは、請求項６記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第３条件を満足する。
【００１６】
この発明のうち請求項８にかかるものは、請求項６記載のインバータモジュールであって、前記少なくとも一つのブートストラップ入力端子は複数設けられる。
【００１７】
この発明のうち請求項９にかかるものは、請求項６記載のインバータモジュールであって、前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第３条件を満足する。
【００１８】
この発明のうち請求項１０にかかるものは、請求項１記載のインバータモジュールであって、前記複数の端子は、前記少なくとも一つの低電位側制御入力端子と前記少なくとも一つの負荷側出力端子との間に配置される、少なくとも一つの高電位側制御出力端子を更に有する。そして、前記少なくとも一つの高電位側制御出力端子の先端は、前記少なくとも一つの高電位側制御入力端子の先端、及び前記少なくとも一つの低電位側制御入力端子の先端のいずれよりも短い。
【００１９】
この発明のうち請求項１１にかかるものは、請求項１０記載のインバータモジュールであって、前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第２条件を満足する。
【００２０】
この発明のうち請求項１２にかかるものは、請求項１記載のインバータモジュールであって、少なくとも一つの相に対応したインバータを更に備える。そして前記複数の端子は、各々の前記インバータに共通して接続される高電位側電源端子と、各々の前記インバータに接続される、少なくとも一つの低電位側電源端子とを更に有する。そして前記高電位側電源端子と、前記少なくとも一つの低電位側電源端子とは、いずれも前記第１条件を満足する。
【００２１】
この発明のうち請求項１３にかかるものは、請求項１０記載のインバータモジュールであって、前記少なくとも一つの低電位側電源端子は、前記インバータの各々に共通して接続された単一の端子であり、前記高電位側電源端子と前記単一の端子とは隣接して配置される。
【００２２】
この発明のうち請求項１４にかかるものは、請求項１３記載のインバータモジュールであって、一の前記インバータのスイッチング制御を行うスイッチング制御回路を更に備える。そして前記複数の端子は、前記スイッチング制御回路の短絡検出端に接続された短絡検出端子と、前記スイッチング制御回路の接地端に接続された接地端子とを更に有する。前記短絡検出端子と前記接地端子とは隣接して配置される。
【００２３】
この発明のうち請求項１５にかかるものは、請求項１記載のインバータモジュールであって、複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備える。そして前記複数の端子は、前記複数のスイッチング制御回路の各々の接地端を共通に接続する接地端子を更に有する。
【００２４】
この発明のうち請求項１６にかかるものは、請求項１記載のインバータモジュールであって、複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備える。そして前記複数の端子は、前記複数のスイッチング制御回路の各々の短絡検出端を共通に接続する短絡検出端子を更に有する。
【００２５】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１にかかる半導体装置であるインバータモジュール１の内部構成を示す回路図である。インバータモジュール１は三相インバータを構成し、Ｕ相の高電位側制御素子であるトランジスタＱUPと、Ｕ相の低電位側制御素子であるトランジスタＱUNと、Ｖ相の高電位側制御素子であるトランジスタＱVPと、Ｖ相の低電位側制御素子であるトランジスタＱVNと、Ｗ相の高電位側制御素子であるトランジスタＱWPと、Ｗ相の低電位側制御素子であるトランジスタＱWNとを備えている。
【００２６】
トランジスタＱUP，ＱUN，ＱVP，ＱVN，ＱWP，ＱWNにはそれぞれフリーホイールダイオードＤUP，ＤUN，ＤVP，ＤVN，ＤWP，ＤWNが設けられており、フリーホイールダイオードＤRT（ＲはＵ，Ｖ，Ｗのいずれか一つを、ＴはＰ，Ｎのいずれか一つを、それぞれ代表して表現する）のカソード及びアノードは、それぞれトランジスタＱRTのコレクタ及びエミッタに接続されている。トランジスタＱRPのエミッタとトランジスタＱRNのコレクタとは共通して接続されている。
【００２７】
インバータモジュール１は更に、Ｒ相に応じて設けられ、トランジスタＱRP，ＱRNのいずれのスイッチングをも制御するスイッチング制御回路ＩＣRを備えている。スイッチング制御回路ＩＣRは、トランジスタＱRP，ＱRNのそれぞれのゲート電極に接続される高電位側制御端ＨＯ及び低電位側制御端ＬＯを有している。またトランジスタＱRNのエミッタに接続されるインバータ側接地端ＶＮＯをも有している。
【００２８】
スイッチング制御回路ＩＣ R は更に、高電位側制御入力端ＰＩＮと、低電位側制御入力端ＮＩＮとをも有している。高電位側制御入力端ＰＩＮに与えられる論理信号は、高電位側制御端ＨＯに与えられる電位に対応する論理を決定する。低電位側制御入力端ＮＩＮに与えられる論理信号は、低電位側制御端ＬＯに与えられる電位に対応する論理を決定する。
【００２９】
更にスイッチング制御回路ＩＣRは、ブートストラップ入力端ＶB、負荷側出力端ＶSを備えている。負荷側出力端ＶSに対してブートストラップ入力端ＶBにブートストラップ電圧が印加された状態において、高電位側制御端ＨＯはトランジスタＱRPのゲートに、低電位側制御端ＬＯはトランジスタＱRNのゲートに、それぞれ適切な電圧を与える。トランジスタＱRTは自身のゲートに与えられた電圧に基づいてスイッチングする。ブートストラップ電圧は例えば数百ボルトである。
【００３０】
更にスイッチング制御回路ＩＣRは接地端ＣＯＭ、動作電源端ＶCCを有している。接地端ＣＯＭに対して動作電源端ＶCCに動作電圧が供給されることにより、スイッチング制御回路ＩＣRは動作する。動作電圧は例えば十数ボルトである。
【００３１】
更にスイッチング制御回路ＩＣRは短絡検出端ＣＩＮ、エラー検出端Ｆoとを有している。短絡及び動作エラーが検出された場合に、これらにそれぞれ電流が流れる。短絡検出端ＣＩＮ、エラー検出端Ｆoにそれぞれ抵抗を接続することにより、当該抵抗における電圧降下から短絡及び動作エラーの発生を検知できる。当該抵抗は、インバータモジュール１の外部において設けられる。
【００３２】
インバータモジュール１はその外部に対して露出する複数の端子を備えている。高電位側インバータ電源端子ＰはトランジスタＱUP，ＱVP，ＱWPのコレクタに共通して接続されている。低電位側インバータ電源端子ＮRはトランジスタＱRNのエミッタと、スイッチング制御回路ＩＣRのインバータ側接地端ＶＮＯとに共通して接続されている。負荷側出力端子ＶRFSはスイッチング制御回路ＩＣRの負荷側出力端ＶSに接続されている。ブートストラップ入力端子ＶRFBはスイッチング制御回路ＩＣRのブートストラップ入力端ＶBに接続されている。高電位側制御入力端子ＲPはスイッチング制御回路ＩＣRの高電位側制御入力端ＰＩＮに接続されている。低電位側制御入力端子ＲNはスイッチング制御回路ＩＣRの低電位側制御入力端ＮＩＮに接続されている。接地端子ＶCRにはスイッチング制御回路ＩＣRの接地端ＣＯＭが接続されている。動作電源端子ＶN1にはスイッチング制御回路ＩＣU，ＩＣV，ＩＣWの動作電源端ＶCCが共通して接続される。短絡検出端子ＣＩRにはスイッチング制御回路ＩＣRの短絡検出端ＣＩＮが接続されている。エラー検出端子Ｆにはスイッチング制御回路ＩＣWのエラー検出端Ｆoが接続されている。
【００３３】
図２はインバータモジュール１を用いて三相の誘導性負荷３を駆動する駆動回路を示す回路図である。直流電源Ｅ１の正極はインバータモジュール１の高電位側インバータ電源端子Ｐに、負極は低電位側インバータ電源端子ＮU，ＮV，ＮWに共通して、それぞれ接続される。直流電源Ｅ１の電圧は例えば数百ボルトである。
【００３４】
負荷側出力端子ＶRFSとブートストラップ入力端子ＶRFBとの間には、ブートストラップコンデンサＣRが設けられている。また高電位側インバータ電源端子Ｐに接続されたアノードと、ブートストラップ入力端子ＶRFBに接続されたカソードとを備えたダイオードＤRも設けられている。トランジスタＱRNが導通する期間においてブートストラップコンデンサＣRが充電される。これによってスイッチング制御回路ＩＣRにおいて負荷側出力端ＶSに対してブートストラップ入力端ＶBに、直流電源Ｅ１の電圧がブートストラップ電圧として印加される。接地端子ＶCRは接地され、動作電源端子ＶN1には例えば数十ボルトの直流電位Ｅ２が印加される。
【００３５】
制御回路２は、一般には基板（図示されない）の上に形成される。そして制御回路２は、高電位側制御入力端子ＲP、低電位側制御入力端子ＲNに、所定のパターンで変化する二値論理に対応するパルス信号を与える。当該パルス信号のパターンに対応してトランジスタＱRTがスイッチングする。制御回路２には短絡検出端子ＣＩR、エラー検出端子Ｆも接続され、これらに流れる電流に基づき、それぞれ短絡及び動作エラーの発生が検知される。
【００３６】
図３はトランジスタＱRT、フリーホイールダイオードＤRT近傍の構成を示す平面図である。トランジスタＱRTのコレクタとフリーホイールダイオードＤRTのカソードとはいずれも金属板ＫRTに載置される。トランジスタＱRTのエミッタ及びベースはコレクタに関して金属板ＫRTと反対側に設けられ、エミッタはゲートを囲むＬ字形状を呈している。またフリーホイールダイオードＤRTのアノードはカソードに関して金属板ＫRTと反対側に設けられる。金属板ＫRTの屈曲する角は、平面図たる図３において直線Ｋ１，Ｋ２として現れる。
【００３７】
図４はスイッチング制御回路ＩＣRの各端の配置を示す平面図であり、図３と同じ方向から見ている。時計回りに、負荷側出力端ＶS、高電位側制御端ＨＯ、ブートストラップ入力端ＶB、高電位側制御入力端ＰＩＮ、図１及び図２には現れていなかった接地端ＧＮＤ、エラー検出端Ｆo、低電位側制御入力端ＮＩＮ、インバータ側接地端ＶＮＯ、低電位側制御端ＬＯ、短絡検出端ＣＩＮ、接地端ＣＯＭ、動作電源端ＶCCがこの順に、スイッチング制御回路ＩＣRの周辺部に配置されている。
【００３８】
スイッチング制御回路ＩＣRにおいて、ブートストラップ入力端ＶB、負荷側出力端ＶS、高電位側制御端ＨＯはガードリングＧで囲まれた高電位島に配置されている。トランジスタＱRPが導通した場合には負荷側出力端ＶSが高電位側インバータ電源端子Ｐとほぼ同電位となり、ブートストラップ入力端ＶBのみならず高電位側制御端ＨＯも数百ボルト程度の高電位となるからである。
【００３９】
図５及び図６は相まって、インバータモジュール１の内部構成を示す平面図である。図７は図５と図６とが結合する態様を示し、図５及び図６は仮想線Ｊ１Ｊ１において結合する。
【００４０】
インバータモジュール１は、リード１０１R〜１１０R，１２１〜１２３と、金属板ＫRTと、アルミ配線１３０，１３１R〜１３４R，１４１R〜１４３R，１５０と、スイッチング制御回路ＩＣRと、スイッチング制御回路ＩＣRと上記リードとを接続する金線とを備え、樹脂パッケージＰＫＧによって封止されている。金属板ＫRT、リード１０１R〜１１０R，１２１〜１２３は、これらが互いに一体であったリードフレーム（図示されない）から切り出されて形成される。
【００４１】
リード１０１U，１０２U，１０３U，１０４U，１０５U，１０７U，１０８U，１０９U，１１０Uは金線によって、それぞれスイッチング制御回路ＩＣUの負荷側出力端ＶS、高電位側制御端ＨＯ、ブートストラップ入力端ＶB、高電位側制御入力端ＰＩＮ、接地端ＧＮＤ、低電位側制御入力端ＮＩＮ、インバータ側接地端ＶＮＯ、低電位側制御端ＬＯ、短絡検出端ＣＩＮに接続されている。但し、リード１０６Uはリード１０５Uと一体に形成されており、その上にスイッチング制御回路ＩＣUを載置し、かつ金線でスイッチング制御回路ＩＣUの接地端ＣＯＭと接続されている。
【００４２】
リード１０１V〜１１０Vもリード１０１U〜１１０Uと同様にして、スイッチング制御回路ＩＣVの各端と金線で接続され、スイッチング制御回路ＩＣVが載置される。
【００４３】
リード１０１W，１０２W，１０３W，１０４W，１０５W，１０６W，１０７W，１０８W，１０９W，１１０Wは金線によって、それぞれスイッチング制御回路ＩＣWの負荷側出力端ＶS、高電位側制御端ＨＯ、ブートストラップ入力端ＶB、高電位側制御入力端ＰＩＮ、接地端ＧＮＤ、エラー検出端Ｆo、低電位側制御入力端ＮＩＮ、インバータ側接地端ＶＮＯ、低電位側制御端ＬＯ、短絡検出端ＣＩＮに接続されている。リード１２２は１０５Wと一体に形成されており、その上にスイッチング制御回路ＩＣWが載置され、かつ金線でスイッチング制御回路ＩＣWの接地端ＣＯＭと接続されている。
【００４４】
スイッチング制御回路ＩＣW，ＩＣV，ＩＣUはこの順に、第１の方向Ｘへと向かって配列されている。スイッチング制御回路ＩＣRの各端の配置が図４に示されるように設定されており、かつリード１０１R〜１１０R，１２２は、図６においては右方向で示される、方向Ｘと直交する引き出し方向に揃って引き出されている。そして、リード１０１R〜１１０Rの引き出し方向での先端は、Ｘ方向に向かって以下の順に配列される。即ちリード１２２，１１０W，１０９W，１０８W，１０７W，１０６W，１０５W，１０４W，１０３W，１０２W，１０１W，１１０V，１０９V，１０８V，１０７V，１０６V，１０５V，１０４V，１０３V，１０２V，１０１V，１１０U，１０９U，１０８U，１０７U，１０６U，１０５U，１０４U，１０３U，１０２U，１０１Uの順である。
【００４５】
リード１２１はスイッチング制御回路ＩＣU，ＩＣV，ＩＣWの動作電源端ＶCCに共通して接続され、方向Ｘについての樹脂パッケージＰＫＧの両端の２カ所において、上記引き出し方向へと引き出されている。
【００４６】
リード１２３はリード１２１，１０１Uのそれぞれの引き出し位置の間において上記引き出し方向へと引き出され、アルミ線１３０によってリード１２１を越えて金属板ＫUPと接続される。また金属板ＫUPはアルミ線１５０によって金属板ＫVP，ＫWPと相互に接続される。
【００４７】
リード１０１R，１０２R，１０８R，１０９Rは、それぞれアルミ線１３１R，１３２R，１３３R，１３４Rによってリード１２１を越えて、それぞれトランジスタＱRPのエミッタ及びベース並びにトランジスタＱRNのエミッタ及びゲートに接続される。
【００４８】
フリーホイールダイオードＤRPのアノードは、アルミ線１４１R,１４３Rを介して、それぞれトランジスタＱRPのエミッタ及び金属板ＫRNに接続される。フリーホイールダイオードＤRNのアノードは、アルミ線１４２Rを介して、トランジスタＱRNのエミッタに接続される。
【００４９】
リード１２３は高電位側インバータ電源端子Ｐとして機能し、リード１０８Rは低電位側インバータ電源端子ＮRとして機能する。リード１０１Rは負荷側出力端子ＶRFSとして、リード１０３Rはブートストラップ入力端子ＶRFBとして、リード１０４Rは高電位側制御入力端子ＲPとして、リード１０５U，１０６Uは接地端子ＶCUとして、リード１０５V，１０６Vは接地端子ＶCVとして、リード１０５W，１２２は接地端子ＶCWとして、１０７Rは低電位側制御入力端子ＲNとして、リード１１０Rは短絡検出端子ＣＩRとして、リード１０６Wはエラー検出端子Ｆとして、リード１２１は動作電源端子ＶN1として、それぞれ機能する。
【００５０】
本実施の形態では、リード１０１R〜１１０R，１２１〜１２３は方向Ｘに沿って所定の端子ピッチｅで樹脂パッケージＰＫＧに配置される。より正確には以下の通りの手順でインバータモジュール１が作成される。まず、リード１０１R〜１１０R，１２１〜１２３及び金属板ＫRTは予めリードフレーム（図示せず）として一体に形成されている。次に当該リードフレームにおいてスイッチング制御回路ＩＣR、トランジスタＱRT、フリーホイールダイオードＤRTを配置し、アルミ配線１３０，１３１R〜１３４R，１４１R〜１４３R，１５０と金線とを用いて上記の通り配線する。その後、樹脂封止を行って樹脂パッケージＰＫＧを形成し、樹脂パッケージＰＫＧからはみ出したリード１０１R〜１１０R，１２１〜１２３及び金属板ＫRTを所定の長さに切断する。
【００５１】
リード１０１R〜１１０R，１２１〜１２３はいわゆるジグザグインラインパッケージ（ＺＩＰ）のピン配置を呈している。即ち方向Ｘに沿って配列されたこれらのリードは、１つおきに決定された２方向に屈曲する。この２方向は、方向Ｘに対して直交する方向Ｙ（図面手前向き）と、方向Ｙと反対の方向Ｚ（図面奥行き向き）である。
【００５２】
リードフレームのうち金属板ＫRTに相当し、樹脂パッケージＰＫＧからはみ出る部分は、樹脂パッケージＰＫＧの近傍で切断される。従って、金属板ＫRTが樹脂パッケージＰＫＧから、露出する部分は短い。
【００５３】
リードの中には金属板ＫRTと同様に、樹脂パッケージＰＫＧの近傍で切断されるものがある。スイッチング制御回路ＩＣRの高電位側制御端ＨＯ及び低電位側制御端ＬＯは、インバータモジュール１の内部（図１参照）において必要である。しかし、図２に示されるように、インバータモジュール１の外部に取り出す必要はない。従って、これらの端ＨＯ，ＬＯに接続されたリード１０２R，１０９Rは樹脂パッケージＰＫＧの近傍で切断される。また、動作電源端子ＶN1として機能するリード１２１の一方は外部に引き出す必要がなく、ここではリード１２３に隣接する方のリード１２１が樹脂パッケージＰＫＧの近傍で切断される。また、接地端ＧＮＤ，ＣＯＭはインバータモジュール１内で共通に接続されるので、リード１０５Rも樹脂パッケージＰＫＧの近傍で切断される。但し、リード１０６U，１０６V，１２２は引き出されて延在する。
【００５４】
図８は、図６の方向８から見たピン配置を示した側面図であり、樹脂パッケージＰＫＧから端子として引き出されて延在するリードについては二重丸を、樹脂パッケージＰＫＧの近傍で切断されたリードについては通常の丸印を、それぞれ用いて図示している。
【００５５】
図９は方向Ｘへ向かって見た場合のインバータモジュール１の透視図である。金属板ＫRTは、フリーホイールダイオードＤRT、トランジスタＱRTを載置する部分と、これよりも樹脂パッケージＰＫＧの縁部に近く、かつ方向Ｙに進んだ部分とを有している。
【００５６】
上述のように、スイッチング制御回路ＩＣRにおいてガードリングＧで囲まれた高電位島に配置されている、ブートストラップ入力端ＶB、負荷側出力端ＶS、高電位側制御端ＨＯは、数百ボルトの高電位が印加されることがある。そこで本実施の形態ではこれらの端子と、高電位が印加されない端子との間の沿面距離を稼ぐべく、以下の特徴を有する。
【００５７】
まず、負荷側出力端子ＶRFSとして機能するリード１０１Rを全て方向Ｙへと屈曲して延在させる。そして高電位側制御入力端子ＲPとして機能するリード１０４R及び低電位側制御入力端子ＲNとして機能するリード１０７Rのいずれもが、下記の第１条件及び第２条件の少なくともいずれか一方を満足する。第１条件は、方向Ｚに屈曲して延在することであり、第２条件は、負荷側出力端子ＶRFSとして機能するリード１０１Rと端子ピッチの３倍（３ｅ）以上離れて配置されることである。
【００５８】
第１条件を満足する場合には複数の端子の先端が接続される基板において、第２条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【００５９】
具体的には、リード１０４Rは方向Ｚに屈曲して延在して第１条件を満足している。またリード１０７Rはリード１０１Rと距離４ｅ以上離れて配置され、第２条件を満足している。リード１０７U，１０１Vの間には、リード１０９Uが介在している。またリード１０７V，１０１Wの間には、リード１０９Vが介在している。このようにして第２条件を満足する端子の配置が実現されている。
【００６０】
リード１０２ Rはスイッチング制御回路ＩＣRの高電位側制御端ＨＯに接続されており、印加される電圧は高い。しかしリード１０２ Rの先端は短く切断されている。従ってインバータモジュール１が実装される基板において、リード１０７Rについての沿面距離は確保される。
【００６１】
また、ブートストラップ入力端子ＶRFBとして機能するリード１０３Rは方向Ｙまたは方向Ｚへと屈曲して延在させる。そして高電位側制御入力端子ＲPとして機能するリード１０４R及び低電位側制御入力端子ＲNとして機能するリード１０７Rのいずれもが、下記の第３条件及び第４条件の少なくともいずれか一方を満足する。第３条件は、リード１０３Rとは反対方向Ｚまたは方向Ｙに屈曲して延在することであり、第４条件は、ブートストラップ入力端子ＶRFBとして機能するリード１０３Rと端子ピッチの３倍（３ｅ）以上離れて配置されることである。
【００６２】
第３条件を満足する場合には複数の端子の先端が接続される基板において、第４条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。またインバータモジュールの小型化を図り易い。
【００６３】
具体的には、リード１０３Rは方向Ｙに屈曲して延在し、リード１０４ R は方向Ｚに屈曲して延在し、第３条件を満足している。またリード１０７Rはリード１０３Rと距離４ｅ以上離れて配置され、第４条件を満足している。リード１０３R，１０７Rの間には、その先端が短く切断されたリード１０５Rが介在している。このようにして第４条件を満足する端子の配置が実現されている。
【００６４】
更に、リード１０１Rは全ての相において方向Ｙへと屈曲して延在しているので、インバータモジュール１が実装される基板において、これらと負荷３との接続のための配線の敷設が容易となる。
【００６５】
またリード１２３，１０８Rは、全て方向Ｚへと屈曲して延在する。従ってインバータモジュール１が実装される基板において、これらと直流電源Ｅ１との接続のための配線の敷設が容易となる。
【００６６】
実施の形態２．
図１０は本発明の実施の形態２にかかる半導体装置であるインバータモジュール２の内部構成を示す回路図である。インバータモジュール１と同様に、インバータモジュール２はスイッチング制御回路ＩＣR、トランジスタＱRT、フリーホイールダイオードＤRTを備え、これら相互の接続関係もインバータモジュール１と同様である。
【００６７】
但し、インバータモジュール１において設けられていた短絡検出端子ＣＩU，ＣＩV，ＣＩWは一つの短絡検出端子ＣＩに纏められている。即ちスイッチング制御回路ＩＣRの短絡検出端ＣＩＮはインバータモジュール２の内部において共通に接続され、更に短絡検出端子ＣＩに接続されている。
【００６８】
また、インバータモジュール１において設けられていた接地端子ＶCU，ＶCV，ＶCWは一つの接地端子ＶNCに纏められている。即ちスイッチング制御回路ＩＣRの接地端ＣＯＭはインバータモジュール２の内部において共通に接続され、更に接地端子ＶNCに接続されている。
【００６９】
図１１はインバータモジュール２を用いて三相の誘導性負荷３を駆動する駆動回路を示す回路図である。図２に示された回路図において、短絡検出端子ＣＩU，ＣＩV，ＣＩWを一つの短絡検出端子ＣＩに、接地端子ＶCU，ＶCV，ＶCWを一つの接地端子ＶNCに、それぞれ纏めた構成を有している。
【００７０】
図１２は本発明の実施の形態２にかかる半導体装置であるインバータモジュール２の内部構成の一部を示す平面図である。本実施の形態において図５及び図１２は仮想線Ｊ１Ｊ１において結合する。即ち図５及び図１２は相まって、インバータモジュール２の内部構成を示す。図１３に図５と図１２とが結合する態様を示す。また、図１４は図１２の方向１４から見たピン配置を示した側面図であり、樹脂パッケージＰＫＧから端子として引き出されて延在するリードについては二重丸を、樹脂パッケージＰＫＧの近傍で切断されたリードについては通常の丸印を、それぞれ用いて図示している。
【００７１】
本実施の形態では、実施の形態１においてその先端が引き出されていたリードの内、リード１０５Uと一体に形成されていたリード１０６U、リード１０５Vと一体に形成されていたリード１０６V、短絡検出端子ＣＩとして機能するリード１１０U，１１０Vは樹脂パッケージＰＫＧの近傍で切断されている。
【００７２】
しかしながら本実施の形態では、リード１０５U，１０５V，１０６U，１０６V，１０５Wはリード１２２と共に一体に形成されている。よってリード１２２は接地端子ＶNCとして機能する。またリード１１０U，１１０Vはアルミ配線１５１によってリード１１０Wに接続されている。従って、リード１１０Wは短絡検出端子ＣＩとして機能する。
【００７３】
このように、インバータモジュール２の内部において、スイッチング制御回路ＩＣRの接地端ＣＯＭ同士を共通に接続し、短絡検出端ＣＩＮ同士を共通して共通に接続することにより、外部に引き出すリードの数を低減できる。具体的には実施の形態１においては２４本のリードが引き出されていたのに対し、実施の形態２においては２０本のリードが引き出されている。
【００７４】
実施の形態３．
図１５は本発明の実施の形態３にかかる半導体装置であるインバータモジュール３の内部構成を示す回路図である。インバータモジュール１と同様に、インバータモジュールはスイッチング制御回路ＩＣR、トランジスタＱRT、フリーホイールダイオードＤRTを備え、これら相互の接続関係もインバータモジュール１と同様である。
【００７５】
但し、インバータモジュール１において設けられていた短絡検出端子ＣＩU，ＣＩV，ＣＩWは設けられていない。その代わりに、スイッチング制御回路ＩＣWの短絡検出端子ＣＩＮに接続された短絡検出端子ＣＩが設けられている。また実施の形態１ではスイッチング制御回路ＩＣU，ＩＣV，ＩＣWの動作電源端ＶCCに共通して接続されていた動作電源端子ＶN1は設けられていない。その代わりに、スイッチング制御回路ＩＣU，ＩＣV，ＩＣWの動作電源端ＶCCにそれぞれ接続される動作電源端子ＶNU，ＶNV，ＶNWが設けられている。またエラー検出端子Ｆにはスイッチング制御回路ＩＣWのエラー検出端Ｆoのみならず、スイッチング制御回路ＩＣU，ＩＣVのエラー検出端Ｆoも共通して接続されている。また、インバータモジュール１において設けられていた接地端子ＶCU，ＶCV，ＶCWは一つの接地端子ＶNCに纏められている。即ちスイッチング制御回路ＩＣU，ＩＣV，ＩＣWの接地端ＣＯＭはインバータモジュール３の内部において共通に接続され、更に接地端子ＶNCに接続されている。
【００７６】
更に、低電位側インバータ電源端子ＮU，ＮV，ＮWは一つの接地端子Ｎに纏められている。即ちスイッチング制御回路ＩＣU，ＩＣV，ＩＣWのインバータ側接地端ＶＮＯと、トランジスタＱUN，ＱVN，ＱWNのエミッタとは、接地端子Ｎに共通に接続されている。
【００７７】
図１６はインバータモジュール３を用いて三相の誘導性負荷３０を駆動する駆動回路を示す回路図である。図２に示された回路図において、短絡検出端子ＣＩU，ＣＩV，ＣＩWを一つの短絡検出端子ＣＩに置換し、接地端子ＶCU，ＶCV，ＶCWを一つの接地端子ＶNCに纏め、低電位側インバータ電源端子ＮU，ＮV，ＮWを接地端子Ｎに纏め、動作電源端子ＶＮ１を動作電源端子ＶNU，ＶNV，ＶNWに分けた構成を有している。
【００７８】
図１７は本実施の形態において採用されるスイッチング制御回路ＩＣRの各端の配置を示す平面図であり、図３と同じ方向から見ている。スイッチング制御回路ＩＣRの周辺部には、時計回りに、負荷側出力端ＶS、高電位側制御端ＨＯ、高電位側制御入力端ＰＩＮ、低電位側制御入力端ＮＩＮ、接地端ＣＯＭ、動作電源端ＶCC、短絡検出端ＣＩＮ、低電位側制御端ＬＯ、エラー検出端Ｆo、接地端ＣＯＭ、インバータ側接地端ＶＮＯがこの順に、配置されている。つまり当該配置では、接地端ＣＯＭは一対設けられている。
【００７９】
ブートストラップ入力端ＶBは、負荷側出力端ＶS、高電位側制御端ＨＯ、高電位側制御入力端ＰＩＮが並ぶ方向（図中左右方向）について高電位側制御端ＨＯと高電位側制御入力端ＰＩＮとの間に位置する。しかもブートストラップ入力端ＶBは、負荷側出力端ＶS、高電位側制御端ＨＯ、高電位側制御入力端ＰＩＮよりも、動作電源端ＶCC、短絡検出端ＣＩＮ、低電位側制御端ＬＯが並ぶ行に近い。
【００８０】
実施の形態１において図４で示された配置と同様に、スイッチング制御回路ＩＣRにおいて、ブートストラップ入力端ＶB、負荷側出力端ＶS、高電位側制御端ＨＯはガードリングＧで囲まれた高電位島に配置されている。
【００８１】
図１８及び図１９は相まって、インバータモジュール３の内部構成を示す平面図である。図２０は図１８と図１９とが結合する態様を示し、図１７及び図１８は仮想線Ｊ２Ｊ２において結合する。
【００８２】
インバータモジュール３は、リード２０１R〜２０８R，２０９，２１０，２１１R，２２１，２２２と、金属板ＫRTと、アルミ配線２３０，２３１R〜２３４R，２４１R〜２４３R，２５０，２５１と、スイッチング制御回路ＩＣRと、スイッチング制御回路ＩＣRと上記リードとを接続する金線とを備え、樹脂パッケージＰＫＧによって封止されている。金属板ＫRT、リード２０１R〜２０８R，２０９，２１０，２１１R，２２１，２２２は、これらが一体であったリードフレーム（図示されない）から切り出されて形成される。
【００８３】
リード２０１R，２０２R，２０３R，２０４R，２０５R，２０６R，２０７R，２０８R，２１１Rは金線によって、それぞれスイッチング制御回路ＩＣRの負荷側出力端ＶS、高電位側制御入力端ＰＩＮ、ブートストラップ入力端ＶB、低電位側制御入力端ＮＩＮ、一対の接地端ＣＯＭ、動作電源端ＶCC、低電位側制御端ＬＯ、エラー検出端Ｆo、高電位側制御端ＨＯに接続されている。リード２０９はスイッチング制御回路ＩＣWの短絡検出端ＣＩＮに金線によって接続されている。
【００８４】
リード２０５U、２０５V，２０５ Wはそれぞれの上にスイッチング制御回路ＩＣU，ＩＣV，ＩＣWを載置し、かついずれもリード２１０と一体に形成されている。
【００８５】
スイッチング制御回路ＩＣW，ＩＣV，ＩＣUはこの順に、第１の方向Ｘへと向かって配列されている。スイッチング制御回路ＩＣRの各端の配置が図１７に示されるように設定されており、かつリード２０１R〜２０８R，２０９，２１０，２１１Rは、図１９においては右方向で示される、方向Ｘと直交する引き出し方向に揃って引き出されている。そして、上記のリード群の引き出し方向の先端は、Ｘ方向に向かって以下の順に配列される。即ちリード２０８W，２０７W，２１０，２０９，２０６W，２０５W，２０４W，２０３W，２０２W，２１１W，２０１W，２０８V，２０７V，２０６V，２０５V，２０４V，２０３V，２０２V，２１１V，２０１V，２０８U，２０７U，２０６U，２０５U，２０４U，２０３U，２０２U，２１１U，２０１Uの順である。
【００８６】
リード２２２はスイッチング制御回路ＩＣU，ＩＣV，ＩＣWのインバータ側接地端ＶＮＯに共通して接続され、方向Ｘについての樹脂パッケージＰＫＧの両端の２カ所において、上記引き出し方向へと引き出されている。
【００８７】
リード２２１はリード２２２，２０８Wのそれぞれの引き出し位置の間において上記引き出し方向へと引き出され、アルミ線２３０によってリード２２２を越えて金属板ＫWPと接続される。またアルミ線２５０によって金属板ＫWPは金属板ＫVP，ＫUPと相互に接続される。
【００８８】
リード２０１R，２１１R，２０７Rは、それぞれアルミ線２３１R，２３２R，２３４Rによってリード２２２を越えて、それぞれトランジスタＱRPのエミッタ及びゲート並びにトランジスタＱRNのゲートに接続される。リード２２２は、それぞれアルミ線２３３U，２３３V，２３３Wを介して、トランジスタＱRNのエミッタに接続される。
【００８９】
フリーホイールダイオードＤRPのアノードは、アルミ線２４１R,２４３Rを介して、それぞれトランジスタＱRPのエミッタ及び金属板ＫRNに接続される。フリーホイールダイオードＤRNのアノードは、アルミ線２４２Rを介して、トランジスタＱRNのエミッタに接続される。
【００９０】
リード２２１は高電位側インバータ電源端子Ｐとして機能し、リード２２２は接地端子Ｎとして機能する。リード２０１Rは負荷側出力端子ＶRFSとして、リード２０２Rは高電位側制御入力端子ＲPとして、リード２０３Rはブートストラップ入力端子ＶRFBとして、リード２０４Rは低電位側制御入力端子ＲNとして、リード２０６Rは動作電源端子ＶNRとして、リード２０８Wはエラー検出端子Ｆとして、リード２０９は短絡検出端子ＣＩとして、リード２１０は接地端子ＶNCとして、それぞれ機能する。
【００９１】
本実施の形態では、リード２０１R〜２０８R，２０９，２１０，２２１，２２２は方向Ｘに沿って所定の端子ピッチｅで樹脂パッケージＰＫＧに配置される。但しリード２１１Rはリード２０１R，２０２Rの間に配置されており、リード２１１Rとリード２０１R，２０２Rとの間はほぼｅ／２となっている。
【００９２】
より正確には以下の通りの手順でインバータモジュール３が作成される。まず、リード２０１R〜２０８R，２０９，２１０，２１１R，２２１，２２２及び金属板ＫRTは予めリードフレーム（図示せず）として一体に形成されている。次に当該リードフレームにおいてスイッチング制御回路ＩＣR、トランジスタＱRT、フリーホイールダイオードＤRTを配置し、アルミ配線２３０，２３１R〜２３４R，２４１R〜２４３R，２５０，２５１と金線とを用いて上記のように配線する。その後、樹脂封止を行って樹脂パッケージＰＫＧを形成し、樹脂パッケージＰＫＧからはみ出したリード２０１R〜２０８R，２０９，２１０，２１１R，２２１，２２２及び金属板ＫRTを所定の長さに切断する。
【００９３】
実施の形態１と同様に、リードフレームのうち金属板ＫRTに相当する部分は、樹脂パッケージＰＫＧの近傍で切断される。一方、リード２０１R〜２０８R，２０９，２１０，２２１，２２２はＺＩＰのピン配置を呈している。即ち方向Ｘに沿って配列されたこれらのリードは、１つおきに決定された２方向に屈曲する。この２方向は、方向Ｘに対して直交する方向Ｙ（図面手前向き）と、方向Ｙと反対の方向Ｚ（図面奥行き向き）である。
【００９４】
但し、リードの中には金属板ＫRTと同様に、樹脂パッケージＰＫＧの近傍で切断されるものがある。スイッチング制御回路ＩＣRの高電位側制御端ＨＯ及び低電位側制御端ＬＯは、インバータモジュール３の内部（図１５参照）において必要である。しかし、図１６に示されるように、インバータモジュール３の外部に取り出す必要はない。従って、これらの端ＨＯ，ＬＯに接続されたリード２１１R，２０７Rは樹脂パッケージＰＫＧの近傍で切断される。また、接地端子Ｎとして機能するリード２２２の一方は外部に引き出す必要がなく、ここではリード２０１Uに隣接する方のリード２２２が樹脂パッケージＰＫＧの近傍で切断される。
【００９５】
また、スイッチング制御回路ＩＣU，ＩＣV，ＩＣWの接地端ＣＯＭはインバータモジュール３内で共通に接続され、リード２１０が樹脂パッケージＰＫＧから引き出されるので、リード２０５Rも樹脂パッケージＰＫＧの近傍で切断される。スイッチング制御回路ＩＣU，ＩＣV，ＩＣWのエラー検出端Ｆoもインバータモジュール３内で共通に接続され、リード２０８Wが引き出されるので、リード２０８U，２０８Vも樹脂パッケージＰＫＧの近傍で切断される。
【００９６】
図２１は、図１９の方向２１から見たピン配置を示した側面図であり、樹脂パッケージＰＫＧから端子として引き出されて延在するリードについては二重丸を、樹脂パッケージＰＫＧの近傍で切断されたリードについては通常の丸印を、それぞれ用いて図示している。
【００９７】
図２２は方向Ｘへ向かって見た場合のインバータモジュール３の透視図である。金属板ＫRTは実施の形態１における場合と同様に、フリーホイールダイオードＤRT、トランジスタＱRTを載置する部分と、これよりも樹脂パッケージＰＫＧの縁部に近く、かつ方向Ｙに進んだ部分とを有している。
【００９８】
上述のように、スイッチング制御回路ＩＣRにおいてガードリングＧで囲まれた高電位島に配置されている、ブートストラップ入力端ＶB、負荷側出力端ＶS、高電位側制御端ＨＯは、数百ボルトの高電位が印加されることがある。そこで本実施の形態ではこれらの端子と、高電位が印加されない端子との間の沿面距離を稼ぐべく、以下の特徴を有する。
【００９９】
まず、負荷側出力端子ＶRFSとして機能するリード２０１Rを全て方向Ｙへと屈曲して延在させる。そして高電位側制御入力端子ＲPとして機能するリード２０２R及び低電位側制御入力端子ＲNとして機能するリード２０４Rのいずれもが、方向Ｚに屈曲して延在する（第１条件）ことを満足する。従って複数の端子の先端が接続される基板において、大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【０１００】
また、ブートストラップ入力端子ＶRFBとして機能するリード２０３Rは方向Ｙまたは方向Ｚへと屈曲して延在させる。そして高電位側制御入力端子ＲPとして機能するリード２０２R及び低電位側制御入力端子ＲNとして機能するリード２０４ Rのいずれもが、リード２０３Rとは反対方向Ｚまたは方向Ｙに屈曲して延在する（第３条件）ことを満足する。従って複数の端子の先端が接続される基板において、大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。またインバータモジュールの小型化を図り易い。
【０１０１】
更に、負荷３０と接続されるべき負荷側出力端子ＶRFSとして機能する、リード２０１Rは全ての相において方向Ｙへと屈曲して延在しているので、インバータモジュール３が実装される基板において、これらと負荷３０との接続のための配線の敷設が容易となる。
【０１０２】
また実施の形態１，実施の形態２に示されたインバータモジュール１，２とは異なり、本実施の形態のインバータモジュール３ではスイッチング制御回路ＩＣU，ＩＣV，ＩＣWのインバータ側接地端ＶＮＯが低電位側インバータ電源端子Ｎに共通に接続されている。従って、リード２２１，２２２は相互に近接して、より具体的には隣接して配置することができる。これによりインバータモジュール３が実装される基板において、直流電源Ｅ１を構成するための平滑コンデンサやスナバコンデンサとの接続のための配線を短くすることができる。これは装置の小型化に適しているのみならず、配線インダクタンスの低減を招来し、サージ電圧の低減にも適している。
【０１０３】
またリード２２２を、リード２０９，２１０と近接して配置することができる。これにより、インバータモジュール３が実装される基板において、低電位側インバータ電源端子Ｎ、短絡検出端子ＣＩ、接地端子ＶNCの間に設けられる保護回路の接続が容易となり、周辺配線の簡素化が可能となる。これは装置の小型化に適しているのみならず、配線インダクタンスの低減を招来し、ノイズの発生の低減にも適している。
【０１０４】
図２３は上記２つの効果を説明する回路図であり、説明に不用な配線、端子は省略している。一般に直流電源Ｅ１を構成するために平滑コンデンサ３０２やスナバコンデンサ３０３が用いられる。これらのコンデンサ３０２，３０３は高電位側インバータ電源端子Ｐとして機能するリード２２１と低電位側インバータ電源端子Ｎとして機能するリード２２２との間に並列に接続される。当該並列接続とリード２２１，２２２とを接続するためには配線（若しくは接続パターン）Ｌ１，Ｌ２が用いられる。配線Ｌ１，Ｌ２が長いと、これらに寄生する配線インダクタンスが大きくなり、サージ電圧も高くなる。しかし上述のようにリード２２１，２２２は近接して、より具体的には隣接して配置されるので、これらの配線Ｌ１，Ｌ２を短くすることができる。
【０１０５】
また、短絡検出端子ＣＩとして機能するリード２０９には、接地端子ＶNCとして機能するリード２１０との間にコンデンサ３０１ａが、低電位側インバータ電源端子Ｎとして機能するリード２２２との間に抵抗３０１ｂが、それぞれ接続される。コンデンサ３０１ａと抵抗３０１ｂとはいわゆるＣＲフィルタ３０１を構成し、短絡検出端子ＣＩにおける保護回路として機能する。そして上述のようにリード２０９，２１０，２２２は近接して配置されるので、これらとＣＲフィルタ３０１とを接続する配線のインダクタンスを低減することができる。
【０１０６】
変形．
切断されているか否かを問わず、半導体装置側の根本において複数の端子の近傍に、絶縁剤を塗布し、これを更に硬化させることが望ましい。当該位置における絶縁破壊強度を高めることができるからである。
【０１０７】
【発明の効果】
この発明のうち請求項１乃至請求項４にかかるインバータモジュールによれば、第１条件を満足する場合には複数の端子の先端が接続される基板において、第２条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【０１０８】
この発明のうち請求項５にかかるインバータモジュールによれば、複数の負荷側出力端子のいずれもが第２方向（Ｙ）へと屈曲して延在するので、インバータモジュールが実装される基板において、負荷側出力端子と負荷とを接続するための配線の敷設が容易となる。
【０１０９】
この発明のうち請求項６乃至請求項９にかかるインバータモジュールによれば、第３条件を満足する場合には複数の端子の先端が接続される基板において、第４条件を満足する場合には複数の端子の半導体装置側の根本において、それぞれ大きな電圧がかかる位置の間での沿面距離を稼ぐことができる。
【０１１０】
この発明のうち請求項１０及び請求項１１にかかるインバータモジュールによれば、低電位側制御入力端子と負荷側出力端子との間の距離を端子ピッチの３倍以上とることができる。しかも高電位側制御出力端子の先端は短く切断されているので、インバータモジュールが実装される基板において、低電位側制御入力端子についての沿面距離は確保される。
【０１１１】
この発明のうち請求項１２にかかるインバータモジュールによれば、インバータに接続される高電位側電源端子及び低電位側電源端子のいずれもが第３方向に屈曲して延在するので、インバータモジュールが実装される基板において、これらとインバータに供給される電源とを接続するための配線の敷設が容易となる。
【０１１２】
この発明のうち請求項１３にかかるインバータモジュールによれば、インバータモジュールが実装される基板において、これらとインバータに供給される電源とを接続するための配線を短くし、当該配線に寄生するインダクタンスを低減することができる。
【０１１３】
この発明のうち請求項１４にかかるインバータモジュールによれば、短絡検出端子と接地端子とに接続する対象、例えば短絡検出端子の保護回路への配線を簡素化することができる。
【０１１４】
この発明のうち請求項１５にかかるインバータモジュールによれば、複数の相に対応しても、接地端子の数を低減し、外部に引き出す端子の数を低減できる。
【０１１５】
この発明のうち請求項１６にかかるインバータモジュールによれば、複数の相に対応しても、短絡検出端子の数を低減し、外部に引き出す端子の数を低減できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかるインバータモジュールの内部構成を示す回路図である。
【図２】 本発明の実施の形態１において負荷を駆動する駆動回路を示す回路図である。
【図３】 本発明の実施の形態１にかかるインバータモジュールの構成の一部を示す平面図である。
【図４】 本発明の実施の形態１にかかるスイッチング制御回路を示す平面図である。
【図５】 図６と相まって本発明の実施の形態１にかかるインバータモジュールの内部構成を示す平面図である。
【図６】 図５と相まって本発明の実施の形態１にかかるインバータモジュールの内部構成を示す平面図である。
【図７】 図５と図６の結合を示す図である。
【図８】 本発明の実施の形態１にかかるインバータモジュールのピン配置を示す側面図である。
【図９】 本発明の実施の形態１にかかるインバータモジュールの透視図である。
【図１０】 本発明の実施の形態２にかかる半導体装置であるインバータモジュールの内部構成を示す回路図である。
【図１１】 本発明の実施の形態２において負荷を駆動する駆動回路を示す回路図である。
【図１２】 図５と相まって本発明の実施の形態２にかかるインバータモジュールの内部構成を示す平面図である。
【図１３】 図５と図１２の結合を示す図である。
【図１４】 本発明の実施の形態２にかかるインバータモジュールのピン配置を示す側面図である。
【図１５】 本発明の実施の形態３にかかるインバータモジュールの内部構成を示す回路図である。
【図１６】 本発明の実施の形態３において負荷を駆動する駆動回路を示す回路図である。
【図１７】 本発明の実施の形態３にかかるスイッチング制御回路を示す平面図である。
【図１８】 図１９と相まって本発明の実施の形態３にかかるインバータモジュールの内部構成を示す平面図である。
【図１９】 図１８と相まって本発明の実施の形態３にかかるインバータモジュールの内部構成を示す平面図である。
【図２０】 図１８と図１９の結合を示す図である。
【図２１】 本発明の実施の形態３にかかるインバータモジュールのピン配置を示す側面図である。
【図２２】 本発明の実施の形態３にかかるインバータモジュールの透視図である。
【図２３】 本発明の実施の形態３の効果を説明する回路図である。
【図２４】 従来のインバータモジュールの構成を例示する回路図である。
【図２５】 従来のインバータモジュールのピン配置を示す外形図である。
【符号の説明】
１〜３ インバータモジュール、ＣＩ 短絡検出端子、Ｎ 低電位側電源端子、ＵN，ＶN，ＷN 低電位側制御入力端子、ＵP，ＶP，ＷP 高電位側制御入力端子、ＶNC 接地端子、ＶUFB，ＶVFB，ＶWFB ブートストラップ入力端子、ＶUFS，ＶVFS，ＶWFS 負荷側出力端子。

Claims (16)

  1. 所定の端子ピッチで第１方向にジグザグインラインで配置される複数の端子を備え、
    前記複数の端子は
    少なくとも一つの負荷側出力端子と、
    少なくとも一つの高電位側制御入力端子と、
    少なくとも一つの低電位側制御入力端子と
    を有し、
    前記少なくとも一つの負荷側出力端子のいずれもが、前記第１方向と直交する第２方向へと屈曲して延在し、
    前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、
    （第１条件）前記第２方向と反対の第３方向に屈曲して延在すること、
    （第２条件）前記少なくとも一つの負荷側出力端子と前記端子ピッチの３倍以上離れて配置されること
    の少なくともいずれか一方を満足するインバータモジュール。
  2. 前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第１条件を満足する、請求項１記載のインバータモジュール。
  3. 前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第１条件を満足する、請求項１記載のインバータモジュール。
  4. 前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第２条件を満足する、請求項１記載のインバータモジュール。
  5. 前記少なくとも一つの負荷側出力端子は複数設けられる、請求項１記載のインバータモジュール。
  6. 前記複数の端子は、
    前記第１方向に直交する方向に屈曲して延在する少なくとも一つのブートストラップ入力端子
    を更に有し、
    前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、
    （第３条件）前記少なくとも一つのブートストラップ入力端子が屈曲する方向と反対方向に屈曲して延在すること、
    （第４条件）前記少なくとも一つのブートストラップ入力端子と前記端子ピッチの３倍以上離れて配置されること
    の少なくともいずれか一方を満足する請求項１記載のインバータモジュール。
  7. 前記少なくとも一つの高電位側制御入力端子及び前記少なくとも一つの低電位側制御入力端子のいずれもが、前記第３条件を満足する、請求項６記載のインバータモジュール。
  8. 前記少なくとも一つのブートストラップ入力端子は複数設けられる、請求項６記載のインバータモジュール。
  9. 前記少なくとも一つの高電位側制御入力端子は複数設けられ、そのいずれもが前記第３条件を満足する、請求項６記載のインバータモジュール。
  10. 前記複数の端子は、
    前記少なくとも一つの低電位側制御入力端子と前記少なくとも一つの負荷側出力端子との間に配置される、少なくとも一つの高電位側制御出力端子
    を更に有し、
    前記少なくとも一つの高電位側制御出力端子の先端は、前記少なくとも一つの高電位側制御入力端子の先端、及び前記少なくとも一つの低電位側制御入力端子の先端のいずれよりも短い、請求項１記載のインバータモジュール。
  11. 前記少なくとも一つの低電位側制御入力端子は複数設けられ、そのいずれもが前記第２条件を満足する、請求項１０記載のインバータモジュール。
  12. 少なくとも一つの相に対応したインバータ
    を更に備え、
    前記複数の端子は、
    各々の前記インバータに共通して接続される高電位側電源端子と、
    各々の前記インバータに接続される、少なくとも一つの低電位側電源端子と
    を更に有し、
    前記高電位側電源端子と、前記少なくとも一つの低電位側電源端子とは、いずれも前記第１条件を満足する、請求項１記載のインバータモジュール。
  13. 前記少なくとも一つの低電位側電源端子は、前記インバータの各々に共通して接続された単一の端子であり、
    前記高電位側電源端子と前記単一の端子とは隣接して配置される、請求項１０記載のインバータモジュール。
  14. 一の前記インバータのスイッチング制御を行うスイッチング制御回路
    を更に備え、
    前記複数の端子は、
    前記スイッチング制御回路の短絡検出端に接続された短絡検出端子と、
    前記スイッチング制御回路の接地端に接続された接地端子と
    を更に有し、
    前記短絡検出端子と前記接地端子とは隣接して配置される、請求項１３記載のインバータモジュール。
  15. 複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備え、
    前記複数の端子は、
    前記複数のスイッチング制御回路の各々の接地端を共通に接続する接地端子
    を更に有する、請求項１記載のインバータモジュール。
  16. 複数の相にそれぞれ対応した複数のスイッチング制御回路を更に備え、
    前記複数の端子は、
    前記複数のスイッチング制御回路の各々の短絡検出端を共通に接続する短絡検出端子
    を更に有する、請求項１記載のインバータモジュール。
JP2001202153A 2001-07-03 2001-07-03 インバータモジュール Expired - Lifetime JP4450530B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001202153A JP4450530B2 (ja) 2001-07-03 2001-07-03 インバータモジュール
US10/106,443 US6794742B2 (en) 2001-07-03 2002-03-27 Inverter module having a plurality of terminals at a predetermined pitch
KR10-2002-0029809A KR100461131B1 (ko) 2001-07-03 2002-05-29 인버터 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001202153A JP4450530B2 (ja) 2001-07-03 2001-07-03 インバータモジュール

Publications (3)

Publication Number Publication Date
JP2003018862A JP2003018862A (ja) 2003-01-17
JP2003018862A5 JP2003018862A5 (ja) 2006-11-02
JP4450530B2 true JP4450530B2 (ja) 2010-04-14

Family

ID=19039007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001202153A Expired - Lifetime JP4450530B2 (ja) 2001-07-03 2001-07-03 インバータモジュール

Country Status (3)

Country Link
US (1) US6794742B2 (ja)
JP (1) JP4450530B2 (ja)
KR (1) KR100461131B1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4450530B2 (ja) * 2001-07-03 2010-04-14 三菱電機株式会社 インバータモジュール
JP4729909B2 (ja) * 2004-11-26 2011-07-20 株式会社安川電機 モータ制御装置
KR101321361B1 (ko) * 2005-09-05 2013-10-22 페어차일드코리아반도체 주식회사 모터구동용 인버터 모듈 및 이를 구비한 모터구동장치와인버터 집적회로 패키지
DE102006008632B4 (de) * 2006-02-21 2007-11-15 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102007016901B4 (de) * 2007-04-10 2012-01-26 Infineon Technologies Ag Halbleiterbauelement und elektronisches Modul
US8120161B2 (en) * 2007-04-10 2012-02-21 Infineon Technologies Ag Semiconductor module including semiconductor chips coupled to external contact elements
US8227908B2 (en) 2008-07-07 2012-07-24 Infineon Technologies Ag Electronic device having contact elements with a specified cross section and manufacturing thereof
JP5099243B2 (ja) 2010-04-14 2012-12-19 株式会社デンソー 半導体モジュール
US9524928B2 (en) 2010-12-13 2016-12-20 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package having control and driver circuits
US9324646B2 (en) 2010-12-13 2016-04-26 Infineon Technologies America Corp. Open source power quad flat no-lead (PQFN) package
US9443795B2 (en) 2010-12-13 2016-09-13 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package having bootstrap diodes on a common integrated circuit (IC)
US9355995B2 (en) 2010-12-13 2016-05-31 Infineon Technologies Americas Corp. Semiconductor packages utilizing leadframe panels with grooves in connecting bars
US9620954B2 (en) 2010-12-13 2017-04-11 Infineon Technologies Americas Corp. Semiconductor package having an over-temperature protection circuit utilizing multiple temperature threshold values
US9711437B2 (en) 2010-12-13 2017-07-18 Infineon Technologies Americas Corp. Semiconductor package having multi-phase power inverter with internal temperature sensor
US9659845B2 (en) 2010-12-13 2017-05-23 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package in a single shunt inverter circuit
US9362215B2 (en) 2010-12-13 2016-06-07 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) semiconductor package with leadframe islands for multi-phase power inverter
US9449957B2 (en) 2010-12-13 2016-09-20 Infineon Technologies Americas Corp. Control and driver circuits on a power quad flat no-lead (PQFN) leadframe
US8587101B2 (en) 2010-12-13 2013-11-19 International Rectifier Corporation Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections
JP5484372B2 (ja) 2011-02-14 2014-05-07 三菱電機株式会社 半導体モジュール
JP5765979B2 (ja) * 2011-03-18 2015-08-19 三菱電機株式会社 加熱調理器
JP6029288B2 (ja) * 2012-02-22 2016-11-24 三菱電機株式会社 パワーモジュール
KR101350684B1 (ko) * 2012-07-02 2014-01-13 삼성전기주식회사 유도성 부하에 적용 가능한 게이트 드라이버 회로, 인버터 모듈 및 인버터 장치
EP2775518A3 (en) * 2013-03-07 2017-11-08 International Rectifier Corporation Power Quad Flat No-Lead (PQFN) package in a single shunt inverter circuit
JP6345583B2 (ja) * 2014-12-03 2018-06-20 ルネサスエレクトロニクス株式会社 半導体装置
US9704789B1 (en) * 2016-10-16 2017-07-11 Alpha And Omega Semiconductor (Cayman) Ltd. Molded intelligent power module
JP6647187B2 (ja) * 2016-11-14 2020-02-14 三菱電機株式会社 パワーモジュールおよびその製造方法
JP6954413B1 (ja) * 2020-06-29 2021-10-27 ダイキン工業株式会社 インバータ装置
JP2024080226A (ja) 2022-12-02 2024-06-13 三菱電機株式会社 半導体装置および回路基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63108761A (ja) * 1986-10-27 1988-05-13 Nec Corp 樹脂封止型半導体装置
JP2763004B2 (ja) * 1987-10-20 1998-06-11 株式会社 日立製作所 半導体装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH0697237A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 半導体装置及びその製造方法
JP3394377B2 (ja) * 1996-01-09 2003-04-07 三菱電機株式会社 半導体装置および半導体モジュール
EP1026741A4 (en) 1997-10-07 2001-02-21 Mitsubishi Electric Corp SEMICONDUCTOR DEVICE
JP3674333B2 (ja) * 1998-09-11 2005-07-20 株式会社日立製作所 パワー半導体モジュール並びにそれを用いた電動機駆動システム
JP4073559B2 (ja) 1998-10-30 2008-04-09 三菱電機株式会社 半導体装置
JP2000196009A (ja) * 1998-12-24 2000-07-14 Mitsubishi Electric Corp 半導体パワーモジュール
JP3468355B2 (ja) * 1999-02-24 2003-11-17 新光電気工業株式会社 半導体装置及び半導体装置システム
JP2002119068A (ja) * 2000-10-04 2002-04-19 Denso Corp 電力用インバータ装置
JP4450530B2 (ja) * 2001-07-03 2010-04-14 三菱電機株式会社 インバータモジュール

Also Published As

Publication number Publication date
KR100461131B1 (ko) 2004-12-13
KR20030003680A (ko) 2003-01-10
JP2003018862A (ja) 2003-01-17
US20030006434A1 (en) 2003-01-09
US6794742B2 (en) 2004-09-21

Similar Documents

Publication Publication Date Title
JP4450530B2 (ja) インバータモジュール
JP3692906B2 (ja) 電力配線構造及び半導体装置
CN110998838B (zh) 半导体模块
JP4660214B2 (ja) 電力用半導体装置
JP6836201B2 (ja) 電力変換装置
CN108511396B (zh) 电子装置
CN107622998B (zh) 半导体模块
CN110178304B (zh) 半导体装置
JP4004460B2 (ja) 半導体装置
JP4164810B2 (ja) 電力用半導体モジュール
US6795324B2 (en) Power converter
US11509234B2 (en) Power conversion apparatus
CN110622307B (zh) 半导体模块以及电力变换装置
JP4246040B2 (ja) 半導体装置の実装体
US11848245B2 (en) Power semiconductor apparatus
CN114078829A (zh) 一种智能功率模块
JP2013140889A (ja) パワーモジュール
JP7375595B2 (ja) 電力変換器用の基板
JP7413930B2 (ja) 電力変換器用の基板
WO2023145144A1 (ja) パワー半導体モジュール
JP7488373B2 (ja) 制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法
US20240106341A1 (en) Semiconductor device
JP5257669B2 (ja) 電力変換装置
JP2023128422A (ja) 電力変換装置
JP2024053151A (ja) 電力変換器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060920

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060920

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091020

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100126

R150 Certificate of patent or registration of utility model

Ref document number: 4450530

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140205

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term