JP2000196009A - 半導体パワーモジュール - Google Patents
半導体パワーモジュールInfo
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/1304—Transistor
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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Abstract
(57)【要約】
【課題】 制御基板の小形化を可能とすると共に制御基
板への取付け容易な小形の半導体パワーモジュールを得
る。 【解決手段】 スイッチング素子Ｔ１〜Ｔ６とＨＶＩＣ
１〜ＩＣ３およびＬＶＩＣ４を備えた半導体パワーモジ
ュールにおけるスイッチング素子Ｔ１〜Ｔ６の電源端子
Ｐ、Ｎおよび出力端子Ｕ、Ｖ、Ｗを、ＨＶＩＣ１〜３お
よびＬＶＩＣの制御端子および電源端子と共に絶縁金属
基板１０Ａの一辺の端縁近傍に一列に形成し、かつ、出
力端子Ｕ、Ｖ、ＷとＨＶＩＣ１〜３の負側の電源電極端
子とを兼用したので、総端端子数が少なく、小形かつ制
御基板への取付け容易なＳＩＬ形パッケージ２０Ａを得
た。
板への取付け容易な小形の半導体パワーモジュールを得
る。 【解決手段】 スイッチング素子Ｔ１〜Ｔ６とＨＶＩＣ
１〜ＩＣ３およびＬＶＩＣ４を備えた半導体パワーモジ
ュールにおけるスイッチング素子Ｔ１〜Ｔ６の電源端子
Ｐ、Ｎおよび出力端子Ｕ、Ｖ、Ｗを、ＨＶＩＣ１〜３お
よびＬＶＩＣの制御端子および電源端子と共に絶縁金属
基板１０Ａの一辺の端縁近傍に一列に形成し、かつ、出
力端子Ｕ、Ｖ、ＷとＨＶＩＣ１〜３の負側の電源電極端
子とを兼用したので、総端端子数が少なく、小形かつ制
御基板への取付け容易なＳＩＬ形パッケージ２０Ａを得
た。
Description
【０００１】
【発明の属する技術分野】この発明は、シングルインラ
インパッケージ（以下、ＳＩＬと記す）で構成された半
導体パワーモジュールに関するものである。
インパッケージ（以下、ＳＩＬと記す）で構成された半
導体パワーモジュールに関するものである。
【０００２】
【従来の技術】電力制御用に供するスイッチング素子を
備える主回路と前記スイッチング素子を駆動制御する制
御素子を備える制御回路とをパッケージに収めた半導体
パワーモジュールがモータ制御用インバータ等に多用さ
れている。
備える主回路と前記スイッチング素子を駆動制御する制
御素子を備える制御回路とをパッケージに収めた半導体
パワーモジュールがモータ制御用インバータ等に多用さ
れている。
【０００３】図５は従来の半導体パワーモジュールに搭
載された三相インバータの回路図、図６は図５に対応す
る半導体パワーモジュールの部品配置を示す平面図、図
７は図６に示した半導体パワーモジュールのＡ−Ａ断面
を示す図、図８は図７に示した半導体パワーモジュール
の制御基板への取付法の一例を示す断面図である。
載された三相インバータの回路図、図６は図５に対応す
る半導体パワーモジュールの部品配置を示す平面図、図
７は図６に示した半導体パワーモジュールのＡ−Ａ断面
を示す図、図８は図７に示した半導体パワーモジュール
の制御基板への取付法の一例を示す断面図である。
【０００４】図５、図６において、Ｔ１〜Ｔ３は絶縁ゲ
ート・バイポーラ・トランジスタ（ＩＧＢＴ）からなる
第一スイッチング素子、Ｔ４〜Ｔ６はスイッチング素子
Ｔ１〜Ｔ３とそれぞれ直列接続された絶縁ゲート・バイ
ポーラ・トランジスタからなる第二スイッチング素子、
Ｄ１〜Ｄ６はスイッチング素子Ｔ１〜Ｔ６のそれぞれに
逆並列に接続されたフライホイルダイオード、ＩＣ１〜
ＩＣ３はそれぞれスイッチング素子Ｔ１〜Ｔ３を駆動制
御するハイサイドの制御ＩＣからなる第一制御半導体素
子、ＩＣ４はスイッチング素子Ｔ４〜Ｔ６を駆動制御す
るローサイドの制御ＩＣからなる第二制御半導体素子で
ある。
ート・バイポーラ・トランジスタ（ＩＧＢＴ）からなる
第一スイッチング素子、Ｔ４〜Ｔ６はスイッチング素子
Ｔ１〜Ｔ３とそれぞれ直列接続された絶縁ゲート・バイ
ポーラ・トランジスタからなる第二スイッチング素子、
Ｄ１〜Ｄ６はスイッチング素子Ｔ１〜Ｔ６のそれぞれに
逆並列に接続されたフライホイルダイオード、ＩＣ１〜
ＩＣ３はそれぞれスイッチング素子Ｔ１〜Ｔ３を駆動制
御するハイサイドの制御ＩＣからなる第一制御半導体素
子、ＩＣ４はスイッチング素子Ｔ４〜Ｔ６を駆動制御す
るローサイドの制御ＩＣからなる第二制御半導体素子で
ある。
【０００５】図５に示した三相インバータの回路は第一
制御半導体素子ＩＣ１〜ＩＣ３に供給する絶縁電源とし
て、所謂ブートストラップ方式を採用しており、この電
源供給用コンデンサＣ１〜Ｃ３が、第一制御半導体素子
ＩＣ１〜ＩＣ３の負側の電源電極端子ＶUFS〜ＶWFSと正
側の電源電極端子ＶUFB〜ＶWFBにおける対を成す端子Ｖ
UFSとＶUFB、ＶVFSとＶVFB、ＶWFSとＶWFBの間に接続さ
れている。
制御半導体素子ＩＣ１〜ＩＣ３に供給する絶縁電源とし
て、所謂ブートストラップ方式を採用しており、この電
源供給用コンデンサＣ１〜Ｃ３が、第一制御半導体素子
ＩＣ１〜ＩＣ３の負側の電源電極端子ＶUFS〜ＶWFSと正
側の電源電極端子ＶUFB〜ＶWFBにおける対を成す端子Ｖ
UFSとＶUFB、ＶVFSとＶVFB、ＶWFSとＶWFBの間に接続さ
れている。
【０００６】そして、第一制御半導体素子ＩＣ１〜ＩＣ
３、第二制御半導体素子ＩＣ４は外部のコントローラか
らそれぞれ制御信号を制御端子ＵP、ＶP、ＷP、ＵN、Ｖ
N、ＷNを介して入力し、入力された制御信号により対応
するスイッチング素子Ｔ１〜Ｔ６へそれぞれ駆動制御信
号を出力し、これらの駆動制御信号の入力によりスイッ
チング素子Ｔ１〜Ｔ６がＯＮ／ＯＦＦすることにより、
電力入力端子Ｐ、Ｎから入力された主電流がスイッチン
グ素子Ｔ１とスイッチング素子Ｔ４、スイッチング素子
Ｔ２とスイッチング素子Ｔ５、スイッチング素子Ｔ３と
スイッチング素子Ｔ６の接続点に接続されている出力端
子Ｕ、Ｖ、Ｗを介して制御対象の三相モータ（図示せ
ず）に任意の周波数の交流出力を供給する。
３、第二制御半導体素子ＩＣ４は外部のコントローラか
らそれぞれ制御信号を制御端子ＵP、ＶP、ＷP、ＵN、Ｖ
N、ＷNを介して入力し、入力された制御信号により対応
するスイッチング素子Ｔ１〜Ｔ６へそれぞれ駆動制御信
号を出力し、これらの駆動制御信号の入力によりスイッ
チング素子Ｔ１〜Ｔ６がＯＮ／ＯＦＦすることにより、
電力入力端子Ｐ、Ｎから入力された主電流がスイッチン
グ素子Ｔ１とスイッチング素子Ｔ４、スイッチング素子
Ｔ２とスイッチング素子Ｔ５、スイッチング素子Ｔ３と
スイッチング素子Ｔ６の接続点に接続されている出力端
子Ｕ、Ｖ、Ｗを介して制御対象の三相モータ（図示せ
ず）に任意の周波数の交流出力を供給する。
【０００７】例えば、スイッチング素子Ｔ１の動作は、
まず、スイッチング素子Ｔ１と直列接続されたローサイ
ドのスイッチング素子Ｔ４がＯＮ動作すると制御電源
（図示せず）から供給される電流が正側の電源電極端子
ＶUFB、制限抵抗Ｒ１、ダイオードＤ１を介して、コン
デンサＣ１に充電され、スイッチング素子Ｔ４がＯＦＦ
した時、コンデンサＣ１に充電された電荷が、第一制御
半導体素子ＩＣ１に電源電流として供給され、この状態
で入力信号が端子ＵPを介して入力されると第一制御半
導体素子ＩＣ１からスイッチング素子Ｔ１をＯＮする駆
動制御信号が出力され、スイッチング素子Ｔ１がＯＮす
る。他のスイッチング素子Ｔ２、Ｔ３も同様に動作す
る。
まず、スイッチング素子Ｔ１と直列接続されたローサイ
ドのスイッチング素子Ｔ４がＯＮ動作すると制御電源
（図示せず）から供給される電流が正側の電源電極端子
ＶUFB、制限抵抗Ｒ１、ダイオードＤ１を介して、コン
デンサＣ１に充電され、スイッチング素子Ｔ４がＯＦＦ
した時、コンデンサＣ１に充電された電荷が、第一制御
半導体素子ＩＣ１に電源電流として供給され、この状態
で入力信号が端子ＵPを介して入力されると第一制御半
導体素子ＩＣ１からスイッチング素子Ｔ１をＯＮする駆
動制御信号が出力され、スイッチング素子Ｔ１がＯＮす
る。他のスイッチング素子Ｔ２、Ｔ３も同様に動作す
る。
【０００８】図６、図７において、１０は絶縁金属基板
であり、金属板１１と、金属板１１の一主面上に設けら
れた絶縁層１２にて構成され、絶縁層１２上には後述の
導体領域を形成するリードフレーム１３が固着されてい
る。
であり、金属板１１と、金属板１１の一主面上に設けら
れた絶縁層１２にて構成され、絶縁層１２上には後述の
導体領域を形成するリードフレーム１３が固着されてい
る。
【０００９】このリードフレーム１３は、スイッチング
素子Ｔ１〜Ｔ３およびフライホイルダイオードＤ１〜Ｄ
３が載置されて半田付けされた第一の導体領域１３ａ
と、スイッチング素子Ｔ４〜Ｔ６とスイッチング素子Ｔ
４〜Ｔ６のそれぞれと対を成すフライホイルダイオード
Ｄ４〜Ｄ６とがそれぞれ載置されて半田付けされた第二
の導体領域１３ｂと、スイッチング素子Ｔ１〜Ｔ６の第
二の電源端子領域１３ｃと、第一制御半導体素子ＩＣ１
〜ＩＣ３が載置されて半田付けされた第三の導体領域１
３ｄと、第二制御半導体素子ＩＣ４が載置されて半田付
けされた第四の導体領域１３ｅと、第一制御半導体素子
ＩＣ１〜ＩＣ３の第一の制御端子領域１３ｆと、第一制
御半導体素子ＩＣ１〜ＩＣ３の正側の電源電極端子領域
１３ｇと、第一制御半導体素子ＩＣ１〜ＩＣ３の負側の
電源電極端子領域１３ｈと、第二制御半導体素子ＩＣ４
の第二の制御端子領域１３ｉやその他の端子領域と、ス
イッチング素子Ｔ１〜Ｔ６と第一制御半導体素子ＩＣ１
〜ＩＣ３や第二制御半導体素子ＩＣ４との中継導体領域
１３ｊとを有している。
素子Ｔ１〜Ｔ３およびフライホイルダイオードＤ１〜Ｄ
３が載置されて半田付けされた第一の導体領域１３ａ
と、スイッチング素子Ｔ４〜Ｔ６とスイッチング素子Ｔ
４〜Ｔ６のそれぞれと対を成すフライホイルダイオード
Ｄ４〜Ｄ６とがそれぞれ載置されて半田付けされた第二
の導体領域１３ｂと、スイッチング素子Ｔ１〜Ｔ６の第
二の電源端子領域１３ｃと、第一制御半導体素子ＩＣ１
〜ＩＣ３が載置されて半田付けされた第三の導体領域１
３ｄと、第二制御半導体素子ＩＣ４が載置されて半田付
けされた第四の導体領域１３ｅと、第一制御半導体素子
ＩＣ１〜ＩＣ３の第一の制御端子領域１３ｆと、第一制
御半導体素子ＩＣ１〜ＩＣ３の正側の電源電極端子領域
１３ｇと、第一制御半導体素子ＩＣ１〜ＩＣ３の負側の
電源電極端子領域１３ｈと、第二制御半導体素子ＩＣ４
の第二の制御端子領域１３ｉやその他の端子領域と、ス
イッチング素子Ｔ１〜Ｔ６と第一制御半導体素子ＩＣ１
〜ＩＣ３や第二制御半導体素子ＩＣ４との中継導体領域
１３ｊとを有している。
【００１０】なお、スイッチング素子Ｔ１〜Ｔ６の第一
の電源端子領域を第一の導体領域１３ａが兼ね、出力端
子領域を第二の導体領域１３ｂが兼ね、それぞれ一体に
形成されている。そして、外部と接続を要する各端子領
域は、その一端部が絶縁金属基板１０の図面左右の辺に
並列に配列され、絶縁金属基板１０の端縁から突出し
て、図面左側の一辺に電力用の外部リード端子列を、右
側の一辺に制御用の外部リード端子列を形成している。
の電源端子領域を第一の導体領域１３ａが兼ね、出力端
子領域を第二の導体領域１３ｂが兼ね、それぞれ一体に
形成されている。そして、外部と接続を要する各端子領
域は、その一端部が絶縁金属基板１０の図面左右の辺に
並列に配列され、絶縁金属基板１０の端縁から突出し
て、図面左側の一辺に電力用の外部リード端子列を、右
側の一辺に制御用の外部リード端子列を形成している。
【００１１】即ち、第一の電源端子領域を兼ねる第一の
導体領域１３ａ、出力端子領域を兼ねる第二の導体領域
１３ｂおよび第二の電源端子領域１３ｃが、図面左側に
配列されて絶縁金属基板１０の端縁から突出し、第一電
源端子Ｐ、出力端子Ｕ、Ｖ、Ｗ、第二電源端子Ｎからな
る電力用外部リード端子列を形成している。また、第一
の制御端子領域１３ｆ、正側の電源電極端子領域１３
ｇ、負側の電源電極端子領域１３ｈ、第二の制御端子領
域１３ｉ等が図面右側に配列されて絶縁金属基板１０の
端縁から突出し、制御端子ＵP、ＶP、ＷP、ＵN、ＶN、
ＷN、正側の電源電極端子ＶUFB、ＶVFB、ＶWFB、負側の
電源電極端子ＶUFS、ＶVFS、ＶWFS等の制御用外部リー
ド端子列を形成している。
導体領域１３ａ、出力端子領域を兼ねる第二の導体領域
１３ｂおよび第二の電源端子領域１３ｃが、図面左側に
配列されて絶縁金属基板１０の端縁から突出し、第一電
源端子Ｐ、出力端子Ｕ、Ｖ、Ｗ、第二電源端子Ｎからな
る電力用外部リード端子列を形成している。また、第一
の制御端子領域１３ｆ、正側の電源電極端子領域１３
ｇ、負側の電源電極端子領域１３ｈ、第二の制御端子領
域１３ｉ等が図面右側に配列されて絶縁金属基板１０の
端縁から突出し、制御端子ＵP、ＶP、ＷP、ＵN、ＶN、
ＷN、正側の電源電極端子ＶUFB、ＶVFB、ＶWFB、負側の
電源電極端子ＶUFS、ＶVFS、ＶWFS等の制御用外部リー
ド端子列を形成している。
【００１２】そして、図７に示したように、リードフレ
ーム１３にて構成された第二の導体領域１３ｂ、第二の
電源端子領域１３ｃ、第四の導体領域１３ｅ、第二の制
御端子領域１３ｉ、中継導体領域１３ｊ、および第二の
導体領域１３ｂ上に載置されたスイッチング素子Ｔ６、
第四の導体領域１３ｅ上に載置された第二制御半導体素
子ＩＣ４の間がワイヤ１４により配線され、スイッチン
グ素子Ｔ６および第二制御半導体素子ＩＣ４を含めて絶
縁金属基板１０がケース１５に内包され、第二の電源端
子領域１３ｃの端部および第二の制御端子領域１３ｉの
端部がケース１５を図面左右に貫通して、電力用外部リ
ード端子列として第二電源端子Ｎ、制御用外部リード端
子列としての第二の制御端子ＵNが露出している。
ーム１３にて構成された第二の導体領域１３ｂ、第二の
電源端子領域１３ｃ、第四の導体領域１３ｅ、第二の制
御端子領域１３ｉ、中継導体領域１３ｊ、および第二の
導体領域１３ｂ上に載置されたスイッチング素子Ｔ６、
第四の導体領域１３ｅ上に載置された第二制御半導体素
子ＩＣ４の間がワイヤ１４により配線され、スイッチン
グ素子Ｔ６および第二制御半導体素子ＩＣ４を含めて絶
縁金属基板１０がケース１５に内包され、第二の電源端
子領域１３ｃの端部および第二の制御端子領域１３ｉの
端部がケース１５を図面左右に貫通して、電力用外部リ
ード端子列として第二電源端子Ｎ、制御用外部リード端
子列としての第二の制御端子ＵNが露出している。
【００１３】以上のように構成された従来形の半導体パ
ワーモジュールは、スイッチング素子Ｔ６から発生する
熱をリードフレーム１３、絶縁材１２を介して金属板１
１から外部に放散する。また、外部との接続のため、ケ
ース１５における一方の側に第一電源端子Ｐ、出力端子
Ｕ、Ｖ、Ｗ、第二電源端子Ｎの５本からなる電力用外部
リード端子列が、他方の側に制御端子ＵP、ＶP、ＷP、
ＵN、ＶN、ＷN、正側の電源電極端子ＶUFB、ＶVFB、ＶW
FB、負側の電源電極端子ＶUFS、ＶVFS、ＶWFS等の合計
２１本からなる制御用の外部リード端子列が配置されて
おり、所謂、デュアルインラインパッケージ（以下、Ｄ
ＩＰと記す）を構成している。
ワーモジュールは、スイッチング素子Ｔ６から発生する
熱をリードフレーム１３、絶縁材１２を介して金属板１
１から外部に放散する。また、外部との接続のため、ケ
ース１５における一方の側に第一電源端子Ｐ、出力端子
Ｕ、Ｖ、Ｗ、第二電源端子Ｎの５本からなる電力用外部
リード端子列が、他方の側に制御端子ＵP、ＶP、ＷP、
ＵN、ＶN、ＷN、正側の電源電極端子ＶUFB、ＶVFB、ＶW
FB、負側の電源電極端子ＶUFS、ＶVFS、ＶWFS等の合計
２１本からなる制御用の外部リード端子列が配置されて
おり、所謂、デュアルインラインパッケージ（以下、Ｄ
ＩＰと記す）を構成している。
【００１４】図８は従来形の半導体パワーモジュールと
してのＤＩＰ形パッケージの制御基板への取付法の一例
を示すものである。図において、２０はＤＩＰ形パッケ
ージ、２１はＤＩＰ形パッケージ２０を載置した制御基
板、２２は制御基板２１上にＤＩＰ形パッケージ２０と
共に載置されたその他の制御部材、２３はＤＩＰ形パッ
ケージ２０の放熱部を構成する金属板（図示せず）に固
着された冷却器、２４はＤＩＰ形パッケージ２０等を載
置した制御基板２１を内包するケース（図示せず）のカ
バーであり、冷却器２３の一部がカバー２４から外部に
突出している。
してのＤＩＰ形パッケージの制御基板への取付法の一例
を示すものである。図において、２０はＤＩＰ形パッケ
ージ、２１はＤＩＰ形パッケージ２０を載置した制御基
板、２２は制御基板２１上にＤＩＰ形パッケージ２０と
共に載置されたその他の制御部材、２３はＤＩＰ形パッ
ケージ２０の放熱部を構成する金属板（図示せず）に固
着された冷却器、２４はＤＩＰ形パッケージ２０等を載
置した制御基板２１を内包するケース（図示せず）のカ
バーであり、冷却器２３の一部がカバー２４から外部に
突出している。
【００１５】ＤＩＰ形パッケージ２０は、その両側面に
電力用の外部リード端子列２０ａおよび制御用の外部リ
ード端子列２０ｂを有するので、制御基板２１への投影
面積が広く、制御基板２１が大きなものとなり、かつＤ
ＩＰ形パッケージ２０の背面に冷却器２３を固着するタ
イプの場合、ＤＩＰ形パッケージ２０やその他の制御部
材２２を載置した制御基板２１を内包するケース（図示
せず）のカバー１３の加工法が、冷却器２３の寸法、形
状に影響されて複雑となる。
電力用の外部リード端子列２０ａおよび制御用の外部リ
ード端子列２０ｂを有するので、制御基板２１への投影
面積が広く、制御基板２１が大きなものとなり、かつＤ
ＩＰ形パッケージ２０の背面に冷却器２３を固着するタ
イプの場合、ＤＩＰ形パッケージ２０やその他の制御部
材２２を載置した制御基板２１を内包するケース（図示
せず）のカバー１３の加工法が、冷却器２３の寸法、形
状に影響されて複雑となる。
【００１６】この対策として、半導体パワーモジュール
を、電力用端子および制御用端子が共に同一方向に配列
された、所謂、ＳＩＬ形の構成とすれば、制御基板２１
への投影面積が狭くなることが期待されるが、一般に
は、電力用および制御用の外部リード端子が一列に並ぶ
ことにより、合計した端子数の総本数が変わらないの
で、やはり大形となる。
を、電力用端子および制御用端子が共に同一方向に配列
された、所謂、ＳＩＬ形の構成とすれば、制御基板２１
への投影面積が狭くなることが期待されるが、一般に
は、電力用および制御用の外部リード端子が一列に並ぶ
ことにより、合計した端子数の総本数が変わらないの
で、やはり大形となる。
【００１７】
【発明が解決しようとする課題】従来の半導体パワーモ
ジュールは、以上のように構成されているので、これら
を装着した制御基板２１が大きなものとなり、かつ、Ｄ
ＩＰ形パッケージ２０の背面に冷却器２３を固着するタ
イプの場合、これらを載置した制御基板２１を内包する
ケース（図示せず）のカバー１３の加工法が、冷却器２
３の寸法、形状に影響されて複雑となる等の問題点があ
った。また、単純に制御用の外部リード端子１３ｆを電
力用の外部リード端子１３ｅ側に移してＳＩＬ形を構成
しても、合計した端子数の総本数が変わらないので、や
はり大形となるという問題点があった。
ジュールは、以上のように構成されているので、これら
を装着した制御基板２１が大きなものとなり、かつ、Ｄ
ＩＰ形パッケージ２０の背面に冷却器２３を固着するタ
イプの場合、これらを載置した制御基板２１を内包する
ケース（図示せず）のカバー１３の加工法が、冷却器２
３の寸法、形状に影響されて複雑となる等の問題点があ
った。また、単純に制御用の外部リード端子１３ｆを電
力用の外部リード端子１３ｅ側に移してＳＩＬ形を構成
しても、合計した端子数の総本数が変わらないので、や
はり大形となるという問題点があった。
【００１８】本発明は、上記のような問題点を解消する
ためになされたものであり、制御基板の小形化を可能と
すると共に制御基板への取付け容易な小形の半導体モジ
ュールを得ることを目的とする。
ためになされたものであり、制御基板の小形化を可能と
すると共に制御基板への取付け容易な小形の半導体モジ
ュールを得ることを目的とする。
【００１９】
【課題を解決するための手段】第１の発明に係わる半導
体パワーモジュールは、金属板に形成された絶縁層と、
この絶縁層上に形成され、第一スイッチング素子を載置
した第一の導体領域と、一端が上記第一スイッチング素
子の一端に直列接続された第二スイッチング素子を載置
した第二の導体領域と、上記絶縁層上に形成され、上記
第一スイッチング素子を駆動制御する第一制御半導体素
子を載置した第三の導体領域と、上記絶縁層上に形成さ
れ、上記第二スイッチング素子を駆動制御する第二制御
半導体素子を載置した第四の導体領域と、上記絶縁層上
に形成され、上記第一スイッチング素子の他端に接続さ
れた第一の電源端子領域と、上記絶縁層上に形成され、
上記第二スイッチング素子の他端に接続された第二の電
源端子領域と、上記絶縁層上に形成され、上記第一スイ
ッチング素子と上記第二スイッチング素子との接続部に
接続された出力端子領域と、上記絶縁層上に形成される
と共に上記第一制御半導体素子に接続され、この第一制
御半導体素子に制御信号を入力する第一の制御端子領域
と、上記絶縁層上に形成されると共に上記第二制御半導
体素子に接続され、この第二制御半導体素子に制御信号
を入力する第二の制御端子領域と、上記絶縁層上に形成
されると共に上記第一制御半導体素子に接続された正側
の電源電極端子領域とを備え、上記第一制御半導体素子
の負側の電源電極を上記出力端子領域に配線してこの出
力端子領域を上記負側の電源電極端子領域とすると共
に、上記第一の電源端子領域、上記第二の電源端子領
域、上記出力端子領域、上記第一の制御端子領域、上記
第二の制御端子領域および上記正側の電源電極端子領域
を、上記金属板の一辺から離れる方向に並列して突出さ
せ、外部リード端子列としたものである。
体パワーモジュールは、金属板に形成された絶縁層と、
この絶縁層上に形成され、第一スイッチング素子を載置
した第一の導体領域と、一端が上記第一スイッチング素
子の一端に直列接続された第二スイッチング素子を載置
した第二の導体領域と、上記絶縁層上に形成され、上記
第一スイッチング素子を駆動制御する第一制御半導体素
子を載置した第三の導体領域と、上記絶縁層上に形成さ
れ、上記第二スイッチング素子を駆動制御する第二制御
半導体素子を載置した第四の導体領域と、上記絶縁層上
に形成され、上記第一スイッチング素子の他端に接続さ
れた第一の電源端子領域と、上記絶縁層上に形成され、
上記第二スイッチング素子の他端に接続された第二の電
源端子領域と、上記絶縁層上に形成され、上記第一スイ
ッチング素子と上記第二スイッチング素子との接続部に
接続された出力端子領域と、上記絶縁層上に形成される
と共に上記第一制御半導体素子に接続され、この第一制
御半導体素子に制御信号を入力する第一の制御端子領域
と、上記絶縁層上に形成されると共に上記第二制御半導
体素子に接続され、この第二制御半導体素子に制御信号
を入力する第二の制御端子領域と、上記絶縁層上に形成
されると共に上記第一制御半導体素子に接続された正側
の電源電極端子領域とを備え、上記第一制御半導体素子
の負側の電源電極を上記出力端子領域に配線してこの出
力端子領域を上記負側の電源電極端子領域とすると共
に、上記第一の電源端子領域、上記第二の電源端子領
域、上記出力端子領域、上記第一の制御端子領域、上記
第二の制御端子領域および上記正側の電源電極端子領域
を、上記金属板の一辺から離れる方向に並列して突出さ
せ、外部リード端子列としたものである。
【００２０】第２の発明に係わる半導体パワーモジュー
ルは、第１の発明に係わる半導体パワーモジュールにお
いて、各導体領域が単一のリードフレームにて形成され
ているものである。
ルは、第１の発明に係わる半導体パワーモジュールにお
いて、各導体領域が単一のリードフレームにて形成され
ているものである。
【００２１】第３の発明に係わる半導体パワーモジュー
ルは、第１の発明または第２の発明に係わる半導体パワ
ーモジュールにおいて、外部リード端子列のうち、少な
くとも上記第一の電源端子領域、上記第二の電源端子領
域および上記出力端子領域の外部リード端子の端子幅
が、上記第一の制御端子領域、上記第二の制御端子領域
および上記正側の電源電極端子領域の外部リード端子の
端子幅よりも幅広であると共に、上記第一の電源端子領
域および上記第二の電源端子領域の外部リード端子が上
記端子列の両端にそれぞれ配置されたものである。
ルは、第１の発明または第２の発明に係わる半導体パワ
ーモジュールにおいて、外部リード端子列のうち、少な
くとも上記第一の電源端子領域、上記第二の電源端子領
域および上記出力端子領域の外部リード端子の端子幅
が、上記第一の制御端子領域、上記第二の制御端子領域
および上記正側の電源電極端子領域の外部リード端子の
端子幅よりも幅広であると共に、上記第一の電源端子領
域および上記第二の電源端子領域の外部リード端子が上
記端子列の両端にそれぞれ配置されたものである。
【００２２】第４の発明に係わる半導体パワーモジュー
ルは、第１の発明に係わる半導体パワーモジュールにお
いて、各導体領域の絶縁層上に位置する部分が金属箔パ
ターンにて形成され、上記絶縁層上から突出した部分が
接続部材にて構成され、該接続部材がその一端が上記絶
縁層上にて対応する金属箔パターンの端部に固着され、
他端を外部リード端子としたものである。
ルは、第１の発明に係わる半導体パワーモジュールにお
いて、各導体領域の絶縁層上に位置する部分が金属箔パ
ターンにて形成され、上記絶縁層上から突出した部分が
接続部材にて構成され、該接続部材がその一端が上記絶
縁層上にて対応する金属箔パターンの端部に固着され、
他端を外部リード端子としたものである。
【００２３】第５の発明に係わる半導体パワーモジュー
ルは、第４の発明に係わる半導体パワーモジュールにお
いて、外部リード端子列のうち、少なくとも上記第一の
電源端子領域、上記第二の電源端子領域および上記出力
端子領域の外部リード端子の端子厚さが、上記第一の制
御端子領域、上記第二の制御端子領域および上記正側の
電源電極端子領域の外部リード端子の端子厚さよりも厚
いと共に、上記第一の電源端子領域および上記第二の電
源端子領域の外部リード端子が上記端子列の両端にそれ
ぞれ配置されているものである。
ルは、第４の発明に係わる半導体パワーモジュールにお
いて、外部リード端子列のうち、少なくとも上記第一の
電源端子領域、上記第二の電源端子領域および上記出力
端子領域の外部リード端子の端子厚さが、上記第一の制
御端子領域、上記第二の制御端子領域および上記正側の
電源電極端子領域の外部リード端子の端子厚さよりも厚
いと共に、上記第一の電源端子領域および上記第二の電
源端子領域の外部リード端子が上記端子列の両端にそれ
ぞれ配置されているものである。
【００２４】第６の発明に係わる半導体パワーモジュー
ルは、第３または第５の発明に係わる半導体パワーモジ
ュールにおいて、上記出力端子領域の外部リード端子
が、上記第一の制御端子領域、上記第二の制御端子領域
および上記正側の電源電極端子領域の外部リード端子か
らなる端子列の間に分散配列されているものである。
ルは、第３または第５の発明に係わる半導体パワーモジ
ュールにおいて、上記出力端子領域の外部リード端子
が、上記第一の制御端子領域、上記第二の制御端子領域
および上記正側の電源電極端子領域の外部リード端子か
らなる端子列の間に分散配列されているものである。
【００２５】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１を図１〜図３に基づき説明する。図１は図５に示
した三相インバータの回路が搭載された半導体パワーモ
ジュールの部品配置を示す平面図、図２は図１に示した
半導体パワーモジュールの断面図、図３は図２に示した
半導体パワーモジュールの制御基板への取付法の一例を
示す断面図である。図中、従来例と同じ符号で示された
ものは従来例のそれと同一若しくは同等なものを示す。
形態１を図１〜図３に基づき説明する。図１は図５に示
した三相インバータの回路が搭載された半導体パワーモ
ジュールの部品配置を示す平面図、図２は図１に示した
半導体パワーモジュールの断面図、図３は図２に示した
半導体パワーモジュールの制御基板への取付法の一例を
示す断面図である。図中、従来例と同じ符号で示された
ものは従来例のそれと同一若しくは同等なものを示す。
【００２６】なお、図１、図２に示した半導体パワーモ
ジュールには、図５に示した三相インバータ回路が搭載
されており、図６に示した従来の半導体パワーモジュー
ルと構成部品の配置や端子の配置が異なるが、回路の動
作に関しては同じであり、説明を省略する。図１、図２
において、絶縁金属基板１０Ａは、金属板１１と、金属
板１１の一主面上に設けられた絶縁層１２と、絶縁層１
２上に配設された導体領域としてのリードフレーム１３
Ａとで構成されている。
ジュールには、図５に示した三相インバータ回路が搭載
されており、図６に示した従来の半導体パワーモジュー
ルと構成部品の配置や端子の配置が異なるが、回路の動
作に関しては同じであり、説明を省略する。図１、図２
において、絶縁金属基板１０Ａは、金属板１１と、金属
板１１の一主面上に設けられた絶縁層１２と、絶縁層１
２上に配設された導体領域としてのリードフレーム１３
Ａとで構成されている。
【００２７】このリードフレーム１３Ａは、スイッチン
グ素子Ｔ１〜Ｔ３およびフライホイルダイオードＤ１〜
Ｄ３が載置されて半田付けされた第一の導体領域１３Ａ
ａと、スイッチング素子Ｔ４〜Ｔ６とスイッチング素子
Ｔ４〜Ｔ６のそれぞれと対を成すフライホイルダイオー
ドＤ４〜Ｄ６とがそれぞれ載置されて半田付けされた３
個の島からなる第二の導体領域１３Ａｂと、スイッチン
グ素子Ｔ１〜Ｔ６の第二の電源端子領域１３Ａｃと、ス
イッチング素子Ｔ１〜Ｔ３とスイッチング素子Ｔ４〜Ｔ
６との中間点がそれぞれ接続される３個の島からなる出
力端子領域１３Ａｄと、第一制御半導体素子ＩＣ１〜Ｉ
Ｃ３が載置されて半田付けされた第三の導体領域１３Ａ
ｅと、第二制御半導体素子ＩＣ４が載置されて半田付け
された第四の導体領域１３Ａｆと、第一制御半導体素子
ＩＣ１〜ＩＣ３にそれぞれ外部コントローラ（図示せ
ず）からの制御信号を入力する複数の島からなる第一の
制御端子領域１３Ａｇと、第一制御半導体素子ＩＣ１〜
ＩＣ３の正側の電源電極端子領域１３Ａｈと、第二制御
半導体素子ＩＣ４の第二の制御端子領域１３Ａｉおよび
その他の端子領域と、スイッチング素子Ｔ１〜Ｔ６と第
一制御半導体素子ＩＣ１〜ＩＣ３および第二制御半導体
素子ＩＣ４とをそれぞれ接続する複数の島々からなる中
継導体領域１３Ａｊとを有する。
グ素子Ｔ１〜Ｔ３およびフライホイルダイオードＤ１〜
Ｄ３が載置されて半田付けされた第一の導体領域１３Ａ
ａと、スイッチング素子Ｔ４〜Ｔ６とスイッチング素子
Ｔ４〜Ｔ６のそれぞれと対を成すフライホイルダイオー
ドＤ４〜Ｄ６とがそれぞれ載置されて半田付けされた３
個の島からなる第二の導体領域１３Ａｂと、スイッチン
グ素子Ｔ１〜Ｔ６の第二の電源端子領域１３Ａｃと、ス
イッチング素子Ｔ１〜Ｔ３とスイッチング素子Ｔ４〜Ｔ
６との中間点がそれぞれ接続される３個の島からなる出
力端子領域１３Ａｄと、第一制御半導体素子ＩＣ１〜Ｉ
Ｃ３が載置されて半田付けされた第三の導体領域１３Ａ
ｅと、第二制御半導体素子ＩＣ４が載置されて半田付け
された第四の導体領域１３Ａｆと、第一制御半導体素子
ＩＣ１〜ＩＣ３にそれぞれ外部コントローラ（図示せ
ず）からの制御信号を入力する複数の島からなる第一の
制御端子領域１３Ａｇと、第一制御半導体素子ＩＣ１〜
ＩＣ３の正側の電源電極端子領域１３Ａｈと、第二制御
半導体素子ＩＣ４の第二の制御端子領域１３Ａｉおよび
その他の端子領域と、スイッチング素子Ｔ１〜Ｔ６と第
一制御半導体素子ＩＣ１〜ＩＣ３および第二制御半導体
素子ＩＣ４とをそれぞれ接続する複数の島々からなる中
継導体領域１３Ａｊとを有する。
【００２８】そして、スイッチング素子Ｔ１〜Ｔ６の第
一の電源端子領域を第一の導体領域１３Ａａが兼ね、第
一制御半導体素子ＩＣ１〜ＩＣ３の負側の電源電極端子
領域を出力端子領域１３Ａｄが兼ね、それぞれ一体に形
成されている。しかし、図６に示した従来例とは異な
り、全ての端子領域の一端部が絶縁金属基板１０の図面
右側の一辺に並列に配列されて同一方向に延伸してい
る。
一の電源端子領域を第一の導体領域１３Ａａが兼ね、第
一制御半導体素子ＩＣ１〜ＩＣ３の負側の電源電極端子
領域を出力端子領域１３Ａｄが兼ね、それぞれ一体に形
成されている。しかし、図６に示した従来例とは異な
り、全ての端子領域の一端部が絶縁金属基板１０の図面
右側の一辺に並列に配列されて同一方向に延伸してい
る。
【００２９】即ち、図１に示されるように、第一の電源
端子領域を兼ねる第一の導体領域１３Ａａと第二の電源
端子領域１３Ａｃは絶縁金属基板１０Ａ上における図面
左側に位置し、第一の導体領域１３Ａａの一端が絶縁金
属基板１０Ａにおける図面上側辺に沿って右方向に延伸
して絶縁金属基板１０Ａの右側辺の端縁からの突出し、
第一電源端子Ｐを形成している。また、第二の電源端子
領域１３Ａｃの一端が図面下側辺に沿って右方向に延伸
して絶縁金属基板１０Ａの右側辺の端縁からの突出し、
第二電源端子Ｎを形成している。スイッチング素子Ｔ１
〜Ｔ３とスイッチング素子Ｔ４〜Ｔ６との中間点がそれ
ぞれ接続される３個の島からなる出力端子領域１３Ａｄ
は、それぞれ絶縁金属基板１０Ａ上における図面右側に
位置し、図面右方向に延伸して絶縁金属基板１０Ａの右
側辺の端縁からの突出し、出力端子Ｕ、Ｖ、Ｗを形成し
ている。
端子領域を兼ねる第一の導体領域１３Ａａと第二の電源
端子領域１３Ａｃは絶縁金属基板１０Ａ上における図面
左側に位置し、第一の導体領域１３Ａａの一端が絶縁金
属基板１０Ａにおける図面上側辺に沿って右方向に延伸
して絶縁金属基板１０Ａの右側辺の端縁からの突出し、
第一電源端子Ｐを形成している。また、第二の電源端子
領域１３Ａｃの一端が図面下側辺に沿って右方向に延伸
して絶縁金属基板１０Ａの右側辺の端縁からの突出し、
第二電源端子Ｎを形成している。スイッチング素子Ｔ１
〜Ｔ３とスイッチング素子Ｔ４〜Ｔ６との中間点がそれ
ぞれ接続される３個の島からなる出力端子領域１３Ａｄ
は、それぞれ絶縁金属基板１０Ａ上における図面右側に
位置し、図面右方向に延伸して絶縁金属基板１０Ａの右
側辺の端縁からの突出し、出力端子Ｕ、Ｖ、Ｗを形成し
ている。
【００３０】さらに、複数の島々からなる第一の制御端
子領域１３Ａｇ、正側の電源電極端子領域１３Ａｈ、第
二の制御端子領域１３Ａｉも、それぞれ絶縁金属基板１
０Ａ上における図面右側に位置し、図面右方向に延伸し
て絶縁金属基板１０Ａの右側辺の端縁からの突出し、制
御端子ＵP、ＶP、ＷP、ＵN、ＶN、ＷN、正側の電源電極
端子ＶUFB、ＶVFB、ＶWFB等を形成している。また、電
力用および制御用の外部リード端子列において、第一電
源端子Ｐおよび第二電源端子Ｎはそれぞれ前記端子列の
両端に位置し、出力端子Ｕ、Ｖ、Ｗは、第一電源端子Ｐ
および第二電源端子Ｎに挟まれた制御端子ＵP、ＶP、Ｗ
P、ＵN、ＶN、ＷNや正側の電源電極端子ＶUFB、ＶVFB、
ＶWFB等からなる端子列の間に分散配列されている。な
お、第一制御半導体素子ＩＣ１〜ＩＣ３の負側の電源電
極端子ＶUFS、ＶVFS、ＶWFSはそれぞれ出力端子Ｕ、
Ｖ、Ｗが兼ね、省略されている。
子領域１３Ａｇ、正側の電源電極端子領域１３Ａｈ、第
二の制御端子領域１３Ａｉも、それぞれ絶縁金属基板１
０Ａ上における図面右側に位置し、図面右方向に延伸し
て絶縁金属基板１０Ａの右側辺の端縁からの突出し、制
御端子ＵP、ＶP、ＷP、ＵN、ＶN、ＷN、正側の電源電極
端子ＶUFB、ＶVFB、ＶWFB等を形成している。また、電
力用および制御用の外部リード端子列において、第一電
源端子Ｐおよび第二電源端子Ｎはそれぞれ前記端子列の
両端に位置し、出力端子Ｕ、Ｖ、Ｗは、第一電源端子Ｐ
および第二電源端子Ｎに挟まれた制御端子ＵP、ＶP、Ｗ
P、ＵN、ＶN、ＷNや正側の電源電極端子ＶUFB、ＶVFB、
ＶWFB等からなる端子列の間に分散配列されている。な
お、第一制御半導体素子ＩＣ１〜ＩＣ３の負側の電源電
極端子ＶUFS、ＶVFS、ＶWFSはそれぞれ出力端子Ｕ、
Ｖ、Ｗが兼ね、省略されている。
【００３１】そして、図２に示したように、絶縁層１２
の上に、リードフレーム１３Ａにて構成された第二の導
体領域１３Ａｂ、第二の電源端子領域１３Ａｃ、第四の
導体領域１３Ａｆ、第二の制御端子領域１３Ａｉ、中継
導体領域１３Ａｊが載置され、これらの間およびこれら
と第二の導体領域１３Ａｂ上に載置されたスイッチング
素子Ｔ６、第四の導体領域１３Ａｆ上に載置された第二
制御半導体素子ＩＣ４の間がワイヤ１４により配線され
ている。そして、スイッチング素子Ｔ６および第二制御
半導体素子ＩＣ４を含めて絶縁金属基板１０Ａがケース
１５Ａに内包されて樹脂封止されており、第二の制御端
子領域１３Ａｉの端部がケース１５Ａを図面右側に貫通
して第二の制御端子ＵNとして露出している。なお、図
２には示されてないが、第二の電源端子領域１３Ａｃの
端部も図面右側に延伸してケース１５Ａを貫通し、第二
電源端子Ｎとして、第二の制御端子ＵNに重なる位置に
露出している。
の上に、リードフレーム１３Ａにて構成された第二の導
体領域１３Ａｂ、第二の電源端子領域１３Ａｃ、第四の
導体領域１３Ａｆ、第二の制御端子領域１３Ａｉ、中継
導体領域１３Ａｊが載置され、これらの間およびこれら
と第二の導体領域１３Ａｂ上に載置されたスイッチング
素子Ｔ６、第四の導体領域１３Ａｆ上に載置された第二
制御半導体素子ＩＣ４の間がワイヤ１４により配線され
ている。そして、スイッチング素子Ｔ６および第二制御
半導体素子ＩＣ４を含めて絶縁金属基板１０Ａがケース
１５Ａに内包されて樹脂封止されており、第二の制御端
子領域１３Ａｉの端部がケース１５Ａを図面右側に貫通
して第二の制御端子ＵNとして露出している。なお、図
２には示されてないが、第二の電源端子領域１３Ａｃの
端部も図面右側に延伸してケース１５Ａを貫通し、第二
電源端子Ｎとして、第二の制御端子ＵNに重なる位置に
露出している。
【００３２】以上のように構成された実施の形態１とし
ての半導体パワーモジュールは、スイッチング素子Ｔ１
〜Ｔ６から発生する熱をリードフレーム１３Ａ、絶縁材
１２を介して金属板１１から外部に放散する。また、外
部との接続のため、電力用外部リード端子である第一電
源端子Ｐ、第二電源端子Ｎ、負側の電源電極端子ＶUF
S、ＶVFS、ＶWFSをそれぞれ兼ねる出力端子Ｕ、Ｖ、Ｗ
の５本と、制御用の外部リード端子である制御端子Ｕ
P、ＶP、ＷP、ＵN、ＶN、ＷN、正側の電源電極端子ＶUF
B、ＶVFB、ＶWFB等の１８本との合計２３本からなる電
力用および制御用の外部リード端子列がケース１５Ａに
おける一方の側に配列されている。
ての半導体パワーモジュールは、スイッチング素子Ｔ１
〜Ｔ６から発生する熱をリードフレーム１３Ａ、絶縁材
１２を介して金属板１１から外部に放散する。また、外
部との接続のため、電力用外部リード端子である第一電
源端子Ｐ、第二電源端子Ｎ、負側の電源電極端子ＶUF
S、ＶVFS、ＶWFSをそれぞれ兼ねる出力端子Ｕ、Ｖ、Ｗ
の５本と、制御用の外部リード端子である制御端子Ｕ
P、ＶP、ＷP、ＵN、ＶN、ＷN、正側の電源電極端子ＶUF
B、ＶVFB、ＶWFB等の１８本との合計２３本からなる電
力用および制御用の外部リード端子列がケース１５Ａに
おける一方の側に配列されている。
【００３３】即ち、出力端子Ｕ、Ｖ、Ｗが、ハイサイド
の制御ＩＣである第一制御半導体素子ＩＣ１〜ＩＣ３に
おける電源の負側の電源電極端子ＶUFS、ＶVFS、ＶWFS
を兼ねさせ、図６に示した従来のものと比較して、総端
子数を３本減らして合計２３本とした。さらに、第一電
源端子Ｐ、出力端子Ｕ、Ｖ、Ｗ、第二電源端子Ｎの端子
幅を、その他の制御用端子幅よりも幅広にすると共に、
第一電源端子Ｐ、第二電源端子Ｎを端子列の両端にそれ
ぞれ配置し、出力端子Ｕ、Ｖ、Ｗをその他の制御用端子
列の間にバランスよく分散配置した。
の制御ＩＣである第一制御半導体素子ＩＣ１〜ＩＣ３に
おける電源の負側の電源電極端子ＶUFS、ＶVFS、ＶWFS
を兼ねさせ、図６に示した従来のものと比較して、総端
子数を３本減らして合計２３本とした。さらに、第一電
源端子Ｐ、出力端子Ｕ、Ｖ、Ｗ、第二電源端子Ｎの端子
幅を、その他の制御用端子幅よりも幅広にすると共に、
第一電源端子Ｐ、第二電源端子Ｎを端子列の両端にそれ
ぞれ配置し、出力端子Ｕ、Ｖ、Ｗをその他の制御用端子
列の間にバランスよく分散配置した。
【００３４】そして、図２に示すごとく、実施の形態１
としての半導体パワーモジュールは、ケース１５Ａに内
蔵するスイッチング素子Ｔ１〜Ｔ６から発生する熱を金
属板１１から放散すると共に、外部と接続する為の前記
電力用及び制御用の外部リード端子列をケース１５Ａの
一辺側に配列したＳＩＬ形のパッケージを構成してい
る。
としての半導体パワーモジュールは、ケース１５Ａに内
蔵するスイッチング素子Ｔ１〜Ｔ６から発生する熱を金
属板１１から放散すると共に、外部と接続する為の前記
電力用及び制御用の外部リード端子列をケース１５Ａの
一辺側に配列したＳＩＬ形のパッケージを構成してい
る。
【００３５】図３は図２に示した実施の形態１としての
パワーモジュールの制御基板への取付法の一例を示すも
のである。図３において、２０ＡはＳＩＬ形パッケー
ジ、２３ＡはＳＩＬ形パッケージ２０Ａの放熱部を構成
する金属板（図示せず）が固着された冷却器２３Ａであ
り、ＳＩＬ形パッケージ２０Ａは冷却器２３Ａに固着さ
れた状態で制御基板２１上に、その他の制御部材２２と
共に半田付けされている。ＳＩＬ形パッケージ２０Ａに
はその片側辺に電力用および制御用の外部リ−ド端子列
２０Ａａが一列に配列されているので、図８に示した従
来例と比較して、制御基板２０Ａへの投影面積の狭いも
のが得られ、また、カバー２４Ａの加工方法も容易であ
る。
パワーモジュールの制御基板への取付法の一例を示すも
のである。図３において、２０ＡはＳＩＬ形パッケー
ジ、２３ＡはＳＩＬ形パッケージ２０Ａの放熱部を構成
する金属板（図示せず）が固着された冷却器２３Ａであ
り、ＳＩＬ形パッケージ２０Ａは冷却器２３Ａに固着さ
れた状態で制御基板２１上に、その他の制御部材２２と
共に半田付けされている。ＳＩＬ形パッケージ２０Ａに
はその片側辺に電力用および制御用の外部リ−ド端子列
２０Ａａが一列に配列されているので、図８に示した従
来例と比較して、制御基板２０Ａへの投影面積の狭いも
のが得られ、また、カバー２４Ａの加工方法も容易であ
る。
【００３６】以上のように、実施の形態１としての半導
体パワーモジュールは、スイッチング素子Ｔ１〜Ｔ６や
第一制御半導体素子ＩＣ１〜ＩＣ３、第二制御半導体素
子ＩＣ４等を載置する各導体領域や前記電力用および制
御用の外部リード端子列をリードフレーム１３Ａで構成
し、リードフレーム１３Ａを金属板１１上に絶縁層１２
を介し接着したので、構造が簡単で、製造工程を短縮で
き、低コストなものが得られる。また、スイッチング素
子Ｔ１〜Ｔ６の出力端子Ｕ、Ｖ、Ｗと第一制御半導体素
子ＩＣ１〜ＩＣ３用電源の負端子ＶUFS、ＶVFS、ＶWFS
とを共用したので全体の端子数が削減され、全ての端子
をケース１５Ａの一方の側面に集中しても、そのそれほ
ど大きなものとならず、ＳＩＬ形パッケージ２０Ａの小
形化を可能し、制御基板２１Ａへの取付け投影面積を狭
くできる。
体パワーモジュールは、スイッチング素子Ｔ１〜Ｔ６や
第一制御半導体素子ＩＣ１〜ＩＣ３、第二制御半導体素
子ＩＣ４等を載置する各導体領域や前記電力用および制
御用の外部リード端子列をリードフレーム１３Ａで構成
し、リードフレーム１３Ａを金属板１１上に絶縁層１２
を介し接着したので、構造が簡単で、製造工程を短縮で
き、低コストなものが得られる。また、スイッチング素
子Ｔ１〜Ｔ６の出力端子Ｕ、Ｖ、Ｗと第一制御半導体素
子ＩＣ１〜ＩＣ３用電源の負端子ＶUFS、ＶVFS、ＶWFS
とを共用したので全体の端子数が削減され、全ての端子
をケース１５Ａの一方の側面に集中しても、そのそれほ
ど大きなものとならず、ＳＩＬ形パッケージ２０Ａの小
形化を可能し、制御基板２１Ａへの取付け投影面積を狭
くできる。
【００３７】さらに、第一電源端子Ｐ、第二電源端子Ｎ
および出力端子Ｕ、Ｖ、Ｗの端子幅を、その他の制御用
端子の端子幅よりも幅広とすると共に、電力用および制
御用の外部リ−ド端子列の両端に第一電源端子Ｐ、第二
電源端子Ｎを配置し、出力端子Ｕ、Ｖ、Ｗをその他の制
御用端子列間にバランスよく分散配置したので、前記端
子列の強度が増し、前記端子列の制御基板２１Ａへの実
装作業を容易にできる。
および出力端子Ｕ、Ｖ、Ｗの端子幅を、その他の制御用
端子の端子幅よりも幅広とすると共に、電力用および制
御用の外部リ−ド端子列の両端に第一電源端子Ｐ、第二
電源端子Ｎを配置し、出力端子Ｕ、Ｖ、Ｗをその他の制
御用端子列間にバランスよく分散配置したので、前記端
子列の強度が増し、前記端子列の制御基板２１Ａへの実
装作業を容易にできる。
【００３８】実施の形態２．この発明の実施の形態２を
図４に基づき説明する。図４は半導体パワーモジュール
の断面を示す図である。図において、１０Ｂは絶縁金属
基板であり、金属板１１、金属板１１の一主面上に設け
られた絶縁層１２と、絶縁層１２上に配設された金属箔
パターンとしての銅箔パターン１６、一端が銅箔パター
ン１６に固着され、外部リード端子を構成する接続部材
１７からなる。
図４に基づき説明する。図４は半導体パワーモジュール
の断面を示す図である。図において、１０Ｂは絶縁金属
基板であり、金属板１１、金属板１１の一主面上に設け
られた絶縁層１２と、絶縁層１２上に配設された金属箔
パターンとしての銅箔パターン１６、一端が銅箔パター
ン１６に固着され、外部リード端子を構成する接続部材
１７からなる。
【００３９】なお、実施の形態２としての半導体パワー
モジュールの平面図を省略したが、その構成、形状は、
図１におけるリードフレーム１３の代わりに銅箔パター
ン１６を用いた点と、電力用および制御用の外部リード
端子列が銅箔パターン１６にて形成された各端子領域に
一端が固着され、絶縁金属基板１０の端縁からの突出し
た銅板材からなる接続部材１７にて構成された点を除き
図１に示した実施の形態１としての半導体パワーモジュ
ールとほぼ同じである。
モジュールの平面図を省略したが、その構成、形状は、
図１におけるリードフレーム１３の代わりに銅箔パター
ン１６を用いた点と、電力用および制御用の外部リード
端子列が銅箔パターン１６にて形成された各端子領域に
一端が固着され、絶縁金属基板１０の端縁からの突出し
た銅板材からなる接続部材１７にて構成された点を除き
図１に示した実施の形態１としての半導体パワーモジュ
ールとほぼ同じである。
【００４０】即ち、図４に示すごとく、金属板１１の主
面に設けた絶縁層１２上に、銅箔パターン１６にて構成
された第二の導体領域１６ｂ、第二の電源端子領域１６
ｃ、第四の導体領域１６ｆ、第二の制御端子領域１６
ｉ、中継導体領域１６ｊが載置され、これらの間および
これらと第二の導体領域１６ｂ上に載置されたスイッチ
ング素子Ｔ６、第四の導体領域１６ｆ上に載置された第
二制御半導体素子ＩＣ４との間がワイヤ１４により配線
され、接続部材１７が第二の制御端子領域１６ｉにおけ
る金属板１１の端縁近傍に位置する端部に半田付けによ
り固着されている。なお、図示されていないが、第二の
電源端子領域１６ｃもその一端が、第二の制御端子領域
１６ｉと同じく、金属板１１の端縁近傍まで、即ち、図
４中の右端近傍まで延伸し、その先端部に接続部材１７
が半田付けにより固着されている。
面に設けた絶縁層１２上に、銅箔パターン１６にて構成
された第二の導体領域１６ｂ、第二の電源端子領域１６
ｃ、第四の導体領域１６ｆ、第二の制御端子領域１６
ｉ、中継導体領域１６ｊが載置され、これらの間および
これらと第二の導体領域１６ｂ上に載置されたスイッチ
ング素子Ｔ６、第四の導体領域１６ｆ上に載置された第
二制御半導体素子ＩＣ４との間がワイヤ１４により配線
され、接続部材１７が第二の制御端子領域１６ｉにおけ
る金属板１１の端縁近傍に位置する端部に半田付けによ
り固着されている。なお、図示されていないが、第二の
電源端子領域１６ｃもその一端が、第二の制御端子領域
１６ｉと同じく、金属板１１の端縁近傍まで、即ち、図
４中の右端近傍まで延伸し、その先端部に接続部材１７
が半田付けにより固着されている。
【００４１】そして、スイッチング素子Ｔ６および第二
制御半導体素子ＩＣ４を含めた絶縁金属基板１０Ｂがケ
ース１５Ｂにより覆われて樹脂封止され、保護されると
共に、接続部材１７の他端部がケース１５Ｂを貫通し
て、電力用および制御用の外部リード端子列としての第
二の制御端子ＵNが露出している。なお、図示されてい
ないが、前記電力用および制御用の外部リード端子列を
構成する全ての端子が図面上、第二の制御端子ＵNに重
なった状態にて露出している。
制御半導体素子ＩＣ４を含めた絶縁金属基板１０Ｂがケ
ース１５Ｂにより覆われて樹脂封止され、保護されると
共に、接続部材１７の他端部がケース１５Ｂを貫通し
て、電力用および制御用の外部リード端子列としての第
二の制御端子ＵNが露出している。なお、図示されてい
ないが、前記電力用および制御用の外部リード端子列を
構成する全ての端子が図面上、第二の制御端子ＵNに重
なった状態にて露出している。
【００４２】実施の形態２においては、実施の形態１の
ものにおけるリードフレーム１３の代わりに銅箔パター
ン１６が用いられ、別ピ−スの接続部材１７の一端を対
応する銅箔パターン１６の端部に半田付けにより固着
し、電力用および制御用の外部リード端子列を形成した
ので、リードフレーム１３の場合のごとく絶縁層１２と
の接着剤による接着工程が不要であり、銅箔パターン１
６との密着性に優れたものが得られ、スイッチング素子
から前記絶縁層を介して金属板への熱放散に優れた小形
ながら高品質のＳＩＬ形の半導体パワーモジュールが得
られる。
ものにおけるリードフレーム１３の代わりに銅箔パター
ン１６が用いられ、別ピ−スの接続部材１７の一端を対
応する銅箔パターン１６の端部に半田付けにより固着
し、電力用および制御用の外部リード端子列を形成した
ので、リードフレーム１３の場合のごとく絶縁層１２と
の接着剤による接着工程が不要であり、銅箔パターン１
６との密着性に優れたものが得られ、スイッチング素子
から前記絶縁層を介して金属板への熱放散に優れた小形
ながら高品質のＳＩＬ形の半導体パワーモジュールが得
られる。
【００４３】また、実施の形態２においては、電力用お
よび制御用の外部リード端子列の各端子を銅箔パターン
１６とは別ピースの接続部材１７にて構成したので、リ
ードフレーム１３を用いた場合のごとく、電力用として
制御用よりも幅広に形成する必要がなく、電力用および
制御用の幅は略同一とし、その厚さをその電流容量に応
じて変えることができ、機械的強度を増すことができ
る。従って、実施の形態１に比較して、電力用外部リー
ド端子を幅広に形成する必要がなく、前記外部リード端
子列の全体の幅をより狭く形成できる。
よび制御用の外部リード端子列の各端子を銅箔パターン
１６とは別ピースの接続部材１７にて構成したので、リ
ードフレーム１３を用いた場合のごとく、電力用として
制御用よりも幅広に形成する必要がなく、電力用および
制御用の幅は略同一とし、その厚さをその電流容量に応
じて変えることができ、機械的強度を増すことができ
る。従って、実施の形態１に比較して、電力用外部リー
ド端子を幅広に形成する必要がなく、前記外部リード端
子列の全体の幅をより狭く形成できる。
【００４４】そして、実施の形態２においても、図１に
示した実施の形態１のもの同様に、電力用および制御用
の外部リード端子列の端子数を削減し、ＳＩＬ形パッケ
ージを小形に構成できると共に、前記端子列の両端に、
厚い板厚の第一電源端子（図示せず）、第二電源端子
（図示せず）を配置し、前記端子列の中間にも厚い板厚
の出力端子（図示せず）をバランスよく分散配置するこ
とにより、前記端子列の強度が増し、図３に示す制御基
板２１への実装が容易であり、使用者の自由度が増すと
共に、安価で小形、かつ、実装の容易なものが得られ
る。
示した実施の形態１のもの同様に、電力用および制御用
の外部リード端子列の端子数を削減し、ＳＩＬ形パッケ
ージを小形に構成できると共に、前記端子列の両端に、
厚い板厚の第一電源端子（図示せず）、第二電源端子
（図示せず）を配置し、前記端子列の中間にも厚い板厚
の出力端子（図示せず）をバランスよく分散配置するこ
とにより、前記端子列の強度が増し、図３に示す制御基
板２１への実装が容易であり、使用者の自由度が増すと
共に、安価で小形、かつ、実装の容易なものが得られ
る。
【００４５】
【発明の効果】第１の発明によれば、金属板に形成され
た絶縁層上に形成された各導体領域のうち、直列接続さ
れた第一スイッチング素子および第二スイッチング素子
における前記第一スイッチング素子を制御駆動する第一
制御半導体素子の負側の電源電極を、前記第一スイッチ
ング素子と前記第二スイッチング素子との接続部に接続
することにより、前記第一スイッチング素子および第二
スイッチング素子の出力端子領域を上記負側の電源電極
の端子領域とすると共に、上記第一の電源端子領域、上
記第二の電源端子領域、上記出力端子領域、上記第一の
制御端子領域、上記正側の電源電極端子領域および上記
第二の制御端子領域を、上記金属板の一辺から離れる方
向に並列して突出させ、外部リード端子列としたので、
その端子数を削減できると共に、全ての外部リード端子
をパッケージの一方側に配設した小形の半導体パワーモ
ジュールが得られる効果がある。
た絶縁層上に形成された各導体領域のうち、直列接続さ
れた第一スイッチング素子および第二スイッチング素子
における前記第一スイッチング素子を制御駆動する第一
制御半導体素子の負側の電源電極を、前記第一スイッチ
ング素子と前記第二スイッチング素子との接続部に接続
することにより、前記第一スイッチング素子および第二
スイッチング素子の出力端子領域を上記負側の電源電極
の端子領域とすると共に、上記第一の電源端子領域、上
記第二の電源端子領域、上記出力端子領域、上記第一の
制御端子領域、上記正側の電源電極端子領域および上記
第二の制御端子領域を、上記金属板の一辺から離れる方
向に並列して突出させ、外部リード端子列としたので、
その端子数を削減できると共に、全ての外部リード端子
をパッケージの一方側に配設した小形の半導体パワーモ
ジュールが得られる効果がある。
【００４６】また、第２の発明によれば、第１の発明の
半導体パワーモジュールにおける、全ての導体領域を単
一のリードフレームで構成したので、構成材料が安価で
あると共に製造工程が簡単であり、比較的低コストの半
導体パワーモジュールが得られる効果がある。
半導体パワーモジュールにおける、全ての導体領域を単
一のリードフレームで構成したので、構成材料が安価で
あると共に製造工程が簡単であり、比較的低コストの半
導体パワーモジュールが得られる効果がある。
【００４７】また、第３の発明によれば、第２の発明の
半導体パワーモジュールにおける外部リード端子列のう
ち、少なくとも上記第一の電源端子領域、上記第二の電
源端子領域および上記出力端子領域の外部リード端子の
端子幅が、上記第一の制御端子領域、上記第二の制御端
子領域および上記正側の電源電極端子領域の外部リード
端子の端子幅よりも幅広であると共に、上記第一の電源
端子領域および上記第二の電源端子領域の外部リード端
子を上記端子列の両端にそれぞれ配置したので、上記端
子列としての機械的強度が比較的大きく、基板への取付
け作業が容易な高信頼性の半導体パワーモジュールを得
られる効果がある。
半導体パワーモジュールにおける外部リード端子列のう
ち、少なくとも上記第一の電源端子領域、上記第二の電
源端子領域および上記出力端子領域の外部リード端子の
端子幅が、上記第一の制御端子領域、上記第二の制御端
子領域および上記正側の電源電極端子領域の外部リード
端子の端子幅よりも幅広であると共に、上記第一の電源
端子領域および上記第二の電源端子領域の外部リード端
子を上記端子列の両端にそれぞれ配置したので、上記端
子列としての機械的強度が比較的大きく、基板への取付
け作業が容易な高信頼性の半導体パワーモジュールを得
られる効果がある。
【００４８】また、第４の発明によれば、第１の発明の
半導体パワーモジュールにおける各導体領域の絶縁層上
に位置する部分を金属箔パターンにて形成し、上記絶縁
層上から突出した部分を接続部材にて構成し、該接続部
材をその一端が上記絶縁層上にて対応する金属箔パター
ンの端部に固着され、他端を外部リード端子としたの
で、上記絶縁層と上記金属箔パターンとの密着性に優
れ、スイッチング素子から上記絶縁層を介して金属板へ
の熱放散に優れた高品質の半導体パワーモジュールを得
られる効果がある。
半導体パワーモジュールにおける各導体領域の絶縁層上
に位置する部分を金属箔パターンにて形成し、上記絶縁
層上から突出した部分を接続部材にて構成し、該接続部
材をその一端が上記絶縁層上にて対応する金属箔パター
ンの端部に固着され、他端を外部リード端子としたの
で、上記絶縁層と上記金属箔パターンとの密着性に優
れ、スイッチング素子から上記絶縁層を介して金属板へ
の熱放散に優れた高品質の半導体パワーモジュールを得
られる効果がある。
【００４９】また、第５の発明によれば、第４の発明の
半導体パワーモジュールにおける外部リード端子列のう
ち、少なくとも上記第一の電源端子領域、上記第二の電
源端子領域および上記出力端子領域の外部リード端子の
端子厚さを、上記第一の制御端子領域、上記第二の制御
端子領域および上記正側の電源電極端子領域の外部リー
ド端子の端子厚さよりも厚くすると共に、上記第一の電
源端子領域および上記第二の電源端子領域の外部リード
端子を上記端子列の両端にそれぞれ配置したので、上記
端子列としての機械的強度が比較的大きく、基板への取
付け作業が容易な高信頼性の半導体パワーモジュールを
得られる効果がある。
半導体パワーモジュールにおける外部リード端子列のう
ち、少なくとも上記第一の電源端子領域、上記第二の電
源端子領域および上記出力端子領域の外部リード端子の
端子厚さを、上記第一の制御端子領域、上記第二の制御
端子領域および上記正側の電源電極端子領域の外部リー
ド端子の端子厚さよりも厚くすると共に、上記第一の電
源端子領域および上記第二の電源端子領域の外部リード
端子を上記端子列の両端にそれぞれ配置したので、上記
端子列としての機械的強度が比較的大きく、基板への取
付け作業が容易な高信頼性の半導体パワーモジュールを
得られる効果がある。
【００５０】また、第６の発明によれば、第３の発明若
しくは第５の発明の半導体パワーモジュールにおける出
力端子領域の外部リード端子を、上記第一の制御端子領
域、上記第二の制御端子領域および上記正側の電源電極
端子領域の外部リード端子からなる端子列の間に分散配
置したので、上記端子列としての機械的強度が安定し、
基板への取付け作業がさらに容易な高信頼性の半導体パ
ワーモジュールを得られる効果がある。
しくは第５の発明の半導体パワーモジュールにおける出
力端子領域の外部リード端子を、上記第一の制御端子領
域、上記第二の制御端子領域および上記正側の電源電極
端子領域の外部リード端子からなる端子列の間に分散配
置したので、上記端子列としての機械的強度が安定し、
基板への取付け作業がさらに容易な高信頼性の半導体パ
ワーモジュールを得られる効果がある。
【図１】 この発明の実施の形態１としての半導体パワ
ーモジュールの部品配置を示す平面図である。
ーモジュールの部品配置を示す平面図である。
【図２】 図１に示した半導体パワーモジュールの断面
図である。
図である。
【図３】 図２に示した半導体パワーモジュールの制御
基板への取付法の一例を示す断面図である。
基板への取付法の一例を示す断面図である。
【図４】 この発明の実施の形態２としての半導体パワ
ーモジュールの断面図である。
ーモジュールの断面図である。
【図５】 従来のパワーモジュールに搭載された三相イ
ンバータの回路図である。
ンバータの回路図である。
【図６】 図５に対応するパワーモジュールの部品配置
を示す平面図である。
を示す平面図である。
【図７】 図６に示した従来の半導体パワーモジュール
の断面図である。
の断面図である。
【図８】 図７に示した半導体パワーモジュールの制御
基板への取付法の一例を示す断面図である。
基板への取付法の一例を示す断面図である。
１０Ａ、１０Ｂ 絶縁金属基板、１１ 金属板、１２
絶縁層、１３Ａ リードフレーム、１３Ａａ 第一の導
体領域、１３Ａｂ 第二の導体領域、１３Ａｃ第二の電
源端子領域、１３Ａｄ 出力端子領域、１３Ａｅ 第三
の導体領域、１３Ａｆ 第四の導体領域、１３Ａｇ 第
一の制御端子領域、１３Ａｈ 正側の電源電極端子領
域、１３Ａｉ 第二の制御端子領域、１６ 銅箔パター
ン、１７接続部材、Ｔ１〜Ｔ６ スイッチング素子、Ｉ
Ｃ１〜ＩＣ３ 第一制御半導体素子、ＩＣ４ 第二制御
半導体素子
絶縁層、１３Ａ リードフレーム、１３Ａａ 第一の導
体領域、１３Ａｂ 第二の導体領域、１３Ａｃ第二の電
源端子領域、１３Ａｄ 出力端子領域、１３Ａｅ 第三
の導体領域、１３Ａｆ 第四の導体領域、１３Ａｇ 第
一の制御端子領域、１３Ａｈ 正側の電源電極端子領
域、１３Ａｉ 第二の制御端子領域、１６ 銅箔パター
ン、１７接続部材、Ｔ１〜Ｔ６ スイッチング素子、Ｉ
Ｃ１〜ＩＣ３ 第一制御半導体素子、ＩＣ４ 第二制御
半導体素子
Claims (6)
- 【請求項１】 金属板に形成された絶縁層と、この絶縁
層上に形成され、第一スイッチング素子を載置した第一
の導体領域と、一端が上記第一スイッチング素子の一端
に直列接続された第二スイッチング素子を載置した第二
の導体領域と、上記絶縁層上に形成され、上記第一スイ
ッチング素子を駆動制御する第一制御半導体素子を載置
した第三の導体領域と、上記絶縁層上に形成され、上記
第二スイッチング素子を駆動制御する第二制御半導体素
子を載置した第四の導体領域と、上記絶縁層上に形成さ
れ、上記第一スイッチング素子の他端に接続された第一
の電源端子領域と、上記絶縁層上に形成され、上記第二
スイッチング素子の他端に接続された第二の電源端子領
域と、上記絶縁層上に形成され、上記第一スイッチング
素子と上記第二スイッチング素子との接続部に接続され
た出力端子領域と、上記絶縁層上に形成されると共に上
記第一制御半導体素子に接続され、この第一制御半導体
素子に制御信号を入力する第一の制御端子領域と、上記
絶縁層上に形成されると共に上記第二制御半導体素子に
接続され、この第二制御半導体素子に制御信号を入力す
る第二の制御端子領域と、上記絶縁層上に形成されると
共に上記第一制御半導体素子に接続された正側の電源電
極端子領域とを備え、上記第一制御半導体素子の負側の
電源電極を上記出力端子領域に配線してこの出力端子領
域を上記負側の電源電極端子領域とすると共に、上記第
一の電源端子領域、上記第二の電源端子領域、上記出力
端子領域、上記第一の制御端子領域、上記第二の制御端
子領域および上記正側の電源電極端子領域を、上記金属
板の一辺から離れる方向に並列して突出させ、外部リー
ド端子列としたことを特徴とする半導体パワーモジュー
ル。 - 【請求項２】 請求項１記載の半導体パワーモジュール
において、各導体領域および各端子領域は単一のリード
フレームにて形成されていることを特徴とする半導体パ
ワーモジュール。 - 【請求項３】 請求項１または請求項２記載の半導体パ
ワーモジュールにおいて、外部リード端子列のうち、少
なくとも第一の電源端子領域、第二の電源端子領域およ
び出力端子領域の外部リード端子の端子幅が、第一の制
御端子領域、第二の制御端子領域および正側の電源電極
端子領域の外部リード端子の端子幅よりも幅広であると
共に、上記第一の電源端子領域および上記第二の電源端
子領域の外部リード端子が上記端子列の両端にそれぞれ
配置されていることを特徴とする半導体パワーモジュー
ル。 - 【請求項４】 請求項１記載の半導体パワーモジュール
において、各導体領域および各端子領域の絶縁層上に位
置する部分は金属箔パターンにて形成され、金属板の一
辺から離れる方向に並列して突出した部分は接続部材に
て構成され、該接続部材はその一端が上記絶縁層上にて
対応する金属箔パターンの端部に固着され、他端を外部
リード端子としたことを特徴とする半導体パワーモジュ
ール。 - 【請求項５】 請求項４記載の半導体パワーモジュール
において、外部リード端子列のうち、少なくとも第一の
電源端子領域、第二の電源端子領域および出力端子領域
の外部リード端子の端子厚さが、第一の制御端子領域、
第二の制御端子領域および正側の電源電極端子領域の外
部リード端子の端子厚さよりも厚いと共に、上記第一の
電源端子領域および上記第二の電源端子領域の外部リー
ド端子が上記端子列の両端にそれぞれ配置されているこ
とを特徴とする半導体パワーモジュール。 - 【請求項６】 請求項３または請求項５記載の半導体パ
ワーモジュールにおいて、出力端子領域の外部リード端
子は、第一の制御端子領域、第二の制御端子領域および
正側の電源電極端子領域の外部リード端子からなる端子
列の間に分散配列されていることを特徴とする半導体パ
ワーモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36682598A JP2000196009A (ja) | 1998-12-24 | 1998-12-24 | 半導体パワーモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36682598A JP2000196009A (ja) | 1998-12-24 | 1998-12-24 | 半導体パワーモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196009A true JP2000196009A (ja) | 2000-07-14 |
Family
ID=18487777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36682598A Pending JP2000196009A (ja) | 1998-12-24 | 1998-12-24 | 半導体パワーモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196009A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203940A (ja) * | 2001-01-04 | 2002-07-19 | Mitsubishi Electric Corp | 半導体パワーモジュール |
| JP2003018862A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | インバータモジュール |
| JP2006216989A (ja) * | 2006-04-28 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびそれを用いたインバータ回路 |
| JP2012104633A (ja) * | 2010-11-10 | 2012-05-31 | Mitsubishi Electric Corp | 半導体装置 |
-
1998
- 1998-12-24 JP JP36682598A patent/JP2000196009A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203940A (ja) * | 2001-01-04 | 2002-07-19 | Mitsubishi Electric Corp | 半導体パワーモジュール |
| JP4527292B2 (ja) * | 2001-01-04 | 2010-08-18 | 三菱電機株式会社 | 半導体パワーモジュール |
| JP2003018862A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | インバータモジュール |
| JP2006216989A (ja) * | 2006-04-28 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびそれを用いたインバータ回路 |
| JP4634962B2 (ja) * | 2006-04-28 | 2011-02-16 | パナソニック株式会社 | 半導体装置 |
| JP2012104633A (ja) * | 2010-11-10 | 2012-05-31 | Mitsubishi Electric Corp | 半導体装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040629 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051228 |
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| A131 | Notification of reasons for refusal |
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| A02 | Decision of refusal |
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