JP4634962B2 - 半導体装置 - Google Patents
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Description
(1)出力用半導体素子111−1〜111−6および制御用IC110−1〜110−3を樹脂封止型パッケージに個別に実装しているため、モータ駆動用半導体装置の小型、軽量化が困難であった。
(2)出力用半導体素子111−1〜111−6および制御用IC110−1〜110−3を樹脂封止型パッケージに個別に実装しているため、パッケージの材料費が高くなり、モータ駆動用や照明用のインバータ回路として構成した場合、製造プロセス費が高くなる。
(3)モータ駆動用半導体装置としてプリント基板に出力用半導体素子111−1〜111−6および制御用IC110−1〜110−3を半田等で接着して構成すると、各素子のパッケージ内の金属細線長、接続リード長、プリント基板上の金属配線パターン長を含めたゲート電極、ソース電極につながる配線ループ、すなわちゲートループ長さが数mm以上になるため、配線のインダクタンスL値が大きくなる。このため、出力用半導体素子(パワーMOSトランジスタやIGBT)のゲートに電荷を充放電する電流値の時間変化をdi/dtとすると、誘起電圧として大きさがL×(di/dt)のノイズ電圧が発生して出力用半導体素子が誤動作するおそれがある。さらに、外部素子からのスイッチングノイズも、配線ループのL値が大きい程大きなノイズとなって、出力用半導体素子の誤動作の要因となる。
図1は、本発明の第1実施形態による、封止樹脂が形成される前の半導体装置1の構成を示す外観平面図である。
図4は、本発明の第2実施形態による、封止樹脂が形成される前の半導体装置1’の構成を示す外観平面図である。
6−1〜6−6 電力スイッチング素子(第1半導体素子)
7−1〜7−3、7−1’〜7’−3 制御素子(第2半導体素子)
9 樹脂パッケージ
10 金属細線
11−1〜11−6、11’−1〜11’−6 電力スイッチング素子搭載部(第1素子搭載部)
12−1〜12−3、12’−1〜12’−3 制御素子搭載部(第2素子搭載部)
31、31’ 電力スイッチング素子間配線部(第1素子間配線部)
32、32’ 制御素子間配線部(第2素子間配線部)
41、41’ 電力スイッチング素子搭載側の接続リード部(第1接続リード部)
42、42’ 制御素子搭載側の接続リード部(第2接続リード部)
51 電力スイッチング素子用引出し配線部(第1引出し配線部)
52 制御素子用引出し配線部(第2引出し配線部)
81、82 貫通孔
Claims (1)
- リードフレームに搭載された、トーテムポール接続された一組の電力スイッチング素子と、前記一組の電力スイッチング素子を制御する制御素子とが、樹脂パッケージ内に封止された半導体装置であって、
前記リードフレームは、
前記樹脂パッケージの一端に形成された第1接続リード部と、
前記一端に対向する他端に形成された第2接続リード部と、
前記第1接続リード部が形成された前記一端側に、前記一組の電力スイッチング素子のうちハイサイドの電力スイッチング素子を搭載するための複数のハイサイド素子搭載部と、ローサイドの電力スイッチング素子を搭載するための複数のローサイド素子搭載部とが、前記樹脂パッケージの前記一端側と前記他端側とを結ぶ線分に略直交する方向に交互に配置された第1素子搭載部と、
前記第2接続リード部が形成された前記他端側に、複数の前記制御素子を、それぞれの前記制御素子が制御する前記ハイサイドの電力スイッチング素子と前記ローサイドの電力スイッチング素子が搭載される前記ハイサイド素子搭載部と前記ローサイド素子搭載部とにおける、前記ハイサイド素子搭載部の前記ローサイド素子搭載部から最も離れている部分に対応する位置と、前記ローサイド素子搭載部の前記ハイサイド素子搭載部から最も離れている部分に対応する位置との間にそれぞれ搭載するために配置された複数の第2素子搭載部と、
前記複数のハイサイド素子搭載部を電気的に接続する第1素子間配線部と、
前記複数の第2素子搭載部を電気的に接続する第2素子間配線部とを備えたことを特徴とする半導体装置。
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