JPH03156964A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPH03156964A JPH03156964A JP1296909A JP29690989A JPH03156964A JP H03156964 A JPH03156964 A JP H03156964A JP 1296909 A JP1296909 A JP 1296909A JP 29690989 A JP29690989 A JP 29690989A JP H03156964 A JPH03156964 A JP H03156964A
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り産業上の利用分野
本発明は混成集積回路に関し、特にパワーＭＯ８ＦＥＴ
を備えた混成集積回路に関する。
を備えた混成集積回路に関する。
（ロ）従来の技術
近年、省エネルギ、快適性の面より、誘導モータの可変
速化が強く要望されており、その手段として、インバー
タ装置の小型化、低価格化に非常な期待が寄せられてい
る。
速化が強く要望されており、その手段として、インバー
タ装置の小型化、低価格化に非常な期待が寄せられてい
る。
以下に従来のインバータ装置の使用例を第４図、第５図
に示し説明する。
に示し説明する。
第４図は、インバータ装置の基本構成図、第５図は、イ
ンバータ装置の駆動回路である。
ンバータ装置の駆動回路である。
第４図で、（１１）はＡＣ電源、（２１）はＡＣ電源の
整流回路、（３１） 、 （４１） 、 （５１）は夫
々前記整流回路（２１）と接続するＵ相、■相、Ｗ相の
各相駆動回路である。そして、各相駆動回路（３１）
、 （４１） 、 （５１）は、第１ベース部（６１）
、第１パワートランジスタ（７１）、第２ベース部（８
１）、第２パワートランジスタ（９１）により構成され
る。（１０１）は周波数を設定する周波数設定部、（１
１１）は前記周波数設定部（１０１）の信号を受け、各
相の第１．第２ベース部（６１） 、 （８１）へ信号
を出力する制御回路部、（１２１）は各相駆動回路（３
１） 、 （４１） 、 （５１）に接続するモータで
ある。第５図は、第４図中の駆動回路（３１） 、 （
４１） 、 （５１）の具体例を示し、第４図と同じ部
分には同じ番号をつけ、重複する説明は省略する。（１
３１）は第１ベース部（６１〉と第２ベース部（８１）
内の動力源の直流電源部、（１４１）は第１パワートラ
ンジスタ（７１）を０Ｎ−ＯＦＦする第１ベースドライ
ブ部、（１５１）は第２パワートランジスタ（９１）を
０Ｎ−ＯＦＦする第２ベースドライブ部、（１６１）
、 （１７１）は第１．第２ベースドライブ部（１４１
） 、 （１５１）への信号入力端子である。
整流回路、（３１） 、 （４１） 、 （５１）は夫
々前記整流回路（２１）と接続するＵ相、■相、Ｗ相の
各相駆動回路である。そして、各相駆動回路（３１）
、 （４１） 、 （５１）は、第１ベース部（６１）
、第１パワートランジスタ（７１）、第２ベース部（８
１）、第２パワートランジスタ（９１）により構成され
る。（１０１）は周波数を設定する周波数設定部、（１
１１）は前記周波数設定部（１０１）の信号を受け、各
相の第１．第２ベース部（６１） 、 （８１）へ信号
を出力する制御回路部、（１２１）は各相駆動回路（３
１） 、 （４１） 、 （５１）に接続するモータで
ある。第５図は、第４図中の駆動回路（３１） 、 （
４１） 、 （５１）の具体例を示し、第４図と同じ部
分には同じ番号をつけ、重複する説明は省略する。（１
３１）は第１ベース部（６１〉と第２ベース部（８１）
内の動力源の直流電源部、（１４１）は第１パワートラ
ンジスタ（７１）を０Ｎ−ＯＦＦする第１ベースドライ
ブ部、（１５１）は第２パワートランジスタ（９１）を
０Ｎ−ＯＦＦする第２ベースドライブ部、（１６１）
、 （１７１）は第１．第２ベースドライブ部（１４１
） 、 （１５１）への信号入力端子である。
以上の構成によれば、第４図、第５図より周波数設定部
（１０１）で周波数を設定すれば、制御回路部（１１１
）は、前記設定信号に基づき、電気角で１２０°の位相
間隔で、Ｕ、Ｖ、Ｗの各相駆動回路（３１） 、 （４
１） 、 、（５１）の第１．第２ベース部（６１）
、 （８１）へ夫々のパワートランジスタ（７１） 、
（９１）を交互に０Ｎ−ＯＦＦする信号を出力する。
（１０１）で周波数を設定すれば、制御回路部（１１１
）は、前記設定信号に基づき、電気角で１２０°の位相
間隔で、Ｕ、Ｖ、Ｗの各相駆動回路（３１） 、 （４
１） 、 、（５１）の第１．第２ベース部（６１）
、 （８１）へ夫々のパワートランジスタ（７１） 、
（９１）を交互に０Ｎ−ＯＦＦする信号を出力する。
即ち第１゜第２ベース部（６１） 、 （８１）では、
第１．第２ベースドライブ部（１４１） 、 （１５１
）の信号入力端子（１６１） 。
第１．第２ベースドライブ部（１４１） 、 （１５１
）の信号入力端子（１６１） 。
（１７１）で信号を受け、各々の直流電源部（１３１）
によりパワートランジスタ（７１） 、 （９１）を交
互に０Ｎ−ＯＦＦＬ、、整流回路（２１）により供給さ
れる直流電圧を等測的に３相交流に変換し、モータ（１
２１）の運転を行う。
によりパワートランジスタ（７１） 、 （９１）を交
互に０Ｎ−ＯＦＦＬ、、整流回路（２１）により供給さ
れる直流電圧を等測的に３相交流に変換し、モータ（１
２１）の運転を行う。
以上に詳述したパワートランジスタを用いたインバータ
回路は主に低速用のモータを駆動する場合に用いられる
。高速用を必要とする場合にはパワーＭＯＳ Ｆ ＥＴ
を用いたインバータ回路が一般４− 的に使用される。
回路は主に低速用のモータを駆動する場合に用いられる
。高速用を必要とする場合にはパワーＭＯＳ Ｆ ＥＴ
を用いたインバータ回路が一般４− 的に使用される。
第６図はパワーＭＯＳ Ｆ ＥＴを用いた場合の基本構
成図である。パワーＭＯＳ Ｆ ＥＴを用いたとしても
基本的動作は上述したパワートランジスタ用のインバー
タ回路と路間−のため省略する。
成図である。パワーＭＯＳ Ｆ ＥＴを用いたとしても
基本的動作は上述したパワートランジスタ用のインバー
タ回路と路間−のため省略する。
上述したインバータ回路を混成集積回路に集積化する場
合、従来例では二枚の絶縁性金属基板を用いて対応して
いた。即ち、一方の基板にパワートランジスタあるいは
パワーＭＯＳ Ｆ ＥＴ等を有したパワー用回路を形成
し、他方の基板に駆動回路および保護回路等の小信号用
回路を形成して夫々の回路を二枚の基板上に配置して集
積化を行っていた（第７図参照）。
合、従来例では二枚の絶縁性金属基板を用いて対応して
いた。即ち、一方の基板にパワートランジスタあるいは
パワーＭＯＳ Ｆ ＥＴ等を有したパワー用回路を形成
し、他方の基板に駆動回路および保護回路等の小信号用
回路を形成して夫々の回路を二枚の基板上に配置して集
積化を行っていた（第７図参照）。
〈ハ〉発明が解決しようとする課題
同一基板表面上にパワー用回路および小信号用回路を形
成すると以下に示す如き問題があった。
成すると以下に示す如き問題があった。
第 図は小信号用回路のパワー素子（ＭＯＳＦＥＴ）を
駆動させる１つの駆動回路を示したパターン図である。
駆動させる１つの駆動回路を示したパターン図である。
インバータ回路において、述べるまでもないが第８図に
示したパターンが６個配置されている。
示したパターンが６個配置されている。
駆動回路を形成するパターン配線下の構造は金属基板、
絶縁体、導体となっているために寄生容量が発生する。
絶縁体、導体となっているために寄生容量が発生する。
この寄生容量は駆動回路部分のパターン配線が多くある
ために容量が大きくなり、例えば１つのパワーＭＯＳ
Ｆ ＥＴを駆動させると一対のもう一方のパワーＭＯＳ
Ｆ ＥＴを駆動させる駆動回路がその容量によって動
作しもう一方のパワーＭＯ３ＦＥＴを駆動させることに
なる。その結果、混成集積回路が破壊する恐れがあった
。
ために容量が大きくなり、例えば１つのパワーＭＯＳ
Ｆ ＥＴを駆動させると一対のもう一方のパワーＭＯＳ
Ｆ ＥＴを駆動させる駆動回路がその容量によって動
作しもう一方のパワーＭＯ３ＦＥＴを駆動させることに
なる。その結果、混成集積回路が破壊する恐れがあった
。
（ニ）課題を解決するための手段
本発明は上述した課題に鑑みて為されたものであり、金
属基板と、前記基板上に絶縁体を介して形成された所望
形状の導電路と、前記導電路上の所望位置に搭載し複数
の回路素子より構成された駆動回路と、前記駆動回路の
出力信号に基づいてスイッチングする電圧駆動型素子と
を備えた混成集積回路において、前記電圧駆動型素子を
スイッチングさせる前記駆動回路を同一半導体チップ上
に集積化させ前記導電路上に搭載して解決する。
属基板と、前記基板上に絶縁体を介して形成された所望
形状の導電路と、前記導電路上の所望位置に搭載し複数
の回路素子より構成された駆動回路と、前記駆動回路の
出力信号に基づいてスイッチングする電圧駆動型素子と
を備えた混成集積回路において、前記電圧駆動型素子を
スイッチングさせる前記駆動回路を同一半導体チップ上
に集積化させ前記導電路上に搭載して解決する。
（＊）作用
この様に本発明に依れば電圧駆動型素子をスイッチング
させる複数の回路素子より構成された駆動回路を同一半
導体チップ上に集積化することにより、駆動回路内での
゛パターン引き回し線を著しく少なくすることができる
。その結果、パターン配線下の寄生容量を著しく減少さ
せることができる。
させる複数の回路素子より構成された駆動回路を同一半
導体チップ上に集積化することにより、駆動回路内での
゛パターン引き回し線を著しく少なくすることができる
。その結果、パターン配線下の寄生容量を著しく減少さ
せることができる。
また、駆動回路を半導体チップ上に集積化することで従
来と比べ駆動回路部分の面積が著しく小さくなり混成集
積回路の小型化が行える。
来と比べ駆動回路部分の面積が著しく小さくなり混成集
積回路の小型化が行える。
（へ）実施例
以下に第１図および第２図に示した図面に基づいて本発
明の詳細な説明する。
明の詳細な説明する。
第１図は本発明を示す混成集積回路の平面図であり、第
２図は第１図のＩ−Ｉ断面図である。
２図は第１図のＩ−Ｉ断面図である。
第１図および第２図の如く、本発明の混成集積回路（１
）は金属基板（２）と、基板（２）上に絶縁体（６）を
介して形成された導電路（３）と、導電路（３）の所定
位置に実装された電圧駆動型素子（４）および素一 子（４）をスイッチングきせる駆動回路（５）とから構
成される。
）は金属基板（２）と、基板（２）上に絶縁体（６）を
介して形成された導電路（３）と、導電路（３）の所定
位置に実装された電圧駆動型素子（４）および素一 子（４）をスイッチングきせる駆動回路（５）とから構
成される。
金属基板（２）は鉄、銅、あるいはアルミニウム等の金
属を用いることができるが本実施例ではアルミニウム基
板を用いるものとする。本実施例で用いるアルミニウム
基板表面には陽極酸化技術によって酸化アルミニウム膜
が形成され絶縁処理が行われる。
属を用いることができるが本実施例ではアルミニウム基
板を用いるものとする。本実施例で用いるアルミニウム
基板表面には陽極酸化技術によって酸化アルミニウム膜
が形成され絶縁処理が行われる。
その基板〈２〉の−主面上には絶縁体り６〉を介して所
望形状の導電路（３）が形成される。
望形状の導電路（３）が形成される。
絶縁体（６）はエポキシあるいはポリイミド樹脂等の樹
脂薄層あるいはセラミック等の板材が用いられる。本実
施例ではエポキシ樹脂薄層を用いるものとしその薄層に
は銅箔が貼着されている。銅箔を所定のパターンにエツ
チングすることにより所望形状の導電路（３）が形成さ
れる。導電路（３）は印刷によって形成できることはい
うまでもない。
脂薄層あるいはセラミック等の板材が用いられる。本実
施例ではエポキシ樹脂薄層を用いるものとしその薄層に
は銅箔が貼着されている。銅箔を所定のパターンにエツ
チングすることにより所望形状の導電路（３）が形成さ
れる。導電路（３）は印刷によって形成できることはい
うまでもない。
導電路（３）はパワ一部分に用いられるもの（３ａ）と
小信号部分に用いられる（３ｂ）とが同一基板（２〉上
に形成されることになる。更に述べると、バー８− ワー系の導電路（３ａ）は基板（２）の−側辺に対して
実質的に平行となる様に形成きれ、基板（２）の−側辺
にはパワー用の複数の固着パッドが形成される。小信号
系の導電路（３ｂ）はパワー系の導電路（３ａ）と２分
する様に形成されその延在する先端部には小信号用の複
数の固着パッドが形成される。
小信号部分に用いられる（３ｂ）とが同一基板（２〉上
に形成されることになる。更に述べると、バー８− ワー系の導電路（３ａ）は基板（２）の−側辺に対して
実質的に平行となる様に形成きれ、基板（２）の−側辺
にはパワー用の複数の固着パッドが形成される。小信号
系の導電路（３ｂ）はパワー系の導電路（３ａ）と２分
する様に形成されその延在する先端部には小信号用の複
数の固着パッドが形成される。
パワー系の導電路（３ａ）上の所定位置には複数の電圧
駆動型素子（４）が半田によって固着されている。電圧
駆動型素子（４）としては、例えばパワーＭＯ３ＦＥＴ
、ＩＧＢＴＸＢｉＭＯ８等の素子を用いることができる
が本実施例ではパワーＭＯ３ＦＥＴを用いるものとする
（以下電圧駆動型素子（４）をパワーＭＯＳ Ｆ ＥＴ
という）。各パワーＭＯ３ＦＥＴ（４）はブリッジ接続
なる様に配置される。
駆動型素子（４）が半田によって固着されている。電圧
駆動型素子（４）としては、例えばパワーＭＯ３ＦＥＴ
、ＩＧＢＴＸＢｉＭＯ８等の素子を用いることができる
が本実施例ではパワーＭＯ３ＦＥＴを用いるものとする
（以下電圧駆動型素子（４）をパワーＭＯＳ Ｆ ＥＴ
という）。各パワーＭＯ３ＦＥＴ（４）はブリッジ接続
なる様に配置される。
小信号系の導電路（３ｂ）上の所定位置には各パワーＭ
Ｏ８ＦＥＴ（４）をスイッチングさせる駆動回路（５）
およびコンデンサー、チップ抵抗等のチップ部品が固着
されている。
Ｏ８ＦＥＴ（４）をスイッチングさせる駆動回路（５）
およびコンデンサー、チップ抵抗等のチップ部品が固着
されている。
本発明の特徴とするところはパワーＭＯＳ Ｆ ＥＴ（
４）をスイッチングさせる駆動回路（５）にある。
４）をスイッチングさせる駆動回路（５）にある。
即ち、従来構造の駆動回路はトランジスタ、チップ抵抗
、チップコンデンサー等の複数の回路素子を用いて所望
の導電路の引き回し線によって接続することによって形
成されていた。しかし、本発明の駆動回路（５）は従来
の駆動回路を構成する回路が半導体チップ上に集積化さ
れている。
、チップコンデンサー等の複数の回路素子を用いて所望
の導電路の引き回し線によって接続することによって形
成されていた。しかし、本発明の駆動回路（５）は従来
の駆動回路を構成する回路が半導体チップ上に集積化さ
れている。
第３図は半導体チップ上に形成された駆動回路（５）を
示すブロック図である。第３図の如く、所定の入力信号
に基づいて出力回路を駆動させる前段回路と、パワーＭ
Ｏ８ＦＥＴ（４）をスイッチングさせる出力回路と、前
段回路および出力回路に所定の安定した電流を供給する
定電流回路と、パワーＭＯ８ＦＥＴ（４）の飽和電圧が
過電流によって上昇したときの異常電圧を検出する電圧
検出回路とから構成されている。
示すブロック図である。第３図の如く、所定の入力信号
に基づいて出力回路を駆動させる前段回路と、パワーＭ
Ｏ８ＦＥＴ（４）をスイッチングさせる出力回路と、前
段回路および出力回路に所定の安定した電流を供給する
定電流回路と、パワーＭＯ８ＦＥＴ（４）の飽和電圧が
過電流によって上昇したときの異常電圧を検出する電圧
検出回路とから構成されている。
駆動回路（５〉はブリッジ接続された各パワーＭＯ８Ｆ
ＥＴ（４）と隣接して配置され夫々の導電路（３）にボ
ンディングして接続され所定の出力を有したインバータ
用の混成集積回路を実現することができる。
ＥＴ（４）と隣接して配置され夫々の導電路（３）にボ
ンディングして接続され所定の出力を有したインバータ
用の混成集積回路を実現することができる。
斯る本発明に依れば、各パワーＭＯ３ＦＥＴ（４）を駆
動させる駆動回路（５）を半導体チップ上に集積化する
ことにより、従来の駆動回路は複数の引き回し線のパタ
ーンを必要としていたのを不要とすることができる。こ
の結果、従来では引き回し線のパターン部分で寄生容量
が発生していたが、本発明では駆動回路（５）自体がチ
ップ化されているために寄生容量を著しく低減すること
ができる。
動させる駆動回路（５）を半導体チップ上に集積化する
ことにより、従来の駆動回路は複数の引き回し線のパタ
ーンを必要としていたのを不要とすることができる。こ
の結果、従来では引き回し線のパターン部分で寄生容量
が発生していたが、本発明では駆動回路（５）自体がチ
ップ化されているために寄生容量を著しく低減すること
ができる。
また、駆動回路（５）がチップ上に集積化されているた
めに駆動回路（５）の面積は従来構造と比べ著しく小さ
くなるために混成集積回路の小型化が行える。
めに駆動回路（５）の面積は従来構造と比べ著しく小さ
くなるために混成集積回路の小型化が行える。
（ト）考案の効果
以上に詳述した様に本発明に依れは、各パワーＭＯ３Ｆ
ＥＴ（４）を駆動させる駆動回路（５）を半導体チップ
上に集積化することにより、従来の駆動回路では複数の
引き回し線のパターンを必要としていたのを本発明では
不要とすることができる。
ＥＴ（４）を駆動させる駆動回路（５）を半導体チップ
上に集積化することにより、従来の駆動回路では複数の
引き回し線のパターンを必要としていたのを本発明では
不要とすることができる。
１−
この結果、従来では引き回し線のパターン部分で寄生容
量が発生していたが、本発明では駆動回路（５）自体が
チップ化されているために寄生容量を著しく低減するこ
とが可能となり、パワーＭＯ３ＦＥＴ（４）のスイッチ
ング時のノイズによる容量変化による電位変化を最小限
に抑えることができ他のパワーＭＯ８ＦＥＴの異常動作
を防止することが可能となる。
量が発生していたが、本発明では駆動回路（５）自体が
チップ化されているために寄生容量を著しく低減するこ
とが可能となり、パワーＭＯ３ＦＥＴ（４）のスイッチ
ング時のノイズによる容量変化による電位変化を最小限
に抑えることができ他のパワーＭＯ８ＦＥＴの異常動作
を防止することが可能となる。
また、本発明では駆動回路（５）が半導体チップ上に集
積化されているために、従来より駆動回路自体の面積が
著しく小さくなるために混成集積回路の小型化に大きく
寄与できる利点を有する。
積化されているために、従来より駆動回路自体の面積が
著しく小さくなるために混成集積回路の小型化に大きく
寄与できる利点を有する。
第１図は本発明の混成集積回路を示す平面図、第２図は
第１図のＩ−Ｉ断面図、第３図は駆動回路を示すブロッ
ク図、第４図はインバータ装置を示す基本構成図、第５
図は同インバータ装置の駆動回路図、第６図はＭＯＳＦ
ＥＴを用いた場合のインバータ装置を示す基本構成図、
第７図は従来の混成集積回路を示す断面図および第８図
は従来１２− の駆動回路を示す平面図である。 （１）・・・混成集積回路、 （２）・・・金属基板、
・・・導電路、 （４）・・・パワーＭＯ８ＦＥＴ。 駆動回路、 （６）・・・絶縁体。 （３） （５）・・・
第１図のＩ−Ｉ断面図、第３図は駆動回路を示すブロッ
ク図、第４図はインバータ装置を示す基本構成図、第５
図は同インバータ装置の駆動回路図、第６図はＭＯＳＦ
ＥＴを用いた場合のインバータ装置を示す基本構成図、
第７図は従来の混成集積回路を示す断面図および第８図
は従来１２− の駆動回路を示す平面図である。 （１）・・・混成集積回路、 （２）・・・金属基板、
・・・導電路、 （４）・・・パワーＭＯ８ＦＥＴ。 駆動回路、 （６）・・・絶縁体。 （３） （５）・・・
Claims (7)
- （１）金属基板と 前記基板上に絶縁体を介して形成された所望形状の導電
路と 前記導電路上の所望位置に搭載し複数の回路素子より構
成された駆動回路と 前記駆動回路の出力信号に基づいてスイッチングする電
圧駆動型素子とを備えた混成集積回路において、 前記電圧駆動型素子をスイッチングさせる前記駆動回路
を同一半導体チップ上に集積化し前記導電路上に搭載し
たことを特徴とする混成集積回路。 - （２）金属基板と 前記基板上に絶縁体を介して形成された所望形状の導電
路と 前記導電路上にブリッジ接続された複数の電圧駆動型素
子と 前記各電圧駆動型素子に接続され所定の出力信号を出力
し且つ複数の回路素子より成る駆動回路とを備えたイン
バータ用の混成集積回路において、 前記各電圧駆動型素子に前記出力信号を出力する前記駆
動回路を同一半導体チップ上に集積化し前記導電路上に
搭載したことを特徴とする混成集積回路。 - （３）前記駆動回路は入力信号に基づいて所定の出力信
号を出力する前段回路と前記出力信号に基づいて前記電
圧駆動型素子をスイッチングさせる出力回路と前記前段
回路および出力回路に安定した電流を供給する定電圧回
路とを備えたことを特徴とする請求項１または２記載の
混成集積回路。 - （４）前記電圧駆動型素子はパワーＭＯＳＦＥＴ、ＩＧ
ＢＴあるいはＢｉＭＯＳを用いたことを特徴とする請求
項１または２記載の混成集積回路。 - （５）前記絶縁体はエポキシ樹脂、ポリイミド樹脂等の
樹脂薄層あるいはセラミック等の板材を用いたことを特
徴とする請求項１または２記載の混成集積回路。 - （６）前記導電路は銅箔を用いたことを特徴とする請求
項１または２記載の混成集積回路。 - （７）前記金属基板は絶縁処理されたアルミニウム基板
を用いたことを特徴とする請求項１または２記載の混成
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296909A JPH0758757B2 (ja) | 1989-11-15 | 1989-11-15 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296909A JPH0758757B2 (ja) | 1989-11-15 | 1989-11-15 | 混成集積回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8125806A Division JP2902993B2 (ja) | 1996-05-21 | 1996-05-21 | 混成集積回路 |
| JP8125807A Division JP2614599B2 (ja) | 1996-05-21 | 1996-05-21 | 混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156964A true JPH03156964A (ja) | 1991-07-04 |
| JPH0758757B2 JPH0758757B2 (ja) | 1995-06-21 |
Family
ID=17839736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296909A Expired - Fee Related JPH0758757B2 (ja) | 1989-11-15 | 1989-11-15 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758757B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679174U (ja) * | 1993-04-09 | 1994-11-04 | 東洋電機製造株式会社 | インバータ装置のプリント配線板 |
| JP2006216989A (ja) * | 2006-04-28 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびそれを用いたインバータ回路 |
| JP2012004524A (ja) * | 2010-06-14 | 2012-01-05 | Samsung Electro-Mechanics Co Ltd | 放熱基板及びその製造方法 |
| JP6577146B1 (ja) * | 2018-01-26 | 2019-09-18 | 新電元工業株式会社 | 電子モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268459A (ja) * | 1988-04-15 | 1989-10-26 | Sanyo Electric Co Ltd | パワーインバータの駆動回路及びそれを集積化した混成集積回路 |
-
1989
- 1989-11-15 JP JP1296909A patent/JPH0758757B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268459A (ja) * | 1988-04-15 | 1989-10-26 | Sanyo Electric Co Ltd | パワーインバータの駆動回路及びそれを集積化した混成集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679174U (ja) * | 1993-04-09 | 1994-11-04 | 東洋電機製造株式会社 | インバータ装置のプリント配線板 |
| JP2006216989A (ja) * | 2006-04-28 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびそれを用いたインバータ回路 |
| JP4634962B2 (ja) * | 2006-04-28 | 2011-02-16 | パナソニック株式会社 | 半導体装置 |
| JP2012004524A (ja) * | 2010-06-14 | 2012-01-05 | Samsung Electro-Mechanics Co Ltd | 放熱基板及びその製造方法 |
| JP6577146B1 (ja) * | 2018-01-26 | 2019-09-18 | 新電元工業株式会社 | 電子モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758757B2 (ja) | 1995-06-21 |
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