JP4218243B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4218243B2 JP4218243B2 JP2002021314A JP2002021314A JP4218243B2 JP 4218243 B2 JP4218243 B2 JP 4218243B2 JP 2002021314 A JP2002021314 A JP 2002021314A JP 2002021314 A JP2002021314 A JP 2002021314A JP 4218243 B2 JP4218243 B2 JP 4218243B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- case
- electrodes
- semiconductor device
- mos transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Inverter Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
近年、パワーモジュールは、スイッチング素子の大容量化やスイッチング周波数の増大傾向が加速し、これに伴い、回路インダクタンスの低減が重要な課題となっている。
【０００３】
従来より、回路インダクタンスの低減方法として、電極を平板とし、往路と復路の電極を相対させ平行配置させる構成が知られている。これは、往路と復路で発生する磁束の変化が相殺され、結果的に磁束変化が見かけ上ほとんどなくなることを利用している。
【０００４】
ところで、近年、半導体モジュールの小型化、低コスト化、高信頼性をねらい、電極を樹脂ケース内に一体化して成形することが考えられている。
図８は、例えば、インバータモジュールのＮ電極を立体構造にした半導体モジュール１１の内部構造を示している。半導体モジュール１１には、６個の半導体素子１３が内蔵され、ケース１２の外周に３個の交流電極１４〜１６と、Ｐ電極電極１７がインサートされている。それぞれの電極の下端部はＬ字状に曲げられてケース１２の段部で露出してワイヤボンディング用のパッドを形成している。このパッドは、半導体素子１３のドレインとワイヤボンディングされる。そして、ケース１２の中央部にＮ電極１８が架橋された状態でネジ等により固定される。Ｎ電極１８の下端部は下アーム方向（交流電極側）にＬ字状に曲げられた段状パッドを形成し、下アーム側の半導体素子１３のソースとワイヤボンディングされる。
【０００５】
【発明が解決しようとする課題】
上記のような構造の半導体モジュール１１では、ケース１２の外周に電極を配置するスペースを確保する必要があるので、半導体モジュール１１を小型化することが困難である。また、Ｐ電極１７とＮ電極１８が逆方向電流相対平行配置構造がとれない為、回路インダクタンスを減らすことが難しい。
【０００６】
本発明の課題は、半導体装置を小型化することである。他の課題は、半導体装置の回路インダクタンスを低減することである。
【０００７】
本発明の半導体装置は、基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、相互に絶縁された状態で相対平行配置された平板形状の第１の電極と第２の電極と、前記３組の素子対にそれぞれ対応する平板形状の３個の交流電極と、を備え、前記３個の交流電極は、それぞれ前記第１の電極と前記第２の電極との間に挟まれ、前記第１の電極と前記第２の電極と前記３個の交流電極とは相互に絶縁された状態で樹脂にインサートされ、前記第１の電極、前記第２の電極及び前記３個の交流電極は、前記６個のＭＯＳトランジスタが配置された基板上方の中空に保持されるように前記ケースに架橋配置され、架橋配置された前記第１の電極及び前記第２の電極の延びる方向は、並列に接続された前記３組の素子対の並ぶ方向であり、前記第１の電極、前記第２の電極及び前記３個の交流電極は、前記樹脂から端部が露出してそれぞれワイヤ接続部を形成し、前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタとはワイヤボンディングにより電気的に接続され、前記素子対における直列接続点と前記交流電極の前記ワイヤ接続部とはワイヤボンディングにより電気的に接続され、前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きであり、前記第１の電極と前記第２の電極の一方の前記ワイヤ接続部と前記交流電極の前記ワイヤ接続部が階段状になっている。
【００１０】
本発明の他の半導体装置は、基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、相互に絶縁された状態で相対平行配置された平板形状の第１の電極と第２の電極とを備え、前記第１の電極及び前記第２の電極は、前記６個のＭＯＳトランジスタが配置された基板上方の中空に保持されるように前記ケースに架橋配置され、架橋配置された前記第１の電極及び前記第２の電極の延びる方向は、並列に接続された前記素子対の並ぶ方向であり、前記第１の電極と前記第２の電極は、それぞれワイヤ接続部を有し、前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタとはワイヤボンディングにより電気的に接続されており、前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きであり、前記第１の電極及び前記第２の電極は、前記ケースと別の部材にインサートされ、前記別の部材を前記ケースの外周辺に固定することで前記第１の電極及び第２の電極を前記基板の上方の中空に保持する。
【００１１】
上記の発明の半導体装置において、直列接続された前記２個の半導体素子は、架橋配置された前記第１の電極及び前記第２の電極を中心にして対称に配置されている。
【００１２】
上記の発明の半導体装置において、前記架橋配置された第１の電極と第２の電極の端部は平板状の形状で、前記端部が前記ケースの底面に対して鉛直上方に延びて外部に露出してそれぞれ外部接続端子を形成する。
【００１４】
上記の発明において、前記第１の電極と前記複数の交流電極と前記第２の電極は互いに絶縁された状態で樹脂にインサートされ、前記樹脂にインサートされた前記第１の電極と前記複数の交流電極と前記第２の電極の端部が露出してワイヤ接続部を形成し、前記第第１の電極と前記第２の電極の一方の前記ワイヤ接続部と前記交流電極の前記ワイヤ接続部が階段状になっている。
このようにワイヤ接続部を階段状にすることで、ワイヤ接続部のしめるスペースを少なくできる。
【００１５】
上記の発明において、前記架橋されている電極の少なくとも１が、前記ケースにインサートされている。
このように構成することで、少なくとも１の電極がケースにインサートされた状態で架橋されるので、半導体装置の組み立時の作業性が向上する。
【００１６】
上記の発明の半導体装置において、前記第１の電極及び前記第２の電極は、前記ケースと別の部材にインサートされ、前記別の部材を前記ケースの外周辺に固定することで前記第１の電極及び第２の電極を前記基板の上方の中空に保持する。
このように構成することで、半導体装置の組み立て時の作業性が向上する。
上記の発明の半導体装置において、前記架橋されている電極の全てが１の部材にインサートされている。
【００１７】
このように構成することで、半導体装置の組み立て時の作業性がさらに向上する。
上記の発明において、前記第１及び第２の電極の外部接続端子は、それぞれ複数個からなり、平板状で、かつ互いに対称に配置しても良い。
【００１８】
上記のように構成することで、第１の電極と第２の電極に流れる電流をバランスさせることができる。
上記の発明において、前記第１及び第２の外部接続端子の鉛直方向の長さが、該第１及び第２の外部接続端子の間に配置されている交流電極の外部接続端子より長くしても良い。
【００１９】
このように構成することで、ワイヤボンディングを行った後、第１及び第２の電極の外部接続端子を曲げて、所望の端子間隔にすることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。図１は、例えば、インバータモジュールに適用した場合の本発明の第１の実施の形態のパワー半導体モジュール（半導体装置）２１の内部構造を示す図である。また、図２（Ａ）、（Ｂ）は、その断面図である。
【００２１】
図１に示すように、パワー半導体モジュール（以下、半導体モジュールという）２１は、ＭＯＳトランジスタからなる６個の半導体素子２３が内蔵され、例えば、上アーム側（図１左側）半導体素子２３のドレイン電極と接続されるＰ電極２４と、下アーム側（図１右側）半導体素子２３のソース電極と接続されるＮ電極２５が、ケース２２の略中央部に架橋された辺２２ａにインサートされている。また、同一辺２２ａに、Ｐ電極２４とＮ電極２５との間に一部が挟まれ、かつそれらの電極と絶縁されるように３相交流電圧のＵ，Ｖ，Ｗ相の電圧を出力する３個の交流電極２６、２７、２８がインサートされている。すなわち、これらＰ電極２４、Ｎ電極２５及び交流電極２６〜２８は、半導体素子２３が搭載された基板の上方に架橋配置されている。
【００２２】
この半導体モジュール２１の回路は、例えば、図３に示すように、半導体素子２３が、上下アームとして２個直列に接続され、さらに２個直列に接続された半導体素子２３が３組並列に接続されている。そして、直列に接続された半導体素子２３のソースとドレインの接続点から、それぞれ３相交流電圧Ｕ，Ｖ，Ｗが出力される。
【００２３】
以下に述べる他の実施の形態も、回路構成は、第１の実施の形態と同じになっている。
図１に戻り、Ｐ電極２４は、ケース２２の略中央の辺２２ａにインサートされ、端部が平板状の形状で、鉛直上方に外部に延出してそれぞれ外部接続端子２４ａを形成している。Ｐ電極２４の下端部は、上アーム側にＬ字状に曲げられ、端部がインサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部２４ｂ（図２（Ａ）参照）を形成している。
【００２４】
Ｎ電極２５も、中央の辺２２ａにインサートされ、端部が平板状の形状で、Ｐ電極２４と対向し、平行に鉛直上方に外部に延出してそれぞれ外部接続端子２５ａを形成している。Ｎ電極２５の下端部は、下アーム側にＬ字状に曲げられ、端部がインサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部２５ｂ（図２（Ａ））を形成している。
【００２５】
３個の交流電極２６〜２８も中央の辺２２ａにインサートされ、図２（Ａ）に示すように、Ｐ電極２４の外部接続端子２４ａとＮ電極２５の外部接続端子２５ａとに挟まれ、それらの電極とケース２２の辺２２ａを構成する樹脂により絶縁されている。交流電極２６〜２８の下端部は、下アーム側にＬ字状に曲げられ、端部がインサート樹脂から露出した段状となり、下アーム側半導体素子２３のドレイン電極と接続される接続部２６ａ〜２８ａを形成している。すなわち、接続部２５ｂと接続部２６ａ〜２８ａは階段状に配置される。
【００２６】
Ｐ電極２４とＮ電極２５の外部接続端子２４ａ、２５ａは、ケース２２にインサートされた初期状態では、図２（Ａ）に示すように、鉛直上方向に立設され、ワイヤボンディング作業の妨げにならないようになっている。ワイヤボンディングを行った後、Ｐ電極２４の外部接続端子２４ａを左方向（図２（Ｂ）の正面から見て）に曲げ、さらに鉛直上方向に曲げている。Ｎ電極２５の外部接続端子２５ａは、右方向に曲げ、さらに鉛直上方向に曲げて、外部接続端子を所望の位置に設定している。
【００２７】
外部接続端子２４ａ、２５ｂを曲げたときに、折り曲げた根元の部分で外部接続端子２４ａ及び２５ａと交流電極の外部接続端子２６〜２８との絶縁が確実に保てるように、ケース２２の辺２２ａを構成する樹脂がインサートされる部分の高さを、折り曲げ部の高さよりわずかに高くなるように設定している。
【００２８】
なお、中央の辺２２ａの下方において、上アーム半導体素子２３のソース電極、下アーム側半導体素子２３のドレイン電極及び基板パターンとがワイヤボンディングされているが、これはケース２２の装着前に行われるため、中央の辺２２ａが障害になることはない。中央の辺２２ａが障害とならないレイアウトが可能であれば、ケース２２の装着後に当該ワイヤボンディングをしてもよい。
【００２９】
この第１の実施の形態によれば、Ｐ電極２４とＮ電極２５が対称で、かつ平板平行配置となるので、Ｐ電極２４とＮ電極２５に流れる逆方向電流により発生する磁束が相殺され、回路インダクタンスを減らすことができる。また、交流電極２６〜２８をＰ電極２４とＮ電極２５とで挟んだサンドイッチ構造にしているので、それらの電極に流れる電流のバランスを向上させることができる。さらに、Ｐ電極２４，Ｎ電極２５、あるいは交流電極２６〜２８を、辺２２ａへ架橋配置し、ケース２２の外周に配置する必要がないので半導体モジュール２１を小型化できる。また、Ｐ電極２４，Ｎ電極２５及び交流電極２６〜２８がケース２２にインサートされているので、ケース装着に伴って電極も同時に装着され、半導体モジュール２１を製造するための作業が簡単になる。
【００３０】
次に、図４（Ａ）は、本発明の第２の実施の形態の半導体モジュール３１の内部構造を示す図であり、図４（Ｂ）は、その断面図である。
Ｐ電極３４は、ケース３２の外周の辺３２ａと中央に架橋された辺３２ｂにインサートされ、一方の端部が平板状の形状で、辺３２ａから鉛直上方に外部に延出して外部接続端子３４ａを形成している。Ｐ電極３４の他方は、辺３２ａの略中央部で直角に曲げられて中央の辺３２ｂ内に延出しインサートされている。中央の辺３２ｂ内に延出するＰ電極３４は、下端部が、上アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部３４ｂ（図４（Ｂ）参照）を形成している。
【００３１】
Ｎ電極３５は、ケース３２の外周の辺３２ａと中央の辺３２ｂにインサートされ、一方の端部が平板状の形状で、辺３２ａから鉛直上方に外部に延出して外部接続端子３５ａを形成している。Ｎ電極３５の他方は、辺３２ａの略中央部で直角に曲げられ、中央の架橋した辺３２ｂ内にＰ電極３４と平行に相対するように延出しインサートされている。中央の辺３２ｂに平行に延出するＮ電極３５の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部３５ｂ（図４（Ｂ））を形成している。
【００３２】
３個の交流電極３６〜３８は、ケース３２の中央部の辺３２ｂに互いに所定距離離れてインサートされ、端部が辺３２ｂから鉛直上方向に外部に延出して外部接続端子を形成している。交流電極３６〜３８は、ケース３２の辺３２ｂ内にインサートされたＰ電極３４とＮ電極３５とに挟まれ、かつケース３２の樹脂３２ｃによりそれらの電極と絶縁されている。交流電極３６〜３８の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のドレイン電極と接続される接続部３６ａ〜３８ａを形成している。すなわち、接続部３５ｂと接続部３６ａ〜３８ａは階段状に配置される。
【００３３】
この第２の実施の形態によれば、Ｐ電極３４とＮ電極３５の辺３２ｂにインサートされた部分の鉛直部分が互いに平行平板状に配置され、かつ両者を流れる電流が逆向きとなるので、Ｐ電極３４とＮ電極３５に流れる電流により発生する磁束が相殺され、回路インダクタンスを減らすことができる。また、Ｐ電極３４とＮ電極３５の外部接続端子３４ａと３５ａを同一の辺３２ａに配置し、交流電極の外部接続端子３６〜３８をケース３２の中央部の辺３２ｂに架橋配置することで、ケース３２の外周の辺３２ａ以外の各辺に外部接続端子を設ける必要がなくなるので、その分半導体モジュール３１を小型化することができる。また、Ｐ電極３４，Ｎ電極３５及び交流電極３６〜３８がケース３２にインサートされているので、半導体モジュール３１を製造するための作業が簡単になる。
【００３４】
次に、図５（Ａ）は、本発明の第３の実施の形態の半導体モジュール４１の内部構造を示す図であり、図５（Ｂ）は、その断面図である。
Ｐ電極４４は、ケース４２の外周の辺４２ａと中央に架橋された辺４２ｂにインサートされ、一方の端部が平板状の形状で、辺４２ａから鉛直上方に外部に延出して外部接続端子４４ａを形成している。Ｐ電極４４の他方は、辺４２ａの略中央部で直角に曲げられて中央の辺４２ｂ内を平板が半導体モジュール４１の底面と平行に延出しインサートされている。中央の辺４２ｂにインサートされたＰ電極４４は、上アーム側の一部が辺４２ｂの樹脂から露出して、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部４４ｂ（図５（Ｂ））を形成している。
【００３５】
Ｎ電極４５は、ケース４２の外周の辺４２ａと中央の辺４２ｂとにインサートされ、一方の端部が平板状の形状で、辺４２ａから鉛直上方に外部に延出して外部接続端子４５ａを形成している。Ｎ電極４５の他方は、辺４２ａの略中央部で直角に曲げられ、中央の辺４２ｂ内のＰ電極４４の一部に対して平行に相対するように延出しインサートされている。中央の辺４２ｂに平行に延出するＮ電極４５は、下アーム側の一部が辺４２ｂの樹脂から露出して、下アーム側の半導体素子２３のソース電極とワイヤボンディングされる接続部４５ｂ（図５（Ｂ）参照）を形成している。
【００３６】
３個の交流電極４６〜４８は、ケース４２の中央部の辺４２ｂに互いに所定距離離れてインサートされ、一方の端部が辺４２ｂから鉛直上方向に外部に延出して外部接続端子を形成している。交流電極４６〜４８の下端部は、下アーム側にＬ字状に曲げられ、Ｎ電極４５とＰ電極４４間に配置され、その端部がインサート樹脂から露出し、下アーム側の半導体素子２３のドレイン電極と接続される接続部４６ａ〜４８ａを形成している。すなわち、接続部４５ｂと接続部４６ａ〜４８ａは階段状に配置される。
【００３７】
この第３の実施の形態によれば、Ｐ電極４４とＮ電極４５の中央の辺４２ｂにインサートされた部分が平行平板状で、かつ両者を流れる電流が逆向きとなるので、Ｐ電極４４とＮ電極４５に流れる電流により発生する磁束が相殺され、回路インダクタンスを減らすことができる。また、Ｐ電極４４，Ｎ電極４５の外部接続端子を同一の辺４２ａに配置し、交流電極の外部接続端子４６〜４８をケース４２の中央部の辺４２ｂに架橋配置することで、ケース４２の外周の辺４２ａ以外の各辺に外部接続端子を設ける必要がなくなるので、その分半導体モジュール４１を小型化することができる。また、Ｐ電極４４，Ｎ電極４５及び交流電極４６〜４８がケース４２にインサートされているので、半導体モジュール４１を製造するための作業が簡単になる。
【００３８】
次に、図６は、本発明の第４の実施の形態の半導体モジュール５１の内部構造を示す図である。
Ｐ電極５４は、ケース５２の中央に架橋された辺５２ａにインサートされており、端部が平板状の形状で、鉛直上方に外部に延出して３個の外部接続端子５４ａを形成している。Ｐ電極５４の下端部は、上アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部５４ｂを形成している。
【００３９】
Ｎ電極５５も、ケース５２の中央の辺５２ａにインサートされており、端部が平板状の形状で、Ｐ電極５４と平行に鉛直上方に外部に延出して３個の外部接続端子５５ａを形成している。Ｎ電極５５の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部５５ｂを形成している。
【００４０】
交流電極の外部接続端子５６，５７は（図６には、三相交流電圧のＷ相の交流電極の外部接続端子は省略してある）、中央の辺５２ａにインサートされており、対向配置されているＰ電極５４とＮ電極５５の隣に配置されている。交流電極の外部接続端子５６、５７の下端部は下アーム側にＬ字状に曲げられ、下アーム側半導体素子２３のドレイン電極と接続される接続部５６ａ、５７ａを形成している。すなわち、接続部５５ｂと接続部５６ａ及び５７ａは階段状に配置される。
【００４１】
この第４の実施の形態によれば、Ｐ電極５４，Ｎ電極５５及び交流電極の外部接続端子５６、５７（図６には示していないＷ相の外部接続端子も含めて）を同一の辺５２ａに架橋配置することで、ケース５２の外周に端子を配置する必要がなくなるので、半導体モジュールを小型化することができる。また、Ｐ電極５４，Ｎ電極５５及び交流電極の外部接続端子がケース５２にインサートされているので、半導体モジュール５１を製造するための作業が簡単になる。
【００４２】
次に、図７は、本発明の第５の実施の形態の半導体モジュール６１の内部構造を示す図である。
Ｐ電極６４は、ケース６２の中央左側（図７の正面から見て）の架橋した辺６２ａにインサートされており、端部が平板状の形状で、鉛直上方に外部に延出して３個の外部接続端子６４ａを形成している。Ｐ電極６４の下端部は、上アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部６４ｂを形成している。
【００４３】
Ｎ電極６５は、ケース６２の中央右側の架橋した辺６２ｃにインサートされており、端部が平板状で、鉛直上方に外部に延出して３個の外部接続端子６５ａを形成している。Ｎ電極６５の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部６５ｂを形成している。
【００４４】
３個の交流電極の外部接続端子６６〜６８は、ケース６２の略中央の架橋した辺６２ｂにインサートされており、端部が平板状で、鉛直上方向に外部に延出している。交流電極の外部接続端子６６〜６８の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のドレイン電極と接続される接続部６６ａ、６７ａ（図７には示していない）と接続部６８ａを形成している。
【００４５】
この第５の実施の形態によれば、Ｐ電極６４とＮ電極６５と交流電極の外部接続端子６６、６７、６８を、ケース６２の外周以外の位置に配置することができるので、半導体モジュール６１を小型化することができる。また、Ｐ電極６４，Ｎ電極６５及び交流電極がケース６２にインサートされているので、半導体モジュール６１を製造するための作業が簡単になる。
【００４６】
なお、Ｐ電極６４、Ｎ電極６５及び交流電極の何れか１つをケース６２の外周の辺に配置し、他の電極を外周以外の辺に配置するようにしても良い。その場合でも、ケース６２の外周の辺に配置する電極は１種類となるので半導体モジュールを小型化できる。
【００４７】
本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
（ａ）Ｐ電極とＮ電極とを平板平行配置したもの、あるいは交流電極をＰ電極とＮ電極で挟んだサンドイッチ構造の電極は、ケースにインサートするものに限定されず、ケースと別の樹脂等の部材にそれらの電極をインサートして、その部材をケースに接着等により固定しても良い。
【００４８】
また、架橋されているＰ電極とＮ電極、あるいはＰ電極とＮ電極と交流電極が、ケースと別の部材にインサートされていてもよい。さらに、架橋されている電極の全てが１の部材にインサートされていてもよい。
また、Ｐ電極、Ｎ電極、交流電極を樹脂にインサートせずに、個別に、あるいはそれらを絶縁した状態で一体に構成して架橋配置しても良い。
（ｂ）サンドイッチ構造の電極は、ケースの中央に架橋される構造に限定されず、例えば、ケース外周の特定の辺に配置するようにしても良い。
（ｃ）サンドイッチ構造の電極は、予めクランク屈曲加工された状態でインサート成形しても良い。
（ｄ）サンドイッチ構造のＰ電極、Ｎ電極は３本の外部接続端子が立設する構造に限定されず、１〜２本、または４本以上立設しても良い。ただし、電流バランスの点から対称配置が望ましい。
（ｅ）電極と半導体素子が搭載された基板との接続は、ワイヤボンディングに限定されず、電極に脚部を設け、半田付け、導電性接着剤等で接続しても良い。
（ｆ）サンドイッチ構造の電極は、平板状の形状に限らず、例えば、湾曲した形状であっても良い。
（ｇ）ゲート電極の位置、構造はどのようなものであっても良い。
（ｈ）本発明は、ＭＯＳトランジスタに限らず、バイポーラトランジスタ、サイリスタ、ＧＴＯ、ＩＧＢＴ等の他のスイッチ素子を用いる半導体装置にも適用できる。
（ｉ）本発明は、交流／直流変換用の半導体装置にも適用できる。
（ｊ）インバータモジュールに限定されず、例えば、コンバータモジュール、あるいは単純なトランジスタモジュール等の他の電子部品にも適用可能である。
（ｋ）適用する電子部品の形状は長方形に限定されず、各種多角形、或いは円、楕円、湾曲形状等にも適用可能である。電極も直線に限定されず、外形に応じて曲線状、曲げ形状等が可能である。
【００４９】
同様に、架橋辺及びインサートされる電極も直線に限定されず、曲線等であっても良い。さらに架橋辺は外形辺と平行である必要はなく、例えば、外形辺と侠角で接するような配置であっても良い。
（ｌ）樹脂にインサートされた電極の一部が平行となるものに限らず、Ｐ電極とＮ電極の外部接続端子のみが平行に配置されているものであっても良い。この場合、外部接続端子の部分のインダクタンスの低減と、電流バランスの向上を図ることができる。
【００５０】
【発明の効果】
この発明によれば、第１及び第２の電極を架橋配置することで半導体装置を小型化することができる。また、第１の電極と第２の電極を架橋配置し、第１及び第２の電極の少なくとも一部を平行配置し、かつ電流の向きを逆向きにすることで、電極部分のインダクタンスを低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体モジュールの内部構造を示す図である。
【図２】図１（Ａ）、（Ｂ）は、第１の実施の形態の半導体モジュールの断面図である。
【図３】半導体モジュールの回路図である。
【図４】図４（Ａ）、（Ｂ）は、第２の実施の形態の半導体モジュールの内部構造及び断面を示す図である。
【図５】図５（Ａ）、（Ｂ）は、第３の実施の形態の半導体モジュールの内部構造と断面を示す図である。
【図６】第４の実施の形態の半導体モジュールの内部構造を示す図である。
【図７】第５の実施の形態の半導体モジュールの内部構造を示す図である。
【図８】半導体モジュールの内部構造を示す図である。
【符号の説明】
２１，３１，４１，５１，６１ 半導体モジュール
２３ 半導体素子
２４，３４，４４，５４，６４ Ｐ電極
２５，３５，４５，５５，６５ Ｎ電極
２６〜２８，３６〜３８，４６〜４８ 交流電極
５６，５７，６６〜６８ 交流電極の外部接続端子
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
近年、パワーモジュールは、スイッチング素子の大容量化やスイッチング周波数の増大傾向が加速し、これに伴い、回路インダクタンスの低減が重要な課題となっている。
【０００３】
従来より、回路インダクタンスの低減方法として、電極を平板とし、往路と復路の電極を相対させ平行配置させる構成が知られている。これは、往路と復路で発生する磁束の変化が相殺され、結果的に磁束変化が見かけ上ほとんどなくなることを利用している。
【０００４】
ところで、近年、半導体モジュールの小型化、低コスト化、高信頼性をねらい、電極を樹脂ケース内に一体化して成形することが考えられている。
図８は、例えば、インバータモジュールのＮ電極を立体構造にした半導体モジュール１１の内部構造を示している。半導体モジュール１１には、６個の半導体素子１３が内蔵され、ケース１２の外周に３個の交流電極１４〜１６と、Ｐ電極電極１７がインサートされている。それぞれの電極の下端部はＬ字状に曲げられてケース１２の段部で露出してワイヤボンディング用のパッドを形成している。このパッドは、半導体素子１３のドレインとワイヤボンディングされる。そして、ケース１２の中央部にＮ電極１８が架橋された状態でネジ等により固定される。Ｎ電極１８の下端部は下アーム方向（交流電極側）にＬ字状に曲げられた段状パッドを形成し、下アーム側の半導体素子１３のソースとワイヤボンディングされる。
【０００５】
【発明が解決しようとする課題】
上記のような構造の半導体モジュール１１では、ケース１２の外周に電極を配置するスペースを確保する必要があるので、半導体モジュール１１を小型化することが困難である。また、Ｐ電極１７とＮ電極１８が逆方向電流相対平行配置構造がとれない為、回路インダクタンスを減らすことが難しい。
【０００６】
本発明の課題は、半導体装置を小型化することである。他の課題は、半導体装置の回路インダクタンスを低減することである。
【０００７】
本発明の半導体装置は、基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、相互に絶縁された状態で相対平行配置された平板形状の第１の電極と第２の電極と、前記３組の素子対にそれぞれ対応する平板形状の３個の交流電極と、を備え、前記３個の交流電極は、それぞれ前記第１の電極と前記第２の電極との間に挟まれ、前記第１の電極と前記第２の電極と前記３個の交流電極とは相互に絶縁された状態で樹脂にインサートされ、前記第１の電極、前記第２の電極及び前記３個の交流電極は、前記６個のＭＯＳトランジスタが配置された基板上方の中空に保持されるように前記ケースに架橋配置され、架橋配置された前記第１の電極及び前記第２の電極の延びる方向は、並列に接続された前記３組の素子対の並ぶ方向であり、前記第１の電極、前記第２の電極及び前記３個の交流電極は、前記樹脂から端部が露出してそれぞれワイヤ接続部を形成し、前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタとはワイヤボンディングにより電気的に接続され、前記素子対における直列接続点と前記交流電極の前記ワイヤ接続部とはワイヤボンディングにより電気的に接続され、前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きであり、前記第１の電極と前記第２の電極の一方の前記ワイヤ接続部と前記交流電極の前記ワイヤ接続部が階段状になっている。
【００１０】
本発明の他の半導体装置は、基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、相互に絶縁された状態で相対平行配置された平板形状の第１の電極と第２の電極とを備え、前記第１の電極及び前記第２の電極は、前記６個のＭＯＳトランジスタが配置された基板上方の中空に保持されるように前記ケースに架橋配置され、架橋配置された前記第１の電極及び前記第２の電極の延びる方向は、並列に接続された前記素子対の並ぶ方向であり、前記第１の電極と前記第２の電極は、それぞれワイヤ接続部を有し、前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタとはワイヤボンディングにより電気的に接続されており、前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きであり、前記第１の電極及び前記第２の電極は、前記ケースと別の部材にインサートされ、前記別の部材を前記ケースの外周辺に固定することで前記第１の電極及び第２の電極を前記基板の上方の中空に保持する。
【００１１】
上記の発明の半導体装置において、直列接続された前記２個の半導体素子は、架橋配置された前記第１の電極及び前記第２の電極を中心にして対称に配置されている。
【００１２】
上記の発明の半導体装置において、前記架橋配置された第１の電極と第２の電極の端部は平板状の形状で、前記端部が前記ケースの底面に対して鉛直上方に延びて外部に露出してそれぞれ外部接続端子を形成する。
【００１４】
上記の発明において、前記第１の電極と前記複数の交流電極と前記第２の電極は互いに絶縁された状態で樹脂にインサートされ、前記樹脂にインサートされた前記第１の電極と前記複数の交流電極と前記第２の電極の端部が露出してワイヤ接続部を形成し、前記第第１の電極と前記第２の電極の一方の前記ワイヤ接続部と前記交流電極の前記ワイヤ接続部が階段状になっている。
このようにワイヤ接続部を階段状にすることで、ワイヤ接続部のしめるスペースを少なくできる。
【００１５】
上記の発明において、前記架橋されている電極の少なくとも１が、前記ケースにインサートされている。
このように構成することで、少なくとも１の電極がケースにインサートされた状態で架橋されるので、半導体装置の組み立時の作業性が向上する。
【００１６】
上記の発明の半導体装置において、前記第１の電極及び前記第２の電極は、前記ケースと別の部材にインサートされ、前記別の部材を前記ケースの外周辺に固定することで前記第１の電極及び第２の電極を前記基板の上方の中空に保持する。
このように構成することで、半導体装置の組み立て時の作業性が向上する。
上記の発明の半導体装置において、前記架橋されている電極の全てが１の部材にインサートされている。
【００１７】
このように構成することで、半導体装置の組み立て時の作業性がさらに向上する。
上記の発明において、前記第１及び第２の電極の外部接続端子は、それぞれ複数個からなり、平板状で、かつ互いに対称に配置しても良い。
【００１８】
上記のように構成することで、第１の電極と第２の電極に流れる電流をバランスさせることができる。
上記の発明において、前記第１及び第２の外部接続端子の鉛直方向の長さが、該第１及び第２の外部接続端子の間に配置されている交流電極の外部接続端子より長くしても良い。
【００１９】
このように構成することで、ワイヤボンディングを行った後、第１及び第２の電極の外部接続端子を曲げて、所望の端子間隔にすることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。図１は、例えば、インバータモジュールに適用した場合の本発明の第１の実施の形態のパワー半導体モジュール（半導体装置）２１の内部構造を示す図である。また、図２（Ａ）、（Ｂ）は、その断面図である。
【００２１】
図１に示すように、パワー半導体モジュール（以下、半導体モジュールという）２１は、ＭＯＳトランジスタからなる６個の半導体素子２３が内蔵され、例えば、上アーム側（図１左側）半導体素子２３のドレイン電極と接続されるＰ電極２４と、下アーム側（図１右側）半導体素子２３のソース電極と接続されるＮ電極２５が、ケース２２の略中央部に架橋された辺２２ａにインサートされている。また、同一辺２２ａに、Ｐ電極２４とＮ電極２５との間に一部が挟まれ、かつそれらの電極と絶縁されるように３相交流電圧のＵ，Ｖ，Ｗ相の電圧を出力する３個の交流電極２６、２７、２８がインサートされている。すなわち、これらＰ電極２４、Ｎ電極２５及び交流電極２６〜２８は、半導体素子２３が搭載された基板の上方に架橋配置されている。
【００２２】
この半導体モジュール２１の回路は、例えば、図３に示すように、半導体素子２３が、上下アームとして２個直列に接続され、さらに２個直列に接続された半導体素子２３が３組並列に接続されている。そして、直列に接続された半導体素子２３のソースとドレインの接続点から、それぞれ３相交流電圧Ｕ，Ｖ，Ｗが出力される。
【００２３】
以下に述べる他の実施の形態も、回路構成は、第１の実施の形態と同じになっている。
図１に戻り、Ｐ電極２４は、ケース２２の略中央の辺２２ａにインサートされ、端部が平板状の形状で、鉛直上方に外部に延出してそれぞれ外部接続端子２４ａを形成している。Ｐ電極２４の下端部は、上アーム側にＬ字状に曲げられ、端部がインサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部２４ｂ（図２（Ａ）参照）を形成している。
【００２４】
Ｎ電極２５も、中央の辺２２ａにインサートされ、端部が平板状の形状で、Ｐ電極２４と対向し、平行に鉛直上方に外部に延出してそれぞれ外部接続端子２５ａを形成している。Ｎ電極２５の下端部は、下アーム側にＬ字状に曲げられ、端部がインサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部２５ｂ（図２（Ａ））を形成している。
【００２５】
３個の交流電極２６〜２８も中央の辺２２ａにインサートされ、図２（Ａ）に示すように、Ｐ電極２４の外部接続端子２４ａとＮ電極２５の外部接続端子２５ａとに挟まれ、それらの電極とケース２２の辺２２ａを構成する樹脂により絶縁されている。交流電極２６〜２８の下端部は、下アーム側にＬ字状に曲げられ、端部がインサート樹脂から露出した段状となり、下アーム側半導体素子２３のドレイン電極と接続される接続部２６ａ〜２８ａを形成している。すなわち、接続部２５ｂと接続部２６ａ〜２８ａは階段状に配置される。
【００２６】
Ｐ電極２４とＮ電極２５の外部接続端子２４ａ、２５ａは、ケース２２にインサートされた初期状態では、図２（Ａ）に示すように、鉛直上方向に立設され、ワイヤボンディング作業の妨げにならないようになっている。ワイヤボンディングを行った後、Ｐ電極２４の外部接続端子２４ａを左方向（図２（Ｂ）の正面から見て）に曲げ、さらに鉛直上方向に曲げている。Ｎ電極２５の外部接続端子２５ａは、右方向に曲げ、さらに鉛直上方向に曲げて、外部接続端子を所望の位置に設定している。
【００２７】
外部接続端子２４ａ、２５ｂを曲げたときに、折り曲げた根元の部分で外部接続端子２４ａ及び２５ａと交流電極の外部接続端子２６〜２８との絶縁が確実に保てるように、ケース２２の辺２２ａを構成する樹脂がインサートされる部分の高さを、折り曲げ部の高さよりわずかに高くなるように設定している。
【００２８】
なお、中央の辺２２ａの下方において、上アーム半導体素子２３のソース電極、下アーム側半導体素子２３のドレイン電極及び基板パターンとがワイヤボンディングされているが、これはケース２２の装着前に行われるため、中央の辺２２ａが障害になることはない。中央の辺２２ａが障害とならないレイアウトが可能であれば、ケース２２の装着後に当該ワイヤボンディングをしてもよい。
【００２９】
この第１の実施の形態によれば、Ｐ電極２４とＮ電極２５が対称で、かつ平板平行配置となるので、Ｐ電極２４とＮ電極２５に流れる逆方向電流により発生する磁束が相殺され、回路インダクタンスを減らすことができる。また、交流電極２６〜２８をＰ電極２４とＮ電極２５とで挟んだサンドイッチ構造にしているので、それらの電極に流れる電流のバランスを向上させることができる。さらに、Ｐ電極２４，Ｎ電極２５、あるいは交流電極２６〜２８を、辺２２ａへ架橋配置し、ケース２２の外周に配置する必要がないので半導体モジュール２１を小型化できる。また、Ｐ電極２４，Ｎ電極２５及び交流電極２６〜２８がケース２２にインサートされているので、ケース装着に伴って電極も同時に装着され、半導体モジュール２１を製造するための作業が簡単になる。
【００３０】
次に、図４（Ａ）は、本発明の第２の実施の形態の半導体モジュール３１の内部構造を示す図であり、図４（Ｂ）は、その断面図である。
Ｐ電極３４は、ケース３２の外周の辺３２ａと中央に架橋された辺３２ｂにインサートされ、一方の端部が平板状の形状で、辺３２ａから鉛直上方に外部に延出して外部接続端子３４ａを形成している。Ｐ電極３４の他方は、辺３２ａの略中央部で直角に曲げられて中央の辺３２ｂ内に延出しインサートされている。中央の辺３２ｂ内に延出するＰ電極３４は、下端部が、上アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部３４ｂ（図４（Ｂ）参照）を形成している。
【００３１】
Ｎ電極３５は、ケース３２の外周の辺３２ａと中央の辺３２ｂにインサートされ、一方の端部が平板状の形状で、辺３２ａから鉛直上方に外部に延出して外部接続端子３５ａを形成している。Ｎ電極３５の他方は、辺３２ａの略中央部で直角に曲げられ、中央の架橋した辺３２ｂ内にＰ電極３４と平行に相対するように延出しインサートされている。中央の辺３２ｂに平行に延出するＮ電極３５の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部３５ｂ（図４（Ｂ））を形成している。
【００３２】
３個の交流電極３６〜３８は、ケース３２の中央部の辺３２ｂに互いに所定距離離れてインサートされ、端部が辺３２ｂから鉛直上方向に外部に延出して外部接続端子を形成している。交流電極３６〜３８は、ケース３２の辺３２ｂ内にインサートされたＰ電極３４とＮ電極３５とに挟まれ、かつケース３２の樹脂３２ｃによりそれらの電極と絶縁されている。交流電極３６〜３８の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のドレイン電極と接続される接続部３６ａ〜３８ａを形成している。すなわち、接続部３５ｂと接続部３６ａ〜３８ａは階段状に配置される。
【００３３】
この第２の実施の形態によれば、Ｐ電極３４とＮ電極３５の辺３２ｂにインサートされた部分の鉛直部分が互いに平行平板状に配置され、かつ両者を流れる電流が逆向きとなるので、Ｐ電極３４とＮ電極３５に流れる電流により発生する磁束が相殺され、回路インダクタンスを減らすことができる。また、Ｐ電極３４とＮ電極３５の外部接続端子３４ａと３５ａを同一の辺３２ａに配置し、交流電極の外部接続端子３６〜３８をケース３２の中央部の辺３２ｂに架橋配置することで、ケース３２の外周の辺３２ａ以外の各辺に外部接続端子を設ける必要がなくなるので、その分半導体モジュール３１を小型化することができる。また、Ｐ電極３４，Ｎ電極３５及び交流電極３６〜３８がケース３２にインサートされているので、半導体モジュール３１を製造するための作業が簡単になる。
【００３４】
次に、図５（Ａ）は、本発明の第３の実施の形態の半導体モジュール４１の内部構造を示す図であり、図５（Ｂ）は、その断面図である。
Ｐ電極４４は、ケース４２の外周の辺４２ａと中央に架橋された辺４２ｂにインサートされ、一方の端部が平板状の形状で、辺４２ａから鉛直上方に外部に延出して外部接続端子４４ａを形成している。Ｐ電極４４の他方は、辺４２ａの略中央部で直角に曲げられて中央の辺４２ｂ内を平板が半導体モジュール４１の底面と平行に延出しインサートされている。中央の辺４２ｂにインサートされたＰ電極４４は、上アーム側の一部が辺４２ｂの樹脂から露出して、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部４４ｂ（図５（Ｂ））を形成している。
【００３５】
Ｎ電極４５は、ケース４２の外周の辺４２ａと中央の辺４２ｂとにインサートされ、一方の端部が平板状の形状で、辺４２ａから鉛直上方に外部に延出して外部接続端子４５ａを形成している。Ｎ電極４５の他方は、辺４２ａの略中央部で直角に曲げられ、中央の辺４２ｂ内のＰ電極４４の一部に対して平行に相対するように延出しインサートされている。中央の辺４２ｂに平行に延出するＮ電極４５は、下アーム側の一部が辺４２ｂの樹脂から露出して、下アーム側の半導体素子２３のソース電極とワイヤボンディングされる接続部４５ｂ（図５（Ｂ）参照）を形成している。
【００３６】
３個の交流電極４６〜４８は、ケース４２の中央部の辺４２ｂに互いに所定距離離れてインサートされ、一方の端部が辺４２ｂから鉛直上方向に外部に延出して外部接続端子を形成している。交流電極４６〜４８の下端部は、下アーム側にＬ字状に曲げられ、Ｎ電極４５とＰ電極４４間に配置され、その端部がインサート樹脂から露出し、下アーム側の半導体素子２３のドレイン電極と接続される接続部４６ａ〜４８ａを形成している。すなわち、接続部４５ｂと接続部４６ａ〜４８ａは階段状に配置される。
【００３７】
この第３の実施の形態によれば、Ｐ電極４４とＮ電極４５の中央の辺４２ｂにインサートされた部分が平行平板状で、かつ両者を流れる電流が逆向きとなるので、Ｐ電極４４とＮ電極４５に流れる電流により発生する磁束が相殺され、回路インダクタンスを減らすことができる。また、Ｐ電極４４，Ｎ電極４５の外部接続端子を同一の辺４２ａに配置し、交流電極の外部接続端子４６〜４８をケース４２の中央部の辺４２ｂに架橋配置することで、ケース４２の外周の辺４２ａ以外の各辺に外部接続端子を設ける必要がなくなるので、その分半導体モジュール４１を小型化することができる。また、Ｐ電極４４，Ｎ電極４５及び交流電極４６〜４８がケース４２にインサートされているので、半導体モジュール４１を製造するための作業が簡単になる。
【００３８】
次に、図６は、本発明の第４の実施の形態の半導体モジュール５１の内部構造を示す図である。
Ｐ電極５４は、ケース５２の中央に架橋された辺５２ａにインサートされており、端部が平板状の形状で、鉛直上方に外部に延出して３個の外部接続端子５４ａを形成している。Ｐ電極５４の下端部は、上アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部５４ｂを形成している。
【００３９】
Ｎ電極５５も、ケース５２の中央の辺５２ａにインサートされており、端部が平板状の形状で、Ｐ電極５４と平行に鉛直上方に外部に延出して３個の外部接続端子５５ａを形成している。Ｎ電極５５の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部５５ｂを形成している。
【００４０】
交流電極の外部接続端子５６，５７は（図６には、三相交流電圧のＷ相の交流電極の外部接続端子は省略してある）、中央の辺５２ａにインサートされており、対向配置されているＰ電極５４とＮ電極５５の隣に配置されている。交流電極の外部接続端子５６、５７の下端部は下アーム側にＬ字状に曲げられ、下アーム側半導体素子２３のドレイン電極と接続される接続部５６ａ、５７ａを形成している。すなわち、接続部５５ｂと接続部５６ａ及び５７ａは階段状に配置される。
【００４１】
この第４の実施の形態によれば、Ｐ電極５４，Ｎ電極５５及び交流電極の外部接続端子５６、５７（図６には示していないＷ相の外部接続端子も含めて）を同一の辺５２ａに架橋配置することで、ケース５２の外周に端子を配置する必要がなくなるので、半導体モジュールを小型化することができる。また、Ｐ電極５４，Ｎ電極５５及び交流電極の外部接続端子がケース５２にインサートされているので、半導体モジュール５１を製造するための作業が簡単になる。
【００４２】
次に、図７は、本発明の第５の実施の形態の半導体モジュール６１の内部構造を示す図である。
Ｐ電極６４は、ケース６２の中央左側（図７の正面から見て）の架橋した辺６２ａにインサートされており、端部が平板状の形状で、鉛直上方に外部に延出して３個の外部接続端子６４ａを形成している。Ｐ電極６４の下端部は、上アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、上アーム側半導体素子２３のドレイン電極とワイヤボンディングされる接続部６４ｂを形成している。
【００４３】
Ｎ電極６５は、ケース６２の中央右側の架橋した辺６２ｃにインサートされており、端部が平板状で、鉛直上方に外部に延出して３個の外部接続端子６５ａを形成している。Ｎ電極６５の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のソース電極とワイヤボンディングされる接続部６５ｂを形成している。
【００４４】
３個の交流電極の外部接続端子６６〜６８は、ケース６２の略中央の架橋した辺６２ｂにインサートされており、端部が平板状で、鉛直上方向に外部に延出している。交流電極の外部接続端子６６〜６８の下端部は、下アーム側にＬ字状に曲げられ、インサート樹脂から露出した段状となり、下アーム側半導体素子２３のドレイン電極と接続される接続部６６ａ、６７ａ（図７には示していない）と接続部６８ａを形成している。
【００４５】
この第５の実施の形態によれば、Ｐ電極６４とＮ電極６５と交流電極の外部接続端子６６、６７、６８を、ケース６２の外周以外の位置に配置することができるので、半導体モジュール６１を小型化することができる。また、Ｐ電極６４，Ｎ電極６５及び交流電極がケース６２にインサートされているので、半導体モジュール６１を製造するための作業が簡単になる。
【００４６】
なお、Ｐ電極６４、Ｎ電極６５及び交流電極の何れか１つをケース６２の外周の辺に配置し、他の電極を外周以外の辺に配置するようにしても良い。その場合でも、ケース６２の外周の辺に配置する電極は１種類となるので半導体モジュールを小型化できる。
【００４７】
本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
（ａ）Ｐ電極とＮ電極とを平板平行配置したもの、あるいは交流電極をＰ電極とＮ電極で挟んだサンドイッチ構造の電極は、ケースにインサートするものに限定されず、ケースと別の樹脂等の部材にそれらの電極をインサートして、その部材をケースに接着等により固定しても良い。
【００４８】
また、架橋されているＰ電極とＮ電極、あるいはＰ電極とＮ電極と交流電極が、ケースと別の部材にインサートされていてもよい。さらに、架橋されている電極の全てが１の部材にインサートされていてもよい。
また、Ｐ電極、Ｎ電極、交流電極を樹脂にインサートせずに、個別に、あるいはそれらを絶縁した状態で一体に構成して架橋配置しても良い。
（ｂ）サンドイッチ構造の電極は、ケースの中央に架橋される構造に限定されず、例えば、ケース外周の特定の辺に配置するようにしても良い。
（ｃ）サンドイッチ構造の電極は、予めクランク屈曲加工された状態でインサート成形しても良い。
（ｄ）サンドイッチ構造のＰ電極、Ｎ電極は３本の外部接続端子が立設する構造に限定されず、１〜２本、または４本以上立設しても良い。ただし、電流バランスの点から対称配置が望ましい。
（ｅ）電極と半導体素子が搭載された基板との接続は、ワイヤボンディングに限定されず、電極に脚部を設け、半田付け、導電性接着剤等で接続しても良い。
（ｆ）サンドイッチ構造の電極は、平板状の形状に限らず、例えば、湾曲した形状であっても良い。
（ｇ）ゲート電極の位置、構造はどのようなものであっても良い。
（ｈ）本発明は、ＭＯＳトランジスタに限らず、バイポーラトランジスタ、サイリスタ、ＧＴＯ、ＩＧＢＴ等の他のスイッチ素子を用いる半導体装置にも適用できる。
（ｉ）本発明は、交流／直流変換用の半導体装置にも適用できる。
（ｊ）インバータモジュールに限定されず、例えば、コンバータモジュール、あるいは単純なトランジスタモジュール等の他の電子部品にも適用可能である。
（ｋ）適用する電子部品の形状は長方形に限定されず、各種多角形、或いは円、楕円、湾曲形状等にも適用可能である。電極も直線に限定されず、外形に応じて曲線状、曲げ形状等が可能である。
【００４９】
同様に、架橋辺及びインサートされる電極も直線に限定されず、曲線等であっても良い。さらに架橋辺は外形辺と平行である必要はなく、例えば、外形辺と侠角で接するような配置であっても良い。
（ｌ）樹脂にインサートされた電極の一部が平行となるものに限らず、Ｐ電極とＮ電極の外部接続端子のみが平行に配置されているものであっても良い。この場合、外部接続端子の部分のインダクタンスの低減と、電流バランスの向上を図ることができる。
【００５０】
【発明の効果】
この発明によれば、第１及び第２の電極を架橋配置することで半導体装置を小型化することができる。また、第１の電極と第２の電極を架橋配置し、第１及び第２の電極の少なくとも一部を平行配置し、かつ電流の向きを逆向きにすることで、電極部分のインダクタンスを低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体モジュールの内部構造を示す図である。
【図２】図１（Ａ）、（Ｂ）は、第１の実施の形態の半導体モジュールの断面図である。
【図３】半導体モジュールの回路図である。
【図４】図４（Ａ）、（Ｂ）は、第２の実施の形態の半導体モジュールの内部構造及び断面を示す図である。
【図５】図５（Ａ）、（Ｂ）は、第３の実施の形態の半導体モジュールの内部構造と断面を示す図である。
【図６】第４の実施の形態の半導体モジュールの内部構造を示す図である。
【図７】第５の実施の形態の半導体モジュールの内部構造を示す図である。
【図８】半導体モジュールの内部構造を示す図である。
【符号の説明】
２１，３１，４１，５１，６１ 半導体モジュール
２３ 半導体素子
２４，３４，４４，５４，６４ Ｐ電極
２５，３５，４５，５５，６５ Ｎ電極
２６〜２８，３６〜３８，４６〜４８ 交流電極
５６，５７，６６〜６８ 交流電極の外部接続端子
Claims (5)
- 基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、
前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、
相互に絶縁された状態で相対平行配置された平板形状の第１の電極と第２の電極と、前記３組の素子対にそれぞれ対応する平板形状の３個の交流電極と、を備え、
前記３個の交流電極は、それぞれ前記第１の電極と前記第２の電極との間に挟まれ、前記第１の電極と前記第２の電極と前記３個の交流電極とは相互に絶縁された状態で樹脂にインサートされ、
前記第１の電極、前記第２の電極及び前記３個の交流電極は、前記６個のＭＯＳトランジスタが配置された基板上方の中空に保持されるように前記ケースに架橋配置され、
架橋配置された前記第１の電極及び前記第２の電極の延びる方向は、並列に接続された前記３組の素子対の並ぶ方向であり、
前記第１の電極、前記第２の電極及び前記３個の交流電極は、前記樹脂から端部が露出してそれぞれワイヤ接続部を形成し、
前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタとはワイヤボンディングにより電気的に接続され、
前記素子対における直列接続点と前記交流電極の前記ワイヤ接続部とはワイヤボンディングにより電気的に接続され、
前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きであり、
前記第１の電極と前記第２の電極の一方の前記ワイヤ接続部と前記交流電極の前記ワイヤ接続部が階段状になっていることを特徴とする半導体装置。 - 基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、
前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、
相互に絶縁された状態で相対平行配置された平板形状の第１の電極と第２の電極とを備え、
前記第１の電極及び前記第２の電極は、前記６個のＭＯＳトランジスタが配置された基板上方の中空に保持されるように前記ケースに架橋配置され、
架橋配置された前記第１の電極及び前記第２の電極の延びる方向は、並列に接続された前記３組の素子対の並ぶ方向であり、
前記第１の電極と前記第２の電極は、それぞれワイヤ接続部を有し、
前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタとはワイヤボンディングにより電気的に接続されており、
前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きであり、
前記第１の電極及び前記第２の電極は、前記ケースと別の部材にインサートされ、前記別の部材を前記ケースの外周辺に固定することで前記第１の電極及び第２の電極を前記基板の上方の中空に保持する半導体装置。 - 基板上に配置された６個のＭＯＳトランジスタがケースに包囲されている半導体装置において、
前記６個のＭＯＳトランジスタは、直列接続された２個のＭＯＳトランジスタからなる素子対が、３組並列に接続され、
相互に絶縁された状態で相対平行配置された平板形状を有し、前記ケースの外周の対向する辺の間で、前記６個のＭＯＳトランジスタの上方に架橋された辺にインサートされた第１の電極と第２の電極を備え、
前記第１の電極と前記第２の電極は、前記架橋された辺の延びる方向に延長し、それぞれワイヤ接続部を有し、
前記第１の電極の前記ワイヤ接続部及び前記第２の電極の前記ワイヤ接続部と、前記基板または前記ＭＯＳトランジスタはワイヤボンディングにより電気的に接続されており、
前記第１の電極に流れる電流の向きと前記第２の電極に流れる電流の向きが逆向きである半導体装置。 - 前記第１の電極と前記第２の電極は、前記ケースの略中央に架橋された辺にインサートされ、前記第１の電極と前記第２の電極の端部は、平板状の形状で、前記中央の架橋された辺から前記ケースの底面に対して鉛直上方に延びて外部に露出し、それぞれ外部接続端子を形成する請求項３に記載の半導体装置。
- 前記第１の電極と前記第２の電極の一部は前記ケースの外周の同一の辺にインサートされ、前記外周の辺にインサートされた前記第１の電極と前記第２の電極の端部は、平板状の形状で、前記外周の辺から前記ケースの底面に対して鉛直上方に延びて外部に露出し、それぞれ外部接続端子を形成する請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021314A JP4218243B2 (ja) | 2002-01-30 | 2002-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021314A JP4218243B2 (ja) | 2002-01-30 | 2002-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224243A JP2003224243A (ja) | 2003-08-08 |
| JP4218243B2 true JP4218243B2 (ja) | 2009-02-04 |
Family
ID=27744587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002021314A Expired - Fee Related JP4218243B2 (ja) | 2002-01-30 | 2002-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4218243B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4660214B2 (ja) * | 2005-01-26 | 2011-03-30 | 日本インター株式会社 | 電力用半導体装置 |
| JP4513770B2 (ja) * | 2006-02-28 | 2010-07-28 | 株式会社豊田自動織機 | 半導体装置 |
| JP5222821B2 (ja) * | 2009-09-30 | 2013-06-26 | 三菱電機株式会社 | 電子回路装置 |
| WO2011149017A1 (ja) * | 2010-05-27 | 2011-12-01 | 京セラ株式会社 | 半導体モジュール基板および半導体モジュール |
| JP5771136B2 (ja) * | 2011-12-21 | 2015-08-26 | 日本インター株式会社 | 樹脂封止型パワー半導体モジュール及びその製造方法 |
| JP2014033118A (ja) * | 2012-08-06 | 2014-02-20 | Mitsubishi Electric Corp | 半導体モジュール対および半導体装置 |
| JP2014220329A (ja) * | 2013-05-07 | 2014-11-20 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP6075470B2 (ja) * | 2016-01-13 | 2017-02-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP6907670B2 (ja) | 2017-04-17 | 2021-07-21 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| DE102019204889A1 (de) * | 2019-04-05 | 2020-10-08 | Robert Bosch Gmbh | Elektronische Schaltungseinheit |
| CN113380738B (zh) * | 2021-05-07 | 2024-05-07 | 西安交通大学 | 一种直接集成相变散热的碳化硅功率模块封装结构 |
| WO2024010003A1 (ja) * | 2022-07-07 | 2024-01-11 | 住友電気工業株式会社 | 半導体装置 |
-
2002
- 2002-01-30 JP JP2002021314A patent/JP4218243B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003224243A (ja) | 2003-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4561874B2 (ja) | 電力変換装置 | |
| US8829534B2 (en) | Power semiconductor device | |
| KR100430772B1 (ko) | 반도체장치 | |
| JP4829690B2 (ja) | 半導体装置 | |
| JP4660214B2 (ja) | 電力用半導体装置 | |
| JP4218243B2 (ja) | 半導体装置 | |
| JP4878520B2 (ja) | 半導体装置 | |
| JP4977407B2 (ja) | 半導体装置 | |
| JP3958156B2 (ja) | 電力用半導体装置 | |
| JP4513770B2 (ja) | 半導体装置 | |
| US6885097B2 (en) | Semiconductor device | |
| JP3769228B2 (ja) | 電力半導体装置 | |
| JP4196001B2 (ja) | 半導体パワーモジュール | |
| JP4820233B2 (ja) | 半導体装置 | |
| JP4628337B2 (ja) | パワー半導体モジュール | |
| JP7034043B2 (ja) | パワーモジュール及びパワーモジュールを有する電気装置 | |
| JP4066644B2 (ja) | 半導体装置、半導体装置の配線方法 | |
| JP6727328B2 (ja) | 半導体モジュール | |
| US6838830B2 (en) | Half-bridge | |
| JP4246040B2 (ja) | 半導体装置の実装体 | |
| JP4150508B2 (ja) | 電力用半導体装置 | |
| JPH05235258A (ja) | トランジスタモジュール | |
| JP2001144251A (ja) | 複合半導体装置 | |
| JP2003243608A (ja) | 電力用モジュール | |
| CN110739294B (zh) | 功率模块结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041014 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060919 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20080725 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080811 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081103 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |