JP7053461B2 - 半導体パワーモジュール - Google Patents

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Description

本発明は、半導体パワーモジュールに関する。
特許文献１には、複数のスイッチング素子を含む半導体パワーモジュールの一例として、インバータモジュールが開示されている。このインバータモジュールは、第１半導体素子（第１スイッチング素子）と、第２半導体素子（第２スイッチング素子）と、これらを収容する樹脂ケースとを備えている。
このインバータモジュールにおいて、樹脂ケースの一方側端部には、第１半導体素子に接続される正極側端子（電源端子）と、第２半導体素子に接続される負極側端子（電源端子）とが間隔を空けて配置されている。樹脂ケースの他方側端部には、第１半導体素子および第２半導体素子に共通に接続される一対の出力側端子が配置されている。
特開２０１３－２２２８８５号公報
一般的に、複数のスイッチング素子を備えた半導体パワーモジュールでは、スイッチング動作時にサージ電圧が生じる虞があるという問題がある。サージ電圧の大きさは、電流が流れる配線等の電流経路のインダクタンス成分に比例するため、電流経路からインダクタンス成分を取り除くことが一つの課題となっている。
ところで、特許文献１に開示された半導体パワーモジュールでは、互いに異なる電圧が印加される２つの電源端子が、樹脂ケースの一方側端部において互いに間隔を空けて配置されている。
これら２つの電源端子間の距離は、樹脂ケースの形状に依存して設定されているため、比較的に大きい値となる。そのため、一方の電源端子で発生する磁界と、他方の電源端子で発生する磁界とを良好に相殺させることができないから、相互誘導効果に起因して端子間の相互インダクタンス成分が増加する虞がある。
そこで、本発明は、インダクタンス成分を低減できる半導体パワーモジュールを提供する。
本発明は、一方表面および他方表面を有する絶縁基板と、前記絶縁基板の前記一方表面側に配置された出力側端子と、前記絶縁基板の前記一方表面側に配置された第１電源端子と、前記絶縁基板を挟んで前記第１電源端子に対向するように、前記絶縁基板の前記他方表面側に配置され、前記第１電源端子に印加される電圧とは異なる大きさの電圧が印加される第２電源端子と、前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第１電源端子に電気的に接続された第１スイッチング素子と、前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第２電源端子に電気的に接続された第２スイッチング素子とを含む、半導体パワーモジュールを提供する。
この半導体パワーモジュールによれば、第１電源端子および第２電源端子が対向配置される絶縁基板の厚さに基づいて、第１電源端子および第２電源端子間の距離を設定できる。これにより、絶縁性を保ちつつ、第１電源端子および第２電源端子を近接配置できる。
したがって、第１電源端子で発生する磁界と、第２電源端子で発生する磁界とを良好に相殺できるから、第１電源端子および第２電源端子間の相互インダクタンス成分を低減できる。よって、インダクタンス成分を低減できる半導体パワーモジュールを提供できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係る半導体パワーモジュールの電気的構造を示す電気回路図である。 図２は、図１の半導体パワーモジュールを上側から見た斜視図である。 図３は、図２の半導体パワーモジュールを下側から見た斜視図である。 図４は、図１の半導体パワーモジュールの内部構造を示す分解斜視図である。 図５は、図１の半導体パワーモジュールの内部構造を示す平面図である。 図６は、図１の半導体パワーモジュールの内部構造を示す側面図である。 図７は、図６の領域VIIの拡大図である。 図８は、図７のVIII-VIII線に沿う断面図である。 図９は、図１の半導体パワーモジュールの第１変形例に係る電気的構造を示す電気回路図である。 図１０は、図１の半導体パワーモジュールの第２変形例に係る電気的構造を示す電気回路図である。
図１は、本発明の一実施形態に係る半導体パワーモジュール１の電気的構造を示す電気回路図である。
図１を参照して、本実施形態に係る半導体パワーモジュール１は、出力側端子２と、高電圧側端子３（第１電源端子）と、高電圧側端子３に印加される電圧よりも低い電圧が印加される低電圧側端子４（第２電源端子）とを含む。
半導体パワーモジュール１は、出力側端子２および高電圧側端子３間に接続された複数（本実施形態では５個）の第１スイッチング素子５と、出力側端子２および低電圧側端子４間に接続された複数（本実施形態では５個）の第２スイッチング素子６とを含む。
出力側端子２、高電圧側端子３、低電圧側端子４、複数の第１スイッチング素子５および複数の第２スイッチング素子６により、ハーフブリッジ回路７が構成されている。高電圧側端子３と低電圧側端子４とは、互いに近接配置されている。
ハーフブリッジ回路７において、複数の第１スイッチング素子５は、高電圧側の上アーム８を構成しており、複数の第２スイッチング素子６は、低電圧側の下アーム９を構成している。
各第１スイッチング素子５は、本実施形態では、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含み、第１ソース電極１０、第１ドレイン電極１１および第１ゲート電極１２を有している。
各第１スイッチング素子５において、第１ソース電極１０、第１ドレイン電極１１は、一対の第１主電極を構成しており、第１ゲート電極１２は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。各第１スイッチング素子５は、第１ドレイン電極１１および第１ソース電極１０間に逆バイアス接続された第１ダイオード１３を含む。
各第１スイッチング素子５は、第１ソース電極１０が出力側端子２に電気的に接続され、第１ドレイン電極１１が高電圧側端子３に電気的に接続されることによって、高電圧側端子３および低電圧側端子４間に接続されている。各第１スイッチング素子５の第１ゲート電極１２は、高電圧側の第１ゲート端子１４（第１制御端子）に共通に電気的に接続されている。
第１ゲート端子１４は、各第１スイッチング素子５（各第１ゲート電極１２）を駆動制御するための端子である。各第１スイッチング素子５の第１ソース電極１０は、出力側端子２に加えて、高電圧側の第１ソースセンス端子１５に共通に電気的に接続されている。第１ソースセンス端子１５は、第１ソース電極１０の電位を検出するための電位検出用の端子である。
各第２スイッチング素子６は、本実施形態では、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＭＩＳＦＥＴを含み、第２ソース電極１６、第２ドレイン電極１７および第２ゲート電極１８を有している。
各第２スイッチング素子６において、第２ソース電極１６および第２ドレイン電極１７は、一対の第２主電極を構成しており、第２ゲート電極１８は、一対の第２主電極間を流れる電流を制御する第２制御電極を構成している。各第２スイッチング素子６は、第２ドレイン電極１７および第２ソース電極１６間に逆バイアス接続された第２ダイオード１９を含む。
各第２スイッチング素子６は、第２ドレイン電極１７が出力側端子２に電気的に接続され、第２ソース電極１６が低電圧側端子４に電気的に接続されることによって、出力側端子２および低電圧側端子４間に接続されている。
出力側端子２は、第１スイッチング素子５の第１ソース電極１０および第２スイッチング素子６の第２ドレイン電極１７に共通に接続された共通端子でもある。各第２スイッチング素子６の第２ゲート電極１８は、低電圧側の第２ゲート端子２０（第１制御端子）に共通に電気的に接続されている。
第２ゲート端子２０は、各第２スイッチング素子６（各第２ゲート電極１８）を駆動制御するための端子である。各第２スイッチング素子６の第２ソース電極１６は、低電圧側端子４に加えて、低電圧側の第２ソースセンス端子２１に共通に電気的に接続されている。第２ソースセンス端子２１は、第２ソース電極１６の電位を検出するための電位検出用の端子である。
本実施形態に係る半導体パワーモジュール１は、たとえば、Ｕ相、Ｖ相およびＷ相を有する三相モータにおいて、Ｕ相、Ｖ相およびＷ相のいずれか一相を駆動させるためのインバータモジュールとして構成されている。したがって、Ｕ相、Ｖ相およびＷ相に対応する３個の半導体パワーモジュール１を備えることによって、三相モータを駆動するためのインバータ装置を提供できる。
インバータ装置では、各半導体パワーモジュール１の高電圧側端子３および低電圧側端子４間に直流電源が接続され、各半導体パワーモジュール１の出力側端子２に三相モータが負荷として接続される。高電圧側端子３および低電圧側端子４間には、低電圧側端子４側を基準電位として、たとえば５００Ｖ以上２０００Ｖ以下の直流電圧が印加される。
インバータ装置では、各半導体パワーモジュール１の第１スイッチング素子５および第２スイッチング素子６が、所定のスイッチングパターンで駆動制御される。これにより、直流電圧が三相交流電圧に変換され、三相モータに供給される。このようにして、三相モータが正弦波駆動される。
次に、図２および図３を参照して、半導体パワーモジュール１の外観について具体的に説明する。
図２は、図１の半導体パワーモジュール１を上側から見た斜視図である。図３は、図２の半導体パワーモジュール１を下側から見た斜視図である。
半導体パワーモジュール１は、直方体形状のパッケージ本体部３１を含む。パッケージ本体部３１は、平面視四角形状の上面３２と、当該上面３２と同一形状の下面３３と、上面３２および下面３３を接続する４つの側面３４とを含む。
以下では、説明の便宜上、図２および図３に示した＋Ｘ方向および－Ｘ方向、＋Ｙ方向および－Ｙ方向ならびに＋Ｚ方向および－Ｚ方向を用いることがある。
＋Ｘ方向および－Ｘ方向は、パッケージ本体部３１の１辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向はパッケージ本体部３１の前記１辺と直交する他の１辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および－Ｚ方向はパッケージ本体部３１の厚さ方向に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。
パッケージ本体部３１を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向となる。
パッケージ本体部３１は、たとえばエポキシ樹脂等の樹脂材料（熱硬化性の樹脂材料）からなり、複数の第１スイッチング素子５および複数の第２スイッチング素子６等を封止している。
パッケージ本体部３１において、＋Ｘ方向側の側面３４には、当該＋Ｘ方向に沿って前述の出力側端子２が露出している。出力側端子２は、本実施形態では、パッケージ本体部３１の内側から外側に平面視四角形状に引き出されている。
出力側端子２の露出方向とは反対側の方向である－Ｘ方向側の側面３４には、当該－Ｘ方向に沿って前述の高電圧側端子３および低電圧側端子４が露出している。つまり、出力側端子２と、高電圧側端子３および低電圧側端子４とは、パッケージ本体部３１を挟んで互いに対向する位置に配置されている。
高電圧側端子３および低電圧側端子４は、後述する絶縁基板４１の一部（絶縁基板４１の第１延設部７４）にそれぞれ接合されている。高電圧側端子３および低電圧側端子４は、絶縁基板４１の一部と共にパッケージ本体部３１の内側から外側に平面視四角形状に引き出されている。
低電圧側端子４は、図２に示されるように、絶縁基板４１の＋Ｚ方向側の表面（以下、単に「絶縁基板４１の表面４２」という）に接合されている。高電圧側端子３は、図３に示されるように、絶縁基板４１の－Ｚ方向側の表面（以下、単に「絶縁基板４１の裏面４３」という）に接合されている。
パッケージ本体部３１において、出力側端子２の露出方向（＋Ｘ方向）、ならびに、高電圧側端子３および低電圧側端子４の露出方向（－Ｘ方向）とは異なる方向である＋Ｙ方向側の側面３４には、前述の第１ゲート端子１４および第１ソースセンス端子１５と、前述の第２ゲート端子２０および第２ソースセンス端子２１とが、当該＋Ｙ方向に沿って露出している。
第１ゲート端子１４、第１ソースセンス端子１５、第２ゲート端子２０および第２ソースセンス端子２１は、後述する絶縁基板４１の一部（絶縁基板４１の第２延設部７５）にそれぞれ接合されている。
第１ゲート端子１４、第１ソースセンス端子１５、第２ゲート端子２０および第２ソースセンス端子２１は、絶縁基板４１の一部（絶縁基板４１の第２延設部７５）と共にパッケージ本体部３１の内側から外側に平面視帯状（平面視長方形状）に引き出されている。
第２ゲート端子２０および第２ソースセンス端子２１は、図２に示されるように、絶縁基板４１の表面４２に接合されている。第１ゲート端子１４および第１ソースセンス端子１５は、図３に示されるように、絶縁基板４１の裏面４３に接合されている。
図３を参照して、パッケージ本体部３１の下面３３には、放熱部材３５が露出している。この放熱部材３５によって、複数の第１スイッチング素子５および複数の第２スイッチング素子６で生じた熱が外部に放散される。
次に、図４～図８を参照して、半導体パワーモジュール１の内部構造について具体的に説明する。
図４は、図１の半導体パワーモジュール１の内部構造を示す分解斜視図である。図５は、図１の半導体パワーモジュール１の内部構造を示す平面図である。図６は、図１の半導体パワーモジュール１の内部構造を示す側面図である。図７は、図６の領域VIIの拡大図である。図８は、図７のVIII-VIII線に沿う断面図である。
図４～図６を参照して、半導体パワーモジュール１は、絶縁基板４１を含む。絶縁基板４１は、表面４２および裏面４３を有している。絶縁基板４１の表面４２側には、低電圧側端子４が配置されている。絶縁基板４１の裏面４３側には、出力側端子２が配置されている。
絶縁基板４１の裏面４３側には、高電圧側端子３が配置されている。絶縁基板４１の裏面４３側には、出力側端子２および高電圧側端子３に電気的に接続された複数の第１スイッチング素子５と、出力側端子２および低電圧側端子４に電気的に接続された複数の第２スイッチング素子６とが配置されている。
半導体パワーモジュール１は、高電圧側端子３および低電圧側端子４が、絶縁基板４１を挟んで互いに対向する構造を有している。以下、高電圧側端子３および低電圧側端子４、ならびに、それらの周辺の構造について具体的に説明する。
図４を参照して、本実施形態に係る半導体パワーモジュール１は、複数の第１スイッチング素子５、複数の第２スイッチング素子６および出力側端子２を含む第１ユニットＵ１と、絶縁基板４１、高電圧側端子３および低電圧側端子４を含む第２ユニットＵ２とを備え、第１ユニットＵ１上に第２ユニットＵ２が積層配置された構成を有している。
図４～図６を参照して、第１ユニットＵ１は、平面視四角形状の支持基板４４と、支持基板４４上に形成された第１導体パターン４５と、第１導体パターン４５上に配置された複数の第１スイッチング素子５と、第１導体パターン４５上に配置された複数の第２スイッチング素子６と、第１導体パターン４５上に配置された出力側端子２とを含む。
支持基板４４は、＋Ｚ方向の表面（以下、単に「支持基板４４の表面４６」という。）と、－Ｚ方向の表面（以下、単に「支持基板４４の裏面４７」という。）とを含む。支持基板４４は、絶縁基板４１の裏面４３側に当該絶縁基板４１から間隔を空けて配置されており、その表面４６側において第１スイッチング素子５および第２スイッチング素子６を支持している。
支持基板４４は、たとえば５ｍｍ以下の厚さを有している。支持基板４４は、０．３ｍｍ以上０．７ｍｍ以下の厚さを有していてもよい。支持基板４４は、セラミック（たとえばＡｌＮ、ＳｉＮ、ＳｉＯ２）等の無機系の絶縁基板であってもよいし、樹脂（たとえばエポキシ樹脂）等の有機系の絶縁基板であってもよい。
第１導体パターン４５は、たとえば銅（Ｃｕ）からなる導体膜であり、支持基板４４の表面４６に直接接合されている。第１導体パターン４５には、高電圧側端子３と第１スイッチング素子５とを電気的に接続する第１高電圧側導体パターン４８と、出力側端子２と第２スイッチング素子６とを電気的に接続する第１出力側導体パターン４９とが含まれる。
第１高電圧側導体パターン４８は、支持基板４４の－Ｘ方向側の端部に配置されており、Ｙ方向に沿って延びる平面視四角形状に形成されている。一方、第１出力側導体パターン４９は、支持基板４４の＋Ｘ方向側の端部に配置されており、Ｙ方向に沿って延びる平面視四角形状に形成されている。第１出力側導体パターン４９のＸ方向の幅は、第１高電圧側導体パターン４８のＸ方向の幅よりも大きい値に設定されている。
図４および図５を参照して、第１高電圧側導体パターン４８上には、複数の第１スイッチング素子５が接合されている。複数の第１スイッチング素子５は、Ｙ方向に沿って一列に整列するように配置されている。
図７および図８を参照して、各第１スイッチング素子５は、第１ソース電極１０および第１ゲート電極１２が配置された＋Ｚ方向の第１素子表面５０と、第１ドレイン電極１１が配置された－Ｚ方向の第１素子裏面５１とを有する第１素子本体部５２を備えた、所謂、縦型のＭＩＳＦＥＴである。この第１素子本体部５２には、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板が含まれる。
本実施形態では、４個の第１ソース電極１０と１個の第１ゲート電極１２とが第１素子表面５０に形成されている。各第１スイッチング素子５は、第１素子本体部５２の第１素子裏面５１を支持基板４４の表面４６に対向させた状態で、第１高電圧側導体パターン４８に接合されている。
各第１スイッチング素子５は、第１ドレイン電極１１と第１高電圧側導体パターン４８とが第１導電性接合材５３を介して接合されることによって、第１高電圧側導体パターン４８に接合されている。第１導電性接合材５３は、半田であってもよい。
図４および図５を参照して、第１出力側導体パターン４９上には、複数の第２スイッチング素子６が接合されている。複数の第２スイッチング素子６は、Ｙ方向に沿って一列に整列し、Ｘ方向に各第１スイッチング素子５と１対１対応の関係で対向するように配置されている。
図７および図８を参照して、各第２スイッチング素子６は、第２ソース電極１６および第２ゲート電極１８が配置された＋Ｚ方向の第２素子表面５４と、第２ドレイン電極１７が配置された－Ｚ方向の第２素子裏面５５とを有する第２素子本体部５６を備えた、所謂、縦型のＭＩＳＦＥＴである。この第２素子本体部５６には、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板が含まれる。
本実施形態では、４個の第２ソース電極１６と１個の第２ゲート電極１８とが第２素子表面５４に形成されている。各第２スイッチング素子６は、第２素子本体部５６の第２素子裏面５５を支持基板４４の表面４６に対向させた状態で、第１出力側導体パターン４９に接合されている。
各第２スイッチング素子６は、第２ドレイン電極１７と第１出力側導体パターン４９とが第２導電性接合材５７を介して接合されることによって、第１出力側導体パターン４９に接合されている。第２導電性接合材５７は、半田であってもよい。
図４および図５を参照して、出力側端子２は、各第２スイッチング素子６から間隔を空けて支持基板４４の＋Ｘ方向の端部側に配置されており、第１出力側導体パターン４９の長手方向中央部に接合されている。
出力側端子２は、高電圧側端子３の厚さまたは低電圧側端子４の厚さよりも大きい厚さを有している。出力側端子２は、前述のように、第１スイッチング素子５および第２スイッチング素子６に共通に電気的に接続される。
したがって、出力側端子２は、抵抗値の増加を抑制する観点から、少なくとも高電圧側端子３の厚さおよび低電圧側端子４の厚さの合計値以上の厚さを有していることが好ましい。
出力側端子２は、本実施形態では、Ｘ方向に延びる平面視四角形状の板状またはブロック状に形成されており、－Ｘ方向側の端部５８に複数の切欠部５９を有している。複数の切欠部５９は、本実施形態では、同一の方向（Ｘ方向）に沿って延びる溝状にそれぞれ形成されている。
出力側端子２の端部５８は、第３導電性接合材６０を介して第１出力側導体パターン４９と接合されている。第３導電性接合材６０は、半田であってもよい。出力側端子２の端部５８と第１出力側導体パターン４９とが第３導電性接合材６０によって接合された状態において、当該第３導電性接合材６０は、端部５８に形成された複数の切欠部５９内に入り込んでいる。
第１ユニットＵ１は、さらに、支持基板４４の裏面４７側に配置された前述の放熱部材３５を含む。放熱部材３５は、本実施形態では、支持基板４４の裏面４７に直接接合された銅（Ｃｕ）からなる平面視四角形状の導体膜によって形成されており、支持基板４４の裏面４７の縁部を除くほぼ全域を被覆している。
複数の第１スイッチング素子５および複数の第２スイッチング素子６から生じた熱は、第１導体パターン４５および支持基板４４を介して放熱部材３５に伝わり、外部に放散される。
図４～図６を参照して、第２ユニットＵ２は、前述の絶縁基板４１と、絶縁基板４１の裏面４３側に配置された第２導体パターン７１と、絶縁基板４１の表面４２側に配置された第３導体パターン７２とを含む。
絶縁基板４１は、たとえば５ｍｍ以下の厚さを有している。絶縁基板４１は、０．３ｍｍ以上０．７ｍｍ以下の厚さを有していてもよい。絶縁基板４１は、セラミック（たとえばＡｌＮ、ＳｉＮ、ＳｉＯ２）等の無機系の絶縁基板であってもよいし、樹脂（たとえばエポキシ樹脂）等の有機系の絶縁基板であってもよい。
絶縁基板４１は、平面視において支持基板４４の表面４６に対向する平面視四角形状の本体部７３と、本体部７３の－Ｘ方向の端部から当該－Ｘ方向に沿って支持基板４４外の領域に延設された第１延設部７４と、本体部７３の＋Ｙ方向の端部から当該＋Ｙ方向に沿って支持基板４４外の領域に延設された第２延設部７５とを含む。絶縁基板４１は、本体部７３、第１延設部７４および第２延設部７５によって平面視Ｌ字形状とされている。
絶縁基板４１の本体部７３は、第１高電圧側導体パターン４８および第１出力側導体パターン４９と対向するように配置されている。
絶縁基板４１の本体部７３は、平面視で各第１スイッチング素子５の第１素子表面５０を露出させる複数（本実施形態では５つ）の第１除去領域７６と、各第２スイッチング素子６を露出させる第２除去領域７７と、第１出力側導体パターン４９の－Ｘ方向側の端部を選択的に露出させる複数（本実施形態では５つ）の第３除去領域７８とを含む。
第１除去領域７６、第２除去領域７７および第３除去領域７８は、絶縁基板４１の一部が選択的に取り除かれて形成された領域であり、絶縁基板４１の－Ｚ方向側に配置された部材をそれぞれ露出させている。第１除去領域７６、第２除去領域７７および第３除去領域７８は、開口および／または切欠部をそれぞれ含む。
各第１除去領域７６は、本実施形態では、各第１スイッチング素子５を１対１対応の関係で１個ずつ露出させる平面視四角形状の開口からなり、Ｙ方向に沿って一列に等間隔に整列するように形成されている。
各第１除去領域７６は、開口に代えて、各第１スイッチング素子５を１対１対応の関係で１個ずつ露出させる平面視四角形状の切欠部であってもよい。複数の第１除去領域７６に代えて、２個以上の第１スイッチング素子５または全ての第１スイッチング素子５を一括して露出させるようにＹ方向に延びる平面視四角形状の開口および／または切欠部からなる、複数または一つの第１除去領域７６が形成されていてもよい。
第２除去領域７７は、本実施形態では、絶縁基板４１の＋Ｘ方向側の周縁によって形成されており、複数の第２スイッチング素子６に加えて、第１出力側導体パターン４９の＋Ｘ方向側の端部も露出させている。
絶縁基板４１の＋Ｘ方向側の周縁によって形成された第２除去領域７７に代えて、各第２スイッチング素子６を１対１対応の関係で１個ずつ露出させる平面視四角形状の開口および／または切欠部からなり、Ｙ方向に沿って一列に整列する複数の第２除去領域７７が形成されていてもよい。
むろん、２個以上の第２スイッチング素子６または全ての第２スイッチング素子６を一括して露出させるようにＹ方向に延びる平面視四角形状の開口および／または切欠部からなる、複数または一つの第２除去領域７７が形成されていてもよい。
複数の第３除去領域７８は、Ｙ方向に沿って一列に整列し、かつ、Ｘ方向に複数の第１除去領域７６と１対１対応の関係で対向するように形成されている。Ｘ方向に２個以上の第１スイッチング素子５または全ての第１スイッチング素子５と対向するようにＹ方向に延びる平面視四角形状の開口および／または切欠部からなる、複数または一つの第３除去領域７８が形成されていてもよい。
絶縁基板４１の第１延設部７４は、平面視において支持基板４４と対向しない部分であり、本実施形態では、平面視四角形状に形成されている。絶縁基板４１の第１延設部７４におけるＹ方向の幅は、本体部７３のＹ方向の幅よりも小さい値に設定されている。
絶縁基板４１の第２延設部７５は、平面視において支持基板４４と対向しない部分であり、本実施形態では、平面視四角形状に形成されている。絶縁基板４１の第２延設部７５におけるＸ方向の幅は、本体部７３のＸ方向の幅よりも小さい値に設定されている。
図４を参照して、絶縁基板４１の裏面４３側に配置された第２導体パターン７１は、たとえば銅（Ｃｕ）からなる導体膜であり、絶縁基板４１の裏面４３に直接接合されている。
第２導体パターン７１は、絶縁基板４１の第１延設部７４に接合された高電圧側端子３と、絶縁基板４１の本体部７３に接合され、高電圧側端子３と第１高電圧側導体パターン４８（第１スイッチング素子５）とに電気的に接続される第２高電圧側導体パターン７９と、第１出力側導体パターン４９に電気的に接続される第２出力側導体パターン８０とを一体的に含む。
高電圧側端子３は、絶縁基板４１の第１延設部７４において、当該第１延設部７４の周縁から内側に間隔を空けた位置に配置されており、平面視四角形状に形成されている。
高電圧側端子３の周縁は、絶縁基板４１の第１延設部７４の周縁から少なくとも２ｍｍ以上離れた位置に配置されており、これによって、高電圧側端子３の周縁と絶縁基板４１の第１延設部７４の周縁との間に絶縁領域が設定されている。
第２高電圧側導体パターン７９は、本体部７３の－Ｘ方向側の端部に接合され、かつ高電圧側端子３に接続された第１高電圧側部分８１を含む。第１高電圧側部分８１は、第４導電性接合材８３を介して第１高電圧側導体パターン４８に電気的に接続されている。
第２高電圧側導体パターン７９は、第１高電圧側部分８１から各第１スイッチング素子５（第１除去領域７６）の側方に向けて引き出された櫛歯状の第２高電圧側部分８２を含む。
第２出力側導体パターン８０は、絶縁基板４１の＋Ｘ方向側の端部に配置されており、Ｙ方向に延びる平面視四角形状に形成されている。第２出力側導体パターン８０は、第１出力側導体パターン４９の－Ｘ方向側の端部と第２スイッチング素子６との間の領域において、第５導電性接合材８５を介して第１出力側導体パターン４９に電気的に接続されている。
第２出力側導体パターン８０は、絶縁基板４１の複数の第３除去領域７８のそれぞれと対応する位置に、第１出力側導体パターン４９を選択的に露出させる複数（本実施形態では５つ）の第４除去領域８４を有している。
第２出力側導体パターン８０の－Ｘ方向側の端部は、これら複数の第４除去領域８４によって、櫛歯状に形成されている。第４除去領域８４は、Ｙ方向に延びる平面視四角形状の開口および／または切欠部であってもよい。
第１出力側導体パターン４９の－Ｘ方向側の端部は、絶縁基板４１の第３除去領域７８および第２出力側導体パターン８０の第４除去領域８４によって選択的に露出させられている。
絶縁基板４１の表面４２側に配置された第３導体パターン７２は、たとえば銅（Ｃｕ）からなる導体膜であり、絶縁基板４１の表面４２に直接接合されている。
第３導体パターン７２は、絶縁基板４１の第２延設部７５に接合された低電圧側端子４と、絶縁基板４１の本体部７３に接合され、低電圧側端子４に電気的に接続される低電圧側導体パターン８６とを一体的に含む。
低電圧側端子４は、絶縁基板４１の第１延設部７４において、当該第１延設部７４の周縁から内側に間隔を空けた位置に配置されており、平面視四角形状に形成されている。低電圧側端子４は、絶縁基板４１の第１延設部７４を挟んで高電圧側端子３と対向している。
本実施形態では、低電圧側端子４は、高電圧側端子３と同一面積および同一形状とされた平面視四角形状に形成されており、その全体が絶縁基板４１の第１延設部７４を挟んで高電圧側端子３と対向している。
低電圧側端子４の周縁は、絶縁基板４１の第１延設部７４の周縁から少なくとも２ｍｍ以上離れた位置に配置されており、これによって、低電圧側端子４の周縁と絶縁基板４１の第１延設部７４の周縁との間に絶縁領域が設定されている。
低電圧側導体パターン８６は、本体部７３の－Ｘ方向側の端部に接合され、かつ低電圧側端子４に接続された第１低電圧側部分８７と、本体部７３の＋Ｘ方向側の端部に接合された第２低電圧側部分８８と、これらを接続する第３低電圧側部分８９とを含む。
第３低電圧側部分８９は、複数の第１除去領域７６および複数の第３除去領域７８を避けるように第１低電圧側部分８７および第２低電圧側部分８８を接続している
低電圧側導体パターン８６は、絶縁基板４１の本体部７３を挟んで第２高電圧側導体パターン７９と対向している。より具体的には、低電圧側導体パターン８６の第１低電圧側部分８７は、絶縁基板４１の本体部７３を挟んで第２高電圧側導体パターン７９の第１高電圧側部分８１と対向している。低電圧側導体パターン８６の第３低電圧側部分８９は、絶縁基板４１の本体部７３を挟んで第２高電圧側導体パターン７９の第２高電圧側部分８２と対向している。
図４および図５を参照して、絶縁基板４１の裏面４３側に配置された第２導体パターン７１は、前述の高電圧側の第１ゲート端子１４と高電圧側の第１ソースセンス端子１５とをさらに含む。
第１ゲート端子１４および第１ソースセンス端子１５は、第２高電圧側導体パターン７９と第２出力側導体パターン８０との間において互いに隣り合って配置されている。本実施形態では、－Ｘ方向側に第１ゲート端子１４が配置され、＋Ｘ方向側に第１ソースセンス端子１５が配置されている。
第１ゲート端子１４および第１ソースセンス端子１５は、Ｙ方向に沿って延びる平面視帯状（平面視長方形状）にそれぞれ形成されており、絶縁基板４１の本体部７３から第２延設部７５に引き出されている。
第１ゲート端子１４および第１ソースセンス端子１５において、絶縁基板４１の第２延設部７５に引き出された各部分は、当該第２延設部７５の周縁から内側に間隔を空けた位置にそれぞれ配置されている。
絶縁基板４１の本体部７３には、当該第１ゲート端子１４を選択的に露出させる複数（本実施形態では５つ）の第１コンタクト孔９２と、第１ソースセンス端子１５を選択的に露出させる複数（本実施形態では５つ）の第２コンタクト孔９３とが選択的に形成されている。
複数の第１コンタクト孔９２は、第１除去領域７６と第３除去領域７８との間の各領域に１つずつ設けられている。複数の第２コンタクト孔９３は、第１除去領域７６と第３除去領域７８との間の各領域に第１コンタクト孔９２と隣り合うように１つずつ設けられている。
絶縁基板４１の表面４２側に配置された第３導体パターン７２は、各第１コンタクト孔９２を介して第１ゲート端子１４に接続される複数（本実施形態では５個）のゲートパッド９４と、各第２コンタクト孔９３を介して第１ソースセンス端子１５に接続される複数（本実施形態では５個）のソースセンスパッド９５とを含む。
第３導体パターン７２は、前述の低電圧側の第２ゲート端子２０と低電圧側の第２ソースセンス端子２１とを含む。第２ゲート端子２０および第２ソースセンス端子２１は、絶縁基板４１の＋Ｘ方向側の端部（絶縁基板４１の＋Ｘ方向側の周縁と低電圧側導体パターン８６の第２低電圧側部分８８との間の領域）にそれぞれ配置されている。本実施形態では、－Ｘ方向側に第２ゲート端子２０が配置され、＋Ｘ方向側に第２ソースセンス端子２１が配置されている。
第２ゲート端子２０および第２ソースセンス端子２１は、Ｙ方向に沿って延びる平面視帯状（平面視長方形状）に形成されており、絶縁基板４１の本体部７３から第２延設部７５にそれぞれ引き出されている。
第２ゲート端子２０および第２ソースセンス端子２１において、絶縁基板４１の第２延設部７５に引き出された各部分は、当該第２延設部７５の周縁から内側に間隔を空けた位置にそれぞれ配置されている。
本実施形態では、第２ゲート端子２０および第２ソースセンス端子２１は、平面視において、第１ゲート端子１４および第１ソースセンス端子１５と重ならない位置に接合されている（図２および図３も併せて参照）。
支持基板４４の表面４６側に配置された第１導体パターン４５は、第１ゲート端子１４に対応して設けられたダミーゲート端子９６と、第１ソースセンス端子１５に対応して設けられたダミーソースセンス端子９７とを含む。
ダミーゲート端子９６およびダミーソースセンス端子９７は、第１高電圧側導体パターン４８と第１出力側導体パターン４９との間に配置されており、その全体が支持基板４４の表面４６上に位置している。
図５、図７および図８を参照して、各第１スイッチング素子５の第１ソース電極１０は、接続部材としての第１ボンディングワイヤ１０１を介して、支持基板４４の表面４６に接合された第１出力側導体パターン４９に電気的に接続されている。
第１ボンディングワイヤ１０１は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第１除去領域７６および第３除去領域７８（第２出力側導体パターン８０の第４除去領域８４）を介して各第１スイッチング素子５の第１ソース電極１０と第１出力側導体パターン４９とを接続している。
したがって、各第１スイッチング素子５において、第１ソース電極１０は、第１ボンディングワイヤ１０１および第１出力側導体パターン４９を介して出力側端子２に電気的に接続されている。
各第１スイッチング素子５において、第１ドレイン電極１１は、第１高電圧側導体パターン４８および第２高電圧側導体パターン７９を介して高電圧側端子３に電気的に接続されている。このようにして、各第１スイッチング素子５が、出力側端子２および高電圧側端子３間に電気的に接続されている。
各第１スイッチング素子５の第１ゲート電極１２は、接続部材としての第２ボンディングワイヤ１０２を介してゲートパッド９４に電気的に接続されている。これにより、各第１スイッチング素子５の第１ゲート電極１２と第１ゲート端子１４とが電気的に接続されている。
各第１スイッチング素子５の少なくとも１つの第１ソース電極１０は、接続部材としての第３ボンディングワイヤ１０３を介してソースセンスパッド９５に電気的に接続されている。これにより、各第１スイッチング素子５の少なくとも１つの第１ソース電極１０と第１ソースセンス端子１５とが電気的に接続されている。
一方、各第２スイッチング素子６の第２ソース電極１６は、接続部材としての第４ボンディングワイヤ１０４を介して、絶縁基板４１の表面４２に接合された低電圧側導体パターン８６（低電圧側導体パターン８６の第２低電圧側部分８８）に電気的に接続されている。
第４ボンディングワイヤ１０４は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第２除去領域７７を介して各第２スイッチング素子６の第２ソース電極１６と低電圧側導体パターン８６とを接続している。
したがって、各第２スイッチング素子６において、第２ソース電極１６は、第４ボンディングワイヤ１０４および低電圧側導体パターン８６を介して低電圧側端子４に電気的に接続されている。
各第２スイッチング素子６において、第２ドレイン電極１７は、第１出力側導体パターン４９を介して出力側端子２に電気的に接続されている。このようにして、各第２スイッチング素子６が、出力側端子２および低電圧側端子４間に電気的に接続されている。
各第２スイッチング素子６の第２ゲート電極１８は、接続部材としての第５ボンディングワイヤ１０５を介して第２ゲート端子２０と電気的に接続されている。第５ボンディングワイヤ１０５は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第２除去領域７７を介して各第２スイッチング素子６の第２ゲート電極１８と第２ゲート端子２０とを接続している。
各第２スイッチング素子６の少なくとも１つの第２ソース電極１６は、接続部材としての第６ボンディングワイヤ１０６を介して第２ソースセンス端子２１と電気的に接続されている。
第６ボンディングワイヤ１０６は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第２除去領域７７を介して各第２スイッチング素子６の少なくとも１つの第２ソース電極１６と第２ソースセンス端子２１とを接続している。
パッケージ本体部３１は、出力側端子２の一部、高電圧側端子３の一部、低電圧側端子４の一部、第１ゲート端子１４の一部、第１ソースセンス端子１５の一部、第２ゲート端子２０の一部、第２ソースセンス端子２１の一部および放熱部材３５を選択的に露出させるように、絶縁基板４１および支持基板４４を封止している。
高電圧側端子３の一部および低電圧側端子４の一部は、絶縁基板４１の第１延設部７４と共にパッケージ本体部３１の外側に引き出されている。第１ゲート端子１４の一部、第１ソースセンス端子１５の一部、第２ゲート端子２０の一部および第２ソースセンス端子２１の一部は、絶縁基板４１の第２延設部７５と共にパッケージ本体部３１の外側に引き出されている。
パッケージ本体部３１は、トランスファーモールド成形法により形成されたものであってもよいし、コンプレッション成形法により形成されたものであってもよい。
トランスファーモールド成形法では、絶縁基板４１等が収容される所定形状のキャビティを有する金型内に樹脂を流し込むことによって、絶縁基板４１等を選択的に封止するパッケージ本体部３１が形成される。絶縁基板４１等とは、具体的には、パッケージ本体部３１を除いた半導体パワーモジュール１の内部構造を意味している（以下、同じ。）。
コンプレッション成形法では、所定形状のキャビティを有する金型内に樹脂が浸された後、当該樹脂内に絶縁基板４１等が浸漬されて、または、所定形状のキャビティを有する金型内に絶縁基板４１等が収容配置された後、当該金型内に樹脂が浸されて、絶縁基板４１等を選択的に封止するパッケージ本体部３１が形成される。
パッケージ本体部３１は、内部空間を有する樹脂製の筐体（樹脂ケース）を備え、当該筐体の内部空間内に絶縁基板４１等が収容された構成を有していてもよい。
以上、半導体パワーモジュール１によれば、出力側端子２と、高電圧側端子３と、低電圧側端子４と、出力側端子２および高電圧側端子３に接続された複数の第１スイッチング素子５と、出力側端子２および低電圧側端子４に接続された複数の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成されている。
このハーフブリッジ回路７において、複数の第１スイッチング素子５は、高電圧側の上アーム８を構成しており、複数の第２スイッチング素子６は、低電圧側の下アーム９を構成している。
この半導体パワーモジュール１では、高電圧側端子３から各第１スイッチング素子５を介して出力側端子２に向かう電流経路が絶縁基板４１の裏面４３側に形成され、出力側端子２から各第２スイッチング素子６を介して低電圧側端子４に向かう電流経路が絶縁基板４１の表面４２側に形成される。
したがって、高電圧側端子３に流れる電流の方向と、低電圧側端子４に流れる電流の方向とが、絶縁基板４１を挟んで逆向きとされている。
しかも、高電圧側端子３および低電圧側端子４が対向配置される絶縁基板４１の厚さ（本実施形態では５ｍｍ以下）に基づいて、高電圧側端子３および低電圧側端子４間の距離を設定できるから、絶縁性を保ちつつ、高電圧側端子３および低電圧側端子４を良好に近接配置できる。
これにより、高電圧側端子３で発生する磁界と、低電圧側端子４で発生する磁界とを良好に相殺できるから、高電圧側端子３および低電圧側端子４間の相互インダクタンス成分を良好に低減できる。よって、インダクタンス成分を良好に低減できる半導体パワーモジュール１を提供できる。
本実施形態に係る半導体パワーモジュール１では、絶縁基板４１が、平面視において、第１スイッチング素子５を露出させる第１除去領域７６と、第２スイッチング素子６を露出させる第２除去領域７７とを選択的に含む。
したがって、第１スイッチング素子５で生じた熱を第１除去領域７６を介して絶縁基板４１の裏面４３側から表面４２側に放散させることができると共に、第２スイッチング素子６で生じた熱を第２除去領域７７を介して絶縁基板４１の裏面４３側から表面４２側に放散させることができる。
これにより、第１スイッチング素子５および第２スイッチング素子６の温度上昇を良好に抑制できる。特に、本実施形態に係る半導体パワーモジュール１のように、絶縁基板４１の－Ｚ方向側に支持基板４４が配置された構成では、絶縁基板４１に第１除去領域７６および第２除去領域７７を備えることによって、絶縁基板４１と支持基板４４との間で熱が籠るのを効果的に抑制できる。
これに加えて、本実施形態に係る半導体パワーモジュール１では、支持基板４４の裏面４７側に放熱部材３５が設けられている。したがって、第１スイッチング素子５で生じた熱および第２スイッチング素子６で生じた熱を支持基板４４および放熱部材３５を介して外部に良好に放散させることもできる。よって、第１スイッチング素子５および第２スイッチング素子６の温度上昇を効果的に抑制できる半導体パワーモジュール１を提供できる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、複数の第１スイッチング素子５と複数の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成された例について説明した。しかし、第１スイッチング素子５の個数および第２スイッチング素子６の個数は、これに限定されない。
したがって、１個の第１スイッチング素子５と１個の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成されていてもよい。２個以上の第１スイッチング素子５と、２個以上の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成されていてもよい。
前述の実施形態では、第１スイッチング素子５および第２スイッチング素子６としてＭＩＳＦＥＴが採用された例について説明したが、図９または図１０に示される構成が採用されてもよい。
以下、図９の構成を説明した後、図１０の構成を説明する。図９は、図１の半導体パワーモジュール１の第１変形例に係る電気的構造を示す電気回路図である。図９において、前述の図１等に示された構成については同一の参照符号を付して説明を省略する。
図９に示される形態では、第１スイッチング素子５および第２スイッチング素子６として、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が採用されている。
つまり、ハーフブリッジ回路７がＩＧＢＴによって構成されている。第１スイッチング素子５および第２スイッチング素子６は、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＩＧＢＴを含んでいてもよい。
この場合、第１スイッチング素子５は、前述の第１ソース電極１０に代えて第１エミッタ電極１１０を備え、前述の第１ドレイン電極１１に代えて第１コレクタ電極１１１を備え、前述の第１ゲート電極１２に代えて第１ゲート電極１１２を備えている。
各第１スイッチング素子５において、第１エミッタ電極１１０、第１コレクタ電極１１１は、一対の第１主電極を構成しており、第１ゲート電極１１２は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
第２スイッチング素子６は、前述の第２ソース電極１６に代えて第２エミッタ電極１１３を備え、前述の第２ドレイン電極１７に代えて第２コレクタ電極１１４を備え、前述の第２ゲート電極１８に代えて第２ゲート電極１１５を備えている。
各第２スイッチング素子６において、第２エミッタ電極１１３、第２コレクタ電極１１４は、一対の第１主電極を構成しており、第２ゲート電極１１５は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
図９に示される形態では、第１ゲート電極１１２は、第１ゲート端子１４に代えて第１ゲート端子１１６に電気的に接続されており、第１エミッタ電極１１０は、第１ソースセンス端子１５に代えて第１エミッタセンス端子１１７に電気的に接続されている。
第２ゲート電極１１５は、第２ゲート端子２０に代えて第２ゲート端子１１８に電気的に接続されており、第２エミッタ電極１１３は、第２ソースセンス端子２１に代えて第２エミッタセンス端子１１９に電気的に接続されている。このような構成によっても、前述の実施形態において述べた効果と同様の効果を奏することができる。
図１０は、図１の半導体パワーモジュール１の第２変形例に係る電気的構造を示す電気回路図である。図１０において、前述の図１等に示された構成については同一の参照符号を付して説明を省略する。
図１０に示される形態では、第１スイッチング素子５および第２スイッチング素子６として、ＭＩＳＦＥＴに代えて、ＢＪＴ（Bipolar Junction Transistor）が採用されている。
つまり、ハーフブリッジ回路７がＢＪＴによって構成されている。第１スイッチング素子５および第２スイッチング素子６は、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＢＪＴを含んでいてもよい。
この場合、第１スイッチング素子５は、前述の第１ソース電極１０に代えて第１エミッタ電極１２０を備え、前述の第１ドレイン電極１１に代えて第１コレクタ電極１２１を備え、前述の第１ゲート電極１２に代えて第１ベース電極１２２を備えている。
各第１スイッチング素子５において、第１エミッタ電極１２０、第１コレクタ電極１２１は、一対の第１主電極を構成しており、第１ベース電極１２２は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
第２スイッチング素子６は、前述の第２ソース電極１６に代えて第２エミッタ電極１２３を備え、前述の第２ドレイン電極１７に代えて第２コレクタ電極１２４を備え、前述の第２ゲート電極１８に代えて第２ベース電極１２５を備えている。
各第２スイッチング素子６において、第２エミッタ電極１２３、第２コレクタ電極１２４は、一対の第１主電極を構成しており、第２ベース電極１２５は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
図１０に示される形態では、第１ベース電極１２２は、第１ゲート端子１４に代えて第１ベース端子１２６に電気的に接続されており、第１エミッタ電極１２０は、第１ソースセンス端子１５に代えて第１エミッタセンス端子１２７に電気的に接続されている。
第２ベース電極１２５は、第２ゲート端子２０に代えて第２ベース端子１２８に電気的に接続されており、第２エミッタ電極１２３は、第２ソースセンス端子２１に代えて第２エミッタセンス端子１２９に電気的に接続されている。このような構成によっても、前述の実施形態において述べた効果と同様の効果を奏することができる。
前述したＭＩＳＦＥＴ、ＩＧＢＴおよびＢＪＴは、前述したＳｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板のうちの、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されていることが好ましい。以下、ワイドバンドギャップ型の半導体基板について補足しておく。
ワイドバンドギャップ型の半導体基板とは、より具体的にはシリコンのバンドギャップ（＝１．０ｅＶ～１．２ｅＶ程度）よりも大きい値のバンドギャップを有する半導体材料により形成された基板のことを意味する。
ワイドバンドギャップ型の半導体基板の半導体材料としては、ＩＩＩ族元素およびＶ族元素を含むＩＩＩ－Ｖ族半導体や、窒化物半導体（たとえば窒化ガリウム等）や、ダイヤモンド等を例示できる。前述のＳｉＣ基板は、ワイドバンドギャップ型の半導体基板の一例でもある。
この出願は、２０１６年６月１日に日本国特許庁に提出された特願２０１６－１１０３８３号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ 半導体パワーモジュール
２ 出力側端子
３ 高電圧側端子
４ 低電圧側端子
５ 第１スイッチング素子
６ 第２スイッチング素子
７ ハーフブリッジ回路
３１ パッケージ本体部
３５ 放熱部材
４１ 絶縁基板
４２ 絶縁基板の表面
４３ 絶縁基板の裏面
４４ 支持基板
４６ 支持基板の表面
４７ 支持基板の裏面
７６ 絶縁基板の第１除去領域
７７ 絶縁基板の第２除去領域

Claims (21)

  1. 一方表面および他方表面を有する絶縁基板と、
    前記絶縁基板の前記一方表面と対向する対向表面を有する支持基板と、
    前記支持基板の前記対向表面上に配置された第１スイッチング素子、第２スイッチング素子および出力側端子と、
    前記絶縁基板の前記一方表面側に配置された第１電源端子と、
    前記絶縁基板を挟んで前記第１電源端子に対向するように、前記絶縁基板の前記他方表面側に配置され、前記第１電源端子に印加される電圧とは異なる大きさの電圧が印加される第２電源端子と、を含み、
    前記第１電源端子、前記第１スイッチング素子および前記出力側端子は電気的に接続されており、
    前記第２電源端子、前記第２スイッチング素子および前記出力側端子は電気的に接続されており、
    前記出力側端子は、前記第１電源端子の厚さまたは前記第２電源端子の厚さよりも大きい厚さを有している、半導体パワーモジュール。
  2. 前記出力側端子の厚さは、前記第１電源端子の厚さおよび前記第２電源端子の厚さの合計値以上の厚さを有している、請求項１に記載の半導体パワーモジュール。
  3. 前記出力側端子と、前記第１電源端子、前記第２電源端子、前記第１スイッチング素子、および、前記第２スイッチング素子によってハーフブリッジ回路が構成されている、請求項１または２に記載の半導体パワーモジュール。
  4. 前記第１電源端子に流れる電流の方向と前記第２電源端子に流れる電流の方向とが、前記絶縁基板を挟んで逆向きである、請求項１～３のいずれか一項に記載の半導体パワーモジュール。
  5. 前記第１電源端子は、高電圧側端子であり、
    前記第２電源端子は、前記第１電源端子に印加される電圧よりも低い電圧が印加される低電圧側端子である、請求項１～４のいずれか一項に記載の半導体パワーモジュール。
  6. 前記支持基板は、前記対向表面と反対側の裏面を有し、当該裏面に前記第１スイッチング素子および前記第２スイッチング素子から生じる熱を放散させるための除去領域を有している、請求項１～５のいずれか一項に記載の半導体パワーモジュール。
  7. 前記支持基板の前記対向表面には、導体パターンが形成されている、請求項１～６のいずれか一項に記載の半導体パワーモジュール。
  8. 前記支持基板の前記裏面には、放熱部材が設けられている、請求項６に記載の半導体パワーモジュール。
  9. 前記絶縁基板は、５ｍｍ以下の厚さを有している、請求項１～８のいずれか一項に記載の半導体パワーモジュール。
  10. 前記支持基板の前記対向表面には導体パターンが設けられており、
    前記導体パターンには、前記第１スイッチング素子および前記第２スイッチング素子が、それぞれ、複数配置されている、請求項１～９のいずれか一項に記載の半導体パワーモジュール。
  11. 前記導体パターンと前記第１スイッチング素子とは、ワイヤにより電気的に接続されている、請求項１０のいずれか一項に記載の半導体パワーモジュール。
  12. 前記出力側端子、前記第１電源端子および前記第２電源端子を選択的に露出させるように前記絶縁基板および前記支持基板を封止する樹脂をさらに含み、
    前記第１電源端子および前記第２電源端子は、前記絶縁基板と共に前記樹脂から露出している、請求項１～１１のいずれか一項に記載の半導体パワーモジュール。
  13. 前記樹脂から露出する前記第１電源端子は、前記樹脂から露出する前記絶縁基板の周縁から内側に向かって間隔を空けた位置に配置されており、
    前記樹脂から露出する前記第２電源端子は、前記樹脂から露出する前記絶縁基板の周縁から内側に向かって間隔を空けた位置に配置されている、請求項１２に記載の半導体パワーモジュール。
  14. 前記樹脂から露出する前記第１電源端子の周縁と、前記樹脂から露出する前記絶縁基板の周縁との間の距離が、２ｍｍ以上に設定されており、
    前記樹脂から露出する前記第２電源端子の周縁と、前記樹脂から露出する前記絶縁基板の周縁との間の距離が、２ｍｍ以上に設定されている、請求項１３に記載の半導体パワーモジュール。
  15. 前記出力側端子は、平面視において、前記樹脂を挟んで前記第１電源端子および前記第２電源端子と対向する位置に配置されている、請求項１２～１４のいずれか一項に記載の半導体パワーモジュール。
  16. 前記第１スイッチング素子を駆動制御する第１制御端子と、
    前記第２スイッチング素子を駆動制御する第２制御端子とをさらに含み、
    前記樹脂は、前記第１制御端子および前記第２制御端子を選択的に露出させるように、
    前記絶縁基板を封止している、請求項１２～１５のいずれか一項に記載の半導体パワーモジュール。
  17. 前記第１制御端子および前記第２制御端子は、前記出力側端子が前記樹脂から露出する方向、ならびに、前記第１電源端子および前記第２電源端子が前記樹脂から露出する方向とは異なる方向に前記樹脂から露出している、請求項１６に記載の半導体パワーモジュール。
  18. 前記第１スイッチング素子は、一対の第１主電極と、前記一対の第１主電極間を流れる電流を制御する第１制御電極とを含み、
    前記第２スイッチング素子は、一対の第２主電極と、前記一対の第２主電極間を流れる電流を制御する第２制御電極とを含み、
    前記第１制御端子は、前記第１スイッチング素子の前記第１制御電極に電気的に接続されており、
    前記第２制御端子は、前記第２スイッチング素子の前記第２制御電極に電気的に接続されている、請求項１６または１７に記載の半導体パワーモジュール。
  19. 前記第１スイッチング素子および前記第２スイッチング素子は、ＭＩＳＦＥＴ、ＩＧＢＴまたはＢＪＴを含む、請求項１～１８のいずれか一項に記載の半導体パワーモジュール。
  20. 前記ＭＩＳＦＥＴ、前記ＩＧＢＴまたは前記ＢＪＴは、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されている、請求項１９に記載の半導体パワーモジュール。
  21. 前記第１電源端子および前記第２電源端子間には、５００Ｖ以上の電圧が印加される、請求項１～２０のいずれか一項に記載の半導体パワーモジュール。
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