CN111937126B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111937126B
CN111937126B CN201980023618.0A CN201980023618A CN111937126B CN 111937126 B CN111937126 B CN 111937126B CN 201980023618 A CN201980023618 A CN 201980023618A CN 111937126 B CN111937126 B CN 111937126B
Authority
CN
China
Prior art keywords
region
semiconductor device
center
electrode
functional element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980023618.0A
Other languages
English (en)
Other versions
CN111937126A (zh
Inventor
奥山一树
高桥俊太郎
芳我基治
吉田真悟
熊谷和寿
奥田肇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN111937126A publication Critical patent/CN111937126A/zh
Application granted granted Critical
Publication of CN111937126B publication Critical patent/CN111937126B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/26—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H01L2224/376—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H01L2224/376—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体装置，包括半导体元件和第一连接构件。半导体元件具有基板和电极焊盘。基板包含形成有晶体管的除四边形以外的形状的晶体管形成区域。上述电极焊盘位于上述晶体管形成区域上。第一连接构件在1个部位与电极焊盘连接。电极焊盘设置为在其平面观察时覆盖晶体管形成区域的重心。在平面观察时，第一连接构件与电极焊盘连接的连接区域包含晶体管形成区域的重心位置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
作为半导体装置的一例，已知在安装于引线框一侧的面上形成有漏极电极、在与形成有漏极电极的面相反侧的面上形成有源极电极焊盘和栅极电极焊盘的纵型MOSFET(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2015-23211号公报
发明内容
发明要解决的课题
但是，半导体装置有时要与感性负载连接，要求具有在关闭时吸收从感性负载释放的能量的功能。如果从感性负载对半导体装置释放的能量超过特定值，半导体装置就有因温度上升而导致故障的危险。能够吸收多少感性负载中蓄积的能量的指标由有源钳位耐量来表示。有源钳位耐量的值越大，则能够更多地吸收在感性负载中蓄积的能量。因此，优选有源钳位耐量的值更大。
本发明的目的在于提供能够提高有源钳位耐量的半导体装置。
解决课题的方法
用于解决上述课题的半导体装置包括半导体元件和第一连接构件，该半导体元件具有具备形成有晶体管的除四边形以外的形状的晶体管形成区域的基板和在上述晶体管形成区域上的电极焊盘，该第一连接构件在1个部位与上述电极焊盘连接，上述电极焊盘设置为在其平面观察时覆盖上述晶体管形成区域的重心，在上述平面观察时，上述第一连接构件与上述电极焊盘连接的连接区域包含上述晶体管形成区域的重心位置。
本申请的发明人为了提高半导体装置的有源钳位耐量，着眼于与半导体元件连接的第一连接构件的相对于半导体元件的晶体管形成区域的电极焊盘的连接位置。并且，本申请的发明人得到了如下的认识，即，如果在与晶体管形成区域的重心位置相对应的电极焊盘的位置与第一连接构件连接，则能够提高有源钳位耐量。鉴于这一点，本半导体装置构成为第一连接构件与电极焊盘连接的连接区域包含晶体管形成区域的重心位置。从而能够提高有源钳位耐量。
用于解决上述课题的半导体装置包括半导体元件和第一连接构件，该半导体元件具有具备形成有晶体管的除四边形以外的形状的晶体管形成区域的基板和在上述晶体管形成区域上的电极焊盘，该第一连接构件在多个部位与上述电极焊盘连接，上述晶体管形成区域被分割为与上述第一连接构件的连接部位的数量相对应的相互面积相等的多个分割区域，上述电极焊盘设置为在其平面观察时覆盖上述多个分割区域各自的重心，上述平面观察时，上述第一连接构件与上述与电极焊盘连接的连接区域包含上述多个分割区域各自的重心位置。
本申请的发明人为了提高半导体装置的有源钳位耐量，着眼于与半导体元件连接的第一连接构件的相对于半导体元件的晶体管形成区域的电极焊盘的连接位置。并且，本申请的发明人得到了如下的认识，即，当第一连接构件在电极焊盘的2个部位连接时，如果在与将晶体管形成区域相互面积相等地分割成的2个分割区域各自的重心位置相对应的电极焊盘的位置与第一连接构件连接，则能够提高有源钳位耐量。鉴于这一点，本半导体装置构成为第一连接构件与电极焊盘连接的连接区域包含将晶体管形成区域相互面积相等地分割成的多个分割区域各自的重心位置。从而能够提高有源钳位耐量。
用于解决上述课题的半导体装置包括半导体元件和多个第一连接部，该半导体元件具有具备形成有晶体管的除四边形以外的形状的晶体管形成区域的基板和在上述晶体管形成区域上的电极焊盘，该多个第一连接构件与上述电极焊盘连接，上述晶体管形成区域被分割为与上述第一连接构件的数量相对应的相互面积相等的多个分割区域，上述电极焊盘设置为在其平面观察时覆盖上述多个分割区域各自的重心，在上述平面观察时，上述多个第一连接构件分别与上述电极焊盘连接的连接区域包含上述多个分割区域各自的重心位置。
本申请的发明人为了提高半导体装置的有源钳位耐量，着眼于与半导体元件连接的第一连接构件的相对于半导体元件的晶体管形成区域的电极焊盘的连接位置。并且，本申请的发明人得到如下的认识，即，在多个第一连接构件与电极焊盘连接时，如果在与将晶体管形成区域相互面积相等地且与第一连接构件的数量相对应地分割成的多个分割区域各自的重心位置相对应的电极焊盘位置与第一连接构件连接，则能够提高有源钳位耐量。鉴于这一点，本半导体装置构成为多个第一连接构件与电极焊盘连接的连接区域包含相互面积相等地且与第一连接构件的数量相对应地分割成的多个分割区域各自的重心位置。从而，能够提高有源钳位耐量。
发明效果
根据上述半导体装置，能够提高有源钳位耐量。
附图说明
[图1]是第一实施方式的半导体装置，(a)是半导体装置的俯视图，(b)是半导体装置的侧视图，(c)是半导体装置的仰视图。
[图2]是显示同一半导体装置的内部结构的俯视图。
[图3]是图1的3-3线的截面图。
[图4]是图1的4-4线的截面图。
[图5]是同一半导体装置的半导体元件，是示意性显示半导体元件的布局的俯视图。
[图6]是显示同一半导体装置的电路构成的电路图。
[图7]是示意性显示半导体元件的有源区域和源极焊盘的俯视图。
[图8]是示意性显示半导体元件的有源区域和源极焊盘的俯视图。
[图9]是示意性显示构成半导体元件的一部分的MISFET的结构的截面图。
[图10]是图9中一个沟槽栅极结构和其周边的放大图。
[图11]是示意性显示MISFET的外延层的俯视图。
[图12]是示意性显示构成半导体元件的一部分的低压CMOSFET的结构的截面图。
[图13]是示意性显示构成半导体元件的一部分的MOS电容的结构的截面图。
[图14]是示意性显示构成半导体元件的一部分的多晶硅电阻的结构的截面图。
[图15]是示意性显示构成半导体元件的一部分的高压N沟道型MOSFET的结构的截面图。
[图16]是示意性显示构成半导体元件的一部分的高压P沟道型MOSFET的结构的截面图。
[图17]是示意性显示构成半导体元件的一部分的NPN晶体管的结构的截面图。
[图18]是显示半导体装置的制造方法的流程图。
[图19A]是显示半导体装置的制造工序的一部分的图。
[图19B]是显示图19A之后的工序的图。
[图19C]是显示图19B之后的工序的图。
[图19D]是显示图19C之后的工序的图。
[图19E]是显示图19D之后的工序的图。
[图19F]是显示图19E之后的工序的图。
[图20]是第二实施方式的半导体装置，是示意性显示半导体元件的有源区域和源极焊盘的俯视图。
[图21]是示意性显示同一半导体元件的有源区域和源极焊盘的俯视图。
[图22]是与图21的源极焊盘连接的第一导线的侧视图。
[图23]是第三实施方式的半导体装置，是示意性显示半导体元件的MISFET的一部分的结构的截面图。
[图24]是第四实施方式的半导体装置，是示意性显示半导体元件的有源区域和源极焊盘的俯视图。
[图25]是示意性显示同一半导体元件的有源区域和源极焊盘的俯视图。
[图26A]是示意性显示同一半导体元件的外延层的俯视图。
[图26B]是示意性显示同一半导体元件的外延层的俯视图。
[图26C]是示意性显示同一半导体元件的外延层的俯视图。
[图27A]是显示同一半导体元件的MISFET的制造工序的一部分的图。
[图27B]是显示图27A之后的工序的图。
[图27C]是显示图27B之后的工序的图。
[图27D]是显示图27C之后的工序的图。
[图27E]是显示图27D之后的工序的图。
[图27F]是显示图27E之后的工序的图。
[图27G]是显示图27F之后的工序的图。
[图27H]是显示图27G之后的工序的图。
[图27I]是显示图27H之后的工序的图。
[图27J]是显示图27I之后的工序的图。
[图27K]是显示图27J之后的工序的图。
[图28A]是示意性显示变形例的半导体装置的半导体元件的有源区域和源极焊盘的俯视图。
[图28B]是示意性显示同一半导体元件的有源区域和源极焊盘的俯视图。
[图29]是图28A和图28B的半导体元件中设置的散热构件的侧视图。
[图30A]是示意性显示变形例的半导体装置的半导体元件的有源区域和源极焊盘的俯视图。
[图30B]是示意性显示同一半导体元件的有源区域和源极焊盘的俯视图。
[图31A]是示意性显示具有图30A的半导体元件的半导体装置的内部结构的俯视图。
[图31B]是示意性显示具有图30B的半导体元件的半导体装置的内部结构的俯视图。
[图31C]是示意性显示具有图30B的半导体元件的半导体装置的内部结构的俯视图。
[图32A]是示意性显示变形例的半导体装置的半导体元件的有源区域和源极焊盘的俯视图。
[图32B]是示意性显示同一半导体元件的有源区域和源极焊盘的俯视图。
[图33A]是示意性显示具有图32A的半导体元件的半导体装置的内部结构的俯视图。
[图33B]是示意性显示具有图32B的半导体元件的半导体装置的内部结构的俯视图。
[图34A]是示意性显示变形例的半导体装置的半导体元件的有源区域和源极焊盘的俯视图。
[图34B]是示意性显示同一半导体元件的有源区域和源极焊盘的俯视图。
[图35A]是示意性显示具有图34A的半导体元件的半导体装置的内部结构的俯视图。
[图35B]是示意性显示具有图34B的半导体元件的半导体装置的内部结构的俯视图。
[图36]是示意性显示变形例的半导体装置的内部结构的俯视图。
[图37]是示意性显示图36的半导体装置的半导体元件的有源区域和源极焊盘的俯视图。
[图38]是示意性显示变形例的半导体装置的内部结构的俯视图。
[图39]是示意性显示变形例的半导体元件的MISFET的一部分的结构的截面图。
[图40]是显示源极焊盘的焊盘厚度与最大主应力的关系的图表。
[图41]是显示源极焊盘的焊盘厚度与TDDB故障时间的关系的图表。
[图42]是关于半导体装置的第一适用例的说明图。
[图43]是关于半导体装置的第二适用例的说明图。
[图44]是关于半导体装置的第三适用例的说明图。
[图45]是关于半导体装置的第四适用例的说明图。
[图46]是关于半导体装置的第五适用例的说明图。
具体实施方式
以下，参照附图，对半导体装置的实施方式进行说明。以下所示的实施方式仅例示用于将技术思想具体化的构成、方法，各构成部件的材质、形状、结构、配置、尺寸等不限于如下所示。以下的实施方式可以进行各种变更。
本说明书中，“构件A与构件B连接的状态”包括构件A与构件B物理的直接连接的情形以及构件A和构件B隔着不影响电连接状态的其他构件间接连接的情形。
同样地，“构件C设置在构件A和构件B之间的状态”包括构件A和构件C或者构件B与构件C直接连接的情形以及构件A和构件C或者构件B和构件C隔着不影响电连接状态的其他构件间接连接的情形。
(第一实施方式)
如图1(a)～图3所示，半导体装置1具有引线框10、安装于引线框10的半导体元件20和将引线框10的一部分和半导体元件20封闭的封闭树脂30。半导体元件20包括与例如感性负载连接的晶体管，能使晶体管开和关。半导体装置1中，例如，半导体元件20的导通电阻优选为30mΩ以下。作为半导体元件20的导通电阻的一例，为28mΩ。半导体装置1例如用于车载电气元件的控制电路。作为车载电气元件的一例，可列举引擎、空调装置、操舵装置等。作为封闭树脂30的大小，横向X的尺寸为约6.6mm，纵向Y的尺寸为约6.1mm，厚度方向Z的尺寸为约2.3mm。需说明的是，半导体装置1也可以用于车载电气元件以外的设备(例如，空调机的室外机)的控制装置。
封闭树脂30具有作为横向X的侧面的第一侧面31和第二侧面32、作为纵向Y的侧面的第三侧面33和第四侧面34以及作为厚度方向Z的侧面的第五侧面35和第六侧面36。封闭树脂30由分散配合有填料的热固性树脂形成。作为热固性树脂的一例，为环氧树脂。作为填料的一例，为二氧化硅填料。作为填料相对于环氧树脂的配合比的一例，为85～90体积％。封闭树脂30优选使用线膨胀系数大于10ppm/K且小于15ppm/K的材料。封闭树脂30的线膨胀系数例如可以通过改变填料的配合比来改变。本实施方式中，封闭树脂30的线膨胀系数为12ppm/K。
引线框10具有第一引线框11、第二引线框12和第三引线框13。各引线框11、12、13例如由铜(Cu)形成。各引线框11、12、13的外表面可以实施镀镍(Ni)。图3和图4中，显示了第一引线框11和第二引线框12的镀覆层14的一例。
如图1(a)和图2所示，第一引线框11构成为含有输出端子OUT。具有第一岛部11a和第一端子部11b。第一岛部11a和第一端子部11b一体形成。需说明的是，也可以将第一岛部11a和第一端子部11b单独形成后相互连结。
第一岛部11a在平面观察时形成为大致矩形状。第一岛部11a的纵向Y的一部分从封闭树脂30的第三侧面33在纵向Y上突出。如图1(b)、图1(c)所示，第一岛部11a从封闭树脂30的第六侧面36露出。第一岛部11a具有位于封闭树脂30内的本体部11c、在封闭树脂30内设置在第三侧面33附近位置的窄宽度部11d和从窄宽度部11d向着纵向Y延伸的前端部11e。前端部11e的一部分从封闭树脂30的第三侧面33突出。本实施方式中，前端部11e的横向X的尺寸比本体部11c的横向X的尺寸小。在前端部11e的纵向Y的前端缘设置有向着第三侧面33凹陷的凹部11f。第一岛部11a因窄宽度部11d而在横向X上形成凹部，因此能够在提高与封闭树脂30的密合性的同时，抑制第一岛部11a相对于封闭树脂30在纵向Y上的移动。
图1(a)、图1(c)所示，第一岛部11a的本体部11c中的从封闭树脂30的第六侧面36露出的部分的面积在平面观察时比本体部11c的面积小。详细而言，在厚度方向Z上本体部11c中的封闭树脂30的第五侧面35侧的部分在横向X上比本体部11c中的封闭树脂30的第六侧面36侧的部分长。由此，本体部11c中封闭树脂30的第五侧面35侧的部分在厚度方向Z上被封闭树脂30夹持，因而能够抑制第一引线框11在厚度方向Z上移动。
需说明的是，第一岛部11a的形状可以任意变更。例如，可以省略窄宽度部11d和凹部11f中的至少一方。此外，前端部11e的横向X的尺寸可以为本体部11c的横向X的尺寸以上。此外，前端部11e可以构成输出端子OUT。此外，第一岛部11a的本体部11c中从封闭树脂30的第六侧面36露出的部分的面积可以与在平面观察时本体部11c的面积彼此相等。
如图4所示，构成输出端子OUT的第一端子部11b从封闭树脂30的第四侧面34在纵向Y上突出。第一端子部11b中的从封闭树脂30的第四侧面34突出的部分在厚度方向Z上相比于第一岛部11a更靠近封闭树脂30的第五侧面35侧。第一端子部11b具有从与第一岛部11a连接的部分向封闭树脂30的第五侧面35侧弯折的第一弯曲部11g、随着朝向封闭树脂30的第四侧面34接近而向着第五侧面35延伸而倾斜的倾斜部11h、在封闭树脂30的第四侧面34附近再次弯折的第二弯曲部11i、以及与厚度方向Z垂直且在纵向Y上延伸的前端部11j。前端部11j的一部分从封闭树脂30的第四侧面34突出。本实施方式中，第一弯曲部11g、倾斜部11h、第二弯曲部11i和前端部11j一体形成。
如图2所示，第二引线框12构成输入端子IN。第二引线框12配置在封闭树脂30的第一侧面31侧和第四侧面34侧。第二引线框12具有第二岛部12a和第二端子部12b。第二岛部12a和第二端子部12b一体形成。需说明的是，也可以将第二岛部12a和第二端子部12b单独形成后相互连结。
第二岛部12a形成为在平面观察时横向X的长度比纵向Y的长度长的矩形状。第二岛部12配置为在纵向Y上相比于第一岛部11a更靠近封闭树脂30的第四侧面34侧。第二岛部12a配置为在横向X上相比于第一端子部11b更靠近封闭树脂30的第一侧面31侧。第二岛部12a配置为在厚度方向Z上相比于第一岛部11a更靠近封闭树脂30的第五侧面35侧。
第二端子部12b在第二岛部12a中从靠近封闭树脂30的第一侧面31的部分在纵向Y上延伸。第二端子部12b从封闭树脂30的第四侧面34突出。第二端子部12b中的从封闭树脂30的第四侧面34突出的部分在纵向Y上的长度比第一端子部11b中的从封闭树脂30的第四侧面34突出的部分在纵向Y上的长度长。第二端子部12b由其前端部在与第一岛部11a的厚度方向Z上相同的位置弯折来形成。
第三引线框13构成接地端子GND。第三引线框13具有第三岛部13a和第三端子部13b。第三岛部13a和第三端子部13b一体形成。需说明的是，也可以将第三岛部13a和第三端子部13b单独形成后相互连结。
第三岛部13a形成为在平面观察时横向X的长度比纵向Y的长度长的矩形状。第三岛部13a配置为在纵向Y上相比于第一岛部11a更靠近封闭树脂30的第四侧面34侧。第三岛部13a配置为在横向X上相比于第一端子部11b更靠近封闭树脂30的第二侧面32侧。第三岛部13a配置为在厚度方向Z上相比于第一岛部11a更靠近封闭树脂30的第五侧面35侧(参照图3)。
第三端子部13b在第三岛部13a中从靠近封闭树脂30的第二侧面32的部分在纵向Y上延伸。第三端子部13b从封闭树脂30的第四侧面34突出。第三端子部13b中的从封闭树脂30的第四侧面34突出的部分在纵向Y上的长度比第一端子部11b中的从封闭树脂30的第四侧面34突出的部分在纵向Y上的长度长，与第二端子部12b中的从封闭树脂30的第四侧面34突出的部分在纵向Y上的长度相等。第三端子部13b通过由其前端部在与第一岛部11a的厚度方向Z上相同的位置弯折来形成(参照图3)。
如图2和图3所示，在第一引线框11的本体部11c的表面11x上安装有半导体元件20。详细而言，在本体部11c的表面11x上涂布焊料SD。在焊料SD上载置有半导体元件20。如图2所示，半导体元件20配置在纵向Y上的本体部11c靠近封闭树脂30的第四侧面34(在纵向Y上靠近第二岛部12a和第三岛部13a)的部分。半导体元件20配置在横向X上本体部11c的中央。
本实施方式的半导体元件20为功率MOSFET或IGBT。半导体元件20形成为在平面观察时横向X相对于纵向Y为长边方向的矩形状。作为本实施方式的半导体元件20的大小，纵向Y的尺寸为2.25mm，横向X的尺寸为2.68mm。需说明的是，半导体元件20在平面观察时的形状或尺寸不限于此。例如，半导体元件20也可以形成为纵向Y的尺寸与横向X的尺寸彼此相等的正方形。
在半导体元件20的表面20x上设置作为电极焊盘的一例的源极焊盘21和作为控制电极焊盘的一例的栅极焊盘22。在半导体元件20的背面20y(参照图3)即半导体元件20中的与第一岛部11a相对的面上设置漏极电极。漏极电极隔着焊料SD与第一岛部11a(第一引线框11)电连接。
源极焊盘21与作为连接构件的一例的第一导线41的一个端部连接。第一导线41的另一个端部与第三引线框13的第三岛部13a连接。第一导线41例如通过楔焊分别与源极焊盘21和第三岛部13a连接。本实施方式中，第一导线41的根数为1根。本实施方式的第一导线41为使用铝(Al)的铝导线。第一导线41的线径例如优选为100μm以上。第一导线41的线径例如进一步优选为300μm～400μm。本实施方式中，第一导线41的线径约为300μm。需说明的是，第一导线41也可以是使用铜(Cu)的铜导线。
如图2所示，栅极焊盘22与第二导线42的一个端部连接。第二导线42的另一个端部与第二引线框12的第二岛部12a连接。第二导线42例如通过楔焊分别与栅极焊盘22和第二岛部12a连接。本实施方式中，第二导线42的根数为1根。第二导线42的材料例如使用铝(Al)、铜(Cu)。本实施方式的第二导线42中使用铝。第二导线42的线径比第一导线41的线径小。第二导线42的线径例如为125μm。
如图2和图5所示，半导体元件20具有在平面观察时为矩形状的基板50。基板50具有沿着纵向Y的第一侧面51和第二侧面52以及沿着横向X的第三侧面53和第四侧面54。第一侧面51是基板50中封闭树脂30的第一侧面31侧的侧面，第二侧面52是基板50中封闭树脂30的第二侧面32侧的侧面，第三侧面53是基板50中封闭树脂30的第三侧面33侧的侧面，第四侧面54是基板50中封闭树脂30的第四侧面34侧的侧面。
半导体元件20具有开关电路23，该开关电路23具有多个功率MISFET(MetalInsulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)作为内置在基板50的表层部中的功能元件的一例。半导体元件20中，作为控制开关电路23的控制电路的一例，进一步具有过电流保护(OCD：Over Current Detection，过电流检测)电路24、过热保护(TSD：Thermal Shut Down，热关闭)电路25、低电压误动作防止(UVLO：Under Voltage Lock Out，欠压锁定)电路26、温度传感器27和电流传感器28。过电流保护电路24、过热保护电路25、低电压误动作防止电路26、温度传感器27和电流传感器28均内置于基板50的表层部中。即，半导体元件20是将开关电路23(功率MISFET)、过电流保护电路24、过热保护电路25、低电压误动作防止电路26、温度传感器27和电流传感器28内置于共通的基板50的表层部中而成的IPS(Intelligent Power Switch，智能电源开关)。
开关电路23形成在基板50中设定的有源区域29内。有源区域29在平面观察时以避开栅极焊盘22和温度传感器27的方式形成为大致L字形状。详细而言，作为俯视观察的形状，有源区域29具有最靠近基板50的第一侧面51的第一边29a、最靠近基板50的第三侧面53的第二边29b、最靠近基板50的第二侧面52的第三边29c和最靠近基板50的第四侧面54的第四边29d以及构成有源区域29的缺口部分的第五边29e和第六边29f。第五边29e是在纵向Y上延伸的边，第六边29f是在横向X上延伸的边。第一边29a的一个端部与第二边29b相接，第一边29a的另一个端部与第六边29f相接。第二边29b的与第一边29a相反侧的端部与第三边29c相接。第三边29c的与第二边29b相反侧的端部与第四边29d相接。第四边29d的与第三边29c相反侧的端部与第五边29e相接。第五边29e的与第四边29d相反侧的端部与第六边29f相接。由图5可知，第一边29a的长度比第三边29c的长度短，第二边29b的长度比第四边29d的长度长。有源区域29由源极焊盘21被覆。源极焊盘21在平面观察时形成为大致L字状。详细而言，源极焊盘21在基板50中设置为靠近第三侧面53。通过在对基板50中配置有栅极焊盘22侧的区域、即基板50的第一侧面51侧且第二侧面52侧的区域进行切口，源极焊盘21在平面观察时形成为大致L字状。本实施方式中，源极焊盘21的形状与有源区域29的形状为相似形状。需说明的是，源极焊盘21的形状和有源区域29的形状可以任意变更。在一例中，源极焊盘21的形状也可以与有源区域29的形状不同。
此外，如图2和图5所示，半导体元件20中按照避开源极焊盘21和栅极焊盘22的方式形成有控制电路区域29LG。控制电路区域29LG包括相对于源极焊盘21和栅极焊盘22更靠近基板50的第四侧面54侧的第一部分和从第一部分分向着基板50的第三侧面53侧延伸的第二部分。该第二部分在横向X上形成在栅极焊盘22和源极焊盘21之间。在控制电路区域29LG内，设置有过电流保护电路24、过热保护电路25、低电压误动作防止电路26和温度传感器27。过电流保护电路24、过热保护电路25和低电压误动作防止电路26设置在控制电路区域29LG中相对于有源区域29更靠近基板50的第四侧面54侧的区域。过电流保护电路24、过热保护电路25和低电压误动作防止电路26在横向X上配置成一列。低电压误动作防止电路26配置在控制电路区域29LG中相对于过电流保护电路24和过热保护电路25更靠近基板50的第一侧面51侧。低电压误动作防止电路26的一部分在纵向Y上与栅极焊盘22相邻。
温度传感器27设置在控制电路区域29LG内。温度传感器27的位置设定于在驱动半导体装置1时源极焊盘21的外部区域中温度最高的位置。温度传感器27的位置例如通过模拟等基于半导体装置1被驱动时基板50的温度分布来设定。本实施方式中，温度传感器27配置在有源区域29的第五边29e与第六边29f的交点附近。
电流传感器28在基板50中配置在过电流保护电路24和源极焊盘21之间。电流传感器28设置在有源区域29内。电流传感器28配置为在纵向Y上相对于源极焊盘21更靠近过电流保护电路24。
接下来，使用图6，对半导体装置1的电气构成进行说明。图6显示半导体装置1的电路构成的一例。图6中，示出了输出端子OUT和接地端子GND与电池2和感性负载3外部连接的例子。此外，图6中，显示感性负载3为包含线圈L的继电器的例子。
开关电路23连接于输出端子OUT和接地端子GND之间。开关电路23包括作为电力用晶体管一例的上述功率MISFET(以下，表示为“MISFET23a”)。MISFET23a具有作为控制端子的栅极端子G、漏极端子D和源极端子S。开关电路23设置为MISFET23a的漏极端子D与输出端子OUT连接，源极端子S与接地端子GND连接。需说明的是，开关电路23包括多个功率MISFET，但图6中为了说明方便，仅显示1个MISFET23a。
在输入端子IN和MISFET23a的栅极端子G之间连接有输入配线43。在接地端子GND和MISFET23a的源极端子S之间连接有接地配线44。在输入配线43和接地配线44之间，从输入端子IN侧开始依次相互并列地连接二极管D1、第一电阻R1、过电流保护电路24、过热保护电路25、低电压误动作防止电路26和第二电阻R2。在输入配线43中的第一电阻R1与过电流保护电路24之间串联第三电阻R3。在输入配线43中的低电压误动作防止电路26和第二电阻R2之间串联第四电阻R4。
电流传感器28与过电流保护电路24电连接。电流传感器28例如检测流过开关电路23的电流。由电流传感器28检测的电流值传输给过电流保护电路24。过电流保护电路24基于从电流传感器28传输的电流值而被驱动。在一例中，关于过电流保护电路24，如果开关电路23中因短路而导致流过特定值以上的电流(过电流)，则由过电流保护电路24限制电流，保护电路。
温度传感器27与过热保护电路25电连接。温度传感器27检测基板50的温度。由温度传感器27检测的基板50的温度传输给过热保护电路25。过热保护电路25基于从温度传感器27传输的基板50的温度而被驱动。在一例中，关于过热保护电路25，如果基板50的温度达到特定值以上，则由过电流保护电路24来停止开关电路23，保护电路。其结果是，能抑制基板50的温度上升。
低电压误动作防止电路26构成为当输入配线43与接地配线44之间的电位差为特定值以下时，禁止开关电路23的动作，在上述电位差为特定值以上时，允许开关电路23的动作。
在MISFET23a的栅极端子G和漏极端子D之间电连接有钳位二极管D2。钳位二极管D2由2个二极管逆偏压连接而形成。2个二极管可以包括齐纳二极管。需说明的是，构成钳位二极管D2的二极管的个数可以任意变更。
在输入端子IN为高电位时，半导体装置1的MISFET23a为“开”，从电池2通过感性负载3的线圈L和MISFET23a流过电流。
接下来，在将输入端子IN从高电位转变为低电位时，MISFET23a为“关”。这时，由于流过感性负载3的电流，输出端子OUT电压Vout上升。输出端子OUT的电压Vout从电池2上升至由钳位二极管D2确定的电压(例如，48V)。由于输出电压Vout的上升而导致通过钳位二极管D2流至电阻R2的电流，MISFET23a的栅极电压会稍微上升。由此，电流通过MISFET23a地流动。这样，产生栅极电压，成为在MISFET23a中流过少量电流的状态，即有源钳位状态。这样的有源钳位状态持续至从电池2向MISFET23a的电流达到0A为止，输出电压Vout降低至电池2的电压。
[第一导线与源极焊盘的连接]
图7和图8是显示基板50的一部分的放大俯视图。图7中，有源区域29由实线表示，源极焊盘21由双点划线表示。图8中，有源区域29由虚线表示，源极焊盘21由实线表示。
本申请的发明人为了提高半导体装置1的有源钳位耐量Eac，着眼于半导体元件20的与源极焊盘21连接的第一导线41的连接位置。并且，本申请的发明人得到如下认识，即，如果第一导线41在包含半导体元件20的有源区域29的重心位置GC的连接位置连接，就能够提高有源钳位耐量Eac。鉴于这一点，本实施方式中，第一导线41按照与有源区域29的重心位置GC重合的方式与源极焊盘21连接。
在此，如下所述来求出有源区域29的重心位置GC。
如图7所示，首先，有源区域29被分割为2个区域，即，第一区域RA1和第二区域RA2。第一区域RA1和第二区域RA2优选为矩形状的区域。接下来，求出第一区域RA1的重心位置GA1和第二区域RA2的重心位置GA2。如图7所示，由于第一区域RA1和第二区域RA2各自为矩形状，第一区域RA1的重心位置GA1即为第一区域RA1的对角线的交点，第二区域RA2的重心位置GA2为第二区域RA2的对角线的交点。接下来，分别求出第一区域RA1的面积SA1和第二区域RA2的面积SA2。接下来，基于在连接重心位置GA1和重心位置GA2的线段LA中重心位置GA1与有源区域29的重心位置GC之间的距离DA1和重心位置GA2与有源区域29的重心位置GC之间的距离DA2、与第一区域RA1的面积SA1和第二区域RA2的面积SA2的关系来求出有源区域29的重心位置GC。详细而言，距离DA2相对于距离DA1的比(DA2/DA1)与第二区域RA2的面积SA2相对于第一区域RA1的面积SA1的比的反比(SA1/SA2)相等(DA2/DA1＝SA1/SA2)。由此，通过求出各距离DA1、DA2的至少一方，即可求出有源区域29的重心位置GC。此外，如图7所示，源极焊盘21设置为覆盖有源区域29的重心位置GC。
图7所示的单点划线的区域RX表示楔焊装置(省略图示)中用于将第一导线41超声波接合于源极焊盘21的支架(ツールヘッド)(以下，称为楔型体RX)。楔焊装置移动楔型体RX以使楔型体RX的中心位于有源区域29的重心位置GC上。穿过楔型体RX的第一导线41的端部如图8所示，以与有源区域29的重心位置GC重叠的方式连接。即，第一导线41的与源极焊盘21的接触区域(楔型体RX)包含有源区域29的重心位置GC。本实施方式中，第一导线41在源极焊盘21的连接区域(楔型体RX)的中心位置与有源区域29的重心位置GC一致。
此外，如图2和图8所示，第一导线41中的与源极焊盘21连接的连接部分41a在半导体装置1的平面观察时在与横向X和纵向Y不同的方向上延伸。本实施方式中，连接部分41a从半导体元件20向着第三岛部13a延伸。
如图8所示，围绕第一导线41的连接部分41a的双点划线的区域RS为考虑到第一导线41的线径的偏差、由楔焊装置导致的第一导线41在源极焊盘21的连接位置的偏差而设置的边距。即，第一导线41的连接部分41a必须位于区域RS内。例如，可以将区域RS设置从源极焊盘21对表面保护膜88进行开口的开口89(同时参照图9)来设定。开口89优选设置为比区域RS更宽阔。
即，第一实施方式中，如图7所示，有源区域29是小的四边形状的第一区域RA1和大的四边形状的第二区域RA2合在一起而成的大致L字形状。作为连接构件的第一导线41和源极焊盘21在连接第一区域RA1的重心位置GA1和第二区域RA2的重心位置GA2的线段LA上的位置上相互连接。
此外，半导体元件20包含晶体管。半导体装置具有用于控制晶体管的开和关的第二引线框(外部控制端子)12、以及与作为连接构件的第一导线41连接的第三引线框(外部端子)13。如图2所示，第二引线框12配置于小的四边形状的第一区域RA1侧，第三引线框13配置于大的四边形状的第二区域RA2侧。换而言之，第二引线框12配置在比第二区域RA2更接近第一区域RA1的位置，第三引线框13配置在比第一区域RA1更接近第二区域RA2的位置。
此外，如图2和图5所示，半导体元件20具有与第二引线框(外部控制端子)12连接的栅极焊盘(控制金属焊盘)22。在由小的四边形状的第一区域RA1的边(第一边29a)的延长线和大的四边形状的第二区域RA2的边(第四边29d)的延长线所围出的区域中，栅极焊盘22配置在不设置晶体管的四边形状的区域。
此外，如图5所示，源极焊盘21也为大致L字形状。源极焊盘21形成在有源区域29所包含的小的四边形状的第一区域RA1和大的四边形状的第二区域RA2的范围。源极焊盘21构成为源极焊盘21中的从第二区域RA2分开最远的第一边29a在横向X上与设置有栅极焊盘22的位置一致。详细而言，栅极焊盘22如图5所示在横向X上具有左边和右边，栅极焊盘22的左边在横向X上相对于栅极焊盘22的右边距离第二区域RA2更远的位置延伸。源极焊盘21的第一边29a在横向X上与栅极焊盘22的左边和右边之间的位置一致。
此外，温度传感器27配置在栅极焊盘22和源极焊盘21之间。
[MISFET的结构]
参照图9～图11，对MISFET23a的详细结构进行说明。
如图9所示，形成有MISFET23a的基板50例如使用硅基板。基板50含有n+型的半导体基板61和在半导体基板61上形成的n－型的外延层62。由半导体基板61和外延层62形成漏极区域63。基板50的表面由外延层62形成，基板50的背面由半导体基板61形成。作为外延层62的厚度的一例，为9.5μm。
在基板50的表面侧形成有源极焊盘21，在基板50的背面侧形成有漏极电极64。在基板50的有源区域29的表面侧设置有多个沟槽栅极结构65。多个沟槽栅极结构65内置于外延层62的表层部，具有将外延层62下挖而形成的沟槽66、以及夹着栅极绝缘膜67而埋入于沟槽66的栅极电极68和埋入电极69。
如图10所示，栅极电极68和埋入电极69在沟槽66的深度方向上被栅极绝缘膜67分开(绝缘)。栅极电极68配置在沟槽66的开口侧，埋入电极69与栅极电极68相比配置在沟槽66的底部侧。栅极绝缘膜67的一例为硅氧化膜。
栅极绝缘膜67包含与埋入电极69相接的厚膜部67a和与栅极电极68相接的薄膜部67b。栅极绝缘膜67的厚膜部67a的一侧表面(漏极区域63侧的表面)和与其相反的另一侧表面沿着沟槽66的内壁形成，具有在致密度高的硅氧化膜上层叠致密度低的硅氧化膜而成的层叠结构。栅极绝缘膜67的厚膜部67a的厚度T1比薄膜部67b的厚度T2厚(T2<T1)。厚膜部67a的厚度T1比栅极绝缘膜67中将栅极电极68和埋入电极69分开的分离部分67c的厚度T3厚(T3<T1)。分离部分67c的厚度T3比薄膜部67b的厚度T2厚(T2<T3<T1)。需说明的是，厚膜部67a的厚度T1、薄膜部67b的厚度T2和分离部分67c的厚度T3分别可以任意变更。例如薄膜部67b的厚度T2和分离部分67c的厚度T3也可以彼此相等。
栅极电极68由例如多晶硅构成。在栅极电极68的下端部形成有向着埋入电极69开口的凹部68a。在凹部68a中容纳有埋入电极69的上端部69a。这样，埋入电极69的上端部69a隔着栅极绝缘膜67的薄膜部67b与栅极电极68相对。埋入电极69例如由多晶硅构成。本实施方式中，埋入电极69由栅极绝缘膜67的厚膜部67a和分离部分67c覆盖，从而与外部电悬空(フローティング)。需说明的是，埋入电极69可以与源极焊盘21为同电位(接地电位)。埋入电极69的截面图中，上端部69a的宽度尺寸D1比埋入电极69中的比上端部69a更下侧(基板50的背面侧)的部分的宽度尺寸D2小。
图9和图10中，例示了沟槽66形成为相对于外延层62的表面大致垂直。但是，在沟槽66的深度方向上，也可以形成为向着沟槽66的底部开口宽度渐渐变窄的在截面图中为锥状的沟槽66。此外，图9和图10中，例示了沟槽66的底部具有相对于外延层62的表面平行的平坦部。但是，沟槽66的底部也可以从沟槽66的侧面向外形成为弯曲状。
在沟槽栅极结构65的侧方(两侧面侧)，从基板50的表面侧向着深度方向依次设置n+型的源极区域70、p－型的主体区域71和漏极区域63(外延层62)。源极区域70、主体区域71和漏极区域63均形成为与沟槽栅极结构65相接，夹着栅极绝缘膜67而与栅极电极68相对。进而，漏极区域63夹着栅极绝缘膜67与埋入电极69相对。
主体区域71在相邻的沟槽栅极结构65之间，由一侧的沟槽栅极结构65和另一侧的沟槽栅极结构65共有。源极区域70设置为从主体区域71的表面露出。源极区域70的平面形状对应于作为电流路径的沟道形成区域72的平面形状。在源极区域70的下方，形成沟槽栅极结构65的侧面的主体区域71就成为沟道形成区域72。沟道形成区域72中沟道的形成受到沟槽栅极结构65(栅极电极68)的控制。
图11是MISFET23a的外延层62的平面结构的一例。如图11所示，在相邻的沟槽栅极结构65所夹的主体区域71(参照图10)中，多个源极区域70交替形成于一方的沟槽栅极结构65侧和另一方的沟槽栅极结构65侧。各源极区域70的面积相同。这样，本实施方式的MISFET23a中，每单位面积中沟道形成区域72的面积所占的比例为50％左右。
在此，在沟道形成区域72存在于各沟槽栅极结构65之间的全部区域时，将每单位面积中沟道形成区域72的面积所占的比例记为100％。此外，沟道形成区域72的面积由在平面观察时作为电流路径的区域的面积来定义。具体而言，沟道形成区域72的面积由在平面观察时源极区域70夹着主体区域71而与漏极区域63(外延层62)相对的对向面积来定义。此外，每单位面积中沟道形成区域72的面积所占的比例是在沟槽栅极结构65之间的预定区域内沟道形成区域72的面积所占的比例。此外，预定区域是指沟槽栅极结构65之间的宽度乘以沿着沟槽栅极结构65的长度方向的任意长度而得到的特定面积的区域。
此外，在多个沟槽栅极结构65之间，按照在主体区域71中从源极区域70以外的部分的表面露出的方式形成有p+型的主体接触区域73。主体接触区域73形成为与沟槽栅极结构65的侧面相接，其一部分夹着栅极绝缘膜67而与栅极电极68相对。本实施方式中，主体接触区域73的深度和源极区域70的深度彼此相等。
需说明的是，主体接触区域73和源极区域70的深度可以各自任意变更。在一例中，主体接触区域73的深度可以比源极区域70的深度深。此外，可以从MISFET23a中省略主体接触区域73。这种情形下，成为主体区域71从外延层62的表面露出的构成。
此外，如图9所示，在外延层62中形成DTI(Deep Trench Isolation，深槽隔离)结构90，作为将形成MISFET23a的区域从其他区域划分出来的元件分离结构。例如，DTI结构90在从法线方向观察外延层62的表面的平面观察(以下，简称为“平面观察”)时形成为大致环状。DTI结构90具有将外延层62下挖而形成的沟槽91和夹着栅极绝缘膜67而埋入于沟槽91的绝缘体92。绝缘体92的一例为多晶硅。需说明的是，作为绝缘体92，也可以是氧化硅。需说明的是，本实施方式中，作为元件分离结构，以形成DTI结构90为例进行了说明，但元件分离结构也可以是利用包含对形成MISFET23a的区域进行划分的环状的p型扩散区域的扩散分离方式，即，pn连接分离方式。
在外延层62的表面上形成有层间绝缘膜74。层间绝缘膜74至少含有氧化硅膜和氮化硅膜中的一种。层间绝缘膜74具有从外延层62的表面侧开始依次层叠第一层间绝缘膜75、第二层间绝缘膜76、第三层间绝缘膜77和第四层间绝缘膜78的层叠结构。第一层间绝缘膜75、第二层间绝缘膜76、第三层间绝缘膜77和第四层间绝缘膜78例如由氧化硅、氮化硅等绝缘体形成。第一层间绝缘膜75、第二层间绝缘膜76、第三层间绝缘膜77和第四层间绝缘膜78例如可以使用由高密度等离子体CVD法形成的USG(HDP-USG：High Density Plasma-CVD-Undoped Silica Glass，高密度等离子体CVD制未掺杂的二氧化硅玻璃)。第一层间绝缘膜75覆盖外延层62的表面。第一层间绝缘膜75进入由栅极电极68的上表面和外延层62的表面的高低差而形成的凹部79。第一层间绝缘膜75的厚度TF1例如为第二层间绝缘膜76的厚度TF2例如为/>第三层间绝缘膜77的厚度TF3例如为/>第四层间绝缘膜78的厚度TF4例如为/>
在第一层间绝缘膜75上形成有第一源极电极80作为第一金属(第1金属层)。第一源极电极80是含有从例如包括铝(Al)、铜(Cu)、钛(Ti)、钨(W)和钽(Ta)的组中选择的1个或多个金属种类的电极膜。第一源极电极80的厚度例如第一源极电极80隔着所对应的接触部81与源极区域70和主体接触区域73电连接。第一源极电极80由第二层间绝缘膜76覆盖。
此外，在沟槽栅极结构65和DTI结构90之间的主体区域71中，形成主体接触区域73而不形成源极区域70。因此，在沟槽栅极结构65和DTI结构90之间的主体区域71上的接触部81与主体接触区域73电连接。以与该接触部81电连接的方式在第一层间绝缘膜75上形成有配线93。配线93以覆盖DTI结构90的方式延伸。配线93与接触部94电连接。接触部94与绝缘体92连接。此外，图9中虽未图示，但配线93与第一源极电极80连接。
在第三层间绝缘膜77上形成有第二源极电极82作为第二金属(第2金属层)。第二源极电极82是含有从例如包括铝(Al)、铜(Cu)、钛(Ti)、钨(W)和钽(Ta)的组中选择的1个或多个金属种类的电极膜。第二源极电极82的厚度例如为第二源极电极82隔着所对应的接触部83与第一源极电极80电连接。第二源极电极82的外周部由第四层间绝缘膜78覆盖。
在第四层间绝缘膜78的表面上形成钝化膜84。钝化膜84例如含有氮化硅和氧化硅中的至少一种。钝化膜84可以是含有氧化硅膜和在氧化硅膜上形成的氮化硅膜的层叠膜。本实施方式的钝化膜84由氮化硅膜构成。钝化膜84的厚度例如为
源极焊盘21设置在贯通第四层间绝缘膜78和钝化膜84的开口部85中。源极焊盘21具有在开口部85内与第二源极电极82接触的内周部86和跨过开口部85且覆盖在钝化膜84的表面上的外周部87。源极焊盘21的内周部86的厚度例如为
在源极焊盘21的表面上形成有表面保护膜88。表面保护膜88的一例为含有聚酰亚胺的膜。表面保护膜88覆盖源极焊盘21的内周部86的一部分和外周部87的一部分。在表面保护膜88中设置有用于将第一导线41与源极焊盘21连接的开口89。
[构成控制电路的半导体元件的结构]
参照图12～图17，对于作为控制半导体装置1的MISFET23a的控制电路的构成过电流保护电路24、过热保护电路25和低电压误动作防止电路26的控制半导体元件的结构进行说明。作为控制半导体元件，可列举例如低压CMOS(Complementary MOS：互补型MOS)FET、MOS电容、多晶硅电阻、高压P沟道型MOSFET、高压N沟道型MOSFET和NPN晶体管。这些控制半导体元件与MISFET23a同样地设置于基板50中。需说明的是，以下的说明中，在言及n型杂质(n型)时，包括5价元素(例如，磷(P)、砷(As)等)作为主要杂质，在言及p型杂质(p型)时，含有3价元素(例如硼(B)、铟(In)、镓(Ga)等)作为主要杂质。
图12所示的低压CMOSFET具有形成有CMOS晶体管的CMOS区域100。在基板50的外延层62中，形成有DTI结构101作为将CMOS区域100从其他区域中划分出来的元件分离结构。DTI结构101在从外延层62的表面的法线方向看去的平面观察(以下，简称“平面观察”)中形成为大致环状。DTI结构101包括埋入于在外延层62中形成的沟槽101a中的绝缘体101b。绝缘体101b的一例为多晶硅。需说明的是，作为绝缘体101b，也可以是氧化硅。需说明的是，本实施方式中，作为元件分离结构以形成DTI结构101为例进行了说明，但元件分离结构也可以是利用包含对CMOS区域100进行划分的环状的p型扩散区域的扩散分离方式，即pn连接分离方式。
在CMOS区域100中，形成有从DTI结构101隔着间隔的作为p型高压阱区域的第一P阱区域102。为了确保DTI结构101和第一P阱区域102的间隔，在外延层62的表层部中形成有作为p型低压阱区域的第二P阱区域103。第二P阱区域103以与DTI结构101相邻的方式形成为大致环状。需说明的是，在将DTI结构101形成为条带状来替代大致环状时，第二P阱区域103以与各DTI结构101相邻的方式形成为条带状。第二P阱区域103的杂质浓度比第一P阱区域102的杂质浓度高。
在第一P阱区域102内，在外延层62的表层部形成有作为2个n型阱区域的第一N阱区域104和第二N阱区域105。第一N阱区域104形成为围绕第二N阱区域105。第一N阱区域104的厚度比第一P阱区域102的厚度薄。第二N阱区域105的厚度比第一N阱区域104的厚度薄。第一N阱区域104的杂质浓度比第一P阱区域102的杂质浓度高。第二N阱区域105的杂质浓度比第一N阱区域104的杂质浓度高。需说明的是，以下的说明中，厚度是指外延层62的表面的法线方向上的长度。
在第二N阱区域105内，在外延层62的表层部形成有p型的源极区域106、p型的漏极区域107和n型的接触部区域108。源极区域106、漏极区域107和接触部区域108隔着间隔地形成。源极区域106形成在接触部区域108和漏极区域107之间。源极区域106、漏极区域107和接触部区域108的杂质浓度分别比第二N阱区域105的杂质浓度高。
此外，在CMOS区域100内，在外延层62的表层部，与第一N阱区域104隔着间隔地形成有作为p型低压阱区域的第三P阱区域109。第三P阱区域109与第二P阱区域103一体化。在第三P阱区域109的表层部，形成有n型的源极区域110、n型的漏极区域111和p型的接触部区域112。源极区域110、漏极区域111和接触部区域112相互隔着间隔地形成。接触部区域112在第三P阱区域109中靠近与第三P阱区域109邻接的DTI结构101(第二P阱区域103)来形成。换而言之，接触部区域112形成于第三P阱区域109中的第二P阱区域103一体化的区域。即，接触部区域112兼做第二P阱区域103的接触部区域。源极区域110形成在漏极区域111和接触部区域112之间。
在CMOS区域100内的外延层62的表面以及DTI结构101的沟槽101a和绝缘体101b之间，形成有绝缘膜113。绝缘膜113的一例为硅氧化膜。在绝缘膜113上，形成有与第二N阱区域105相对的第一栅极电极114和与第三P阱区域109相对的第二栅极电极115。各栅极电极114、115例如是添加了杂质的多晶硅。各栅极电极114、115的两个侧面由含有例如氧化硅、氮化硅等绝缘材料的侧壁116、117覆盖。
在CMOS区域100内的外延层62上，与MISFET23a同样地依次层叠有层间绝缘膜74和钝化膜84。在第一层间绝缘膜75上形成有第一源极电极118、第一漏极电极119、第一栅极电极(省略图示)、第二源极电极120、第二漏极电极121、第二栅极电极(省略图示)、背栅极电极122和接地电极123作为第一金属。这些电极是含有从例如包括铝、铜、钛、钨和钽的组中选择的1个或多个金属种类的电极膜。
第一源极电极118隔着接触部与第二N阱区域105的源极区域106电连接，第一漏极电极119隔着接触部与第二N阱区域105的漏极区域107电连接，背栅极电极122隔着接触部与第二N阱区域105的接触部区域108电连接。由此，形成p型的MOSFET。
第二源极电极120隔着接触部与第三P阱区域109的源极区域110电连接，第二漏极电极121隔着接触部与第三P阱区域109的漏极区域111电连接。由此，形成n型的MOSFET。
接地电极123隔着接触部与第二P阱区域103的接触部区域112电连接。接地电极123隔着接触部与DTI结构101的绝缘体101b电连接。此外，与第三P阱区域109的接触部区域112电连接的接地电极123就成为在第三P阱区域109形成的n型的MOSFET的背栅极。由此，DTI结构101、第三P阱区域109和第一P阱区域102成为接地电位。
在第三层间绝缘膜77上，形成有第三源极电极、第三漏极电极、第三栅极电极、第四源极电极和第四栅极电极(均省略图示)作为第二金属。第三源极电极与第一源极电极118电连接，第三漏极电极与第一漏极电极119和第二漏极电极121电连接，第三栅极电极与第一栅极电极114电连接。此外，第四源极电极与第二源极电极120电连接，第四栅极电极与第二栅极电极电连接。这样，第一漏极电极119和第二漏极电极121隔着第三漏极电极电连接，从而形成CMOS晶体管。
图13所示的MOS电容具有形成电容的电容区域130。在基板50的外延层62中，形成有DTI结构131作为将电容区域130从其他区域中划分出来的元件分离结构。DTI结构131是与低压CMOSFET的DTI结构101(参照图12)相同的结构，是在沟槽131a中埋入绝缘体131b的结构。绝缘体131b的一例是多晶硅。需说明的是，绝缘体131b也可以是氧化硅。需说明的是，本实施方式中，作为元件分离结构以形成DTI结构131为例进行了说明，但元件分离结构也可以利用包含对电容区域130进行划分的环状的p型扩散区域的pn连接分离方式。
在电容区域130中，形成有作为p型的高压阱区域的第一P阱区域132和作为p型的低压阱区域的第二P阱区域133。第一P阱区域132与DTI结构131隔着间隔地形成。为了确保DTI结构131与第一P阱区域132的间隔，第二P阱区域133形成为跨过第一P阱区域132而与DTI结构131邻接。第二P阱区域133的厚度比第一P阱区域132的厚度薄。第二P阱区域133的杂质浓度比第一P阱区域132的杂质浓度高。在第二P阱区域133的表层部，形成有p型的接触部区域134。
在第一P阱区域132内的外延层62的表层部，形成有3个作为n型的阱区域的第一N阱区域135、第二N阱区域136和第三N阱区域137。第一N阱区域135以围绕第二N阱区域136的方式形成。第二N阱区域136以围绕第三N阱区域137的方式形成。第一N阱区域135的厚度比第一P阱区域132的厚度薄。第二N阱区域136的厚度比第一N阱区域135的厚度薄。第三N阱区域137的厚度比第二N阱区域136的厚度薄。第一N阱区域135的杂质浓度比第一P阱区域132的杂质浓度高。第二N阱区域136的杂质浓度比第一N阱区域135的杂质浓度高。第三N阱区域137的杂质浓度比第二N阱区域136的杂质浓度高。在第二N阱区域136中，在第三N阱区域137外的表层部形成有n型的接触部区域138。接触部区域138的杂质浓度比第二N阱区域136的杂质浓度高。
在电容区域130内的外延层62的表面以及DTI结构131的沟槽131a和绝缘体131b之间形成有绝缘膜139。绝缘膜139的一例为硅氧化膜。在绝缘膜139上形成有栅极电极140。栅极电极140形成为覆盖第三N阱区域137的整体且同时覆盖第二N阱区域136的一部分。栅极电极140例如是添加了杂质的多晶硅。栅极电极140的两端面由含有例如氧化硅、氮化硅等绝缘材料的侧壁141覆盖。
在电容区域130内的外延层62上，与MISFET23a同样地依次层叠有层间绝缘膜74和钝化膜84。在第一层间绝缘膜75上形成有第一电极142、第一栅极电极143和接地电极144作为第一金属。这些电极是含有例如从包含铝、铜、钛、钨和钽的组中选择的1个或多个金属种类的电极膜。
第一电极142隔着接触部与第二N阱区域136的接触部区域138电连接，第一栅极电极143隔着接触部与栅极电极140电连接。接地电极144隔着接触部与第二P阱区域133的接触部区域134电连接。接地电极144隔着接触部与DTI结构131的绝缘体131b电连接。由此，DTI结构131和第二P阱区域133就成为接地电位。
在第三层间绝缘膜77上，形成有第二电极和第二栅极电极(均省略图示)作为第二金属。第二电极与第一电极142电连接，第二栅极电极与第一栅极电极143电连接。
图14所示的多晶硅电阻具有形成有电阻的电阻区域150。在基板50的外延层62中，形成有DTI结构151作为将电阻区域150从其他区域划分出来的元件分离结构。DTI结构151是与低压CMOSFET的DTI结构101(参照图12)相同的结构，是将绝缘体151b埋入沟槽151a中的结构。绝缘体151b的一例为多晶硅。需说明的是，绝缘体151b也可以是氧化硅。需说明的是，本实施方式中，元件分离结构以形成DTI结构151为例进行了说明，但元件分离结构还可以是利用包括对电阻区域150进行划分的环状的p型扩散区域的pn连接分离方式。
在电阻区域150中形成有作为p型的高压阱区域的第一P阱区域152和作为p型的低压阱区域的第二P阱区域153。第一P阱区域152与DTI结构151隔着间隔地形成。为了确保DTI结构151和第一P阱区域152的间隔，第二P阱区域153形成为跨过第一P阱区域152而与DTI结构151邻接。第二P阱区域153的厚度比第一P阱区域152的厚度薄。第二P阱区域153的杂质浓度比第一P阱区域152的杂质浓度高。在第二P阱区域153的表层部形成有p型的接触部区域154。
在电阻区域150内的外延层62的表面以及DTI结构151的沟槽151a和绝缘体151b之间，形成有绝缘膜155。绝缘膜155的一例为硅氧化膜。在绝缘膜155上相互隔着间隔地形成有第一多晶硅电阻156和第二多晶硅电阻157。第一多晶硅电阻156和第二多晶硅电阻157与第一P阱区域152相对。第一多晶硅电阻156的两侧面由例如含有氧化硅、氮化硅等绝缘材料的侧壁156a覆盖，第二多晶硅电阻157的两侧面与第一多晶硅电阻156同样地由侧壁157a覆盖。本实施方式中，第一多晶硅电阻156在多晶硅中添加的杂质浓度低，即，是高电阻，第二多晶硅电阻157在多晶硅中添加的杂质浓度低，即，是低电阻。需说明的是，在电阻区域150中形成的多晶硅电阻的数量和种类可以任意变更。例如，可以省略第一多晶硅电阻156和第二多晶硅电阻157中的一个。
在电阻区域150内的外延层62上，与MISFET23a同样地，依次层叠有层间绝缘膜74和钝化膜84。在第一层间绝缘膜75上形成有作为第一金属的接地电极158。接地电极是含有例如从包括铝、铜、钛、钨和钽的组中选择的1个或多个金属种类的电极膜。接地电极158隔着多个接触部与DTI结构151的绝缘体151b和接触部区域154电连接。由此，DTI结构151、第二P阱区域153和第一P阱区域152就成为接地电位。
图15所示的高压N沟道型MOSFET具有形成N沟道型MOSFET的NMOS区域160。在基板50的外延层62中，形成有DTI结构161作为将NMOS区域160从其他区域划分出来的元件分离结构。DTI结构161是与低压CMOSFET的DTI结构101(参照图12)相同的结构，是将绝缘体161b埋入沟槽161a的结构。绝缘体161b的一例为多晶硅。需说明的是，绝缘体161b也可以是氧化硅。需说明的是，本实施方式中，作为元件分离结构，以形成DTI结构161为例进行了说明，但元件分离结构还可以是利用包含对NMOS区域160进行划分的环状的p型扩散区域的pn连接分离方式。
在NMOS区域160，与DTI结构161隔着间隔地形成有作为p型的低压阱区域的第一P阱区域162。为了确保DTI结构161和第一P阱区域162的间隔，在外延层62的表层部形成有作为p型的低压阱区域的第二P阱区域163。第二P阱区域163以与DTI结构161相邻的方式形成为大致环状。需说明的是，在将DTI结构161形成条带状来替代大致环状时，第二P阱区域163以与各DTI结构161相邻的方式形成为条带状。第二P阱区域163的杂质浓度比第一P阱区域162的杂质浓度高。
在NMOS区域160内的外延层62的表层部，形成有作为n型的阱区域的N阱区域164。N阱区域164形成在第一P阱区域162内。N阱区域164的厚度比第一P阱区域162的厚度薄。N阱区域164的杂质浓度比第一P阱区域162的杂质浓度高。在N阱区域164的表层部形成有n型的漏极区域165。漏极区域165的杂质浓度比N阱区域164的杂质浓度高。
此外，在NMOS区域160内的外延层62的表层部，形成有作为p型的低压阱区域的第三P阱区域166。第三P阱区域166与N阱区域164隔着间隔地形成。第三P阱区域166与第二P阱区域163一体形成。第三P阱区域166的厚度比第一P阱区域162的厚度和N阱区域164的厚度薄。在第三P阱区域166的表层部形成有n型的源极区域167和p型的接触部区域168。源极区域167和接触部区域168相互隔着间隔地形成。接触部区域168形成在第三P阱区域166中的第二P阱区域163一体化的区域中。即，兼做第二P阱区域163的接触部区域。
在NMOS区域160内的外延层62的表面和DTI结构161的沟槽161a和绝缘体161b之间，形成有绝缘膜169。绝缘膜169的一例为硅氧化膜。在绝缘膜169上形成有第三P阱区域166、第一P阱区域162和跨过N阱区域164而相对的栅极电极170。栅极电极170为例如添加了杂质的多晶硅。栅极电极170的两侧面由例如含有氧化硅、氮化硅等绝缘材料的侧壁171覆盖。
在NMOS区域160内的外延层62上，与MISFET23a同样地，依次层叠有层间绝缘膜74和钝化膜84。在第一层间绝缘膜75上形成有第一源极电极172、第一漏极电极173、第一栅极电极174和接地电极175作为第一金属。这些电极是含有例如从包括铝、铜、钛、钨和钽的组中选择的1个或多个金属种类的电极膜。
第一源极电极172与源极区域167电连接，第一漏极电极173与漏极区域165电连接，第一栅极电极174与栅极电极170电连接。此外，接地电极175隔着多个接触部与第二P阱区域163的接触部区域168和DTI结构161的绝缘体161b电连接。由此，DTI结构161、第二P阱区域163和第一P阱区域162就成为接地电位。
在第三层间绝缘膜77上，形成有第二源极电极、第二漏极电极和第二栅极电极(均省略图示)作为第二金属。第二源极电极与第一源极电极172电连接，第二漏极电极与第一漏极电极173电连接，第二栅极电极与第一栅极电极174电连接。这些电极由例如与形成第一金属的电极(第一源极电极172等)相同的材料形成。
图16所示的高压P沟道型MOSFET中形成有用于形成P沟道型MOSFET的PMOS区域180。在基板50的外延层62中形成有DTI结构181作为将PMOS区域180从其他区域划分出来的元件分离结构。DTI结构181是与低压CMOSFET的DTI结构101(参照图12)相同的结构，是将绝缘体181b埋入沟槽181a中的结构。绝缘体181b的一例为多晶硅。需说明的是，绝缘体181b也可以是氧化硅。需说明的是，本实施方式中，作为元件分离结构，以形成DTI结构181为例进行了说明，但元件分离结构还可以是利用包含对PMOS区域180进行划分的环状的p型扩散区域的pn连接分离方式。
在PMOS区域180内的外延层62的表层部，形成有作为p型的高压阱区域的P阱区域182和作为n型的阱区域的N阱区域183。P阱区域182和N阱区域183与DTI结构181隔着间隔地形成。P阱区域182和N阱区域183相互隔着间隔地形成。N阱区域183的厚度比P阱区域182的厚度薄。在P阱区域182的表层部形成有p型的漏极区域184。在N阱区域183的表层部形成有p型的源极区域185。
在PMOS区域180内的外延层62的表层部，形成有n型的接触部区域186。接触部区域186形成为大致环状，在P阱区域182和DTI结构181之间与P阱区域182和DTI结构181隔着间隔地形成，在N阱区域183和DTI结构181之间与N阱区域183和DTI结构181隔着间隔地形成。
在PMOS区域180内的外延层62的表面以及DTI结构181的沟槽181a和绝缘体181b之间，形成有绝缘膜187。绝缘膜187的一例为硅氧化膜。在绝缘膜187上形成有N阱区域183、外延层62和跨过P阱区域182而相对的栅极电极188。栅极电极188是例如添加了杂质的多晶硅。栅极电极188的两侧面由例如含有氧化硅、氮化硅等绝缘材料的侧壁189覆盖。
在PMOS区域180内的外延层62上，与MISFET23a同样地，依次层叠有层间绝缘膜74和钝化膜84。在第一层间绝缘膜75上形成有第一源极电极190、第一漏极电极191和第一栅极电极192作为第一金属。这些电极是含有例如从包括铝、铜、钛、钨和钽的组中选择的1个或多个金属种类的电极膜。
第一源极电极190隔着接触部与源极区域185电连接，第一漏极电极191隔着接触部与漏极区域184电连接，第一栅极电极192隔着接触部与栅极电极188电连接。
在第三层间绝缘膜77上，形成有第二源极电极、第二漏极电极和第二栅极电极(均省略图示)作为第二金属。第二源极电极与第一源极电极190电连接，第二漏极电极与第一漏极电极191电连接，第二栅极电极与第一栅极电极192电连接。这些电极由例如与形成第一金属的电极(第一源极电极190等)相同的材料形成。
图17所示的NPN晶体管具有形成双极晶体管的晶体管区域200。在基板50的外延层62中，形成有DTI结构201作为将晶体管区域200从其他区域划分出来的元件分离结构。DTI结构201是与低压CMOSFET的DTI结构101(参照图12)相同的结构，是将绝缘体201b埋入沟槽201a的结构。绝缘体201b的一例为多晶硅。需说明的是，绝缘体201b也可以是氧化硅。需说明的是，本实施方式中，作为元件分离结构，以形成DTI结构201为例进行了说明，但元件分离结构还可以是利用包含对晶体管区域200进行划分的环状的p型扩散区域的pn连接分离方式。
在晶体管区域200中，与DTI结构201隔着间隔地形成有作为p型的低压阱区域的第一P阱区域202。为了确保DTI结构201和第一P阱区域202的间隔，在外延层62的表层部形成有作为p型的低压阱区域的第二P阱区域203。第二P阱区域203以与DTI结构201相邻的方式形成为大致环状。需说明的是，在DTI结构201形成为条带状替代大致环状时，第二P阱区域203形以与各DTI结构201相邻的方式成为条带状。第二P阱区域203的杂质浓度比第一P阱区域202的杂质浓度高。在第二P阱区域203的表层部形成有环状的p型的接触部区域204。接触部区域204的杂质浓度比第二P阱区域203的杂质浓度高。
在晶体管区域200内的外延层62的表层部，形成有作为n型的阱区域的N阱区域205。N阱区域205形成在第一P阱区域202内。N阱区域205的厚度比第一P阱区域202的厚度薄。N阱区域205的杂质浓度比第一P阱区域202的杂质浓度高。
在N阱区域205内的外延层62的表层部，形成有p型的基极区域206。N阱区域205以围绕基极区域206的方式形成。基极区域206的厚度比N阱区域205的厚度薄。在基极区域206的表层部形成有p型的基极接触部区域207和n型的发射极区域208。基极接触部区域207和发射极区域208相互隔着间隔地形成。基极接触部区域207和发射极区域208的杂质浓度分别比N阱区域205的杂质浓度高。此外，在N阱区域205中基极区域206的外部形成有环状的n型的集电极区域209。集电极区域209的杂质浓度比N阱区域205的杂质浓度高。
在晶体管区域200内的外延层62的表面以及DTI结构201的沟槽201a和绝缘体201b之间，形成有绝缘膜210。绝缘膜210的一例为硅氧化膜。
在晶体管区域200内的外延层62上，与MISFET23a同样地，依次层叠有层间绝缘膜74和钝化膜84。在第一层间绝缘膜75上形成有第一发射极电极211、第一集电极212、第一基极电极213和接地电极214作为第一金属。这些电极是含有例如从包括铝、铜、钛、钨和钽的组中选择的1个或多个金属种类的电极膜。
第一发射极电极211隔着接触部与发射极区域208电连接，第一集电极212隔着接触部与集电极区域209电连接，第一基极电极213隔着接触部与基极接触部区域207电连接。此外，接地电极214隔着接触部与第二P阱区域203的接触部区域204电连接。接地电极214隔着多个接触部与DTI结构201的绝缘体201b电连接。由此，DTI结构201、第二P阱区域203和第一P阱区域202就成为接地电位。
在第三层间绝缘膜77上形成有第二发射极电极、第二集电极和第二基极电极(均省略图示)作为第二金属。第二发射极电极与第一发射极电极211电连接，第二集电极与第一集电极212电连接，第二基极电极与第一基极电极213电连接。这些电极例如由与形成第一金属的电极(第一发射极电极211等)相同的材料形成。
[半导体装置的制造方法]
参照图18～图19F，对半导体装置1的制造方法进行说明。
如图18所示，半导体装置1的制造方法包括元件安装工序(步骤S1)、第一导线连接工序(步骤S2)、第二导线连接工序(步骤S3)、模塑工序(步骤S4)、框体分离工序(步骤S5)和端子折曲工序(步骤S6)。
在图19A所示的元件安装工序中，首先，准备包括线框10的框体FL。框体FL通过将第一引线框11、第二引线框12和第三引线框13分别与外框部FL1连结来构成。此外，第一引线框11的第一端子部11b通过连结部FL2(触片(ダイバー))分别与第二引线框12的第二端子部12b和第三引线框13的第三端子部13b连结。框体FL中，第一端子部11b是已经形成有第一弯曲部11g、倾斜部11h、第二弯曲部11i和前端部11j的状态。此外，框体FL中，第二端子部12b和第三端子部13b设置为与第一端子部11b的前端部11j为相同的位置。此外，框体FL预先实施镀镍处理。
接下来，对框体FL的各第一岛部11a涂布焊料SD(图19A中省略图示，参照图3)。然后，在各焊料SD上安装半导体元件20。一例中，由芯片接合装置(省略图示)拾取半导体元件20，在第一岛部11a的焊料SD上固定半导体元件20。
在图19B所示的第一导线连接工序中，通过楔焊来将第一导线41连接到半导体元件20的源极焊盘21和第三引线框13的第三岛部13a。详细而言，执行楔焊的楔焊装置(省略图示)将第一导线41首先连接到源极焊盘21上(第一接合)，接下来连接到第三岛部13a(第二接合)。
在此，如使用图7和图8进行说明的那样，第一导线41中与源极焊盘21的连接部分41a包含半导体元件20的有源区域29的重心位置GC。这时，连接部分41a通过楔焊装置形成为向着第三引线框13的第三岛部13a延伸。
在图19C所示的第二导线连接工序中，通过楔焊将第二导线42与半导体元件20的栅极焊盘22和第二引线框12的第二岛部12a连接。
在图19D所示的模塑工序中，通过例如模塑成型装置使封闭树脂30成型。在一例中，在模塑成型装置的金属模具的腔室内装载有通过第二导线连接工序制造的组装体的状态下，使熔融的环氧树脂流入金属模具的腔室。由此，形成将半导体元件20、第一导线41和第二导线42(均参照图19C)封闭的封闭树脂30。
在图19E所示的框体分离工序中，例如由加压成型装置将引线框10从框体FL(参照图19D)中分离出来。详细而言，将第一引线框11、第二引线框12和第三引线框13从外框部FL1(参照图19D)切下，将与第一引线框11的第一端子部11b、第二引线框12的第二端子部12b和第三引线框13的第三端子部13b连接的连结部FL2(参照图19D)切断。
在图19F所示的端子折曲工序中，例如由加压成型装置将第二引线框12的第二端子部12b和第三引线框13的第三端子部13b中从封闭树脂30突出的部分弯折。经过上述工序，可以得到如图1所示的半导体装置1。
根据本实施方式，得到如下的效果。
(1-1)第一导线41与源极焊盘21连接的区域、即第一导线41的连接部分41a包含作为晶体管形成区域的有源区域29的重心位置GC。根据这样的构成，与第一导线41的连接部分41a与源极焊盘21中的不同于有源区域29的重心位置GC的部位连接的情形相比，能够提高有源钳位耐量Eac。
(1-2)第一导线41的连接部分41a向着第二引线框12的第二岛部12a延伸。因此，尽管使将半导体元件20和第二岛部12a连接的第一导线41的中间部分弯折，但能够减小其弯折程度。从而能够提高半导体装置1的可靠性。
(1-3)在第一引线框11的第一岛部11a的表面形成有镀覆层14。根据这样的构成，由于在第一岛部11a上涂布焊料SD时焊料SD的润湿性降低，使得焊料SD难以在第一岛部11a的表面扩展。因此，能够抑制焊料SD的厚度变得过薄，因此能够使半导体元件20与第一岛部11a合适地连接。
(1-4)第一导线41构成为含有铝，第二引线框12构成为含有铜。在与第一导线41连接的第二引线框12的第二岛部12a的表面形成有镀覆层14。根据这样的构成，能够抑制第一导线41与第二岛部12a的连接部分的腐蚀。
(1-5)第二导线42构成为含有铝，第三引线框13构成为含有铜。在与第二导线42连接的第三引线框13的第三岛部13a的表面形成有镀覆层14。根据这样的构成，能够抑制第二导线42与第三岛部13a的连接部分的腐蚀。
(1-6)温度传感器27配置于在半导体装置1进行驱动时有源区域29中的源极焊盘21的外部区域中热最集中的部位。由此，能够高精度地检测半导体装置1的温度。
(1-7)通常，对不含电力用晶体管的LSI进行封闭的封闭树脂(以下，称为比较封闭树脂)的线膨胀系数为8ppm/K～10ppm/K。于是，本申请的发明人对使用了比较封闭树脂的半导体装置实施了例如温度循环试验。温度循环试验中，作为温度条件在-65℃～150℃改变进行约1000个循环。其结果是，发现在半导体元件的源极焊盘与第三引线框的第三岛部连接的第一导线中发生点蚀。需说明的是，第一导线使用与半导体装置1的第一导线41同样的导线。
由此认为，尽管第一导线的表面受到自然氧化膜的保护，但由于温度循环试验，基于第一导线的线膨胀系数与封闭树脂的线膨胀系数之差而对第一导线施加负荷，自然氧化膜破裂，封闭树脂的氯离子与第一导线结合，其结果导致在第一导线中产生点蚀。
在这一点上，本实施方式中，作为封闭树脂30使用线膨胀系数大于10ppm/K的材料。更详细而言，使用线膨胀系数为12ppm/K的封闭树脂30。由此，能够减小第一导线41的线膨胀系数与封闭树脂30的线膨胀系数的差，从而减小因温度循环试验对第一导线41产生的负荷。由此，第一导线41的自然氧化膜的破裂得到抑制，从而能够抑制第一导线41产生点蚀。
另一方面，本实施方式中，由于封闭树脂30的线膨胀系数大，提高填料的配合率。但是，如果填料的配合率过高，则封闭树脂30的成型性会过度降低。具体而言，在封闭树脂30的线膨胀系数为15ppm/K以上时，封闭树脂30的成型性会过度降低。
在这一点上，本实施方式的封闭树脂30使用线膨胀系数小于15ppm/K的封闭树脂30，因而能够抑制封闭树脂30的成型性的下降。由此，本实施方式中，在能够抑制第一导线41的点蚀发生的同时，能够抑制封闭树脂30的成型性的下降。
(1-8)在MISFET23a中，每单位面积中沟道形成区域72的面积的所占比例小于100％。本实施方式的MISFET23a中的每单位面积中沟道形成区域72的面积的所占比例为50％左右。因此，与上述比例为100％的情形相比，能够抑制在有源区域29产生热。从而能够提高有源钳位耐量Eac。
(1-9)MISFET23a的源极焊盘21的表面形成为凹凸形状。根据这样的构成，能够提高源极焊盘21与封闭树脂30的密合性。
(第二实施方式)
参照图20～图22，对第二实施方式的半导体装置1进行说明。本实施方式的半导体装置1与第一实施方式的半导体装置1相比，第一导线41相对于源极焊盘21的连接结构不同。在以下的说明中，对于与第一实施方式的半导体装置1共通的构成要素赋予相同的符号，并省略其说明。图20和图21是显示基板50的一部分的放大俯视图。图20中，有源区域29由实线表示，源极焊盘21由双点划线表示。图21中，有源区域29由虚线表示，源极焊盘21由实线表示。
本申请的发明人为了提高半导体装置1的有源钳位耐量Eac，着眼于与半导体元件20连接的第一导线41在半导体元件20的有源区域29相对于源极焊盘21的连接位置。并且，本申请的发明人得到如下发现，即，第一导线41在源极焊盘21的2个部位连接时，如果在与将有源区域29相互面积相等地分割而成的2个分割区域各自的重心位置相对应的源极焊盘21的位置与第一导线41连接，则能够提高有源钳位耐量Eac。鉴于这一点，如图21所示，本实施方式中，第一导线41在2个部位的连接部位与源极焊盘21连接。该2个部位的连接部位为在将有源区域29的面积2等分时所分割出的有源区域29各自的重心位置GB1、GB2。
在此，如下所述求出有源区域29的重心位置GB1、GB2。
如图20所示，首先，将源极焊盘21分割为相互面积相等的2个分割区域(第一区域RB1和第二区域RB2)。如图20所示，第一区域RB1和第二区域RB2中的至少一个可以是与矩形状不同的区域。图20所示的第一区域RB1是具有矩形状的凸部的区域。另一方面，第二区域RB2是矩形状的区域。
接下来，求出第一区域RB1的重心位置GB1和第二区域RB2的重心位置GB2。如图20所示，由于第二区域RB2为矩形状，第二区域RB2的重心位置GB2就为第二区域RB2的对角线的交点。另一方面，由于第一区域RB1不是矩形状，将第一区域RB1进一步分割为第一分割区域RB11和第二分割区域RB12。详细而言，将第一区域RB1中的成为矩形状凸部的区域作为第一分割区域RB11，将第一区域RB1中剩余的区域(矩形状的区域)作为第二分割区域RB12。然后，求出第一分割区域RB11的重心位置GB11和第二分割区域RB12的重心位置GB12。第一分割区域RB11的重心位置GB11就是第一分割区域RB11的对角线的交点。第二分割区域RB12的重心位置GB12就是第二分割区域RB12的对角线的交点。接下来，分别求出第一分割区域RB11的面积SB1和第二分割区域RB12的面积SB2。接下来，基于在连接重心位置GB11和重心位置GB12的线段LB中重心位置GB11与重心位置GB1之间的距离DB1和重心位置GB12与重心位置GB1之间的距离DB2、与第一分割区域RB11的面积SB1和第二分割区域RB12的面积SB2之间的关系，求出第一区域RB1的重心位置GB1。详细而言，距离DB2相对于距离DB1的比(DB2/DB1)与第二分割区域RB12的面积SB2相对于第一分割区域RB11的面积SB1的比的反比(SB1/SB2)相等(DB2/DB1＝SB1/SB2)。由此，通过求出各距离DB1、DB2中的至少一个，来求出第一区域RB1的重心位置GB1。此外，如图20所示，源极焊盘21设置为覆盖分割出的有源区域29各自的重心位置GB1、GB2(第一区域RB1的重心位置GB1和第二区域RB2的重心位置GB2)。
图20所示的2个单点划线的区域RY表示楔焊装置(省略图示)中用于将第一导线41超声波接合于源极焊盘21的支架(以下，称为楔型体RY)。楔焊装置移动楔型体RY使得楔型体RY位于有源区域29的第一区域RB1的重心位置GB1上，从而在源极焊盘21上连接第一导线41的端部。由此，穿过楔型体RY的第一导线41的端部如图21所示以与第一区域RB1的重心位置GB1重叠的方式连接。即，第一导线41在源极焊盘21的第一连接部分41b(连接区域)包含第一区域RB1的重心位置GB1。本实施方式中，第一连接部分41b的中心位置与第一区域RB1的重心位置GB1一致。接下来，楔焊装置通过将楔型体RY与源极焊盘21分开而使第一导线41与源极焊盘21分开(参照图22)。然后，楔焊装置移动楔型体RY使得楔型体RY位于有源区域29的第二区域RB2的重心位置GB2上，从而在源极焊盘21上连接第一导线41(参照图22)。由此，穿过楔型体RY的第一导线41如图21所示以与第二区域RB2的重心位置GB2重叠的方式连接。即，第一导线41在源极焊盘21的第二连接部分41c(连接区域)包含第二区域RB2的重心位置GB2。本实施方式中，第二连接部分41c的中心位置与第二区域RB2的重心位置GB2一致。此外，如图22所示，第一导线41中的第一连接部分41b与第二连接部分41c之间的部分在源极焊盘21的上方与之分开。
此外，如图21所示，第一导线41中的与源极焊盘21连接的第一连接部分41b和第二连接部分41c分别在半导体装置1的平面观察时在与横向X和纵向Y不同的方向上延伸。详细而言，第一连接部分41b和第二连接部分41c各自从半导体元件20向第二岛部12a(参照图2)延伸。需说明的是，第一连接部分41b的延伸方向和第二连接部分41c的延伸方向能够各自任意变更。在一例中，第一连接部分41b的延伸方向可以与第二连接部分41c的延伸方向相互不同。
如图21所示，围绕第一导线41的第一连接部分41b和第二连接部分41c的双点划线的区域RS就成为考虑到第一导线41的线径的偏差、由楔焊装置导致的第一导线41在源极焊盘21的连接位置的偏差而设置的边距。即，第一导线41的第一连接部分41b和第二连接部分41c必须位于区域RS内。本实施方式中，区域RS包含有源区域29的第五边29e和第六边29f的交点附近。本实施方式中，温度传感器27设置为与平面观察时的半导体装置1的区域RS邻接。
根据本实施方式，除了第一实施方式的效果之外，还得到如下的效果。
(2-1)第一导线41分别连接于作为将有源区域29相互面积相等地分割而成的2个分割区域的第一区域RB1和第二区域RB2各自的重心位置GB1、GB2。由此，在半导体装置1驱动时，由于能够降低在有源区域29中的热的集中，从而能够提高有源钳位耐量Eac。
(第三实施方式)
参照图23，对第三实施方式的半导体装置1进行说明。本实施方式的半导体装置1与第一实施方式的半导体装置1相比，MISFET23a的结构的一部分不同。在以下的说明中，对于与第一实施方式的半导体装置1共通的构成要素赋予相同的符号，并省略其说明。此外，以下对于与第一实施方式的MISFET23a不同的点进行详细说明。
如图23所示，在作为第一金属层的第一源极电极80中的至少与源极焊盘21相对的部分，设置1个或多个第一狭缝220。第一狭缝220贯通第一源极电极80，在沟槽栅极结构65的延伸方向(纸面的深度方向)上延伸。本实施方式的第一狭缝220与沟槽栅极结构65相对。
在作为第二金属层的第二源极电极82中的至少与源极焊盘21相对的部分，设置1个或多个第二狭缝221。第二狭缝221贯通第二源极电极82，在沟槽栅极结构65的延伸方向上延伸。
第二狭缝221设置为其至少一部分与第一狭缝220相对。第二狭缝221的宽度尺寸DS2和第一狭缝220的宽度尺寸DS1可以各自任意变更。本实施方式中，第二狭缝221的宽度尺寸DS2和第一狭缝220的宽度尺寸DS1相等。此外，本实施方式中，整个第二狭缝221与第一狭缝220相对。
在第一狭缝220中埋入有第二层间绝缘膜76。在第二狭缝221中埋入有第四层间绝缘膜78。第四层间绝缘膜78跨过第二狭缝221来覆盖第二源极电极82的第二狭缝221的周缘。以这种方式，在半导体元件20中的设置第一狭缝220和第二狭缝221的部分，设置有由第一层间绝缘膜75～第四层间绝缘膜78构成的支撑柱222。支撑柱222由依次层叠第一层间绝缘膜75、第二层间绝缘膜76、第三层间绝缘膜77和第四层间绝缘膜78来构成。支撑柱222的上端部被源极焊盘21覆盖。由此，支撑柱222支撑源极焊盘21。
包含这样的第一狭缝220和第二狭缝221的构成优选至少设置在源极焊盘21的周缘。本实施方式中，包含第一狭缝220和第二狭缝221的构成设置在整个源极焊盘21上。详细而言，MISFET23a由多个包含第一狭缝220和第二狭缝221的构成组合来形成。包含第一狭缝220和第二狭缝221的构成的一例是设置了3个沟槽栅极结构65和位于与3个沟槽栅极结构65中的1个沟槽栅极结构65相对应的位置的第一狭缝220和第二狭缝221的构成。MISFET23a由含有多个第一狭缝220和第二狭缝221的构成组合来构成。
本实施方式的源极焊盘21由铜(Cu)构成。源极焊盘21的厚度优选为约4μm以上。此外，源极焊盘21的厚度优选为约20μm以下。本实施方式的源极焊盘21的厚度为约8μm。源极焊盘21可以通过铜镀覆的生长来形成。在构成源极焊盘21的铜的表面，形成有含有镍(Ni)镀覆的连接层21a。本实施方式的连接层21a由镍钯(NiPd)镀覆形成。需说明的是，源极焊盘21也可以是铝合金(例如AlCu)。
(作用)
对本实施方式的作用进行说明。
例如，在半导体装置与感性负载连接、要求在半导体装置的开关元件(MISFET)“关”时要吸收由感性负载释放的能量的功能时，作为能够吸收多少感性负载中蓄积的能量的指标，已知有源钳位耐量Eac。
但是，如果对半导体装置赋予的能量超过特定值，则会有半导体装置因温度上升而产生故障的危险。由此，有源钳位耐量Eac主要由半导体装置因热引起的故障决定。因此，例如在对半导体装置赋予能量时，在基板中会产生瞬时且局部的高温部分，其结果是在该部分容易发生故障，会有变得不能吸收能量的危险。由此，难以提高有源钳位耐量Eac。
对于这样的问题，为了吸收半导体装置的瞬时的能量，考虑将半导体装置的电力用电极焊盘(源极焊盘)变更为散热性优异的铜，且加厚源极焊盘的厚度。由此，能够提高有源钳位耐量Eac。
但是，在半导体装置的制造中对于源极焊盘施加热时，由铜构成的源极焊盘与由铝构成的源极焊盘相比更易于延伸。由此，尤其在源极焊盘的外周缘会将形成于源极焊盘内的层间绝缘膜向外延层挤压。其结果是，在源极焊盘的外部区域中，例如第一金属会从钝化膜中溢出，有时会产生钝化开裂。
鉴于这样的实际情况，本实施方式中，在第一源极电极80中形成有第一狭缝220，在第二源极电极82中形成有第二狭缝221。由此，即使第一源极电极80产生变形，该变形也会被第一狭缝220中断，即使第二源极电极82产生变形，该变形也会被第二狭缝221中断，从而能够减少第一源极电极80和第二源极电极82各自的变形量。
而且，由于以连接第一狭缝220和第二狭缝221的方式形成有支撑源极焊盘21的支撑柱222，对于源极焊盘21因热导致的变形由支撑柱222来支撑，因此能够抑制第一源极电极80和第二源极电极82的变形。因而，能够抑制钝化开裂的产生。
根据本实施方式，除了上述的作用和效果，还得到如下的效果。
(3-1)例如在源极焊盘21由铝构成时，源极焊盘21通过溅射来形成，因此难以使源极焊盘21充分厚。因此，难以增大源极焊盘21的热容量，在对半导体装置瞬时施加热时会有不能充分放热的危险。因此，对于充分提高有源钳位耐量Eac仍有改善的余地。
对于这一点，本实施方式中，源极焊盘21由镀覆生长的铜构成。由此，源极焊盘21的厚度能够比由铝构成的源极焊盘21更厚。因此，能够增大源极焊盘21的热容量，从而能够提高有源钳位耐量Eac。而且，通过增厚源极焊盘21，能够在第一导线41与源极焊盘21连接时抑制该冲击传导到层间绝缘膜74上。
(3-2)在源极焊盘21的铜的表面形成有镍镀覆。第一导线41由铝构成。由此，能够抑制源极焊盘21和第一导线41的连接部分发生腐蚀。
(第四实施方式)
参照图24～图27K，对第四实施方式的半导体装置1进行说明。本实施方式的半导体装置1与第一实施方式的半导体装置1相比，MISFET23a的结构不同。在以下的说明中，对于与第一实施方式的半导体装置1共通的构成要素赋予相同的符号，并省略其说明。需说明的是，本实施方式的MISFET23a中，由于沟道形成区域72不同，为了方便说明，在图27J和图27K中，简化显示层间绝缘膜74、第一源极电极80、第二源极电极82和源极焊盘21。本实施方式中，将包含第一源极电极80、第二源极电极82和源极焊盘21的构成规定为源极金属230。
本实施方式的MISFET23a具有每单位面积中沟道形成区域72的面积的所占比例不同的多个功能元件形成区域231。本实施方式中，MISFET23a的有源区域29由多个功能元件形成区域231构成。多个功能元件形成区域231包括每单位面积中沟道形成区域72的面积的所占比例相对小的第一功能元件形成区域232和每单位面积中沟道形成区域72的面积的所占比例相对高的第二功能元件形成区域233。此外，本实施方式的多个功能元件形成区域231包括每单位面积中沟道形成区域72的面积的所占比例比第一功能元件形成区域232大且比第二功能元件形成区域233小的第三功能元件形成区域234。
第一功能元件形成区域232由于每单位面积中沟道形成区域72的面积的所占比例比第二功能元件形成区域233和第三功能元件形成区域234小，其发热量也较小。另一方面，第一功能元件形成区域232中，由于是较小的沟道形成区域72，其导通电阻比第二功能元件形成区域233和第三功能元件形成区域234大。
反过来说，第二功能元件形成区域233和第三功能元件形成区域234的每单位面积中沟道形成区域72的面积的所占比例比第一功能元件形成区域232大，因而其发热量也较大。另一方面，第二功能元件形成区域233和第三功能元件形成区域234中，由于是较大面积的沟道形成区域72，其导通电阻比第一功能元件形成区域232小。
第一～第三功能元件形成区域232～234的各发热量的大小关系为：第一功能元件形成区域232的发热量<第三功能元件形成区域234的发热量<第二功能元件形成区域233的发热量。第一～第三功能元件形成区域232～234的各导通电阻的大小关系为：第二功能元件形成区域233的导通电阻<第三功能元件形成区域234的导通电阻<第一功能元件形成区域232的导通电阻。此外，第一～第三功能元件形成区域232～234的各有源钳位耐量Eac的大小关系为：第二功能元件形成区域233的有源钳位耐量Eac<第三功能元件形成区域234的有源钳位耐量Eac<第一功能元件形成区域232的有源钳位耐量Eac。
本实施方式的半导体装置1(MISFET23a)中，通过对第一功能元件形成区域232、第二功能元件形成区域233和第三功能元件形成区域234的排列图案进行研究，提供能够在抑制半导体装置1(半导体元件20)整体的温度上升的同时，能够兼顾优异的有源钳位耐量Eac和导通电阻的半导体装置1。半导体装置1中，尤其是，在源极焊盘21中温度易于上升的部分配置第一功能元件形成区域232，在这以外的部分配置第二功能元件形成区域233和第三功能元件形成区域234，从而能够实现上述目的。
例如，作为源极焊盘21中温度易于上升且需要抑制温度上升的区域，能够例示从源极焊盘21的周缘向着内部仅以特定距离隔开间隔的内部区域、由多个沟道形成区域72(多个功能元件形成区域231)包围其周围的区域、在平面观察时不连接第一导线41的区域、这些区域选择性组合的区域。这些区域中，有热难以释放、易于累积热的倾向。尤其是，源极焊盘21的内部区域的温度易于上升，与其他部分相比有温度较高的倾向。
在此，本实施方式中，在有源区域29的内部区域配置第一功能元件形成区域232，在有源区域29的外部区域配置第二功能元件形成区域233和第三功能元件形成区域234。由此，构成为从有源区域29的内部向着外部、每单位面积中沟道形成区域72的面积的所占比例逐渐增加的结构。
此外，有源区域29中的第一导线41与源极焊盘21连接的部位由于通过源极焊盘21向第一导线41散热，有源区域29的温度易于下降。鉴于这一点，在第一导线41与源极焊盘21连接的部位配置有发热量最多的第二功能元件形成区域233。
以下，对多个功能元件形成区域231的排列进行详细说明。图24和图25是多个功能元件形成区域231的配置方式的一例，划分有源区域29而成的区域的大小、数量可以任意变更。
如图24和图25所示，多个功能元件形成区域231包括具有多个(本实施方式为4个)第一功能元件形成区域232的第一功能元件形成区域单元U1、具有多个(本实施方式为4个)第二功能元件形成区域233的第二功能元件形成区域单元U2和具有多个(本实施方式为4个)第三功能元件形成区域234的第三功能元件形成区域单元U3。
本实施方式中，第一～第三功能元件形成区域单元U1～U3形成为平面观察时大体相同面积的矩形状，并配置为以预定的布局将有源区域29铺设为矩阵状(在纵向和横向上规则的格子状)。换而言之，第一～第三功能元件形成区域单元U1～U3以预定的布局配置在将有源区域29划分成矩阵状的多个矩形状的区域内。
详细而言，例如通过模拟求出半导体装置1进行驱动时的有源区域29的各区域的发热，对应于所求出的各区域的发热量来配置第一～第三功能元件形成区域单元U1～U3。例如，在发热量为第一阈值以下的区域中配置第二功能元件形成区域单元U2，在发热量为比第一阈值大的第二阈值以上的区域配置第一功能元件形成区域单元U1，在发热量为比第一阈值大且比第二阈值小的区域配置第三功能元件形成区域单元U3。
在图24中显示了在将第一导线41与源极焊盘21在1个部位连接时的有源区域29中的第一～第三功能元件形成区域单元U1～U3的配置方式。
如图24所示，第一功能元件形成区域单元U1设置在需要抑制产生热的区域。第一功能元件形成区域单元U1配置在有源区域29的内部区域。第三功能元件形成区域单元U3设置在与第一功能元件形成区域单元U1邻接的区域。第二功能元件形成区域单元U2设置在与第三功能元件形成区域单元U3邻接的区域中的与第一功能元件形成区域单元U1相反侧邻接的区域。
此外，在有源区域29中的包含第一导线41与源极焊盘21连接的区域(单点划线的区域)区域中，设置有第二功能元件形成区域单元U2。在这些第二功能元件形成区域单元U2的周围区域，设置第一功能元件形成区域单元U1。在这些第一功能元件形成区域单元U1的周围区域，设置第三功能元件形成区域单元U3。
在图25中显示在将第一导线41与源极焊盘21在2个部位连接时的有源区域29中的第一～第三功能元件形成区域单元U1～U3的配置方式。
如图25所示，第一功能元件形成区域单元U1设置在需要抑制产生热的区域。第一功能元件形成区域单元U1配置在有源区域29的内部区域。在一例中，第一功能元件形成区域单元U1设置在有源区域29中的第一导线41与源极焊盘21连接的2个部位的区域(单点划线的区域)之间的内部区域。第三功能元件形成区域单元U3设置在与第一功能元件形成区域单元U1邻接的区域。
此外，在有源区域29中的包含第一导线41与源极焊盘21连接的2个部位的区域的区域(配置有楔型体RY的区域)，设置有第二功能元件形成区域单元U2。在这些第二功能元件形成区域单元U2的周围区域，设置有第一功能元件形成区域单元U1。在这些第二功能元件形成区域单元U2的周围区域，设置有第一功能元件形成区域单元U1。在这些第一功能元件形成区域单元U1的周围区域，设置有第三功能元件形成区域单元U3。
需说明的是，有源区域29中的外部区域不限于如图24和图25所示的第二功能元件形成区域单元U2和第三功能元件形成区域单元U3的配置方式，也可以配置第二功能元件形成区域单元U2和第三功能元件形成区域单元U3中的任何一种。
接下来，参照图26A～图26C，对第一～第三功能元件形成区域单元U1～U3的平面结构进行说明。
如图26A～图26C所示，第一～第三功能元件形成区域单元U1～U3中，通过调整每单位面积中沟道形成区域72的面积的所占比例，改变第一～第三功能元件形成区域232～234的布局。
图26A所示的第一功能元件形成区域单元U1包含多个功能元件形成区域231以使得每单位面积中沟道形成区域72的面积的所占比例为25％左右。图26B所示的第二功能元件形成区域单元U2包含多个功能元件形成区域231以使得每单位面积中沟道形成区域72的面积的所占比例为75％左右。图26C所示的第三功能元件形成区域单元U3包含多个功能元件形成区域231以使得每单位面积中沟道形成区域72的面积的所占比例为50％左右。
如图26A～图26C所示，本实施方式中，多个沟道形成区域72按照以千鸟状或折线状(葛折状)为基调的布局形成于第一～第三功能元件形成区域232～234。
如图26A所示，第一功能元件形成区域单元U1的各第一功能元件形成区域232中，多个沟道形成区域72沿着沟槽栅极结构65的长度方向排列为千鸟状。在各沟槽栅极结构65中，多个沟道形成区域72沿着沟槽栅极结构65的长度方向在各沟槽栅极结构65的一个侧面侧和另一侧面侧交替地隔着间隔来排列。多个沟道形成区域72仅配置在与沟槽栅极结构65交叉的横向的一个侧面侧或另一侧面侧。通过这样的构成，使得在第一功能元件形成区域单元U1中，每单位面积中沟道形成区域72的面积的所占比例为25％左右。在第一功能元件形成区域单元U1中，由于在沟槽栅极结构65的一个侧面侧或另一侧面侧与其他沟道形成区域72隔着间隔来配置沟道形成区域72，能够有效地分散热产生源。
此外，在一个侧面侧配置的沟道形成区域72与夹着沟槽栅极结构65在另一侧面侧配置的沟道形成区域72不相对。从而在与沟槽栅极结构65交叉的横向上，多个热产生源夹着沟槽栅极结构65而不相对。由此，能够抑制在一个沟道形成区域72中产生的热传导到其他沟道形成区域72，从而能够有效抑制产生热干扰。由此，第一功能元件形成区域单元U1成为能够有效抑制温度上升的构成。
如图26B所示，第二功能元件形成区域单元U2的各第二功能元件形成区域233是在图26A所示的构成中将源极区域70替换为主体接触区域73的构成。详细而言，沟道形成区域72沿着沟槽栅极结构65的长度方向延长。在与沟槽栅极结构65交叉的横向上，在一个沟槽栅极结构65侧形成的沟道形成区域72与在另一个沟槽栅极结构65侧形成的沟道形成区域72一体形成。由此，在各第二功能元件形成区域233内形成折线状的沟道形成区域72。通过这样的构成，使得在第二功能元件形成区域单元U2中，每单位面积中沟道形成区域72的面积的所占比例为75％左右。
如图26C所示，第三功能元件形成区域单元U3的各第三功能元件形成区域234是在图26A所示的构成中，在沟槽栅极结构65的长度方向上，将沟道形成区域72的长度延长至2倍而成的构成。通过这样的构成，使得在第三功能元件形成区域单元U3中，每单位面积中沟道形成区域72的面积的所占比例为50％左右。本实施方式中的第一～第三功能元件形成区域单元U3的截面结构是与图9所示的MISFET23a的截面结构大致相同的结构。
(MISFET的制造方法)
参照图27A～图27K，对MISFET23a的制造方法的一例进行说明。图27A～图27K是与图26A的27-27线相对应的部分的纵截面图。
首先，如图27A所示，准备包括半导体基板61和在半导体基板61上形成的外延层62的晶片状的基板50。
接下来，如图27B所示，在外延层62上形成在需要形成沟槽66的区域选择性地具有开口241的硬掩模240。然后，隔着硬掩模240进行蚀刻，从而将外延层62的表层部选择性地除去。由此，形成多个沟槽66。在形成沟槽66后，将硬掩模240除去。
接下来，如图27C所示，例如通过热氧化法，在沟槽66的内壁面形成由氧化硅构成的热氧化膜242。
接下来，如图27D所示，在外延层62上堆积作为导电体的多晶硅膜244。多晶硅膜244填埋沟槽66并覆盖外延层62的表面。然后，在多晶硅膜244中注入n型杂质，并通过热处理进行扩散(推进(ドライブイン))。作为n型杂质，可列举例如磷(P)、砷(As)等。
接下来，如图27E所示，对多晶硅膜244进行蚀刻。多晶硅膜244的蚀刻持续至蚀刻面到达沟槽66de各深度方向的中途。由此，在沟槽66中，形成由残留的多晶硅膜244构成的埋入电极69。
接下来，如图27F所示，对位于沟槽66的开口和埋入电极69的上端部69a之间的厚的栅极绝缘膜67进行蚀刻。将厚的栅极绝缘膜67除去，使得在沟槽66的各内壁面残留一部分。这时，埋入电极69的上端部69a的一部分从厚的栅极绝缘膜67露出。这种情形下，所实施的蚀刻可以是湿式蚀刻。
接下来，如图27G所示，通过对基板50进行热氧化处理，在沟槽66的露出侧面和基板50的表面形成热氧化膜242。这时，埋入电极69露出的上端部69a的一部分也被氧化而形成热氧化膜242。在埋入电极69的上端部69a，由于导入了杂质的多晶硅，与沟槽66的露出面侧相比更进行氧化，其结果是形成较厚的热氧化膜242。该工序中，在埋入电极69的上端部69a与沟槽66的侧面之间由栅极绝缘膜67的厚膜部67a和薄膜部67b形成凹部245。
接下来，如图27H所示，在基板50上堆积作为导电体的多晶硅膜246。多晶硅膜246填埋沟槽66并覆盖基板50的表面。多晶硅膜246进入沟槽66内的凹部245，在沟槽66的与埋入电极69的上端部69a之间，在其间形成向着下方延伸的突起部，从而形成向着埋入电极69开口的凹部68a。然后，在多晶硅膜246中注入杂质，并通过热处理进行扩散(推进)。接下来，对多晶硅膜246进行蚀刻。
多晶硅膜246的蚀刻持续至蚀刻面与基板50的表面相比刚刚进入到沟槽66内的位置。由此，分别在沟槽66中形成由残留的多晶硅膜246构成的栅极电极68。此外，在栅极电极68上形成凹部247。
接下来，如图27I所示，在基板50上形成在需要形成主体区域71的区域选择性地开口的离子注入掩模(省略图示)。然后，隔着离子注入掩模将p型杂质注入到外延层62的表层部。由此，在外延层62的表层部形成主体区域71。在形成主体区域71后，将离子注入掩模除去。接下来，在基板50中依次注入n型杂质和p型杂质。然后，通过热处理使注入的杂质离子扩散(推进)。由此，形成n+型的源极区域70和p+型的主体接触区域73。接下来，如图27J所示，例如通过CVD法，依次堆积氮化硅膜和氧化硅膜。由此，形成层间绝缘膜74。
在此，通过隔着在需要形成源极区域70的区域选择性地具有开口的离子注入掩模注入n型杂质来形成源极区域70。由此，选择性地形成在平面观察时每单位面积所占面积的比例相对小的源极区域70和平面观察时每单位面积所占面积的比例相对大的源极区域70。即，形成第一功能元件形成区域232(第一功能元件形成区域单元U1)、第二功能元件形成区域233(第二功能元件形成区域单元U2)和第三功能元件形成区域234(第三功能元件形成区域单元U3)。
此外，主体接触区域73通过隔着在需要形成主体接触区域73的区域选择性地具有开口的离子注入掩模注入p型杂质来形成。
接下来，通过反应性离子蚀刻(Reactive Ion Etching：RIE)对层间绝缘膜74进行选择性蚀刻，形成接触孔248。然后，如图27K所示，在接触孔248中填埋接触部81、83(图27K中省略图示)后，形成电极膜(省略图示)来覆盖基板50上的区域。通过对该电极膜进行图案化，形成源极焊盘21(源极金属230)和栅极焊盘22(参照图5)。此外，形成电极膜(省略图示)来覆盖基板50的半导体基板61。通过对该电极膜进行图案化，形成漏极电极64。经过以上的工序，得到半导体装置1(MISFET23a)。
根据本实施方式，得到如下效果。
(4-1)在有源区域29中需要抑制产生热的区域配置发热量少且有源钳位耐量Eac大的构成的第一功能元件形成区域单元U1。由此，能够抑制有源区域29的温度上升，能够抑制有源区域29中需要抑制产生热的区域瞬时且局部的高温。此外，由于在有源区域29中配置第一功能元件形成区域单元U1，与例如有源区域29由第二功能元件形成区域单元U2和第三功能元件形成区域单元U3构成的结构相比，易于提高有源钳位耐量Eac。
(4-2)在有源区域29中需要抑制产生热的区域以外的区域、例如有源区域29的外部区域，配置每单位面积中沟道形成区域72的面积的所占比例比第一功能元件形成区域单元U1大的第二功能元件形成区域单元U2或第三功能元件形成区域单元U3。由此，由于能够与第一功能元件形成区域单元U1相比增大沟道形成区域72的面积，确保大面积的电流路径，因此即使并用第一功能元件形成区域单元U1，也能从有源区域29整体看去抑制电流路径的减少。由此，利用有源区域29中需要抑制产生热的区域以外的区域，能够抑制半导体元件20的导通电阻的增加。
(4-3)有源区域29中，在与第一导线41与源极焊盘21连接的部位相对应的区域，配置发热量多且有源钳位耐量Eac小的构成的第二功能元件形成区域单元U2。根据这样的构成，由于有源区域29的热通过源极焊盘21向第一导线41传导，在有源区域29中第一导线41与源极焊盘21连接的部位所对应的区域的温度难以上升。因此，通过利用发热量多的第二功能元件形成区域单元U2，能够有助于抑制半导体元件20的导通电阻的增加。
(4-4)有源区域29由第一功能元件形成区域单元U1、第二功能元件形成区域单元U2和第三功能元件形成区域单元U3构成。由此，与有源区域29由例如2种功能元件形成区域单元构成的情形相比，易于调整半导体元件20的导通电阻和有源钳位耐量Eac。
此外，在有源区域29的一部分中，在第一功能元件形成区域单元U1和第二功能元件形成区域单元U2之间配置第三功能元件形成区域单元U3。由此，能够抑制导通电阻有源钳位耐量Eac的急剧变化。
(变形例)
对上述各实施方式的说明是本发明的半导体装置可以采取的方式的例示，并不意图限制这些方式。本发明的半导体装置可以采取例如如下所示的上述各实施方式的变形例和相互不矛盾的至少2个变形例组合的方式。
[实施方式的组合]
·可以将上述第二实施方式与上述第三实施方式组合。即，可以将上述第二实施方式的半导体装置1的源极焊盘21正下方的层间绝缘膜74、第一源极电极80和第二源极电极82的结构置换为上述第三实施方式的层间绝缘膜74、第一源极电极80和第二源极电极82的结构。
·可以将上述第三实施方式与上述第四实施方式组合。即，可以将上述第三实施方式的半导体装置1的有源区域29置换为上述第四实施方式那样的具有每单位面积中沟道形成区域72的面积的所占比例不同的多个功能元件形成区域231的结构。
[散热构件的追加]
·为了提高有源钳位耐量Eac，需要提高半导体装置1的散热性。为此，在上述各实施方式中，通过在源极焊盘21上连接散热构件250，能够提高半导体装置1的散热性。作为一例，如图28A和图28B所示，源极焊盘21与多个散热构件250连接。图28A显示与第一导线41的源极焊盘21的连接部位为1个部位时的散热构件250的配置方式，图28B显示与第一导线41的源极焊盘21的连接部位为2个部位时的散热构件250的配置方式。
如图28A和图28B所示，多个散热构件250在有源区域29中连接在与需要抑制产生热的区域相对应的源极焊盘21的区域。详细而言，图28A中，多个散热构件250连接在与有源区域29的内部区域相对应的源极焊盘21的区域。具体而言，多个散热构件250配置为围绕第一导线41的连接部分41a(单点划线)的一部分。需说明的是，为了避免与第一导线41的干扰，不在第一导线41的延伸方向上配置散热构件250。
图28B中，配置为围绕作为第一导线41的端部的第一连接部分41b和第二连接部分41c(同为单点划线)的一部分。需说明的是，为了避免与第一导线41的干扰，不在第一导线41的延伸方向上设置散热构件250。此外，多个散热构件250是有源区域29的内部区域、即有源区域29中的第一导线41的第一连接部分41b和第二连接部分41c之间的区域，连接于源极焊盘21的在纵向Y上与第一导线41相邻的区域相对应的区域。
这样的散热构件250通过由楔焊或球焊将导线与源极焊盘21连接来形成。即，散热构件250的形状是与连接导线时的连接部分的形状相同的形状。散热构件250例如由铜或铝构成。此外，例如，散热构件250也可以通过使第一导线41与源极焊盘21连接来形成。
图29显示散热构件250的一例。图29所示的散热构件250是由球焊将导线连接于源极焊盘21的情形。
此外，图28A和图28B的多个散热构件250的配置方式只是一例，其配置方式可以任意变更。例如，多个散热构件250可以连接于图28A和图28B所示的有源区域29中与配置多个第三功能元件形成区域单元U3的区域相对应的源极焊盘21的区域中的至少1个。
·上述第一～第三实施方式中，1个或多个散热构件250可以连接在源极焊盘21上。根据这样的构成，能够隔着源极焊盘21提高半导体装置1的散热性，因此能够提高有源钳位耐量Eac。
[连接构件的连接位置]
·上述第一实施方式中，如图7所示，作为连接构件的第一导线41与源极焊盘21在连接第一区域RA1的重心位置GA1和第二区域RA2的重心位置GA2的线段LA上的位置相互连接。第一导线41和源极焊盘21也可以在第一区域RA1的重心位置GA1和第二区域RA2的重心位置GA2的2个部位相互连接。
[有源区域的形状和重心位置]
·上述各实施方式中，有源区域29的形状可以任意变更。有源区域29可以变更为如下的(A)～(C)。对于这些(A)～(C)的有源区域29的重心位置一并进行说明。
(A)如图30A和图30B所示，有源区域29的形状为凹形状。图30A中，显示第一导线41在1个部位与源极焊盘21连接的情形。如图30A所示，将有源区域29分割为填充凹部29x的长方形状的第一区域RD1和与矩形状的凹部29x相对应的第二区域RD2。接下来，求出第一区域RD1的重心位置GD1和第二区域RD2的重心位置GD2。如图30A所示，由于第一区域RD1和第二区域RD2分别为矩形状，第一区域RD1的重心位置GD1就是第一区域RD1的对角线的交点，第二区域RD2的重心位置GD2就是第二区域RD2的对角线的交点。接下来，分别求出第一区域RD1的面积SD1和第二区域RD2的面积SD2。接下来，基于在连接重心位置GD1和重心位置GD2的线段LD中的重心位置GD1与有源区域29的重心位置GD之间的距离DD1和重心位置GD2与有源区域29的重心位置GD之间的距离DD2、与第一区域RD1的面积SD1和第二区域RD2的面积SD2的关系，求出有源区域29的重心位置GD。详细而言，距离DD2相对于距离DD1的比(DD2/DD1)与第二区域RD2的面积SD2相对于第一区域RD1的面积SD1的比的反比(SD1/SD2)相等(DD2/DD1＝SD1/SD2)。由此，通过求出各距离DD1、DD2中的至少一个，求出有源区域29的重心位置GD。此外，如图30A所示，源极焊盘21设置为覆盖有源区域29的重心位置GD。
图30A所示的单点划线的区域RX表示在楔焊装置(省略图示)中用于将第一导线41超声波接合于源极焊盘21的支架(以下，称为楔型体RX)。楔焊装置移动楔型体RX使得楔型体RX位于有源区域29的重心位置GD上。穿过楔型体RX的第一导线41的端部以与有源区域29的重心位置GD重叠的方式连接。即，第一导线41的与源极焊盘21的接触区域包含有源区域29的重心位置GD。图30A中，第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置与有源区域29的重心位置GD一致。需说明的是，本变形例中，第一导线41的与源极焊盘21的接触区域(楔型体RX)只要包含有源区域29的重心位置GD即可，第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置可以是与有源区域29的重心位置GD不同的位置。
图31A显示使用图30A的有源区域29和第一导线41的与源极焊盘21的接触区域(楔型体RX)的半导体装置1的一例。如图31A所示，与图30A的有源区域29相比，为了形成栅极焊盘22，在有源区域29的一部分形成缺口，但在第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置与有源区域29的重心位置GD一致这一点上没有变化。此外，如图31A所示，有源区域29的凹部29x形成为在横向X上凹陷。控制电路区域29LG形成为在有源区域29中的形成有栅极焊盘22的缺口部29w和凹部29x上延展。此外，温度传感器27设置在凹部29x中的纵向Y的中央且横向X上与凹部29x的底面29xa邻接的部位。如图31A所示，温度传感器27设置在平面观察时不与第一导线41重叠的位置，即，与第一导线41相比在横向X上更靠近栅极焊盘22侧的位置。
图30B中，显示了第一导线41在2个部位与源极焊盘21连接。如图30B所示，将有源区域29分割为等面积的2个区域(第一区域RE1和第二区域RE2)。如图30B所示，第一区域RE1和第二区域RE2形成为大致L字状。接下来，求出第一区域RE1的重心位置GE1和第二区域RE2的重心位置GE2。将第一区域RE1分割为作为2个矩形状的区域的第一分割区域RE11和第二分割区域RE12。然后，求出第一分割区域RE11的重心位置GE11和第二分割区域RE12的重心位置GE12。由于第一分割区域RE11为矩形状，第一分割区域RE11的对角线的交点就是第一分割区域RE11的重心位置GE11。由于第二分割区域RE12为矩形状，第二分割区域RE12的对角线的交点就是分割区域RE12的第二重心位置GE12。接下来，分别求出第一分割区域RE11的面积SE1和第二分割区域RE12的面积SE2。接下来，基于在连接重心位置GE11和重心位置GE12的线段LE1中的重心位置GE11与重心位置GE1之间的距离DE1和重心位置GE12与重心位置GE1之间的距离DE2、与第一分割区域RE11的面积SE1和第二分割区域RE12的面积SE2的关系，求出第一区域RE1的重心位置GE1。详细而言，距离DE2相对于距离DE1的比(DE2/DE1)与第二分割区域RE12的面积SE2相对于第一分割区域RE11的面积SE1的比的反比(SE1/SE2)相等(DE2/DE1＝SE1/SE2)。由此，通过求出各距离DE1、DE2中的至少一个，求出第一区域RE1的重心位置GE1。此外，对于第二区域RE2，也与第一区域RE1的重心位置GE1的求出方法同样地，基于在连接第一分割区域RE21的重心位置GE21和第二分割区域RE22的重心位置GE22的线段LE2中的第一分割区域RE21的面积SE21和第二分割区域RE22的面积SE22，求出重心位置GE2。此外，如图30B所示，源极焊盘21设置为覆盖分割出的有源区域29各自的重心位置GE1、GE2(第一区域RE1的重心位置GE1和第二区域RE2的重心位置GE2)。
图30B所示的2个单点划线的区域RY表示在楔焊装置(省略图示)中用于将第一导线41超声波接合于源极焊盘21的支架(以下，称为楔型体RY)。楔焊装置移动楔型体RY，使得楔型体RY位于有源区域29的第一区域RE1的重心位置GE1上，在源极焊盘21上连接第一导线41的端部。由此，穿过楔型体RY的第一导线41的端部以与第一区域RB1的重心位置GB1重叠的方式连接。即，第一导线41的与源极焊盘21的第一连接部分41b包含第一区域RE1的重心位置GE1。图30B中，第一连接部分41b的中心位置与第一区域RE1的重心位置GE1一致。接下来，楔焊装置通过将楔型体RY与源极焊盘21分开而使第一导线41从源极焊盘21分开。然后，楔焊装置移动楔型体RY，使得楔型体RY位于有源区域29的第二区域RB2的重心位置GB2上，在源极焊盘21上连接第一导线41。由此，穿过楔型体RY的第一导线41以与第二区域RE2的重心位置GE2重叠的方式连接。即，第一导线41的与源极焊盘21的第二连接部分41c包含第二区域RE2的重心位置GE2。图30B中，第二连接部分41c的中心位置与第二区域RE2的重心位置GE2一致。需说明的是，本变形例中，第一连接部分41b只要包含第一区域RE1的重心位置GE1即可，第一连接部分41b的中心位置可以是与第一区域RE1的重心位置GE1不同的位置。此外，第二连接部分41c只要包含第二区域RE2的重心位置GE2即可，第二连接部分41c的中心位置可以是与第二区域RE2的重心位置GE2不同的位置。
图31B是显示使用图30B的有源区域29和第一导线41的与源极焊盘21的接触区域(楔型体RX)的半导体装置1的一例。有源区域29的形状、控制电路区域29LG的形状和温度传感器27的位置与图31A相同。如图31B所示，温度传感器27设置在平面观察时不与第一导线41重叠的位置，即，与第一导线41相比在横向X上更靠近栅极焊盘22侧的位置。
此外，温度传感器27的位置不限于图31A和图31B所示的位置，可以任意变更。在一例中，如图31C所示，温度传感器27可以设置为接近驱动半导体元件20时的有源区域29中温度最高的区域。详细而言，图31C所示的有源区域29具有从凹部29x的底面29xa的纵向Y的中央部在横向X上凹陷的第二凹部29v。控制电路区域29LG具有进入第二凹部29v的凸部29u。温度传感器27设置在凸部29u的前端部。如图31C所示，温度传感器27在平面观察时设置在不与第一导线41重叠的位置，即与第一导线41相比在横向X上更靠近栅极焊盘22侧的位置。
(B)如图32A和图32B所示，有源区域29的形状为凸形状。图32A中，显示第一导线41在1个部位与源极焊盘21连接的情形。如图32A所示，将有源区域29分割为除了凸部29y外的长方形状的第一区域RF1和与矩形状的凸部29y相对应的第二区域RF2。接下来，求出第一区域RF1的重心位置GF1和第二区域RF2的重心位置GF2。如图32A所示，由于第一区域RF1和第二区域RF2各自为矩形状，第一区域RF1的重心位置GF1就是第一区域RF1的对角线的交点，第二区域RF2的重心位置GF2就是第二区域RF2的对角线的交点。接下来，分别求出第一区域RF1的面积SF1和第二区域RF2的面积SF2。接下来，基于在连接重心位置GF1和重心位置GF2的线段LF中的重心位置GF1与有源区域29的重心位置GF之间的距离DF1和重心位置GF2与有源区域29的重心位置GF之间的距离DF2、与第一区域RF1的面积SF1和第二区域RF2的面积SF2的关系，求出有源区域29的重心位置GF。详细而言，距离DF2相对于距离DF1的比(DF2/DF1)与第二区域RF2的面积SF2相对于第一区域RF1的面积SF1的比的反比(SF1/SF2)相等(DF2/DF1＝SF1/SF2)。由此，通过求出各距离DF1、DF2的至少一个，求出有源区域29的重心位置GF。此外，如图32A所示，源极焊盘21设置为覆盖有源区域29的重心位置GF。
图32A中由单点划线所示的区域RX表示楔焊装置(省略图示)中将第一导线41超声波接合于源极焊盘21的支架(以下，称为楔型体RX)。楔焊装置移动楔型体RX，使得楔型体RX位于有源区域29的重心位置GF上。穿过楔型体RX的第一导线41的端部以与有源区域29的重心位置GF重叠的方式连接。即，第一导线41的与源极焊盘21的接触区域包含有源区域29的重心位置GF。图32A中，第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置与有源区域29的重心位置GF一致。需说明的是，本变形例中，第一导线41的与源极焊盘21的接触区域(楔型体RX)只要包含有源区域29的重心位置GF即可，第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置可以是与有源区域29的重心位置GF不同的位置。
图33A显示使用图32A的有源区域29和第一导线41的与源极焊盘21的接触区域(楔型体RX)的半导体装置1的一例。图33A中，设置半导体元件20使得有源区域29的凸部29y在纵向Y上位于第二引线框12和第三引线框13侧。如图33A所示，与图32A的有源区域29相比，为了配置温度传感器27而在有源区域29的一部分形成缺口，但在第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置与有源区域29的重心位置GD一致这一点上没有变化。此外，如图33A所示，在有源区域29中的在相对于凸部29y与栅极焊盘22侧的相反侧相邻的区域中，具有在纵向Y上凹陷而形成的凹部29t。控制电路区域29LG在纵向Y上与有源区域29并列，形成从横向X和纵向Y围绕有源区域29的凸部29y。控制电路区域29LG具有进入有源区域29的凹部29t的凸部29s。温度传感器27设置在凸部29s的前端部。如图33A所示，温度传感器27设置在平面观察时不与第一导线41重叠的位置，即设置在与第一导线41相比在横向X上与栅极焊盘22侧相反侧的位置。
图32B中，显示了第一导线41在2个部位与源极焊盘21连接的情形。如图32B所示，将有源区域29分割为等面积的2个区域(第一区域RG1和第二区域RG2)。如图32B所示，第一区域RG1和第二区域RG2形成为大致L字状。接下来，求出第一区域RG1的重心位置GG1和第二区域RG2的重心位置GG2。将第一区域RG1分割为作为2个矩形状的区域的第一分割区域RG11和第二分割区域RG12。然后，求出第一分割区域RG11的重心位置GG11和第二分割区域RG12的重心位置GG12。由于第一分割区域RG11为矩形状，第一分割区域RG11的对角线的交点就是第一分割区域RG11的重心位置GG11。由于第二分割区域RG12为矩形状，第二分割区域RG12的对角线的交点就是分割区域RG12的第二重心位置GG12。接下来，分别求出第一分割区域RG11的面积SG1和第二分割区域RG12的面积SG2。接下来，基于在连接重心位置GG11和重心位置GG12的线段LG1中的重心位置GG11与重心位置GG1之间的距离DG1和重心位置GG12与重心位置GG1之间的距离DG2、与第一分割区域RG11的面积SG1和第二分割区域RG12的面积SG2的关系，求出第一区域RG1的重心位置GG1。详细而言，距离DG2相对于距离DG1的比(DG2/DG1)与第二分割区域RG12的面积SG2相对于第一分割区域RG11的面积SG1的比的反比(SG1/SG2)相等(DG2/DG1＝SG1/SG2)。由此，通过求出各距离DG1、DG2中的至少一个来求出第一区域RG1的重心位置GG1。此外，对于第二区域RG2，也与求出第一区域RG1的重心位置GG1的方法方同样地，基于在连接第一分割区域RG21的重心位置GG21和第二分割区域RG22的重心位置GG22的线段LG2中的第一分割区域RG21的面积SG21和第二分割区域RG22的面积SG22，求出重心位置GG2。此外，如图32B所示，源极焊盘21设置为覆盖被分割的有源区域29各自的重心位置GG1、GG2(第一区域RG1的重心位置GG1和第二区域RG2的重心位置GG2)。
图32B所示的2个双点划线的区域RY表示在楔焊装置(省略图示)中用于将第一导线41超声波连接于源极焊盘21的支架(以下，称为楔型体RY)。楔焊装置移动楔型体RY，使得楔型体RY位于有源区域29的第一区域RG1的重心位置GG1上，在源极焊盘21上连接第一导线41的端部。由此，穿过楔型体RY的第一导线41的端部以与第一区域RG1的重心位置GG1重叠的方式连接。即，第一导线41的与源极焊盘21的第一连接部分41b包含第一区域RG1的重心位置GG1。图32B中，第一连接部分41b的中心位置与第一区域RG1的重心位置GG1一致。接下来，楔焊装置通过将楔型体RY与源极焊盘21分开而使第一导线41与源极焊盘21分开。并且，楔焊装置移动楔型体RY，使得楔型体RY位于有源区域29的第二区域RG2的重心位置GG2上，在源极焊盘21上连接第一导线41。由此，穿过楔型体RY的第一导线41以与第二区域RG2的重心位置GG2重叠的方式连接。即，第一导线41的与源极焊盘21的第二连接部分41c包含第二区域RG2的重心位置GG2。图32B中，第二连接部分41c的中心位置与第二区域RG2的重心位置GG2一致。需说明的是，本变形例中，第一连接部分41b只要包含第一区域RG1的重心位置GG1即可，第一连接部分41b的中心位置也可以是与第一区域RG1的重心位置GG1不同的位置。此外，第二连接部分41c只要包含第二区域RG2的重心位置GG2即可，第二连接部分41c的中心位置也可以是与第二区域RG2的重心位置GG2不同的位置。
图33B显示使用图32B的有源区域29和第一导线41的与源极焊盘21的接触区域(楔型体RX)的半导体装置1的一例。图33B中，设置半导体元件20，使得有源区域29的凸部29y在横向X上延伸，在横向X上凸部29y位于第二引线框12侧。如图33B所示，与图32B的有源区域29相比，为了配置温度传感器27而在有源区域29的一部分形成缺口，但在第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置与有源区域29的重心位置GD一致这一点上没有变化。此外，如图33B所示，在有源区域29的在相对于凸部29y与栅极焊盘22侧的相反侧相邻的区域，具有在纵向Y上凹陷而形成的凹部29r。凹部29r形成为向着第三引线框13倾斜地凹陷。控制电路区域29LG在横向X上与有源区域29并列，形成为从横向X和纵向Y围绕有源区域29的凸部29y。栅极焊盘22在纵向Y上相比于有源区域29的凸部29y而位于第二引线框12侧，在横向X上形成在控制电路区域29LG和有源区域29之间。控制电路区域29LG具有进入有源区域29的凹部29r的凸部29q。温度传感器27设置在凸部29q的前端部。如图33B所示，温度传感器27在平面观察时位于不与第一导线41重叠的位置，即设置在横向X上的第一导线41与栅极焊盘22之间的位置。
(C)如图34A和图34B所示，有源区域29的形状是多个矩形状组合而成的形状。图34A中显示了第一导线41在1个部位与源极焊盘21连接。如图34A所示，将有源区域29分割为矩形状的第一区域RH1和凸形状的第二区域RH2。接下来，求出第一区域RH1的重心位置GH1和第二区域RH2的重心位置GH2。图34A所示，由于第一区域RH1为矩形状，第一区域RH1的重心位置GH1就是第一区域RH1的对角线的交点。由于第二区域RH2为凸形状，与图33A的有源区域29同样地，将第二区域RH2分割为作为2个矩形状的区域的第一分割区域RH21和第二分割区域RH22。然后，求出第一分割区域RH21的重心位置GH21和第二分割区域RH22的重心位置GH22。由于第一分割区域RH21为矩形状，第一分割区域RH21的对角线的交点就是第一分割区域RH21的重心位置GH21。由于第二分割区域RH22为矩形状，第二分割区域RH22的对角线的交点就是第二分割区域RH22的第二重心位置GH22。接下来，分别求出第一分割区域RH21的面积SH21和第二分割区域RH22的面积SH22。接下来，基于在在连接重心位置GH21和重心位置GH22的线段LH1中的重心位置GH21与重心位置GH2之间的距离DH21和重心位置GH22与重心位置GH2之间的距离DH22、与第一分割区域RH21的面积SH21和第二分割区域RH22的面积SH22的关系，求出第二区域RH2的重心位置GH2。详细而言，距离DH22相对于距离DH21的比(DH22/DH21)与第二分割区域RH22的面积SH22相对于第一分割区域RH21的面积SH21的比的反比(SH21/SH22)相等(DH22/DH21＝SH21/SH22)。由此，通过求出各距离DH21、DH22的至少一个来求出第二区域RH2的重心位置GH2。
接下来，基于在连接第一区域RH1的重心位置GH1和第二区域RH2的重心位置GH2的线段LH2中的重心位置GH1与有源区域29的重心位置GH之间的距离DH1和重心位置GH2与有源区域29的重心位置GH之间的距离DH2、与第一区域RH1的面积SH1和第二区域RH2的面积SH2的关系，求出有源区域29的重心位置GH。详细而言，距离DH2相对于距离DH1的比(DH1/DH2)与第二区域RH2的面积SH2相对于第一区域RH1的面积SH1的比的反比(SH1/SH2)相等(DH2/DH1＝SH1/SH2)。由此，通过求出各距离DH1、DH2中的至少一个来求出有源区域29的重心位置GH。
图34A的由单点划线所示的区域RX表示在楔焊装置(省略图示)中将第一导线41超声波接合于源极焊盘21的支架(以下，称为楔型体RX)。楔焊装置移动楔型体RX，使得楔型体RX位于有源区域29的重心位置GD上。穿过楔型体RX的第一导线41的端部以与有源区域29的重心位置GH重叠的方式连接。即，第一导线41的与源极焊盘21的接触区域包含有源区域29的重心位置GH。图34A中，第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置与有源区域29的重心位置GH一致。需说明的是，本变形例中，第一导线41的与源极焊盘21的接触区域(楔型体RX)只要包含有源区域29的重心位置GH即可，第一导线41的与源极焊盘21的接触区域(楔型体RX)的中心位置也可以是与有源区域29的重心位置GH不同的位置。
图35A显示使用图34A的有源区域29和第一导线41的与源极焊盘21的接触区域(楔型体RX)的半导体装置1的一例。图35A中，设置半导体元件20，使得在有源区域29中第一区域RH1和第二区域RH2在横向X上并列，且第二区域RH2的第二分割区域RH22位于第二引线框12侧。如图35A所示，栅极焊盘22形成为相对于第二分割区域RH22在与第一区域RH1相反侧与第二分割区域RH22相邻。此外，控制电路区域29LG在纵向Y上与有源区域29并列，且在横向X上具有进入有源区域29的第二分割区域RH22和第一区域RH1之间的凸部29p。温度传感器27设置在凸部29p的前端部。如图35A所示，温度传感器27在平面观察时设置在不与第一导线41重叠的位置，即，设置在相比于第一导线41在纵向Y上更靠近第二引线框12侧的位置。
图34B中，显示了第一导线41在2个部位于源极焊盘21连接的情形。如图34B所示，将有源区域29分割为等面积的2个区域(第一区域RJ1和第二区域RJ2)。如图34B所示，第一区域RJ1形成为大致L字状，第二区域RJ2形成为凸形状。接下来，求出第一区域RJ1的重心位置GJ1和第二区域RJ2的重心位置GJ2。将第一区域RJ1分割为作为2个矩形状的区域的第一分割区域RJ11和第二分割区域RJ12。然后，求出第一分割区域RJ11的重心位置GJ11和第二分割区域RJ12的重心位置GJ12。由于第一分割区域RJ11为矩形状，第一分割区域RJ11的对角线的交点就是第一分割区域RJ11的重心位置GJ11。由于第二分割区域RJ12为矩形状，第二分割区域RJ12的对角线的交点就是分割区域RJ12的重心位置GJ12。接下来，分别求出第一分割区域RJ11的面积SJ11和第二分割区域RJ12的面积SJ12。接下来，基于在连接重心位置GJ11和重心位置GJ12的线段LJ1中的重心位置GJ11与重心位置GJ1之间的距离DJ11和重心位置GJ12与重心位置GJ1之间的距离DJ12、与第一分割区域RJ11的面积SJ11和第二分割区域RJ12的面积SJ12的关系，求出第一区域RJ1的重心位置GJ1。详细而言，距离DJ12相对于距离DJ11的比(DJ12/DJ11)与第二分割区域RJ12的面积SJ12相对于第一分割区域RJ11的面积SJ11的比的反比(SJ11/SJ12)相等(DJ12/DJ11＝SJ11/SJ12)。由此，通过求出各距离DJ11、DJ12中的至少一个来求出第一区域RJ1的重心位置GJ1。
此外，将第二区域RJ2分割为作为2个矩形状的区域的第一分割区域RJ21和第二分割区域RJ22。然后，求出第一分割区域RJ21的重心位置GJ21和第二分割区域RJ22的重心位置GJ22。由于第一分割区域RJ21为矩形状，第一分割区域RJ21的对角线的交点就是第一分割区域RJ21的重心位置GJ21。由于第二分割区域RJ22为矩形状，第二分割区域RJ22的对角线的交点就是分割区域RJ22的第二重心位置GJ22。接下来，分别求出第一分割区域RJ21的面积SJ21和第二分割区域RJ22的面积SJ22。接下来，基于在连接重心位置GJ21与重心位置GJ22的线段LJ2中的重心位置GJ21与重心位置GJ2之间的距离DJ21和重心位置GJ22与重心位置GJ2之间的距离DJ22、与第一分割区域RJ21的面积SJ21和第二分割区域RJ22的面积SJ22的关系，求出第二区域RJ2的重心位置GJ2。详细而言，距离DJ22相对于距离DJ21的比(DJ22/DJ21)与第二分割区域RJ22的面积SJ22相对于第一分割区域RJ21的面积SJ21的比的反比(SJ21/SJ22)相等(DJ22/DJ21＝SJ21/SJ22)。由此，通过求出各距离DJ21DJ22中的至少一个来求出第二区域RJ2的重心位置GJ2。
图34B所示的2个单点划线的区域RY表示楔焊装置(省略图示)中将第一导线41超声波连接于源极焊盘21的支架(以下，称为楔型体RY)。楔焊装置移动楔型体RY，使得楔型体RY位于有源区域29的第一区域RJ1的重心位置GJ1上，在源极焊盘21连接第一导线41的端部。由此，穿过楔型体RY的第一导线41的端部以与第一区域RJ1的重心位置GJ1重叠的方式连接。即，第一导线41的与源极焊盘21的第一连接部分41b包含第一区域RJ1的重心位置GJ1。图34B中，第一连接部分41b的中心位置与第一区域RJ1的重心位置GJ1一致。接下来，楔焊装置通过将楔型体RY与源极焊盘21分开而使第一导线41与源极焊盘21分开。然后，楔焊装置移动楔型体RY使得楔型体RY位于有源区域29的第二区域RJ2的重心位置GJ2上，在源极焊盘21上连接第一导线41。由此，穿过楔型体RY的第一导线41以与第二区域RJ2的重心位置GJ2重叠的方式连接。即，第一导线41的与源极焊盘21的第二连接部分41c包含第二区域RJ2的重心位置GJ2。图34B中，第二连接部分41c的中心位置与第二区域RJ2的重心位置GJ2一致。需说明的是，本变形例中，第一连接部分41b只要包含第一区域RJ1的重心位置GJ1即可，第一连接部分41b的中心位置也可以是与第一区域RJ1的重心位置GJ1不同的位置。此外，第二连接部分41c只要包含第二区域RJ2的重心位置GJ2即可，第二连接部分41c的中心位置也可以是与第二区域RJ2的重心位置GJ2不同的位置。
图35B显示使用了图34B的有源区域29和第一导线41的与源极焊盘21的接触区域(楔型体RX)的半导体装置1的一例。图35B的有源区域29和控制电路区域29LG的形状以及温度传感器27的位置与图35A相同。如图35B所示，温度传感器27在平面观察时设置在不与第一导线41重叠的位置，即，设置在相对于第一导线41在纵向Y上更靠近第二引线框12侧的位置。
[多根第一导线]
·上述第二实施方式中，第一导线41为1根，但第一导线41的根数不限于此。例如，如图36所示，可以由2根第一导线41A、41B将半导体元件20与第三引线框13连接。这种情形下，如图37所示，在与上述第二实施方式同样地将有源区域29分割为等面积的第一区域RB1和第二区域RB2时，将半导体元件20设置为第一区域RB1和第二区域RB2在纵向Y上并列且第二区域RB2位于第三引线框13侧。此外，栅极焊盘22形成为与第二区域RB2中的纵向Y上的第三引线框13侧的端部在横向X上相邻。栅极焊盘22相对于第二区域RB2形成在第二引线框12侧。此外，温度传感器27相对于有源区域29的位置与上述第二实施方式相同。
此外，图37中，与上述第二实施方式同样地将有源区域29分割为等面积的第一区域RB1和第二区域RB2，并求出第一区域RB1的重心位置GB1和第二区域RB2的重心位置GB2。如图37所示，第一导线41A连接于与第一区域RB1的重心位置GB1相对应的源极焊盘21的区域，第一导线41B连接于与第二区域RB2的重心位置GB2相对应的源极焊盘21的区域。需说明的是，如图36所示，温度传感器27在平面观察时设置在不与2根第一导线41A、41B重叠的位置。即，温度传感器27相对于第一导线41A位于在横向X上更靠近第二引线框12侧，相对于第一导线41B位于在纵向Y上与栅极焊盘22侧的相反侧。
[第一连接构件的变形例]
·上述各实施方式中，作为第一连接构件，使用第一导线41，但不限于此。作为第一连接构件可以替代第一导线41而使用例如图38所示的连接板(以下，称为“夹片45”)。夹片45具有与半导体元件20连接的元件连接部46、与第三引线框13的第三岛部13a连接的引线连接部47、以及连结元件连接部46和引线连接部47的连结部48。
元件连接部46例如通过焊料与半导体元件20的源极焊盘21连接。元件连接部46在平面观察时形成为带状。元件连接部46中形成有第一突起46a和第二突起46b。第一突起46a和第二突起46b设置为相对于元件连接部46的其他部分更接近源极焊盘21。第一突起46a配置在包含楔型体RY(其包含第一区域RB1的重心位置GB1)的位置，第二突起46b配置在包含楔型体RY(其包含第二区域RB2的重心位置GB2)的位置。
引线连接部47形成为矩形平板状。引线连接部47通过焊料与第三引线框13的第三岛部13a连接。
连结部48沿着纵向Y延伸。图38中，连结部48的横向X上的大小形成为在纵向Y上从引线连接部47向着元件连接部46变大。连结部48通过分别从元件连接部46和引线连接部47弯折，配置在相对于元件连接部46和引线连接部47在厚度方向Z上与半导体元件20分开的位置。
作为夹片45的材料，可以使用例如铜(Cu)、铝(Al)、铜合金、铝合金等。在夹片45的表面的大致整个面上由镀覆层覆盖。作为镀覆层的材料，可以使用例如银(Ag)、镍(Ni)、锡(Sn)、含有这些的合金等。需说明的是，可以使用多个镀覆层。此外，夹片45的形状不限于图38所示的夹片45的形状，可以任意变更。
[MISFET的结构]
·上述各实施方式中，MISFET23a的结构可以任意变更。在一例中，可以是图39所示的MISFET23a的结构。图39的MISFET23a与上述各实施方式的MISFET23a相比，栅极电极的结构和源极焊盘21的结构是不同的。
如图39所示，在沟槽66中仅埋入栅极电极260。即，图39的MISFET23a是在上述各实施方式的MISFET23a中省略了埋入电极69的结构。对应于该构成，在栅极电极260中不形成凹部68a。此外，沟槽66的深度可以任意变更。例如图39所示的MISFET23a的沟槽66可以形成为比上述各实施方式的MISFET23a的沟槽66的深度浅。需说明的是，如图39所示，主体接触区域73的厚度可以比源极区域70的厚度厚。
如图39所示，源极焊盘270由多个层叠结构构成。详细而言，源极焊盘270构成为包括覆盖外延层62上方和层间绝缘膜74上方的第一保护层271、覆盖第一保护层271的第一电极层272、覆盖第一电极层272的第二保护层273和覆盖第二保护层273的第二电极层274。此外，在第二电极层274上形成用于连接第一导线41的连接层275。连接层275通过镍钯(NiPd)合金镀覆来形成。
第一保护层271和第二保护层273由例如氮化钛(TiN)构成。第一保护层271和第二保护层273各自的厚度比第一电极层272和第二电极层274各自的厚度薄。第一电极层272和第二电极层274由例如铝或铝合金构成。在一例中，第一电极层272由AlSiCu构成。第二电极层274由AlCu构成。需说明的是，第一电极层272和第二电极层274也可以由铜构成。此外，第一保护层271和第二保护层273各自的维氏硬度比第一电极层272和第二电极层274的各自的维氏硬度大。由此，与第一电极层272和第二电极层274相比，第一保护层271和第二保护层273难以变形。
根据这样的源极焊盘270的构成，能够降低例如通过楔焊将第一导线41与源极焊盘270连接时施加到源极焊盘270的力、因振动而施加到栅极绝缘膜67的应力。从而能够抑制在栅极绝缘膜67中产生开裂。
此外，源极焊盘270的厚度Tsp为以上，优选为/>以上。
图40是显示源极焊盘270的厚度Tsp与在将第一导线41连接于源极焊盘270时施加到栅极绝缘膜67的应力(最大主应力)的关系的图表。由图40的图表可知，随着源极焊盘270的厚度Tsp变厚，对于栅极绝缘膜67施加的应力会降低。尤其是，在厚度Tsp比薄时，随着厚度Tsp变薄，施加到栅极绝缘膜67的应力的增加程度大。另一方面，在厚度Tsp比厚时，随着厚度Tsp变薄，施加到栅极绝缘膜67的应力的增加程度小。
图41是显示源极焊盘270的厚度Tsp与TDDB故障时间的关系的图表。在此，TDDB故障时间是通过例如TDDB(Time Dependent Dielectric Breakdown：经时绝缘破坏)试验在累积故障达到0.1％为止的时间。
由图41可知，在源极焊盘270的厚度Tsp为以上且小于/>时，在将第一导线41连接于源极焊盘270时的施加到栅极绝缘膜67的应力会变大，在栅极绝缘膜67中产生损伤，因此在短时间内半导体元件20会产生故障。另一方面，在源极焊盘21的厚度Tsp为/>以上时，尤其是在厚度Tsp为/>以上且/>以下的范围内，随着厚度Tsp变厚，TDDB故障时间急剧延长。即，在厚度Tsp为/>以上且/>以下的范围内，随着变厚，半导体元件20急剧地变得难以发生故障。由此，通过使源极焊盘270的厚度Tsp为/>以上，尤其为/>以上，半导体元件20难以发生故障。
[封闭树脂]
·上述各实施方式中，在封闭树脂30中可以添加含有铝(Al)和镁(Mg)的离子掺杂材料。根据这样的构成，通过由离子掺杂材料捕捉封闭树脂30中的氯化物离子(Cl-)，能够抑制因氯化物离子与第一导线41结合而产生点蚀。
[引线框]
·上述各实施方式中，引线框10中形成有镀覆层14的部位可以任意变更。例如，可以在引线框10中部分地形成镀覆层14。在一例中，分别在第一引线框11的第一岛部11a、第二引线框12的第二岛部12a和第三引线框13的第三岛部13a上形成镀覆层14。也可以在第一引线框11的第一端子部11b、第二引线框12的第二端子部12b和第三引线框13的第三端子部13b的至少1个上形成镀覆层14。
[功能元件形成区域]
·上述第一～第三实施方式中，每单位面积中沟道形成区域72的面积的所占比例不限于50％，可以任意变更。例如，每单位面积中沟道形成区域72的面积的所占比例可以是25％或75％。每单位面积中沟道形成区域72的面积的所占比例根据兼顾有源钳位耐量Eac和导通电阻来设定。需说明的是，每单位面积中沟道形成区域72的面积的所占比例优选为例如20％以上且80％以下。
·上述第四实施方式中，也可以在有源区域29中的与温度传感器27相邻的区域中配置发热量多的第二功能元件形成区域单元U2。由此，能够将温度传感器27附近调整为在有源区域29中温度最高。
·上述第四实施方式中，多个功能元件形成区域231由第一～第三功能元件形成区域232～234构成，但多个功能元件形成区域231的种类不限于此。功能元件形成区域231的种类数可以任意变更。例如，功能元件形成区域231的种类可以由2种功能元件形成区域构成，也可以由4种以上的功能元件形成区域构成。此外，上述第四实施方式中的每单位面积中沟道形成区域72的面积的所占比例为25％、50％、75％，但不限于此，也可以是其他数值(例如，30％、60％、80％等)。
[半导体装置1适用例]
参照图42～图46，例示适用半导体装置1的电路并进行说明。
(第一适用例)
如图42所示，半导体装置1可以构成异步整流型的开关电源电路280。开关电源电路280具有1个半导体装置1、电感器281和平滑用电容器282。开关电源电路280驱动半导体装置1，由输入电压Vin生成所希望的输出电压Vout。
(第二适用例)
如图43所示，半导体装置1可以构成同步整流型的开关电源电路290。开关电源电路290具有逆变器部291、电感器292和平滑用电容器293。逆变器部291具有上侧开关元件294U和下侧开关元件294L。上侧开关元件294U的源极端子与下侧开关元件294L的漏极端子电连接。上侧开关元件294U的栅极端子和下侧开关元件294L的栅极端子连接于栅极驱动电路295。开关电源电路290互补地(排他地)驱动上侧开关元件294U和下侧开关元件294L，由输入电压Vin生成所希望的输出电压Vout。半导体装置1可以使用于上侧开关元件294U和下侧开关元件294L的至少一方。例如在半导体装置1适用于下侧开关元件294L时，将逆变器部291中的下侧开关元件294L与栅极驱动电路295中的驱动下侧开关元件294L的栅极驱动电路置换为半导体装置1。
(第三适用例)
半导体装置1可以用于H桥式变流器。图44显示作为H桥式变流器的一例的H桥式升降压变流器电路(以下简称为“变流器电路300”)的电路构成。
变流器电路300具有第一逆变器部301、第二逆变器部302、输入电容303、输出电容304、电感器305和栅极驱动电路306，将输入电压Vi升降压为输出电压Vo。
第一逆变器部301具有上侧开关元件301U和下侧开关元件301L。上侧开关元件301U的源极端子与下侧开关元件301L的漏极端子电连接。第一逆变器部301与输入电容303并联。详细而言，上侧开关元件301U的漏极端子与输入电容303的第一端子电连接，下侧开关元件301L的源极端子与输入电容303的第二端子电连接。
第二逆变器部302具有上侧开关元件302U和下侧开关元件302L。上侧开关元件302U的源极端子与下侧开关元件302L的漏极端子电连接。第二逆变器部302与输出电容304并联。详细而言，上侧开关元件302U的漏极端子与输出电容304的第一端子电连接，下侧开关元件302L的源极端子与输出电容304的第二端子电连接。
电感器305连接于第一逆变器部301和第二逆变器部302。详细而言，电感器305的第一端子连接在第一逆变器部301的上侧开关元件301U的源极端子与下侧开关元件301L的漏极端子的连接点。电感器305的第二端子连接在第二逆变器部302的上侧开关元件302U的源极端子与下侧开关元件302L的漏极端子的连接点。
栅极驱动电路306分别与各开关元件301U、301L、302U、302L的栅极端子电连接。栅极驱动电路306控制各开关元件301U、301L、302U、302L开和关。
半导体装置1可以适用于各开关元件301U、301L、302U、302L中的至少一个。例如，在将半导体装置1适用于第一逆变器部301的下侧开关元件301L时，将第一逆变器部301中的下侧开关元件301L和栅极驱动电路306中的驱动下侧开关元件301L的栅极驱动电路置换为半导体装置1。
(第四适用例)
半导体装置1可以适用于图45所示的全桥逆变器电路(以下，简称为“逆变器电路310”)。逆变器电路310具有第一逆变器部311、第二逆变器部312、输入电容313和栅极驱动电路314，将输入电压Vi转变为第一逆变器部311和第二逆变器部312之间的输出电压Vo。
第一逆变器部311具有上侧开关元件311U和下侧开关元件311L。上侧开关元件311U的源极端子与下侧开关元件311L的漏极端子电连接。第一逆变器部311与输入电容313并联。详细而言，上侧开关元件311U的漏极端子与输入电容313的第一端子电连接，下侧开关元件311L的源极端子与输入电容313的第二端子电连接。
第二逆变器部312具有上侧开关元件312U和下侧开关元件312L。上侧开关元件312U的源极端子与下侧开关元件312L的漏极端子电连接。第二逆变器部312与第一逆变器部311并联。详细而言，上侧开关元件312U的漏极端子与上侧开关元件311U的漏极端子电连接，下侧开关元件312L的源极端子与下侧开关元件311L的源极端子电连接。输出电压Vo由在上侧开关元件311U的源极端子与下侧开关元件311L的漏极端子的连接点和上侧开关元件312U的源极端子与下侧开关元件312L的漏极端子的连接点之间所得的电压来规定。
栅极驱动电路314分别与各开关元件311U、311L、312U、312L的栅极端子电连接。栅极驱动电路314控制各开关元件11U、311L、312U、312L的开和关。
半导体装置1可以适用于各开关元件11U、311L、312U、312L中的至少一个。例如，在将半导体装置1适用于第一逆变器部311的下侧开关元件311L时，将第一逆变器部311中的下侧开关元件311L和栅极驱动电路314中的驱动下侧开关元件311L的栅极驱动电路置换为半导体装置1。
(第五适用例)
半导体装置1能够适用于图46所示的3相交流逆变器电路(以下，称为“3相逆变器电路320”)。
3相逆变器电路320具有与3相交流电机(以下，简称为“电机327”)的U相、V相和W相的线圈电连接的功率驱动部321、控制功率驱动部321的栅极驱动电路325以及与功率驱动部321和电源ES连接的变流器部326。变流器部326具有正侧电力端子EP和负侧电力端子EN。
功率驱动部321控制向电机327的U相、V相和W相的线圈供给的电力。功率驱动部321具有U相逆变器部322、V相逆变器部323和W相逆变器部324。U相逆变器部322、V相逆变器部323和W相逆变器部324在正侧电力端子EP和负侧电力端子EN之间相互并联。
U相逆变器部322具有上侧开关元件322U和下侧开关元件322L。上侧开关元件322U的漏极端子与正侧电力端子EP电连接。上侧开关元件322U的源极端子与下侧开关元件322L的漏极端子电连接。下侧开关元件322L的源极端子与负侧电力端子EN连接。上侧开关元件322U与缓冲二极管(snubber diode)322逆并联地连接，下侧开关元件322L与缓冲二极管322B逆并联地连接。详细而言，缓冲二极管322A的阳极与上侧开关元件322U的源极端子电连接，缓冲二极管322A的阴极与上侧开关元件322U的漏极端子电连接。缓冲二极管322B的阳极与下侧开关元件322L的源极端子电连接，缓冲二极管322B的阴极与下侧开关元件322L的漏极端子电连接。
V相逆变器部323具有上侧开关元件323U和下侧开关元件323L。上侧开关元件323U的漏极端子与正侧电力端子EP电连接。上侧开关元件323U的源极端子与下侧开关元件323L的漏极端子电连接。下侧开关元件323L的源极端子与负侧电力端子EN连接。上侧开关元件323U与缓冲二极管323逆并联地连接，下侧开关元件323L与缓冲二极管323B逆并联地连接。详细而言，缓冲二极管323A的阳极与上侧开关元件323U的源极端子电连接，缓冲二极管323A的阴极与上侧开关元件323U的漏极端子电连接。缓冲二极管323B的阳极与下侧开关元件323L的源极端子电连接，缓冲二极管323B的阴极与下侧开关元件323L的漏极端子电连接。
W相逆变器部324具有上侧开关元件324U和下侧开关元件324L。上侧开关元件324U的漏极端子与正侧电力端子EP电连接。上侧开关元件324U的源极端子和下侧开关元件324L的漏极端子电连接。下侧开关元件324L的源极端子与负侧电力端子EN连接。上侧开关元件324U与缓冲二极管324逆并联地连接，下侧开关元件324L与缓冲二极管324B逆并联地连接。详细而言，缓冲二极管324A的阳极与上侧开关元件324U的源极端子电连接，缓冲二极管324A的阴极与上侧开关元件324U的漏极端子电连接。缓冲二极管324B的阳极与下侧开关元件324L的源极端子电连接，缓冲二极管324B的阴极与下侧开关元件324L的漏极端子电连接。
栅极驱动电路325分别与各开关元件322U、322L、323U、323L、324U、324L的栅极端子电连接。栅极驱动电路325控制各开关元件322U、322L、323U、323L、324U、324L的开和关。
半导体装置1可以适用于各开关元件322U、322L、323U、323L、324U、324L中的至少一个。例如，在将半导体装置1适用于U相逆变器部322的下侧开关元件322L时，可以将U相逆变器部322中的下侧开关元件322L和栅极驱动电路325中的驱动下侧开关元件322L的栅极驱动电路置换为半导体装置1。
[附记]
能够基于上述实施方式和上述变形例来把握的技术构思记载如下。
(附记1-1)
一种半导体装置，其中，有源区域为将小的四边形状的第一区域和大的四边形状的第二区域合在一起的大致L字形状，作为连接构件的第一导线与源极焊盘在连接上述第一区域的重心位置和上述第二区域的重心位置的线段上的位置上相互连接。
(附记1-2)
如附记1-1记载的半导体装置，其中，半导体元件包括晶体管，上述半导体装置具有用于控制晶体管的开和关的第二引线框和与上述第一导线连接的第三引线框，上述第二引线框配置在上述第一区域侧，上述第三引线框配置在上述第二区域侧。
(附记1-3)
如附记1-2记载的半导体装置，其中，上述半导体元件具有与上述第二引线框连接的栅极焊盘，上述栅极焊盘配置在由上述第一区域RA1的边(第一边)的延长线和上述第二区域的边(第四边)的延长线围成的区域中上述晶体管所不在的四边形状的区域。
(附记1-4)
如附记1-3记载的半导体装置，其中，源极焊盘也为大致L字形状，上述源极焊盘跨越上述有源区域所包含的上述第一区域和上述第二区域而形成，上述源极焊盘构成为该源极焊盘中的与上述第二区域分开最远的第一边在横向上与设置上述栅极焊盘的位置一致。
(附记1-5)
如附记1-3记载的半导体装置，其中，温度传感器配置在上述栅极焊盘与上述源极焊盘之间。
(附记1-6)
如附记1-1记载的半导体装置，其中，上述第一导线与上述源极焊盘在上述第一区域的重心位置和上述第二区域的重心位置的2个部位相互连接。
(附记2-1)
一种半导体装置，具有半导体元件和第一连接构件，该半导体元件包含形成有晶体管的晶体管形成区域的基板和在上述晶体管形成区域上的电极焊盘，该第一连接构件在1个部位与上述电极焊盘连接；上述晶体管形成区域形成为在其平面观察时具有在四边形的纵向的中央凹陷的1个凹部或在横向的中央凹陷的1个凹部的凹形状，上述电极焊盘设置为在上述平面观察时覆盖上述晶体管形成区域的重心，在上述平面观察时，上述第一连接构件与上述电极焊盘连接的连接区域包含上述晶体管形成区域的重心位置。
(附记2-2)
如附记2-1记载的半导体装置，其中，上述连接区域的中心位置与上述晶体管形成区域的重心位置一致。
(附记2-3)
一种半导体装置，具有半导体元件和第一连接构件，该半导体元件包含形成有晶体管的晶体管形成区域的基板和在上述晶体管形成区域上的电极焊盘，该第一连接构件在多个部位与上述电极焊盘连接；上述晶体管形成区域形成为在其平面观察时具有在四边形的纵向的中央凹陷的1个凹部或在横向的中央凹陷的1个凹部的凹形状，且被分割为与上述第一连接构件的连接部位的数量相对应的相互面积相等的多个分割区域，上述电极焊盘设置为在上述平面观察时覆盖上述多个分割区域各自的重心，在上述平面观察时，上述第一连接构件与上述电极焊盘连接的连接区域包含上述多个分割区域各自的重心位置。
(附记2-4)
一种半导体装置，具有半导体元件和多个第一连接构件，该半导体元件包含形成有晶体管的晶体管形成区域的基板和在上述晶体管形成区域上的电极焊盘，该多个第一连接构件与上述电极焊盘连接；上述晶体管形成区域形成为在其平面观察时具有在四边形的纵向的中央凹陷的1个凹部或在横向的中央凹陷的1个凹部的凹形状，且被分割为与上述第一连接构件的数量相对应的相互面积相等的多个分割区域，上述电极焊盘设置为在上述平面观察时覆盖上述多个分割区域各自的重心，在上述平面观察时，上述多个第一连接构件分别与上述电极焊盘连接的连接区域包含上述多个分割区域各自的重心位置。
(附记2-5)
如附记4记载的半导体装置，其中上述第一连接构件的数量为2个，在上述凹部设置在上述纵向的中央时，上述晶体管形成区域由在上述纵向的中央在上述横向上延伸的假想线分割为2个上述分割区域，在上述凹部设置在上述横向的中央时，上述晶体管形成区域由在上述横向的中央在上述纵向上延伸的假想线分割为2个上述分割区域。
(附记2-6)
如附记2-1～2-5中任一项记载的半导体装置，其中，进一步具有控制电路区域，该控制电路区域形成在上述半导体元件中的与上述晶体管形成区域不同的区域且控制上述半导体装置中流过的电流。
(附记2-7)
如附记2-6记载的半导体装置，其中，上述控制电路区域的至少一部分配置在上述晶体管形成区域的凹部内。
(附记2-8)
如附记2-6或2-7记载的半导体装置，其中，在上述控制电路区域中设置温度传感器。
(附记2-9)
如附记2-8记载的半导体装置，其中，上述温度传感器配置在上述平面观察时在上述控制电路区域中的与上述第一连接构件不重叠的部分。
(附记2-10)
如附记2-8或2-9记载的半导体装置，其中，上述温度传感器设置在配置于上述凹部内的上述控制电路区域中的与上述凹部的底面邻接的部位。
(附记2-11)
如附记2-8或2-9记载的半导体装置，其中，上述晶体管形成区域具有作为上述凹部的第一凹部和第二凹部，上述第二凹部从上述第一凹部的底面凹陷，上述控制电路区域的至少一部分位于上述第二凹部内，上述温度传感器设置在上述控制电路区域中的位于上述第二凹部内的部位。
(附记2-12)
如附记2-1～2-11中任一项记载的半导体装置，其中上述半导体元件具有电力用晶体管和与上述电力用晶体管的控制端子连接的控制电极焊盘，上述控制电极焊盘配置于在与上述晶体管形成区域中的上述凹部不同的部位形成缺口的区域。
符号说明
1…半导体装置，11…第一引线框，11a…第一岛部，12…第二引线框，12a…第二岛部，13…第三引线框，13a…第三岛部，14…镀覆层，20…半导体元件，21…源极焊盘(电极焊盘)，21a…连接层，22…栅极焊盘(控制电极焊盘)，23a…MISFET(电力用晶体管)，27…温度传感器，29…有源区域(晶体管形成区域)，30…封闭树脂，41…第一导线(第一连接构件)，41a…连接部分，41b…第一连接部分，41c…第二连接部分，42…第二导线(第二连接构件)，50…基板，66…沟槽，72…沟道形成区域，74…层间绝缘膜，80…第一源极电极(第一金属层、金属层)，81…接触部，82…第二源极电极(第二金属层、金属层)，83…接触部，220…第一狭缝，221…第二狭缝，231…功能元件形成区域，232…第一功能元件形成区域，233…第二功能元件形成区域，270…源极焊盘(电极焊盘)，271…第一保护层，272…第一电极层，273…第二保护层，274…第二电极层，275…连接层，GC、GD、GF、GH…重心位置，GB1、GE1、GG1、GJ1…将晶体管形成区域相互面积相等地分割而成的区域的重心位置，GB2，GE2，GG2，GJ2…将晶体管形成区域相互面积相等地分割而成的区域的重心位置，RX，RY…楔型体(连接区域)。

Claims (33)

1.一种半导体装置，具有半导体元件和第一连接构件，
所述半导体元件具有包含形成有晶体管的除四边形以外的形状的晶体管形成区域的基板和在所述晶体管形成区域上的电极焊盘，
所述第一连接构件在1个部位与所述电极焊盘连接；
所述电极焊盘设置为在其平面观察时覆盖所述晶体管形成区域的重心，
在所述平面观察时，所述第一连接构件与所述电极焊盘连接的连接区域包含所述晶体管形成区域的重心位置。
2.根据权利要求1所述的半导体装置，其中，
所述连接区域的中心位置与所述晶体管形成区域的重心位置一致。
3.一种半导体装置，具有半导体元件和第一连接构件，
所述半导体元件具有包含形成有晶体管的除四边形以外的形状的晶体管形成区域的基板和在所述晶体管形成区域上的电极焊盘，
所述第一连接构件在多个部位与所述电极焊盘连接；
所述晶体管形成区域被分割为与所述第一连接构件的连接部位的数量相对应的相互面积相等的多个分割区域，
所述电极焊盘设置为在其平面观察时覆盖所述多个分割区域各自的重心，
在所述平面观察时，所述第一连接构件与所述电极焊盘连接的连接区域包含所述多个分割区域各自的重心位置。
4.一种半导体装置，具有半导体元件和多个第一连接构件，
所述半导体元件具有包含形成有晶体管的除四边形以外的形状的晶体管形成区域的基板和在所述晶体管形成区域上的电极焊盘，
所述多个第一连接构件与所述电极焊盘连接，
所述晶体管形成区域被分割为与所述第一连接构件的数量相对应的相互面积相等的多个分割区域，
所述电极焊盘设置为在其平面观察时覆盖所述多个分割区域各自的重心，
在所述平面观察时，所述多个第一连接构件与所述电极焊盘分别连接的连接区域包含所述多个分割区域各自的重心位置。
5.根据权利要求3或4所述的半导体装置，其中，
所述多个分割区域以接近正方形的方式被均等分割。
6.根据权利要求3或4所述的半导体装置，其中，
所述连接区域的中心位置与所述分割区域各自的重心位置一致。
7.根据权利要求1～4中任一项所述的半导体装置，其中，
所述半导体元件具有电力用晶体管、与所述电力用晶体管的控制端子连接的控制电极焊盘，
并且，所述半导体装置具有：
安装有所述半导体元件的第一引线框，
与一端连接于所述控制电极焊盘的第二连接构件的另一端连接的第二引线框，和
与一端连接于所述半导体元件的所述第一连接构件的另一端连接的第三引线框。
8.根据权利要求7所述的半导体装置，其中，
所述第一引线框和所述第三引线框构成为含有铜，
所述第一连接构件构成为含有铝，
所述第一引线框和所述第三引线框的至少一方的表面具有镀覆层。
9.根据权利要求8所述的半导体装置，其中，
所述第一引线框具有安装有所述半导体元件的第一岛部，
在所述第一岛部中的安装有所述半导体元件的表面具有镀覆层。
10.根据权利要求8所述的半导体装置，其中，
所述第三引线框具有与所述第一连接构件连接的第三岛部，
在所述第三岛部中的与所述第一连接构件连接的表面具有镀覆层。
11.根据权利要求7所述的半导体装置，其中，
构成为含有铜的所述第二引线框具有与所述第二连接构件连接的第二岛部，
所述第二连接构件构成为含有铝，
在所述第二岛部中的与所述第二连接构件连接的表面具有镀覆层。
12.根据权利要求10所述的半导体装置，其中，
所述第一连接构件通过楔焊与所述电极焊盘连接，并具有与所述电极焊盘连接的连接部分，
在平面观察时，所述连接部分从所述半导体元件向着所述第三岛部延伸。
13.根据权利要求1～4中任一项所述的半导体装置，其中，
具有在所述基板中设置于所述电极焊盘的外部的温度传感器，
所述温度传感器配置于在所述半导体装置进行驱动时所述电极焊盘的外部的区域中热最集中的部位。
14.根据权利要求1～4中任一项所述的半导体装置，其中，
在所述基板中形成有多个沟槽、和分别沿着所述多个沟槽排列且包含作为电流路径的沟道形成区域的多个功能元件形成区域，
所述多个功能元件形成区域包括每单位面积中所述沟道形成区域所占面积相对小的第一功能元件形成区域和每单位面积中所述沟道形成区域所占面积相对大的第二功能元件形成区域，
所述第一功能元件形成区域设置在所述多个功能元件形成区域中的需要抑制产生热的区域。
15.根据权利要求14所述的半导体装置，其中，
所述第一连接构件与所述多个功能元件形成区域电连接，
所述第一功能元件形成区域设置在所述多个功能元件形成区域中的与所述第一连接构件电连接的区域。
16.根据权利要求3所述的半导体装置，其中，
在所述基板中形成有多个沟槽、和分别沿着所述多个沟槽排列且包含作为电流路径的沟道形成区域的多个功能元件形成区域，
所述多个功能元件形成区域包括每单位面积中所述沟道形成区域所占面积相对小的第一功能元件形成区域和每单位面积中所述沟道形成区域所占面积相对大的第二功能元件形成区域，
所述第一功能元件形成区域设置在所述多个功能元件形成区域中的需要抑制产生热的区域，并且
所述第一连接构件与所述多个功能元件形成区域电连接，
所述第一功能元件形成区域设置在所述多个功能元件形成区域中的与所述第一连接构件电连接的区域，并且
所述第一连接构件在多个部位与所述电极焊盘连接，
所述第二功能元件形成区域设置在所述第一连接构件与所述多个功能元件形成区域连接的所述第一功能元件形成区域中的相邻的所述第一功能元件形成区域之间的区域。
17.根据权利要求14所述的半导体装置，其中，
在所述功能元件形成区域与所述电极焊盘之间，形成有与所述功能元件形成区域和所述电极焊盘电连接的金属层，
在所述金属层中的至少与所述电极焊盘相对的部分中设置有1个或多个狭缝。
18.根据权利要求17所述的半导体装置，其中，
所述金属层具有第一金属层和第二金属层，所述第二金属层设置为通过与所述第一金属层电连接的接触部而与所述第一金属层层叠，
在所述第一金属层和所述第二金属层中的至少与所述电极焊盘相对的部分中分别设置有1个或多个狭缝，
所述第一金属层的狭缝与所述第二金属层的狭缝在所述第一金属层和所述第二金属层的层叠方向上相对。
19.根据权利要求18所述的半导体装置，其中，
具有在所述功能元件形成区域上形成的覆盖所述第一金属层和所述第二金属层的层间绝缘膜，
所述层间绝缘膜埋入所述第一金属层的狭缝和所述第二金属层的狭缝中。
20.根据权利要求1～4中任一项所述的半导体装置，其中，
所述电极焊盘构成为含有铜。
21.根据权利要求1～4中任一项所述的半导体装置，其中，
在所述电极焊盘的表面设置有与所述第一连接构件连接的连接层。
22.根据权利要求1～4中任一项所述的半导体装置，其中，
所述电极焊盘的厚度为以上。
23.根据权利要求22所述的半导体装置，其中，
所述电极焊盘的厚度为以上。
24.根据权利要求1～4中任一项所述的半导体装置，其中，
所述第一连接构件为铝，
具有至少将所述半导体元件和所述第一连接构件封闭的封闭树脂，
所述封闭树脂的线膨胀系数大于10ppm/K且小于15ppm/K。
25.根据权利要求24所述的半导体装置，其中，
所述封闭树脂的线膨胀系数为12ppm/K。
26.根据权利要求24所述的半导体装置，其中，
所述封闭树脂中添加有含有铝和镁的离子掺杂材料。
27.根据权利要求1～4中任一项所述的半导体装置，其中，
所述电极焊盘具有：
覆盖在层间绝缘膜上的第一保护层，
覆盖在所述第一保护层上的第一电极层，
覆盖在所述第一电极层上的第二保护层，和
覆盖在所述第二保护层上的第二电极层；
所述第一保护层和所述第二保护层的各自的维氏硬度比所述第一电极层和所述第二电极层的各自的维氏硬度大。
28.根据权利要求27所述的半导体装置，其中，
所述第一电极层和所述第二电极层含有铝或铝合金，
所述第一保护层和所述第二保护层含有氮化钛。
29.根据权利要求1～4中任一项所述的半导体装置，其中，
所述第一连接构件是楔焊到所述电极焊盘上的铝导线。
30.根据权利要求29所述的半导体装置，其中，
所述铝导线的线径为300μm以上且400μm以下。
31.根据权利要求1～4中任一项所述的半导体装置，其中，
所述第一连接构件是楔焊到所述电极焊盘上的铜导线。
32.根据权利要求1～4中任一项所述的半导体装置，其中，
所述半导体元件具有电力用晶体管和控制所述电力用晶体管的控制电路。
33.根据权利要求1～4中任一项所述的半导体装置，其中，
该半导体装置的导通电阻为30mΩ以下。
CN201980023618.0A 2018-04-11 2019-04-11 半导体装置 Active CN111937126B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-076113 2018-04-11
JP2018076113 2018-04-11
PCT/JP2019/015863 WO2019198800A1 (ja) 2018-04-11 2019-04-11 半導体装置

Publications (2)

Publication Number Publication Date
CN111937126A CN111937126A (zh) 2020-11-13
CN111937126B true CN111937126B (zh) 2024-02-13

Family

ID=68163703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980023618.0A Active CN111937126B (zh) 2018-04-11 2019-04-11 半导体装置

Country Status (5)

Country Link
US (2) US20210098346A1 (zh)
JP (2) JP7346385B2 (zh)
CN (1) CN111937126B (zh)
DE (1) DE112019001917T5 (zh)
WO (1) WO2019198800A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7225722B2 (ja) * 2018-11-16 2023-02-21 富士電機株式会社 リードフレーム、半導体装置及び半導体装置の製造方法
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device
JP7306294B2 (ja) * 2020-02-19 2023-07-11 株式会社デンソー 半導体モジュール
EP4057359A1 (en) * 2021-03-08 2022-09-14 Nexperia B.V. Semiconductor device comprising mutually separated trench structures
EP4160622A1 (en) * 2021-09-30 2023-04-05 Infineon Technologies Austria AG Device for controlling trapped ions with reinforced ion trap metal layer
CN113690318B (zh) * 2021-10-25 2022-05-03 陕西亚成微电子股份有限公司 一种纵向bcd器件及其制备方法
CN113690319B (zh) * 2021-10-25 2022-05-03 陕西亚成微电子股份有限公司 一种能够抑制寄生的纵向bcd器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963140B2 (en) * 2003-03-17 2005-11-08 Analog Power Intellectual Properties Transistor having multiple gate pads
JP2013507007A (ja) * 2009-10-02 2013-02-28 アーカンソー パワー エレクトロニクス インターナショナル インコーポレイテッド 半導体装置およびその形成方法
CN103370777A (zh) * 2011-02-15 2013-10-23 夏普株式会社 半导体装置
CN106463541A (zh) * 2014-05-23 2017-02-22 松下知识产权经营株式会社 碳化硅半导体装置
JP2017147433A (ja) * 2015-12-16 2017-08-24 ローム株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4248953B2 (ja) * 2003-06-30 2009-04-02 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2014003095A (ja) * 2012-06-15 2014-01-09 Denso Corp 半導体装置
JP6435562B2 (ja) * 2014-12-02 2018-12-12 ローム株式会社 半導体装置および半導体装置の製造方法
US9941266B2 (en) * 2015-12-16 2018-04-10 Rohm Co., Ltd. Semiconductor device
TWI620407B (zh) * 2016-12-23 2018-04-01 Actron Technology Corporation 車用整流器封裝模組及模組中溫度感測器的連接狀態偵測方法
US20200111727A1 (en) * 2017-03-01 2020-04-09 Sumitomo Electric Industries, Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963140B2 (en) * 2003-03-17 2005-11-08 Analog Power Intellectual Properties Transistor having multiple gate pads
JP2013507007A (ja) * 2009-10-02 2013-02-28 アーカンソー パワー エレクトロニクス インターナショナル インコーポレイテッド 半導体装置およびその形成方法
CN103370777A (zh) * 2011-02-15 2013-10-23 夏普株式会社 半导体装置
CN106463541A (zh) * 2014-05-23 2017-02-22 松下知识产权经营株式会社 碳化硅半导体装置
JP2017147433A (ja) * 2015-12-16 2017-08-24 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
DE112019001917T5 (de) 2020-12-24
US20210098346A1 (en) 2021-04-01
CN111937126A (zh) 2020-11-13
US20240087996A1 (en) 2024-03-14
JP2023158057A (ja) 2023-10-26
JP7346385B2 (ja) 2023-09-19
WO2019198800A1 (ja) 2019-10-17
JPWO2019198800A1 (ja) 2021-04-22

Similar Documents

Publication Publication Date Title
CN111937126B (zh) 半导体装置
JP6510310B2 (ja) 半導体装置
JP6832094B2 (ja) パワーモジュール及びモータ駆動回路
JP6509621B2 (ja) 半導体装置
US10249759B2 (en) Connection arrangements for integrated lateral diffusion field effect transistors
US20020179945A1 (en) Power semiconductor device
TWI785010B (zh) 用於積體側向擴散場效電晶體之連接配置
JP2017147433A (ja) 半導体装置
JPWO2011093472A1 (ja) 半導体装置
CN108110001B (zh) 半导体器件
EP3007231B1 (en) Semiconductor device
US11183589B2 (en) Semiconductor device and manufacturing method therefor
JP7182599B2 (ja) 半導体装置及びパワーモジュール
JP6963982B2 (ja) 半導体装置およびその製造方法
US10355083B2 (en) Semiconductor device
JP7463483B2 (ja) 半導体装置
JP5825443B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP2022082883A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant