JP5949486B2 - 半導体装置 - Google Patents

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本発明は、例えば乗用車、トラック、バス等の車両や家庭用機器又は産業用機器に適用されて好適な半導体装置に関する。
パワーMOSFETやIGBT(Insulated Gate Bipolar Transistor)等の半導体素子が実装される半導体装置でLD(Laterally Diffused)と呼ばれる主電極を同一面に配置してドレイン近傍の不純物を横方向に拡散する構造の半導体装置では、放熱性を高めることと外部からの高いサージ耐性(ESD耐量:Electro Static Discharge)が求められる。特にモータ等の負荷への出力を制御する出力素子の用途に使用される素子は出力特性の改善の観点から低損失が求められるため低抵抗となり、ESD耐量とはトレードオフの関係にある。
放熱性を高める観点では以下の特許文献1に記載されるように、最外側のトランジスタのコレクタコンタクトへの接触面積を内側の接触面積よりも小さくすることが提案されており、ESD耐量を高める観点では、以下の特許文献2に記載されるように、別途不純物拡散埋込層を追加してソース領域近傍にブレーク電流が流れにくくすることが提案されている。
特開2005−353843号公報 特開2002−353441号公報
ところが特許文献1では、内側の接触面積が大きくなる分チップ全体の面積が増大することを招き、特許文献2では、放熱性が悪い中央部と外周部でトランジスタの動作が同一で中央部の発熱が最大となって、ESD耐量の向上が困難となる。つまり、従来技術においては、放熱性を高めつつESD耐量を十分に向上できないという問題がある。
本発明は、上記問題に鑑み、放熱性を高めつつESD耐量を十分に向上することができる半導体装置を提供することを目的とする。
上記の課題を解決するため、本発明による半導体装置は、第一半導体素子と、当該第一半導体素子よりも主電極間のブレークダウン耐圧の低い第二半導体素子とをそれぞれ複数並列接続して構成される半導体装置であって、前記第一半導体素子は、第1導電型の半導体層と、前記半導体層の表面部に形成されるソース領域と、前記ソース領域とは離間して前記半導体層の表面部に形成されるドレイン領域と、前記半導体層の表面部に熱酸化処理によって形成されるLOCOS酸化膜と、前記LOCOS酸化膜と隣接する前記半導体層内に形成される第1導電型の拡散層と、を含む横型MOSFETであり、前記第二半導体素子は、前記第一半導体素子と同一の構造を有し、前記拡散層の左端から前記LOCOS酸化膜の右端までの長さと、前記拡散層の不純物濃度と、を異ならせた横型MOSFETであり、前記第一半導体素子を複数並列する領域の外側に前記第二半導体素子を複数配置することを特徴とする。ここで、前記第一半導体素子の制御電極と前記第二半導体素子の制御電極は相互に接続されていないこととし、前記第二半導体素子の制御電極と接地側の主電極とが短絡されていることとしてもよい。
本発明によれば、ESDにより第一半導体素子と第二半導体素子に高電圧が印加される場合、外側の第二半導体素子のブレークダウン耐圧(電圧)が低いことから先にブレークダウンして放熱するため、第一半導体素子が分布する放熱性が悪い中央部の発熱を抑制することができ、かつ、第一半導体素子は保護される。また本発明では、ブレークダウン耐圧は素子の大きさに影響を与えず内部の構成要素の長さや不純物濃度により調節できるため、半導体装置の面積を増大させることも抑制できる。つまり本発明では放熱性を高めてESD耐量を高めることができる。
本発明に係る実施例の半導体装置1の一実施形態についての外観を正面側から視て示す模式図である。 実施例の半導体装置1の積層構造と半導体素子2、3のブレークダウン電圧の調整態様について示す模式図である。 従来の半導体装置51の発熱態様を示す模式図である。 実施例の半導体装置1の放熱態様を示す模式図である。
以下、本発明を実施するための形態について、添付図面を参照しながら説明する。
図1に示すように、本実施例の半導体装置1は、支持基盤100上に後述する図2に示す構造の横型MOSFETである第一半導体素子2を例えば四行四列のマトリクス状に配列して、その外周側の図1に示す網掛けの外周領域に同じく図2に示す構造である第二半導体素子3を例えば二十個を一周だけ配列して、全体として半導体素子2、3を六行六列のマトリクス状に配列する。
さらに、本実施例の半導体装置1では、通常のパターニング等の配線処理を施して、それぞれの半導体素子2、3の主極のドレイン側及びソース側を並列接続して、ドレイン端子D及びソース端子Sに接続されるものとしている。
本実施例において第二半導体素子3は第一半導体素子2に比べて主極間のブレークダウン電圧(耐圧)が低く設定される。以下ブレークダウン電圧についての設定態様について図2を用いて述べる。図2に示すように第一半導体素子2、第二半導体素子3の基本構成や積層構造は同一であり、詳細な構造及び製造方法、動作等については、例えば特開2009−130021号公報に示されるように公知であるため、本発明に関連する部分について主に説明する。
本実施例の半導体素子2、3は、図2に示すように、支持基板100、活性層N−101、ゲート酸化膜102、ゲートポリサイド電極103、ボディP層104、LOCOS酸化膜105(LOCOS: Local Oxidation of Silicon)、ドリフトN−拡散層106、n+ドレイン領域107、n+ソース領域108、p+基板電極109を含んで構成される。
支持基板100及び活性層N−101は、シリコンウェハで構成される。このうち、活性層N−101は、シリコンウェハに不純物(典型的にはホスフィン(P))を注入することにより、導電型がn−型にされるシリコン半導体層である。なお、ドリフトN−拡散層106は、LOCOS酸化膜105の下で、活性層N−101内に形成される。このドリフトN−層106のドーズ量により、第一半導体素子2、第二半導体素子3のオン抵抗が調整される。
LOCOS酸化膜105は、ゲート酸化膜102が形成される前に、例えばシリコン窒化膜(SiN)をマスクとして熱酸化処理によって形成されるシリコン酸化膜である。
ボディP層104は、ゲート酸化膜102及びゲートポリサイド電極103が形成される前に、活性層N+101の表面から不純物(典型的には、ボロン(B))を注入することにより、導電型がp−型にされている拡散層である。このp−型は、p+型よりも不純物濃度が低い領域である。不純物濃度は、所望の耐圧強度を実現できる程度の不純物濃度に設定される。
ゲート酸化膜102は、ボディP層104を形成した後に、熱酸化処理によって形成される酸化層である。このゲート酸化膜102の下に位置するボディP層104には、第一半導体素子2、第二半導体素子3のMOSFETとしてのチャネル領域が形成される。
ゲートポリサイド電極103は、シリサイドとポリシリコンを積層構造にしたゲート電極である。シリサイドは、高融点金属あるいは遷移金属とシリコンを熱処理で合金化したものであり、例えば、WSi又はMoSiシリサイドを用いることができる。
n+ドレイン領域107は、LOCOS酸化膜105の図2中右端に隣接する領域でn−活性層101の表面から不純物(典型的にはホスフィン(P))を注入することにより、n−活性層101内に形成されるドレイン領域である。このn+ドレイン領域107は、n+ソース領域108と同様に、n−型よりも不純物濃度が高いn+型に設定される領域である。
n+ソース領域108は、ボディP層104の一部の領域(図2中ゲートポリサイド電極103の左端近傍の領域)に不純物(典型的にはホスフィン(P))を注入することにより、導電型がn+型にされている。なお、n+型は、n−型よりも不純物濃度が高い領域である。
p+基板電極109は、ボディP層104の表面から不純物(典型的には、ボロン(B))を注入することにより、導電型がp型にされている領域であり、ボディP層104を接地電位に保持するためのp+型の拡散層である。このp+基板電極109は接地されており、ボディP層104は、p+基板電極109を介して接地されるとともにソース端子Sに上述した配線により並列接続され、ゲートポリサイド電極103からはゲート端子(制御電極)が引き出され、n+ドレイン領域107はドレイン端子Dに上述した配線により並列接続される。
図2中において、ボディP層104の右端又はドリフトN−拡散層106の左端からLOCOS酸化膜105の右端までの長さがドリフト長L1であり、ゲートポリサイド電極103の右端までの長さがフィールとプレート長L2である。半導体素子2よりも半導体素子3のブレークダウン電圧を低くするにあたっては、ドリフト長L1とドリフトN−拡散層106の不純物濃度を最適値となるように調節する。例えば、半導体素子2よりも半導体素子3においてドリフト長L1を長くし、ドリフトN−拡散層106の不純物濃度を高くする。
また、本実施例においては、第一半導体素子2のゲート端子(制御電極)と第二半導体素子3のゲート端子(制御電極)は相互に接続しないものとし、第二半導体素子3のゲート端子は、設置されているものとしている。
上述した本実施例の半導体装置1によれば以下のような作用効果を得ることができる。つまり、主に半導体装置1の設置時の作業中に作業員により発生するESDにより通常の図3に示すような半導体装置51においては、半導体素子52に高電圧が印加される場合において、並列接続される半導体素子52が全て同じブレークダウン電圧であることから、中央部Cの放熱性の悪い領域において発熱が最大となる不都合が生じるが、本実施例では、外周側に位置する外側の第二半導体素子3のブレークダウン耐圧(電圧)が低いことから第一半導体素子2よりも先にブレークダウンして放熱するものとすることができる。
このため、図4に示すように、第一半導体素子3が分布する放熱性が悪い中央部Cの発熱を抑制することができ、かつ、第一半導体素子2にはESD起因の電流は流れずに保護され、特にゲート酸化膜102の破壊を防止することができる。さらに、外周側の第二半導体素子3の発熱を外周側の四方向により効率的に発散させ放熱効果も高めることができる。また本実施例では、ブレークダウン耐圧は半導体素子の大きさに影響を与えず内部の構成要素の長さや不純物濃度により調節できるため、半導体装置1の面積を増大させることも抑制できる。
また、ESDが印加される状況では第一半導体素子2、第二半導体素子3ともにゲート端子には制御電圧がかからない半導体装置1の設置や交換の作業中にほぼ限られる。ここでゲート端子は、このような作業中においてフローティング状態となり、電位が安定していない状態になることが多い。そこで本実施例ではゲート端子とソース端子を短絡し接地しているので、ブレークダウン電圧はドレインとソースの間の電圧でのみ定まるため、第二半導体素子3を第一半導体素子2よりもブレークダウン電圧が低く設定するにあたっての設計をより容易なものとすることができる。
また第二半導体素子3を例えばダイオード等の逆方向性素子により構成することも本発明には含まれるが、第二半導体素子3を実施例のように第一半導体素子2と同様の構造とし、ドリフト長L1とドリフトN−拡散層106の不純物濃度によりブレークダウン電圧を相違させることにより、第二半導体素子3を第一半導体素子2よりもブレークダウン電圧が低く設定するにあたっての設計をより容易なものとすることができる。
つまり、上述した二つのパラメータであるドリフト長L1とドリフトN−拡散層106の不純物濃度以外の他パラメータは同じとすることができるので、他パラメータの製造上のバラツキに起因する設計上の誤差を極力なくし、第二半導体素子3のブレークダウン電圧を確実に第一半導体素子2より低くして、ESDによる電流をより確実に外側の第二半導体素子3に流すことができる。
なお、本実施例の半導体装置1において四行四列のマトリクス状にアレイ状に配列された半導体素子2は例えばモータ等の負荷を駆動制御するインバータ等に用いることができる。外側の半導体素子3についてはダミー素子として用いることもでき、その他のスイッチングを行う素子として用いることができる。
以上本発明の好ましい実施例について詳細に説明したが、本発明は上述した実施例に制限されることなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形および置換を加えることができる。
例えばマトリクス配列される第一半導体素子2の数や、第一半導体素子2の外周に第二半導体素子3を何周配列するかについては、半導体装置1に要求される耐圧と放熱性能に基づいて適宜設定される値であり、上述した数値に限定されるものではない。
また本発明の半導体装置1は半導体素子がMOSFETに限られるものではなく、IGBT等の他種の半導体素子を用いる場合においても同様に適用することができ、他種の半導体素子を混合して用いる形態にも適用することができ、接地態様についても上述した態様に限られるものではない。
本発明は、アレイ状に半導体素子が配置される半導体装置において、半導体素子のブレークダウン耐圧を高め出力特性も劣化させることもなくかつ放熱性を高めることができるため、種々の半導体関連装置に適用して有益なものである。もちろん、乗用車、トラック、バス等の様々な車両のインバータ等に適用される半導体モジュールに適用しても有益なものである。
1 半導体装置
2 第一半導体素子
3 第二半導体素子
100 支持基板
101 活性層N−
102 ゲート酸化膜
103 ゲートポリサイド電極
104 ボディP層
105 LOCOS酸化膜
106 ドリフトN−拡散層
107 n+ドレイン領域
108 n+ソース領域
109 p+基板電極
L1 ドリフト長
L2 フィールドプレート長

Claims (3)

  1. 第一半導体素子と、当該第一半導体素子よりも主電極間のブレークダウン耐圧の低い第二半導体素子とをそれぞれ複数並列接続して構成される半導体装置であって、
    前記第一半導体素子は、
    第1導電型の半導体層と、
    前記半導体層の表面部に形成されるソース領域と、
    前記ソース領域とは離間して前記半導体層の表面部に形成されるドレイン領域と、
    前記半導体層の表面部に熱酸化処理によって形成されるLOCOS酸化膜と、
    前記LOCOS酸化膜と隣接する前記半導体層内に形成される第1導電型の拡散層と、
    を含む横型MOSFETであり、
    前記第二半導体素子は、前記第一半導体素子と同一の構造を有し、前記拡散層の左端から前記LOCOS酸化膜の右端までの長さと、前記拡散層の不純物濃度と、を異ならせた横型MOSFETであり、
    前記第一半導体素子を複数並列する領域の外側に前記第二半導体素子を複数配置することを特徴とする半導体装置。
  2. 前記第一半導体素子の制御電極と前記第二半導体素子の制御電極は相互に接続されていないことを特徴とする請求項1に記載の半導体装置。
  3. 前記第二半導体素子の制御電極と接地側の主電極とが短絡されていることを特徴とする請求項2に記載の半導体装置。
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