JP5949486B2 - 半導体装置 - Google Patents
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Description
2 第一半導体素子
3 第二半導体素子
100 支持基板
101 活性層N−
102 ゲート酸化膜
103 ゲートポリサイド電極
104 ボディP層
105 LOCOS酸化膜
106 ドリフトN−拡散層
107 n+ドレイン領域
108 n+ソース領域
109 p+基板電極
L1 ドリフト長
L2 フィールドプレート長
Claims (3)
- 第一半導体素子と、当該第一半導体素子よりも主電極間のブレークダウン耐圧の低い第二半導体素子とをそれぞれ複数並列接続して構成される半導体装置であって、
前記第一半導体素子は、
第1導電型の半導体層と、
前記半導体層の表面部に形成されるソース領域と、
前記ソース領域とは離間して前記半導体層の表面部に形成されるドレイン領域と、
前記半導体層の表面部に熱酸化処理によって形成されるLOCOS酸化膜と、
前記LOCOS酸化膜と隣接する前記半導体層内に形成される第1導電型の拡散層と、
を含む横型MOSFETであり、
前記第二半導体素子は、前記第一半導体素子と同一の構造を有し、前記拡散層の左端から前記LOCOS酸化膜の右端までの長さと、前記拡散層の不純物濃度と、を異ならせた横型MOSFETであり、
前記第一半導体素子を複数並列する領域の外側に前記第二半導体素子を複数配置することを特徴とする半導体装置。 - 前記第一半導体素子の制御電極と前記第二半導体素子の制御電極は相互に接続されていないことを特徴とする請求項1に記載の半導体装置。
- 前記第二半導体素子の制御電極と接地側の主電極とが短絡されていることを特徴とする請求項2に記載の半導体装置。
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