JP4292595B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、絶縁分離用トレンチにより囲まれた島状領域内に負荷駆動用の横型構造の半導体スイッチング素子を形成するようにした半導体装置に関する。
【0002】
【従来の技術】
高電圧出力が要求される用途に供される半導体装置、例えば、EL(Electro Luminescence)パネルのようなマトリクス型表示装置を駆動するためのドライバICにあっては、その出力段にLDMOS(Lateral Double-diffused MOS :横型二重拡散MOSFET)のような高耐圧の半導体スイッチング素子が用いられている。このようなLDMOSとしては、例えば特開平8−64690号公報に見られるように、SOI(Silicon On Insulator)基板に対し実質的なPIN構造を備えたLDMOSを形成することにより、耐圧の向上を図ることが行われている。
【0003】
具体的には、上記公報に記載された半導体装置は、図19に模式的に示した断面構造となっている。即ち、図19において、シリコン層1は、シリコン基板より成るベース基板2上に、絶縁分離膜であるシリコン酸化膜3を介して配置されたSOI構造となっており、このシリコン層1には、絶縁分離用トレンチ内のシリコン酸化膜4によって他の素子形成領域から分離された状態の島状シリコン層1aが形成されている。上記島状シリコン層1aのうち、シリコン酸化膜3に接する領域には、低不純物濃度の電界緩和層5が形成されている。この電界緩和層5は、実質的に真性半導体層として機能するように、不純物濃度が極めて低い状態とされている。
【0004】
島状シリコン層1aの上部にはN−層より成るドリフト層6が形成されている。このドリフト層6は低不純物濃度層として設けられるものであるが、上記電界緩和層5よりは高い不純物濃度に設定されている。島状シリコン層1aには、電界緩和層5に到達するPウェル7、ゲート8に対し自己整合的な位置に存するチャンネルPウェル9がそれぞれ形成されており、そのPウェル9内にはNチャネルMOSFETのためのソース層10(N+層)と、当該Pウェル9の電位を取るためのP+拡散層11とが形成されている。ドリフト層6の表面側には、高濃度のN+層より成るドレインコンタクト層12が形成されている。また、Pウェル9とドレインコンタクト層12との間には、電界緩和のためのLOCOS酸化膜13が形成されている。
【0005】
以上のような構成によって、Pウェル9の表面部にNチャネル領域を備えたLDMOS14の基本構造が形成されている。尚、LDMOS14のソース層10とベース基板2とは同電位となるように設定される。
【0006】
このような構成においては、電界緩和層5は不純物濃度が極めて低い半導体層であるため、Pウェル7及び9(P型層)、電界緩和層5(実質的なI層:真性半導体層)、ドリフト層6及びドレインコンタクト層12(N型層)により、それらが実質的にPIN構造を構成している。このような素子構造によれば、NチャネルMOSFETのドレイン側に正極性の高電圧が印加された場合には、その印加電圧が、電界緩和層5中に生ずる空乏層とシリコン酸化膜3とで有効に分担されるようになり、これによって高耐圧が達成されることになる。つまり、シリコン酸化膜3は、ドレイン及びベース基板2間に印加された状態となる高電圧を支える役割を果たしている。
【0007】
【発明が解決しようとする課題】
上記のようなLDMOS14を出力段に備えたドライバICにおいては、そのLDMOS14により負荷電流を断続する関係上、発熱対策が必要となるものであり、一般的には、ベース基板2の下面にヒートシンクを配置することが行われる。従って、この場合には、LDMOS14からの放熱経路(伝熱経路)にシリコン酸化膜3が存在することになる。ところが、シリコン酸化膜3の熱伝導率は、シリコンの1/100程度しかなく、しかも、シリコン酸化膜3は、前述したように高電圧を支える役目を果たしているため、ある程度以上の膜厚(例えば3μm程度)が必要となるものであり、その結果、シリコン酸化膜3の存在が放熱の妨げとなって放熱効率に大きな悪影響を及ぼすことになる。
【0008】
このため、ヒートシンクを設けたにも拘らず、LDMOS14からの放熱が不十分になって当該LDMOS14の温度が上昇することがあり、結果的に、LDMOS14におけるキャリア移動度が低下して出力電流が低下するという不具合が出てくる。また、場合によっては、LDMOS14の温度が異常に上昇して、その熱破壊を引き起こす恐れも出てくる。
【0009】
このような問題点に対処可能な手段としては、例えば特開平9−97832号公報に見られるように、SOI基板の絶縁分離膜を構成するシリコン酸化膜における耐圧が低くても良い領域に、他の部位より膜厚が薄い薄肉領域を設けて、この領域に多結晶シリコンを配置する構成とした半導体装置が考えられている。しかしながら、SOI基板の絶縁分離膜であるシリコン酸化膜は、ベース基板とシリコン層(SOI層)との間の埋込膜として設けられるものであって、その決められた位置のみに薄肉領域を形成するためには、工程数が大幅に増えるという事情があり、総じて製造が面倒になるという問題点があった。
【0010】
本発明は上記事情に鑑みてなされたものであり、その目的は、ベース基板上に当該ベース基板と電気的に絶縁した状態で設けられた半導体層に負荷駆動用の半導体スイッチング素子を形成する構造のものでありながら、その半導体スイッチング素子の温度上昇を、容易に製造可能な手段によって効果的に抑制可能になるなどの効果を奏する半導体装置を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために請求項1に記載したような手段を採用できる。この手段によれば、ベース基板(22)上に絶縁状態で設けられた半導体層(24)に横型構造の半導体スイッチング素子(44)を形成した場合、その半導体スイッチング素子における発熱現象は、主として半導体層(24)の表面側で起きるものである。請求項1記載の手段では、半導体スイッチング素子(44)の形成領域である複数の島状領域(24a)の外周囲部位に他の素子形成領域との間の電気的な干渉を防止するためにバッファ領域(28)が形成されているが、半導体層(24)の表面側で起きた熱は、半導体層(24)上に、各島状領域(24a)を包囲した一体的な状態で且つバッファ領域(28)に対して電気的に接続された状態で形成された伝熱部材(43)に伝えられるようになり、これにより、半導体スイッチング素子(44)の温度上昇が抑制されることになる。この場合、半導体スイッチング素子(44)から伝熱部材(43)に至る伝熱経路には、前記島状領域(24a)のための絶縁分離用トレンチ(25)が存在するが、この絶縁分離用トレンチ(25)にあっては、その内部に設けられる絶縁膜の膜厚を比較的小さく設定しても所期の目的を達成できるから、その絶縁分離用トレンチ(25)が放熱の妨げとなる事態を極力抑制することができ、結果的に、半導体スイッチング素子(44)の温度上昇を効果的に抑制可能になる。また、半導体層(24)の表面側に、伝熱部材(43)を形成するだけで済むから、工程数が大幅に増加する恐れがなくなって容易に製造可能になる。また、電気的干渉の防止機能を上げるためにバッファ領域(28)の電位をグランド電位或いは電源電位に固定する場合に、上記伝熱部材(43)を電位固定用の配線パターンとして兼用できるようになるから、全体の構造が簡単化するようになる。
しかも、特に、各半導体スイッチング素子(44)がタイミングをずらして動作されるような状態時において、動作状態となった半導体スイッチング素子(44)からの熱を、広い範囲にわたった状態の伝熱部材(43)全体で拡散・吸収できるようになり、そのスイッチング素子(44)の温度上昇を効果的に抑制できることになる。
【0012】
請求項3記載の半導体装置のように、前記半導体層(24)が、前記ベース基板(22)上に絶縁分離膜(23)を介して形成されたSOI構造のものであった場合において、前記絶縁分離用トレンチ(25)内に設けられる絶縁膜(26)の横方向の膜厚の合計寸法を、上記絶縁分離膜(23)の膜厚より小さい値に設定したときには、その絶縁分離用トレンチ(25)が放熱の妨げとなる事態を的確に抑制できて、半導体スイッチング素子(44)の温度上昇を効果的に抑制できるようになる。
【0014】
請求項4記載の半導体装置のように、前記伝熱部材(43)を、上記バッファ領域(28)上に当該バッファ領域(28)と伝熱的に設けることができる。このような手段によれば、半導体層(24)と伝熱部材(43)との間の熱伝導率が向上するから、半導体スイッチング素子(44)の温度上昇をより効果的に抑制できるようになる。この場合、上記バッファ領域(28)は、半導体スイッチング素子(44)に対し電気的に影響を与えない状態とすることができるから、伝熱部材(43)の存在が半導体スイッチング素子(44)の電気的特性に悪影響を及ぼす恐れがなくなる。
【0016】
請求項5記載の半導体装置のように、前記伝熱部材(43)を、前記半導体スイッチング素子(44)のための電極膜(40、41、42)を形成する第1層配線部材を利用して形成する構成とした場合には、その電極膜(40、41、42)の形成時において伝熱部材(43)を同時に形成可能となるから、工程数が増えることがなくなるものであり、結果的に、さらに容易に製造できるようになる。
【0017】
請求項6記載の半導体装置のように、前記伝熱部材(43)を、前記半導体層(24)上に設けられた電極パッド部(45、45′、45″)に伝熱的に接続する接続手段(46、49、50、53、54、55)を設けた場合には、半導体スイッチング素子(44)から伝熱部材(43)に伝えられた熱を、上記接続手段(46、49、50、53、54、55)及び電極パッド部(45、45′、45″)を通じて外部に放散可能となって、半導体スイッチング素子(44)の温度上昇をさらに抑制可能となる。
【0018】
請求項7記載の半導体装置のように、上記のように伝熱部材(43)が伝熱的に接続される電極パッド部(45、45′、45″)として、半導体層(24)に形成された回路素子とは電気的に切り離された状態のダミー電極を利用する構成とした場合には、ダミー電極の有効利用を図り得ることになる。
【0019】
請求項8記載の半導体装置のように、半導体装置用パッケージ(51)内から外部に引き出された状態の補助伝熱部材(47、56)に対し前記電極パッド部(45、45′、45″)を伝熱的に接続する構成とした場合には、半導体スイッチング素子(44)から伝熱部材(43)に伝えられた熱を、上記補助伝熱部材(47、56)を通じて外部に効率良く放散可能となるから、半導体スイッチング素子(44)の温度上昇抑制効果が一段と上がるようになる。
【0020】
請求項9記載の半導体装置のように、上記のような補助伝熱部材として、半導体装置用パッケージ(51)のためのリードピン(47)を利用する構成とした場合には、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【0021】
請求項10記載の半導体装置のように、前記補助伝熱部材(47、56)を、半導体装置用パッケージ(51)に備えられたヒートシンク(52)に伝熱的に接触させる構成とした場合には、半導体スイッチング素子(44)からの熱を当該ヒートシンク(52)を通じて効率良く放散できるようになって、その半導体スイッチング素子(44)の温度上昇をさらに効果的に抑制できるようになる。
【0022】
【発明の実施の形態】
(第1の実施の形態)
図1〜図5には本発明の第1実施例が示されており、以下これについて説明する。
図1(a)、(b)には高耐圧LDMOS(横型二重拡散MOSFET:本発明でいう半導体スイッチング素子に相当)の模式的な縦断面構造が示され、図2には当該LDMOSの概略的な平面レイアウトが示されている。
【0023】
図1(a)において、半導体基板21は、単結晶シリコン基板より成るベース基板22上に、シリコン酸化膜23(本発明でいう絶縁分離膜に相当)を介して単結晶シリコン層24(本発明でいう半導体層に相当)を設けたSOI構造となっており、この単結晶シリコン層24には、例えばリング形状をなす絶縁分離用トレンチ25によって他の素子形成領域から分離された状態の島状シリコン層24a(本発明でいう島状領域に相当)が形成されている。
【0024】
尚、上記単結晶シリコン層24の膜厚は10μm程度に設定され、上記シリコン酸化膜23の膜厚は3μm程度に設定される。また、上記絶縁分離用トレンチ25は、絶縁膜としてのシリコン酸化膜26及びポリシリコン27により埋め戻された状態となっているが、そのシリコン酸化膜26の膜厚は0.7μm程度に設定されている。従って、絶縁分離用トレンチ25内に存在するシリコン酸化膜26の横方向の膜厚の合計寸法は、前記シリコン酸化膜23の膜厚(3μm程度)より小さな値(1.4μm程度)に設定された状態となる。
【0025】
一方、上記単結晶シリコン層24における島状シリコン層24aの外周囲部分、つまり絶縁分離用トレンチ25に隣接する外周囲部分は、後述するバッファ領域28として機能するように構成されている。
【0026】
上記島状シリコン層24aのうち、シリコン酸化膜23に接する領域には、低不純物濃度の電界緩和層29が形成されている。この電界緩和層29は、ボロン或いはリン、砒素、アンチモンなどの不純物濃度が極めて低い状態(1×1014/cm3程度以下)の単結晶シリコン層で、実質的に真性半導体層(I層)として機能するものであり、その厚さは少なくとも1μm以上となるように設定される。
【0027】
島状シリコン層24aの上部は、N−拡散層より成るドリフト層30となっている。このドリフト層30は、比較的高い抵抗が必要であるため低不純物濃度層として設けられるものであるが、前記電界緩和層29よりは高い不純物濃度に設定されている。
【0028】
島状シリコン層24aには、ドリフト層30の表面側からP型の不純物を拡散することによって、平面形状がリング形状(例えば長円形状)をなす二重ウェル31が形成されている。この二重ウェル31は、前記電界緩和層29内に達するPウェル31a及びその表面側部位に上記Pウェル31aと連続するように位置されたチャネル形成用のPウェル31bとにより構成されている。このPウェル31bは、N+拡散層より成るソース拡散層32と共に周知の二重拡散技術により形成されるものであり、これにより、そのPウェル31bの表面部にNチャネル領域が形成される構成となっている。
【0029】
また、Pウェル31bの表面側には、当該Pウェル31bの電位を取るためのP+拡散層より成るソース拡散層33が形成されている。この場合、上記二重ウェル31並びにソース拡散層32、33は、その平面形状がリング形状に形成されているから、上記Nチャネル領域の平面形状も同様のリング形状に形成されることになる。このようにNチャネル領域をリング形状にレイアウトした場合には、電界の集中を緩和して大電流を流し得るようになる高耐圧のFET構造を実現できることになる。
【0030】
島状シリコン層24aには、リング形状をなす前記ソース拡散層32の中心部に位置するようにしてN型不純物を拡散したディープドレイン領域としてのNウェル34が棒形状に形成されている。このNウェル34は、前記Pウェル31aの接合深さと同程度の深さ(本実施例では若干深い状態)に形成されている。また、Nウェル34の表面部には、N+拡散層より成るドレインコンタクト層35が形成されている。尚、上記Nウェル34の不純物濃度は、ドリフト層30の不純物濃度及びドレインコンタクト層35の不純物濃度の中間レベルに設定されるものである。
【0031】
また、前記バッファ領域28には、N型不純物を前記Nウェル34と同じ接合深さに拡散した不純物拡散層28aが形成されており、その表面部にはN+拡散層より成るバッファ領域用コンタクト層36が形成されている。
【0032】
単結晶シリコン層24上には、Pウェル31bとドレインコンタクト層35との間、並びにPウェル31bとバッファ領域28との間などの部位に、電界緩和のためのLOCOS酸化膜37が形成されている。また、Pウェル31bに形成される前記Nチャネル領域と対応した部分には、ゲート用ポリシリコン膜38がゲート酸化膜38a(シリコン酸化膜)を介して形成されており、このゲート用ポリシリコン膜38の形状は、上記Nチャネル領域に対応したリング形状に設定されている。
【0033】
さらに、単結晶シリコン層24上には、上述したソース拡散層32、33、ドレインコンタクト層35、バッファ領域用コンタクト層36、LOCOS酸化膜37、ゲート用ポリシリコン膜38などを覆うようにしてシリコン酸化膜より成る層間絶縁膜39が形成されている。尚、この層間絶縁膜39の膜厚は、例えば0.6μm程度に設定される。
【0034】
この層間絶縁膜39上には、以下に述べるような各電極膜が所謂第1アルミ(本発明でいう第1層配線部材に相当)によって形成される。
即ち、ソース拡散層32、33と対応した位置には、当該ソース拡散層32、33とコンタクトホール40aを介して電気的に接続されるソース電極膜40が例えばリング形状(若しくはその一部を切欠した形状)に形成される。
【0035】
ドレインコンタクト層35と対応した位置には、当該ドレインコンタクト層35とコンタクトホール41aを介して電気的に接続されるドレイン電極膜41が、ドレイン電極膜41の形状に対応した棒形状に形成される。また、ゲート用ポリシリコン膜38と対応した位置には、当該ゲートポリシリコン膜38とコンタクトホール42aを介して電気的に接続されるゲート電極膜42がリング形状(若しくはその一部を切欠した形状)に形成される。
【0036】
さらに、バッファ領域用コンタクト層36と対応した位置には、当該バッファ領域用コンタクト層36とコンタクトホール43aを介して電気的且つ伝熱的に接続されるバッファ領域電極膜43(本発明でいう伝熱部材に相当)が、図2に示すような矩形枠状に形成される。上記コンタクトホール43aは、本実施例の場合、図2に破線で示すように、バッファ領域用コンタクト層36の全体にわたって分散するように複数個設けた状態となっているが、バッファ領域用コンタクト層36とバッファ領域電極膜43との間は少なくとも1ヶ所で接続されれば良いものである。また、上記バッファ領域電極膜43は、アルミニウムによって形成されたものであるから、導電性は勿論のこと、良好な熱伝導性を有するものである。尚、図2においては、図面の視認性を上げるために、絶縁分離用トレンチ25内のシリコン酸化膜26に斜線帯を施した状態としている。
【0037】
さらに、図示しないが、上記バッファ領域電極膜43が第1アルミによってリング形状に形成されている関係上、ソース電極膜40、ドレイン電極膜41及びゲート電極膜42は、第2アルミ(必要に応じて多層とする)を利用して外部に引き出されるものである。
【0038】
以上述べたような構成によって、島状シリコン層24a内に、ドレインコンタクト層35並びにこのドレインコンタクト層35の周囲に同心状にレイアウトされたリング形状のソース拡散層32、33を備えた状態のドレインセンタータイプのNチャネル型LDMOS44(本発明でいう半導体スイッチング素子に相当)が形成されることになる。この場合、上記LDMOS44にあっては、二重ウェル31(P型層)と、電界緩和層29(実質的なI層)と、ドリフト層30、Nウェル34及びドレインコンタクト層35(N型層)とにより、それらが実質的にPIN構造を構成するようになっている。
【0039】
そして、本実施例では、LDMOS44による駆動対象として、例えばELパネルが有する複数の走査電極或いはデータ電極を想定しており、このため、図3に示すように、上記のようなLDMOS44を複数個形成する構成としている。即ち、図3に示すように、前記半導体基板21上の単結晶シリコン層24(図1参照)には、それぞれ絶縁分離用トレンチ25によって分離された状態の複数の島状シリコン層24aが上下左右に整列された配置となるように形成されており、各島状シリコン層24a内にそれぞれLDMOS44が形成される。この場合、前記バッファ領域電極膜43は、各島状シリコン層24aの周囲の全体を包囲した碁盤格子状の配置形態で一体的に形成されることになる。
【0040】
さらに、単結晶シリコン層24には、図4に概略的に示すように、複数個ずつのLDMOS44が例えば2ヶ所の駆動素子形成エリアA及びBに分割された状態で形成されると共に、それら駆動素子形成エリアA及びB間に位置された論理素子形成エリアCに、LDMOS44群の動作制御用ICを構成する論理回路素子(図示せず)が形成される構成となっている。
【0041】
また、図4において、矩形状をなす半導体基板21の周縁部(四辺部)には、複数個の電極パッド部45が形成されている。そして、前記駆動素子形成エリアA及びBに形成されたLDMOS44の各群のバッファ領域電極膜43は、上記電極パッド部45のうちグランド端子とされるもの(符号45に(a)を付して示す)に対して、配線パターン46(本発明でいう接続手段に相当)を介して伝熱的に接続されている。この場合、上記バッファ領域電極膜43、電極パッド部45及び配線パターン46は、それぞれ同一の材質(アルミニウム:第1アルミ)により形成されたものであり、これらは同じ製造工程において互いに一体的に連結した状態で形成される。また、電極パッド部45のうち電源端子VDDに接続されるものについては、その符号45に(b)を付して示した。
【0042】
尚、上記電極パッド部45は、その全部が単結晶シリコン層24に形成された回路素子に接続されるものではなく、図4の例では、符号45に(c)を付して示したものは、当該回路素子とは電気的に切り離された状態のダミー電極として形成されたものである。従って、本実施例のように上記ダミー電極を全く利用しない場合には、各電極パッド部45と、パッケージ用のリードピン47(本発明でいう補助伝熱部材に相当)のインナリードとの間の接続状態を概略的に示す図5のように、ダミー電極に相当した電極パッド部45(c)以外のものだけが、ボンディングワイヤ48を介してリードピン47に接続されることになる。また、LDMOS44は、負荷駆動時の電流容量を確保するために、必要に応じて所定個数ずつ並列接続された状態とされるものである。
【0043】
上記した本実施例によれば、以下に述べるような作用・効果を奏することができる。
即ち、本実施例のように、単結晶シリコン層24に横型構造の半導体スイッチング素子であるLDMOS44を形成した場合、そのLDMOS44における発熱現象は、主として単結晶シリコン層24の表面側で起きるものである。このように単結晶シリコン層24の表面側で発生した熱は、図1(b)に矢印Wで示すように、LDMOS44の形成領域である島状シリコン層24aを包囲した状態で形成されたバッファ領域電極膜43に伝えられるようになる。このとき、上記バッファ領域電極膜43は、良好な熱伝導性を有する材料から形成されていて、ある程度の放熱能力を有したものであるから、LDMOS44の温度上昇が抑制されることになる。
【0044】
この場合、LDMOS44からバッファ領域電極膜43に至る伝熱経路には、島状シリコン層24aのための絶縁分離用トレンチ25が存在するが、この絶縁分離用トレンチ25にあっては、その内部に絶縁膜として設けられるシリコン酸化膜26の横方向の膜厚の合計寸法が1.4μm程度と比較的小さく設定されているから、その絶縁分離用トレンチ25が放熱の妨げとなる事態を極力抑制することができ、結果的に、LDMOS44の温度上昇を効果的に抑制可能になる。つまり、膜厚が3μm程度に設定されたシリコン酸化膜23を介してベース基板22の下面側から放熱する構造(従来の構造)の場合に比べて、LDMOS44からの熱を効率良く逃がすことができて、そのLDMOS44の温度上昇を的確に抑制できるようになる。
【0045】
また、上述のようなLDMOS44の温度上昇抑制効果を得るために、単結晶シリコン層24の表面側にバッファ領域電極膜43を形成するだけで済むから、工程数が大幅に増加する恐れがなくなって容易に製造可能になる。特に、上記バッファ領域電極膜43は、LDMOS44のソース電極膜40、ドレイン電極膜41、ゲート電極膜42を形成するための第1アルミを利用して形成されるものであって、それらの電極膜40〜42の形成時においてバッファ領域電極膜43を同時に形成できるようになるから、工程数が増えることがなくなり、結果的に、さらに容易に製造できるようになる。
【0046】
しかも、この場合には、上記のような放熱機能を得るために、バッファ領域28の電位をグランド電位に固定するためのバッファ領域電極膜43を利用する構成、つまり、本発明でいう伝熱部材を電位固定用の配線パターンとして兼用できる構成となっているから、全体の構造が簡単化するようになる。
【0047】
さらに、上記バッファ領域電極膜43は、単結晶シリコン層24に形成されたバッファ領域28に対して伝熱的に設けられたものであるから、その単結晶シリコン層24とバッファ領域電極膜43との間の熱伝導率が向上するようになり、結果的にLDMOS44の温度上昇をより効果的に抑制できるようになる。この場合、上記バッファ領域28は、グランドされた状態、つまりLDMOS44に対する電気的な影響をシールドする状態とされているから、バッファ領域電極膜43の存在がLDMOS44の電気的特性に悪影響を及ぼす恐れがなくなる。
【0048】
上記実施例では、ELパネルが有する複数の走査電極或いはデータ電極を駆動するために、複数個のLDMOS44を形成すると共に、前記放熱機能を有したバッファ領域電極膜43を、これらLDMOS44が形成された各島状シリコン層24aをそれぞれ包囲した形態で一体的に形成する構成としたから、所謂ダイナミック駆動のために、各LDMOS44をタイミングをずらしてオンするような使用状態においては、オンされたLDMOS44からの熱を、広い範囲にわたった状態の上記バッファ領域電極膜43の全体で拡散・吸収できるようになり、各LDMOS44の温度上昇を効果的に抑制できることになる。
【0049】
放熱機能を有したバッファ領域電極膜43は、単結晶シリコン層24a上に設けられた電極パッド部45に対して、配線パターン46を介して伝熱的に接続されているから、LDMOS44からバッファ領域電極膜43に伝えられた熱を、上記配線パターン46、電極パッド部45を通じ、且つボンディングワイヤ48及びリードピン47を通じて外部に放散できるようになって、LDMOS44の温度上昇をさらに効率良く抑制可能となる。さらに、本発明でいう補助伝熱部材としての機能を、半導体装置用パッケージのためのリードピン47により得るようにしているから、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【0050】
(第2の実施の形態)
図6には、上記第1実施例と同様の効果を奏する本発明の第2実施例が示されており、以下これについて第1実施例と異なる部分のみ説明する。
即ち、図6は、第1実施例における前記図4に対応した図面であり、この第2実施例では、駆動素子形成エリアA及びBに形成されたLDMOS44の各群のバッファ領域電極膜43を、上記電極パッド部45のうち電源端子VDDに接続されるものグランド端子とされるもの(符号45に(b)が付されている)に対して、配線パターン49(本発明でいう接続手段に相当)を介して伝熱的に接続した構成としている。
【0051】
(第3の実施の形態)
図7〜図9には、前記第1実施例と同様の効果を奏する本発明の第3実施例が示されており、以下これについて第1実施例と異なる部分のみ説明する。
即ち、図7は、第1実施例における前記図4に対応した図面であり、この第3実施例では、駆動素子形成エリアA及びBに形成されたLDMOS44の各群のバッファ領域電極膜43を、上記電極パッド部45のうちダミー電極とされたもの(符号45に(c)が付されている)に対して、配線パターン50(本発明でいう接続手段に相当)を介して伝熱的に接続した構成としている。
【0052】
この場合、図8に示すように、上記配線パターン50が接続された電極パッド部45(c)は、ボンディングワイヤ48を介してリードピン47に接続される。また、図9に示すように、半導体基板21を収納した樹脂パッケージ51(本発明でいう半導体装置用パッケージに相当)は、その上面にアルミナコーティングされたアルミニウム或いは銅などにより形成されたヒートシンク52が設けられており、前記電極パッド部45(c)に接続された合計2本のリードピン47aは、そのアウタリード部が、図9に示すように折曲された状態でヒートシンク52に対し例えば半田付けにより伝熱的に接触した状態で固定されている。
【0053】
このように構成した本実施例によれば、LDMOS44からバッファ領域電極膜43に伝えられた熱を、配線パターン50及び電極パッド部45(c)を通じ、且つボンディングワイヤ48、リードピン47及びヒートシンク52を通じて外部に効率良く放散できるようになって、そのLDMOS44の温度上昇をさらに効果的に抑制可能となる。また、本来は無用のものとなるダミー電極(電極パッド部45(c))の有効利用を図り得ることになる。さらに、本発明でいう補助伝熱部材として、樹脂パッケージ51のためのリードピン47を利用する構成としているから、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【0054】
尚、本実施例の半導体基板21のように、ダミー電極となる電極パッド部45(c)が余っている場合には、その電極パッド部45(c)も上記のような放熱機能のために利用することができる。このような変形例を図10に示す。つまり、この図10の例では、駆動素子形成エリアA及びBに形成されたLDMOS44の各群のバッファ領域電極膜43を電極パッド部45(c)に対して前記配線パターン50を介して伝熱的に接続すると共に、各バッファ領域電極膜43を、他のダミー電極とされた電極パッド部45(c)に対して配線パターン53(本発明でいう接続手段に相当)を介して伝熱的に接続する構成としている。
【0055】
また、これとは異なる変形例を示す図11のように、前記図7において示したダミー電極となる電極パッド部45(c)を、互いに隣接する位置にまとめて配置して一体化することにより大面積の電極パッド部45′を設け、この電極パッド部45′に対して、駆動素子形成エリアA及びBに形成されたLDMOS44の各群のバッファ領域電極膜43を幅広な配線パターン54(本発明でいう接続手段に相当)を介して伝熱的に接続する構成としても良い。尚、この場合には、上記電極パッド部45′から複数本のボンディングワイヤを引き出すことができるようになる。
【0056】
(第4の実施の形態)
図12及び図13には本発明の第4実施例が示されており、以下これについて前記第1実施例などと異なる部分のみ説明する。
即ち、この第4実施例においては、第1実施例などにおいてダミー電極となる電極パッド部45(c)を、図12に示すように、互いに隣接した位置にまとめて配置して一体化することによって、半導体基板21の一辺部を占有した状態の大面積の電極パッド部45″を設け、この電極パッド部45″に対して、駆動素子形成エリアA及びBに形成されたLDMOS44の各群のバッファ領域電極膜43を幅広な配線パターン55(本発明でいう接続手段に相当)を介して伝熱的に接続する構成としている。この場合、電極パッド部45″には、アルミニウム或いは銅などの伝熱性が良好な材料より成る放熱板56(本発明でいう補助伝熱部材に相当)の端縁部を伝熱的に接続している。尚、この放熱板56はフィルム状のものであっても良い。
【0057】
そして、図13に示すように、上記放熱板56は、樹脂パッケージ51外に引き出された部分が、直角状に折曲されてヒートシンク52の側面に伝熱的に接触されると共に、このような面接触状態で例えばネジ57を利用して固定されている。尚、ネジ57を使用した固定手段に代えて、半田付けや溶接などの固定手段を利用することもできる。
【0058】
このように構成した本実施例によれば、LDMOS44からヒートシンク52に至る伝熱経路に大型の放熱板56が設けられているから、LDMOS44からバッファ領域電極膜43に伝えられた熱を、配線パターン55、電極パッド部45″、放熱板56及びヒートシンク52を通じて外部に極めて効率良く放散できるようになって、LDMOS44の温度上昇を確実に抑制可能となる。
【0059】
(第5の実施の形態)
図14には本発明の第5実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、図14は、第1実施例における前記図3に対応した図面である。第1実施例では、バッファ領域電極膜43の形状を、LDMOS44が形成された島状シリコン層24aの周囲の全体を包囲した状態(図3参照)としたが、この第5実施例では、バッファ領域電極膜43を、島状シリコン層24aを包囲する部分で一部切欠した状態としている。
【0060】
このような構成によれば、例えば、ソース電極膜40(図1参照)に接続される配線パターンを上記切欠部分を通じて引き回すことができるから、当該配線パターンを第1アルミにより形成することが可能になる。
【0061】
(第6の実施の形態)
図15には本発明の第6実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、図15は、第1実施例における前記図2に対応した図面であり、この第6実施例では、矩形枠状に形成されたバッファ領域電極膜43の内側(島状シリコン層24aに面した側)の形状を、島状シリコン層24aの形状に沿った曲線形状に構成したことに特徴を有する。
【0062】
この構成によれば、バッファ領域電極膜43の内側全体が発熱源であるLDMOS44に近接した状態となると共に、当該バッファ領域電極膜43の面積が増えることになる。この結果、バッファ領域電極膜43への熱の伝達状態が良好になると共に、放熱能力の向上を期待できるようになるから、LDMOS44の温度上昇抑制効果を向上させ得るようになる。
【0063】
(第7の実施の形態)
図16には本発明の第7実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、図16は、第1実施例における前記図2に対応した図面であり、この第7実施例では、矩形枠状に形成されたバッファ領域電極膜43の一部(対をなす対向辺部分)を、島状シリコン層24aに上方からオーバーラップさせた構成に特徴を有する。尚、上記オーバーラップ部分には、図1に示す層間絶縁膜39が介在された状態となる。
【0064】
この構成によれば、バッファ領域電極膜43の一部分が発熱源であるLDMOS44に近接した状態となると共に、当該バッファ領域電極膜43の面積が増えることになる。従って、このような第6実施例に構成によっても、前記第5実施例と同様に、バッファ領域電極膜43への熱の伝達状態が良好になると共に、放熱能力の向上を期待できるようになるから、LDMOS44の温度上昇抑制効果を向上させ得るようになる。
【0065】
(第8の実施の形態)
図17には本発明の第7実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、第1実施例においては、バッファ領域電極膜43をバッファ領域用コンタクト層36に接続するためのコンタクトホール43aを、そのバッファ領域用コンタクト層36の全体にわたって分布するように複数個設ける構成としたが、図17に示すように、バッファ領域用コンタクト層36の全体にわたった矩形枠状のコンタクトホール43a′を設ける構成としても良い。
【0066】
この構成によれば、バッファ領域電極膜43とバッファ領域用コンタクト層36との間の接触面積が増大することになるから、バッファ領域電極膜43を通じた放熱機能をさらに高め得るようになる。
【0067】
(第9の実施の形態)
図18には本発明の第9実施例が示されており、以下これについて前記第1実施例と異なる部分のみ説明する。
即ち、図18は、第1実施例における前記図1に対応した図面である。第1実施例では、伝熱部材として、バッファ領域用コンタクト層36に対しコンタクトホール43aを介して電気的に接続されるバッファ領域電極膜43を設ける構成としたが、この第9実施例では、図18に示すように、バッファ領域用コンタクト層36と対応した位置に、層間絶縁膜39を介して伝熱部材としての伝熱膜58を配置するようにしている。この伝熱膜58は、例えば第1アルミにより形成されるものであるが、バッファ領域用コンタクト層36には接続されていないものである(従って、本実施例の場合、バッファ領域用コンタクト層36は不要にすることも可能である)。
【0068】
(その他の実施の形態)
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
ベース基板22としては、単結晶シリコン基板に限らず、他の半導体基板或いは絶縁性を有するセラミック基板やガラス基板などを用いることもできる。この場合、ベース基板そのものが絶縁性を有するものであれば、ベース基板上に絶縁膜(本実施例の場合シリコン酸化膜23)を形成したSOI構造としなくても良いものである。
【0069】
ドレインセンタータイプのNチャネル型LDMOS44を例に挙げて説明したが、Pチャネル型のものを対象としても良く、また、ソースセンタータイプのものに適用しても良い。さらに、チャネル形状も上記した各実施例のようなリング形状に構成する必要はないものである。勿論、島状シリコン層24aに形成する横型構造の半導体スイッチング素子としては、LDMOSに限らず、バイポーラトランジスタやIGBTなどを用いて良いことは勿論である。また、上記実施例で述べたディープドレイン構造は必要に応じて採用すれば良い。
【0070】
伝熱部材であるバッファ領域電極膜43の材料として、アルミニウムを用いる構成としたが、アルミニウム合金、銅或いは銅合金、タングステンなどのように伝熱性及び導電性を有した材料を広く使用することができる。また、伝熱部材である伝熱膜58もアルミニウムを用いる構成としたが、これも伝熱性がある材料であれば多様な材料を使用することができる。SOI構造の半導体基板21の絶縁分離膜として、シリコン酸化膜23を設ける構成としたが、シリコン窒化膜などのような他の材質のものを設ける構成としても良い。
【図面の簡単な説明】
【図1】本発明の第1実施例を示す高耐圧LDMOSの模式的断面図
【図2】要部のレイアウトを概略的に示す平面図
【図3】複数のLDMOSのレイアウトを概略的に示す平面図
【図4】全体のレイアウトを概略的に示す平面図
【図5】パッケージングする際の接続状態を説明するための概略的平面図
【図6】本発明の第2実施例を示す図4相当図
【図7】本発明の第3実施例を示す図4相当図
【図8】図5相当図
【図9】パッケージに収納した状態での外観を示す斜視図
【図10】第3実施例の変形例を示す図4相当図
【図11】第3実施例のさらに異なる変形例を示す図4相当図
【図12】本発明の第4実施例を示す製造途中の状態での概略的平面図
【図13】パッケージに収納した状態での外観を示す斜視図
【図14】本発明の第5実施例を示す図3相当図
【図15】本発明の第6実施例を示す図2相当図
【図16】本発明の第7実施例を示す図2相当図
【図17】本発明の第8実施例を示す図2相当図
【図18】本発明の第9実施例を示す図1相当図
【図19】従来構成を示す高耐圧LDMOSの模式的断面図
【符号の説明】
21は半導体基板、22はベース基板、23はシリコン酸化膜(絶縁分離膜)、24は単結晶シリコン層(半導体層)、24aは島状シリコン層(島状領域)、25は絶縁分離用トレンチ、26はシリコン酸化膜(絶縁膜)、27はポリシリコン、28はバッファ領域、36はバッファ領域用コンタクト層、39は層間絶縁膜、40はソース電極膜、41はドレイン電極膜、42はゲート電極膜、43はバッファ領域電極膜(伝熱部材)、44はLDMOS(半導体スイッチング素子)、45、45′、45″は電極パッド部、46は配線パターン(接続手段)、47はリードピン(補助伝熱部材)、48はボンディングワイヤ、49、50は配線パターン(接続手段)、51は樹脂パッケージ(半導体装置用パッケージ)、52はヒートシンク、53、54、55は配線パターン(接続手段)、56は放熱板(補助伝熱部材)、58は伝熱膜(伝熱部材)を示す。
Claims (10)
- ベース基板(22)上に当該ベース基板(22)と電気的に絶縁した状態で設けられた半導体層(24)に絶縁分離用トレンチ(25)により囲まれた複数の島状領域(24a)を形成し、それらの島状領域(24a)内にそれぞれ負荷駆動用の横型構造の半導体スイッチング素子(44)を形成する構成とした半導体装置であって、
前記半導体層(24)における前記複数の島状領域(24a)の外周囲部位に他の素子形成領域との間の電気的な干渉を防止するためにそれぞれ形成されたバッファ領域(28)と、
前記半導体層(24)上に、熱伝導性が良好な材料で且つ導電性を有した材料より形成された伝熱部材(43)であって、前記各島状領域(24a)を包囲した一体的な状態で且つ前記バッファ領域(28)に対して電気的に接続された状態で形成された伝熱部材(43)とを備えたことを特徴とする半導体装置。 - 前記半導体層(24)は、前記ベース基板(22)上に絶縁分離膜(23)を介して形成されたSOI構造のものであることを特徴とする請求項1記載の半導体装置。
- 請求項2記載の半導体装置において、
前記絶縁分離用トレンチ(25)内に設けられる絶縁膜(26)の横方向の膜厚の合計寸法が、前記絶縁分離膜(23)の膜厚より小さい値に設定されることを特徴とする半導体装置。 - 前記伝熱部材(43)は前記バッファ領域(28)上に当該バッファ領域(28)に対して伝熱的に設けられることを特徴とする請求項1〜3の何れかに記載の半導体装置。
- 前記伝熱部材(43)は、前記半導体スイッチング素子(44)のための電極膜(40、41、42)を形成する第1層配線部材を利用して形成されることを特徴とする請求項1〜4の何れかに記載の半導体装置。
- 前記伝熱部材(43)を、前記半導体層(24)上に設けられた電極パッド部(45、45′、45″)に伝熱的に接続する接続手段(46、49、50、53、54、55)を備えたことを特徴とする請求項1〜5の何れかに記載の半導体装置。
- 請求項6記載の半導体装置において、
前記電極パッド部(45、45′、45″)は、前記半導体層(24)に形成された回路素子とは電気的に切り離された状態のダミー電極であることを特徴とする半導体装置。 - 請求項6または7記載の半導体装置において、
半導体装置用パッケージ(51)内から外部に引き出された状態の補助伝熱部材47、56)を備え、この補助伝熱部材(47、56)に対し前記電極パッド部(45、45′、45″)を伝熱的に接続したことを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記補助伝熱部材は、前記半導体装置用パッケージ(51)のためのリードピン(47)であることを特徴とする半導体装置。 - 請求項8または9記載の半導体装置において、
前記半導体装置用パッケージ(51)はヒートシンク(52)を備え、前記補助伝熱部材(47、56)は当該ヒートシンク(52)に伝熱的に接触されることを特徴とする半導体装置。
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