JP4292595B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁分離用トレンチにより囲まれた島状領域内に負荷駆動用の横型構造の半導体スイッチング素子を形成するようにした半導体装置に関する。
【０００２】
【従来の技術】
高電圧出力が要求される用途に供される半導体装置、例えば、ＥＬ(Electro Luminescence)パネルのようなマトリクス型表示装置を駆動するためのドライバＩＣにあっては、その出力段にＬＤＭＯＳ（Lateral Double-diffused MOS ：横型二重拡散ＭＯＳＦＥＴ）のような高耐圧の半導体スイッチング素子が用いられている。このようなＬＤＭＯＳとしては、例えば特開平８−６４６９０号公報に見られるように、ＳＯＩ（Silicon On Insulator）基板に対し実質的なＰＩＮ構造を備えたＬＤＭＯＳを形成することにより、耐圧の向上を図ることが行われている。
【０００３】
具体的には、上記公報に記載された半導体装置は、図１９に模式的に示した断面構造となっている。即ち、図１９において、シリコン層１は、シリコン基板より成るベース基板２上に、絶縁分離膜であるシリコン酸化膜３を介して配置されたＳＯＩ構造となっており、このシリコン層１には、絶縁分離用トレンチ内のシリコン酸化膜４によって他の素子形成領域から分離された状態の島状シリコン層１ａが形成されている。上記島状シリコン層１ａのうち、シリコン酸化膜３に接する領域には、低不純物濃度の電界緩和層５が形成されている。この電界緩和層５は、実質的に真性半導体層として機能するように、不純物濃度が極めて低い状態とされている。
【０００４】
島状シリコン層１ａの上部にはＮ−層より成るドリフト層６が形成されている。このドリフト層６は低不純物濃度層として設けられるものであるが、上記電界緩和層５よりは高い不純物濃度に設定されている。島状シリコン層１ａには、電界緩和層５に到達するＰウェル７、ゲート８に対し自己整合的な位置に存するチャンネルＰウェル９がそれぞれ形成されており、そのＰウェル９内にはＮチャネルＭＯＳＦＥＴのためのソース層１０（Ｎ＋層）と、当該Ｐウェル９の電位を取るためのＰ＋拡散層１１とが形成されている。ドリフト層６の表面側には、高濃度のＮ＋層より成るドレインコンタクト層１２が形成されている。また、Ｐウェル９とドレインコンタクト層１２との間には、電界緩和のためのＬＯＣＯＳ酸化膜１３が形成されている。
【０００５】
以上のような構成によって、Ｐウェル９の表面部にＮチャネル領域を備えたＬＤＭＯＳ１４の基本構造が形成されている。尚、ＬＤＭＯＳ１４のソース層１０とベース基板２とは同電位となるように設定される。
【０００６】
このような構成においては、電界緩和層５は不純物濃度が極めて低い半導体層であるため、Ｐウェル７及び９（Ｐ型層）、電界緩和層５（実質的なＩ層：真性半導体層）、ドリフト層６及びドレインコンタクト層１２（Ｎ型層）により、それらが実質的にＰＩＮ構造を構成している。このような素子構造によれば、ＮチャネルＭＯＳＦＥＴのドレイン側に正極性の高電圧が印加された場合には、その印加電圧が、電界緩和層５中に生ずる空乏層とシリコン酸化膜３とで有効に分担されるようになり、これによって高耐圧が達成されることになる。つまり、シリコン酸化膜３は、ドレイン及びベース基板２間に印加された状態となる高電圧を支える役割を果たしている。
【０００７】
【発明が解決しようとする課題】
上記のようなＬＤＭＯＳ１４を出力段に備えたドライバＩＣにおいては、そのＬＤＭＯＳ１４により負荷電流を断続する関係上、発熱対策が必要となるものであり、一般的には、ベース基板２の下面にヒートシンクを配置することが行われる。従って、この場合には、ＬＤＭＯＳ１４からの放熱経路（伝熱経路）にシリコン酸化膜３が存在することになる。ところが、シリコン酸化膜３の熱伝導率は、シリコンの１／１００程度しかなく、しかも、シリコン酸化膜３は、前述したように高電圧を支える役目を果たしているため、ある程度以上の膜厚（例えば３μｍ程度）が必要となるものであり、その結果、シリコン酸化膜３の存在が放熱の妨げとなって放熱効率に大きな悪影響を及ぼすことになる。
【０００８】
このため、ヒートシンクを設けたにも拘らず、ＬＤＭＯＳ１４からの放熱が不十分になって当該ＬＤＭＯＳ１４の温度が上昇することがあり、結果的に、ＬＤＭＯＳ１４におけるキャリア移動度が低下して出力電流が低下するという不具合が出てくる。また、場合によっては、ＬＤＭＯＳ１４の温度が異常に上昇して、その熱破壊を引き起こす恐れも出てくる。
【０００９】
このような問題点に対処可能な手段としては、例えば特開平９−９７８３２号公報に見られるように、ＳＯＩ基板の絶縁分離膜を構成するシリコン酸化膜における耐圧が低くても良い領域に、他の部位より膜厚が薄い薄肉領域を設けて、この領域に多結晶シリコンを配置する構成とした半導体装置が考えられている。しかしながら、ＳＯＩ基板の絶縁分離膜であるシリコン酸化膜は、ベース基板とシリコン層（ＳＯＩ層）との間の埋込膜として設けられるものであって、その決められた位置のみに薄肉領域を形成するためには、工程数が大幅に増えるという事情があり、総じて製造が面倒になるという問題点があった。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、ベース基板上に当該ベース基板と電気的に絶縁した状態で設けられた半導体層に負荷駆動用の半導体スイッチング素子を形成する構造のものでありながら、その半導体スイッチング素子の温度上昇を、容易に製造可能な手段によって効果的に抑制可能になるなどの効果を奏する半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載したような手段を採用できる。この手段によれば、ベース基板（２２）上に絶縁状態で設けられた半導体層（２４）に横型構造の半導体スイッチング素子（４４）を形成した場合、その半導体スイッチング素子における発熱現象は、主として半導体層（２４）の表面側で起きるものである。請求項１記載の手段では、半導体スイッチング素子（４４）の形成領域である複数の島状領域（２４ａ）の外周囲部位に他の素子形成領域との間の電気的な干渉を防止するためにバッファ領域（２８）が形成されているが、半導体層（２４）の表面側で起きた熱は、半導体層（２４）上に、各島状領域（２４ａ）を包囲した一体的な状態で且つバッファ領域（２８）に対して電気的に接続された状態で形成された伝熱部材（４３）に伝えられるようになり、これにより、半導体スイッチング素子（４４）の温度上昇が抑制されることになる。この場合、半導体スイッチング素子（４４）から伝熱部材（４３）に至る伝熱経路には、前記島状領域（２４ａ）のための絶縁分離用トレンチ（２５）が存在するが、この絶縁分離用トレンチ（２５）にあっては、その内部に設けられる絶縁膜の膜厚を比較的小さく設定しても所期の目的を達成できるから、その絶縁分離用トレンチ（２５）が放熱の妨げとなる事態を極力抑制することができ、結果的に、半導体スイッチング素子（４４）の温度上昇を効果的に抑制可能になる。また、半導体層（２４）の表面側に、伝熱部材（４３）を形成するだけで済むから、工程数が大幅に増加する恐れがなくなって容易に製造可能になる。また、電気的干渉の防止機能を上げるためにバッファ領域（２８）の電位をグランド電位或いは電源電位に固定する場合に、上記伝熱部材（４３）を電位固定用の配線パターンとして兼用できるようになるから、全体の構造が簡単化するようになる。
しかも、特に、各半導体スイッチング素子（４４）がタイミングをずらして動作されるような状態時において、動作状態となった半導体スイッチング素子（４４）からの熱を、広い範囲にわたった状態の伝熱部材（４３）全体で拡散・吸収できるようになり、そのスイッチング素子（４４）の温度上昇を効果的に抑制できることになる。
【００１２】
請求項３記載の半導体装置のように、前記半導体層（２４）が、前記ベース基板（２２）上に絶縁分離膜（２３）を介して形成されたＳＯＩ構造のものであった場合において、前記絶縁分離用トレンチ（２５）内に設けられる絶縁膜（２６）の横方向の膜厚の合計寸法を、上記絶縁分離膜（２３）の膜厚より小さい値に設定したときには、その絶縁分離用トレンチ（２５）が放熱の妨げとなる事態を的確に抑制できて、半導体スイッチング素子（４４）の温度上昇を効果的に抑制できるようになる。
【００１４】
請求項４記載の半導体装置のように、前記伝熱部材（４３）を、上記バッファ領域（２８）上に当該バッファ領域（２８）と伝熱的に設けることができる。このような手段によれば、半導体層（２４）と伝熱部材（４３）との間の熱伝導率が向上するから、半導体スイッチング素子（４４）の温度上昇をより効果的に抑制できるようになる。この場合、上記バッファ領域（２８）は、半導体スイッチング素子（４４）に対し電気的に影響を与えない状態とすることができるから、伝熱部材（４３）の存在が半導体スイッチング素子（４４）の電気的特性に悪影響を及ぼす恐れがなくなる。
【００１６】
請求項５記載の半導体装置のように、前記伝熱部材（４３）を、前記半導体スイッチング素子（４４）のための電極膜（４０、４１、４２）を形成する第１層配線部材を利用して形成する構成とした場合には、その電極膜（４０、４１、４２）の形成時において伝熱部材（４３）を同時に形成可能となるから、工程数が増えることがなくなるものであり、結果的に、さらに容易に製造できるようになる。
【００１７】
請求項６記載の半導体装置のように、前記伝熱部材（４３）を、前記半導体層（２４）上に設けられた電極パッド部（４５、４５′、４５″）に伝熱的に接続する接続手段（４６、４９、５０、５３、５４、５５）を設けた場合には、半導体スイッチング素子（４４）から伝熱部材（４３）に伝えられた熱を、上記接続手段（４６、４９、５０、５３、５４、５５）及び電極パッド部（４５、４５′、４５″）を通じて外部に放散可能となって、半導体スイッチング素子（４４）の温度上昇をさらに抑制可能となる。
【００１８】
請求項７記載の半導体装置のように、上記のように伝熱部材（４３）が伝熱的に接続される電極パッド部（４５、４５′、４５″）として、半導体層（２４）に形成された回路素子とは電気的に切り離された状態のダミー電極を利用する構成とした場合には、ダミー電極の有効利用を図り得ることになる。
【００１９】
請求項８記載の半導体装置のように、半導体装置用パッケージ（５１）内から外部に引き出された状態の補助伝熱部材（４７、５６）に対し前記電極パッド部（４５、４５′、４５″）を伝熱的に接続する構成とした場合には、半導体スイッチング素子（４４）から伝熱部材（４３）に伝えられた熱を、上記補助伝熱部材（４７、５６）を通じて外部に効率良く放散可能となるから、半導体スイッチング素子（４４）の温度上昇抑制効果が一段と上がるようになる。
【００２０】
請求項９記載の半導体装置のように、上記のような補助伝熱部材として、半導体装置用パッケージ（５１）のためのリードピン（４７）を利用する構成とした場合には、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【００２１】
請求項１０記載の半導体装置のように、前記補助伝熱部材（４７、５６）を、半導体装置用パッケージ（５１）に備えられたヒートシンク（５２）に伝熱的に接触させる構成とした場合には、半導体スイッチング素子（４４）からの熱を当該ヒートシンク（５２）を通じて効率良く放散できるようになって、その半導体スイッチング素子（４４）の温度上昇をさらに効果的に抑制できるようになる。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
図１〜図５には本発明の第１実施例が示されており、以下これについて説明する。
図１（ａ）、（ｂ）には高耐圧ＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ：本発明でいう半導体スイッチング素子に相当）の模式的な縦断面構造が示され、図２には当該ＬＤＭＯＳの概略的な平面レイアウトが示されている。
【００２３】
図１（ａ）において、半導体基板２１は、単結晶シリコン基板より成るベース基板２２上に、シリコン酸化膜２３（本発明でいう絶縁分離膜に相当）を介して単結晶シリコン層２４（本発明でいう半導体層に相当）を設けたＳＯＩ構造となっており、この単結晶シリコン層２４には、例えばリング形状をなす絶縁分離用トレンチ２５によって他の素子形成領域から分離された状態の島状シリコン層２４ａ（本発明でいう島状領域に相当）が形成されている。
【００２４】
尚、上記単結晶シリコン層２４の膜厚は１０μｍ程度に設定され、上記シリコン酸化膜２３の膜厚は３μｍ程度に設定される。また、上記絶縁分離用トレンチ２５は、絶縁膜としてのシリコン酸化膜２６及びポリシリコン２７により埋め戻された状態となっているが、そのシリコン酸化膜２６の膜厚は０．７μｍ程度に設定されている。従って、絶縁分離用トレンチ２５内に存在するシリコン酸化膜２６の横方向の膜厚の合計寸法は、前記シリコン酸化膜２３の膜厚（３μｍ程度）より小さな値（１．４μｍ程度）に設定された状態となる。
【００２５】
一方、上記単結晶シリコン層２４における島状シリコン層２４ａの外周囲部分、つまり絶縁分離用トレンチ２５に隣接する外周囲部分は、後述するバッファ領域２８として機能するように構成されている。
【００２６】
上記島状シリコン層２４ａのうち、シリコン酸化膜２３に接する領域には、低不純物濃度の電界緩和層２９が形成されている。この電界緩和層２９は、ボロン或いはリン、砒素、アンチモンなどの不純物濃度が極めて低い状態（１×１０１４／cm３程度以下）の単結晶シリコン層で、実質的に真性半導体層（Ｉ層）として機能するものであり、その厚さは少なくとも１μｍ以上となるように設定される。
【００２７】
島状シリコン層２４ａの上部は、Ｎ−拡散層より成るドリフト層３０となっている。このドリフト層３０は、比較的高い抵抗が必要であるため低不純物濃度層として設けられるものであるが、前記電界緩和層２９よりは高い不純物濃度に設定されている。
【００２８】
島状シリコン層２４ａには、ドリフト層３０の表面側からＰ型の不純物を拡散することによって、平面形状がリング形状（例えば長円形状）をなす二重ウェル３１が形成されている。この二重ウェル３１は、前記電界緩和層２９内に達するＰウェル３１ａ及びその表面側部位に上記Ｐウェル３１ａと連続するように位置されたチャネル形成用のＰウェル３１ｂとにより構成されている。このＰウェル３１ｂは、Ｎ＋拡散層より成るソース拡散層３２と共に周知の二重拡散技術により形成されるものであり、これにより、そのＰウェル３１ｂの表面部にＮチャネル領域が形成される構成となっている。
【００２９】
また、Ｐウェル３１ｂの表面側には、当該Ｐウェル３１ｂの電位を取るためのＰ＋拡散層より成るソース拡散層３３が形成されている。この場合、上記二重ウェル３１並びにソース拡散層３２、３３は、その平面形状がリング形状に形成されているから、上記Ｎチャネル領域の平面形状も同様のリング形状に形成されることになる。このようにＮチャネル領域をリング形状にレイアウトした場合には、電界の集中を緩和して大電流を流し得るようになる高耐圧のＦＥＴ構造を実現できることになる。
【００３０】
島状シリコン層２４ａには、リング形状をなす前記ソース拡散層３２の中心部に位置するようにしてＮ型不純物を拡散したディープドレイン領域としてのＮウェル３４が棒形状に形成されている。このＮウェル３４は、前記Ｐウェル３１ａの接合深さと同程度の深さ（本実施例では若干深い状態）に形成されている。また、Ｎウェル３４の表面部には、Ｎ＋拡散層より成るドレインコンタクト層３５が形成されている。尚、上記Ｎウェル３４の不純物濃度は、ドリフト層３０の不純物濃度及びドレインコンタクト層３５の不純物濃度の中間レベルに設定されるものである。
【００３１】
また、前記バッファ領域２８には、Ｎ型不純物を前記Ｎウェル３４と同じ接合深さに拡散した不純物拡散層２８ａが形成されており、その表面部にはＮ＋拡散層より成るバッファ領域用コンタクト層３６が形成されている。
【００３２】
単結晶シリコン層２４上には、Ｐウェル３１ｂとドレインコンタクト層３５との間、並びにＰウェル３１ｂとバッファ領域２８との間などの部位に、電界緩和のためのＬＯＣＯＳ酸化膜３７が形成されている。また、Ｐウェル３１ｂに形成される前記Ｎチャネル領域と対応した部分には、ゲート用ポリシリコン膜３８がゲート酸化膜３８ａ（シリコン酸化膜）を介して形成されており、このゲート用ポリシリコン膜３８の形状は、上記Ｎチャネル領域に対応したリング形状に設定されている。
【００３３】
さらに、単結晶シリコン層２４上には、上述したソース拡散層３２、３３、ドレインコンタクト層３５、バッファ領域用コンタクト層３６、ＬＯＣＯＳ酸化膜３７、ゲート用ポリシリコン膜３８などを覆うようにしてシリコン酸化膜より成る層間絶縁膜３９が形成されている。尚、この層間絶縁膜３９の膜厚は、例えば０．６μｍ程度に設定される。
【００３４】
この層間絶縁膜３９上には、以下に述べるような各電極膜が所謂第１アルミ（本発明でいう第１層配線部材に相当）によって形成される。
即ち、ソース拡散層３２、３３と対応した位置には、当該ソース拡散層３２、３３とコンタクトホール４０ａを介して電気的に接続されるソース電極膜４０が例えばリング形状（若しくはその一部を切欠した形状）に形成される。
【００３５】
ドレインコンタクト層３５と対応した位置には、当該ドレインコンタクト層３５とコンタクトホール４１ａを介して電気的に接続されるドレイン電極膜４１が、ドレイン電極膜４１の形状に対応した棒形状に形成される。また、ゲート用ポリシリコン膜３８と対応した位置には、当該ゲートポリシリコン膜３８とコンタクトホール４２ａを介して電気的に接続されるゲート電極膜４２がリング形状（若しくはその一部を切欠した形状）に形成される。
【００３６】
さらに、バッファ領域用コンタクト層３６と対応した位置には、当該バッファ領域用コンタクト層３６とコンタクトホール４３ａを介して電気的且つ伝熱的に接続されるバッファ領域電極膜４３（本発明でいう伝熱部材に相当）が、図２に示すような矩形枠状に形成される。上記コンタクトホール４３ａは、本実施例の場合、図２に破線で示すように、バッファ領域用コンタクト層３６の全体にわたって分散するように複数個設けた状態となっているが、バッファ領域用コンタクト層３６とバッファ領域電極膜４３との間は少なくとも１ヶ所で接続されれば良いものである。また、上記バッファ領域電極膜４３は、アルミニウムによって形成されたものであるから、導電性は勿論のこと、良好な熱伝導性を有するものである。尚、図２においては、図面の視認性を上げるために、絶縁分離用トレンチ２５内のシリコン酸化膜２６に斜線帯を施した状態としている。
【００３７】
さらに、図示しないが、上記バッファ領域電極膜４３が第１アルミによってリング形状に形成されている関係上、ソース電極膜４０、ドレイン電極膜４１及びゲート電極膜４２は、第２アルミ（必要に応じて多層とする）を利用して外部に引き出されるものである。
【００３８】
以上述べたような構成によって、島状シリコン層２４ａ内に、ドレインコンタクト層３５並びにこのドレインコンタクト層３５の周囲に同心状にレイアウトされたリング形状のソース拡散層３２、３３を備えた状態のドレインセンタータイプのＮチャネル型ＬＤＭＯＳ４４（本発明でいう半導体スイッチング素子に相当）が形成されることになる。この場合、上記ＬＤＭＯＳ４４にあっては、二重ウェル３１（Ｐ型層）と、電界緩和層２９（実質的なＩ層）と、ドリフト層３０、Ｎウェル３４及びドレインコンタクト層３５（Ｎ型層）とにより、それらが実質的にＰＩＮ構造を構成するようになっている。
【００３９】
そして、本実施例では、ＬＤＭＯＳ４４による駆動対象として、例えばＥＬパネルが有する複数の走査電極或いはデータ電極を想定しており、このため、図３に示すように、上記のようなＬＤＭＯＳ４４を複数個形成する構成としている。即ち、図３に示すように、前記半導体基板２１上の単結晶シリコン層２４（図１参照）には、それぞれ絶縁分離用トレンチ２５によって分離された状態の複数の島状シリコン層２４ａが上下左右に整列された配置となるように形成されており、各島状シリコン層２４ａ内にそれぞれＬＤＭＯＳ４４が形成される。この場合、前記バッファ領域電極膜４３は、各島状シリコン層２４ａの周囲の全体を包囲した碁盤格子状の配置形態で一体的に形成されることになる。
【００４０】
さらに、単結晶シリコン層２４には、図４に概略的に示すように、複数個ずつのＬＤＭＯＳ４４が例えば２ヶ所の駆動素子形成エリアＡ及びＢに分割された状態で形成されると共に、それら駆動素子形成エリアＡ及びＢ間に位置された論理素子形成エリアＣに、ＬＤＭＯＳ４４群の動作制御用ＩＣを構成する論理回路素子（図示せず）が形成される構成となっている。
【００４１】
また、図４において、矩形状をなす半導体基板２１の周縁部（四辺部）には、複数個の電極パッド部４５が形成されている。そして、前記駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３は、上記電極パッド部４５のうちグランド端子とされるもの（符号４５に（ａ）を付して示す）に対して、配線パターン４６（本発明でいう接続手段に相当）を介して伝熱的に接続されている。この場合、上記バッファ領域電極膜４３、電極パッド部４５及び配線パターン４６は、それぞれ同一の材質（アルミニウム：第１アルミ）により形成されたものであり、これらは同じ製造工程において互いに一体的に連結した状態で形成される。また、電極パッド部４５のうち電源端子ＶDDに接続されるものについては、その符号４５に（ｂ）を付して示した。
【００４２】
尚、上記電極パッド部４５は、その全部が単結晶シリコン層２４に形成された回路素子に接続されるものではなく、図４の例では、符号４５に（ｃ）を付して示したものは、当該回路素子とは電気的に切り離された状態のダミー電極として形成されたものである。従って、本実施例のように上記ダミー電極を全く利用しない場合には、各電極パッド部４５と、パッケージ用のリードピン４７（本発明でいう補助伝熱部材に相当）のインナリードとの間の接続状態を概略的に示す図５のように、ダミー電極に相当した電極パッド部４５（ｃ）以外のものだけが、ボンディングワイヤ４８を介してリードピン４７に接続されることになる。また、ＬＤＭＯＳ４４は、負荷駆動時の電流容量を確保するために、必要に応じて所定個数ずつ並列接続された状態とされるものである。
【００４３】
上記した本実施例によれば、以下に述べるような作用・効果を奏することができる。
即ち、本実施例のように、単結晶シリコン層２４に横型構造の半導体スイッチング素子であるＬＤＭＯＳ４４を形成した場合、そのＬＤＭＯＳ４４における発熱現象は、主として単結晶シリコン層２４の表面側で起きるものである。このように単結晶シリコン層２４の表面側で発生した熱は、図１（ｂ）に矢印Ｗで示すように、ＬＤＭＯＳ４４の形成領域である島状シリコン層２４ａを包囲した状態で形成されたバッファ領域電極膜４３に伝えられるようになる。このとき、上記バッファ領域電極膜４３は、良好な熱伝導性を有する材料から形成されていて、ある程度の放熱能力を有したものであるから、ＬＤＭＯＳ４４の温度上昇が抑制されることになる。
【００４４】
この場合、ＬＤＭＯＳ４４からバッファ領域電極膜４３に至る伝熱経路には、島状シリコン層２４ａのための絶縁分離用トレンチ２５が存在するが、この絶縁分離用トレンチ２５にあっては、その内部に絶縁膜として設けられるシリコン酸化膜２６の横方向の膜厚の合計寸法が１．４μｍ程度と比較的小さく設定されているから、その絶縁分離用トレンチ２５が放熱の妨げとなる事態を極力抑制することができ、結果的に、ＬＤＭＯＳ４４の温度上昇を効果的に抑制可能になる。つまり、膜厚が３μｍ程度に設定されたシリコン酸化膜２３を介してベース基板２２の下面側から放熱する構造（従来の構造）の場合に比べて、ＬＤＭＯＳ４４からの熱を効率良く逃がすことができて、そのＬＤＭＯＳ４４の温度上昇を的確に抑制できるようになる。
【００４５】
また、上述のようなＬＤＭＯＳ４４の温度上昇抑制効果を得るために、単結晶シリコン層２４の表面側にバッファ領域電極膜４３を形成するだけで済むから、工程数が大幅に増加する恐れがなくなって容易に製造可能になる。特に、上記バッファ領域電極膜４３は、ＬＤＭＯＳ４４のソース電極膜４０、ドレイン電極膜４１、ゲート電極膜４２を形成するための第１アルミを利用して形成されるものであって、それらの電極膜４０〜４２の形成時においてバッファ領域電極膜４３を同時に形成できるようになるから、工程数が増えることがなくなり、結果的に、さらに容易に製造できるようになる。
【００４６】
しかも、この場合には、上記のような放熱機能を得るために、バッファ領域２８の電位をグランド電位に固定するためのバッファ領域電極膜４３を利用する構成、つまり、本発明でいう伝熱部材を電位固定用の配線パターンとして兼用できる構成となっているから、全体の構造が簡単化するようになる。
【００４７】
さらに、上記バッファ領域電極膜４３は、単結晶シリコン層２４に形成されたバッファ領域２８に対して伝熱的に設けられたものであるから、その単結晶シリコン層２４とバッファ領域電極膜４３との間の熱伝導率が向上するようになり、結果的にＬＤＭＯＳ４４の温度上昇をより効果的に抑制できるようになる。この場合、上記バッファ領域２８は、グランドされた状態、つまりＬＤＭＯＳ４４に対する電気的な影響をシールドする状態とされているから、バッファ領域電極膜４３の存在がＬＤＭＯＳ４４の電気的特性に悪影響を及ぼす恐れがなくなる。
【００４８】
上記実施例では、ＥＬパネルが有する複数の走査電極或いはデータ電極を駆動するために、複数個のＬＤＭＯＳ４４を形成すると共に、前記放熱機能を有したバッファ領域電極膜４３を、これらＬＤＭＯＳ４４が形成された各島状シリコン層２４ａをそれぞれ包囲した形態で一体的に形成する構成としたから、所謂ダイナミック駆動のために、各ＬＤＭＯＳ４４をタイミングをずらしてオンするような使用状態においては、オンされたＬＤＭＯＳ４４からの熱を、広い範囲にわたった状態の上記バッファ領域電極膜４３の全体で拡散・吸収できるようになり、各ＬＤＭＯＳ４４の温度上昇を効果的に抑制できることになる。
【００４９】
放熱機能を有したバッファ領域電極膜４３は、単結晶シリコン層２４ａ上に設けられた電極パッド部４５に対して、配線パターン４６を介して伝熱的に接続されているから、ＬＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた熱を、上記配線パターン４６、電極パッド部４５を通じ、且つボンディングワイヤ４８及びリードピン４７を通じて外部に放散できるようになって、ＬＤＭＯＳ４４の温度上昇をさらに効率良く抑制可能となる。さらに、本発明でいう補助伝熱部材としての機能を、半導体装置用パッケージのためのリードピン４７により得るようにしているから、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【００５０】
（第２の実施の形態）
図６には、上記第１実施例と同様の効果を奏する本発明の第２実施例が示されており、以下これについて第１実施例と異なる部分のみ説明する。
即ち、図６は、第１実施例における前記図４に対応した図面であり、この第２実施例では、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を、上記電極パッド部４５のうち電源端子ＶDDに接続されるものグランド端子とされるもの（符号４５に（ｂ）が付されている）に対して、配線パターン４９（本発明でいう接続手段に相当）を介して伝熱的に接続した構成としている。
【００５１】
（第３の実施の形態）
図７〜図９には、前記第１実施例と同様の効果を奏する本発明の第３実施例が示されており、以下これについて第１実施例と異なる部分のみ説明する。
即ち、図７は、第１実施例における前記図４に対応した図面であり、この第３実施例では、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を、上記電極パッド部４５のうちダミー電極とされたもの（符号４５に（ｃ）が付されている）に対して、配線パターン５０（本発明でいう接続手段に相当）を介して伝熱的に接続した構成としている。
【００５２】
この場合、図８に示すように、上記配線パターン５０が接続された電極パッド部４５（ｃ）は、ボンディングワイヤ４８を介してリードピン４７に接続される。また、図９に示すように、半導体基板２１を収納した樹脂パッケージ５１（本発明でいう半導体装置用パッケージに相当）は、その上面にアルミナコーティングされたアルミニウム或いは銅などにより形成されたヒートシンク５２が設けられており、前記電極パッド部４５（ｃ）に接続された合計２本のリードピン４７ａは、そのアウタリード部が、図９に示すように折曲された状態でヒートシンク５２に対し例えば半田付けにより伝熱的に接触した状態で固定されている。
【００５３】
このように構成した本実施例によれば、ＬＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた熱を、配線パターン５０及び電極パッド部４５（ｃ）を通じ、且つボンディングワイヤ４８、リードピン４７及びヒートシンク５２を通じて外部に効率良く放散できるようになって、そのＬＤＭＯＳ４４の温度上昇をさらに効果的に抑制可能となる。また、本来は無用のものとなるダミー電極（電極パッド部４５（ｃ））の有効利用を図り得ることになる。さらに、本発明でいう補助伝熱部材として、樹脂パッケージ５１のためのリードピン４７を利用する構成としているから、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【００５４】
尚、本実施例の半導体基板２１のように、ダミー電極となる電極パッド部４５（ｃ）が余っている場合には、その電極パッド部４５（ｃ）も上記のような放熱機能のために利用することができる。このような変形例を図１０に示す。つまり、この図１０の例では、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を電極パッド部４５（ｃ）に対して前記配線パターン５０を介して伝熱的に接続すると共に、各バッファ領域電極膜４３を、他のダミー電極とされた電極パッド部４５（ｃ）に対して配線パターン５３（本発明でいう接続手段に相当）を介して伝熱的に接続する構成としている。
【００５５】
また、これとは異なる変形例を示す図１１のように、前記図７において示したダミー電極となる電極パッド部４５（ｃ）を、互いに隣接する位置にまとめて配置して一体化することにより大面積の電極パッド部４５′を設け、この電極パッド部４５′に対して、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を幅広な配線パターン５４（本発明でいう接続手段に相当）を介して伝熱的に接続する構成としても良い。尚、この場合には、上記電極パッド部４５′から複数本のボンディングワイヤを引き出すことができるようになる。
【００５６】
（第４の実施の形態）
図１２及び図１３には本発明の第４実施例が示されており、以下これについて前記第１実施例などと異なる部分のみ説明する。
即ち、この第４実施例においては、第１実施例などにおいてダミー電極となる電極パッド部４５（ｃ）を、図１２に示すように、互いに隣接した位置にまとめて配置して一体化することによって、半導体基板２１の一辺部を占有した状態の大面積の電極パッド部４５″を設け、この電極パッド部４５″に対して、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を幅広な配線パターン５５（本発明でいう接続手段に相当）を介して伝熱的に接続する構成としている。この場合、電極パッド部４５″には、アルミニウム或いは銅などの伝熱性が良好な材料より成る放熱板５６（本発明でいう補助伝熱部材に相当）の端縁部を伝熱的に接続している。尚、この放熱板５６はフィルム状のものであっても良い。
【００５７】
そして、図１３に示すように、上記放熱板５６は、樹脂パッケージ５１外に引き出された部分が、直角状に折曲されてヒートシンク５２の側面に伝熱的に接触されると共に、このような面接触状態で例えばネジ５７を利用して固定されている。尚、ネジ５７を使用した固定手段に代えて、半田付けや溶接などの固定手段を利用することもできる。
【００５８】
このように構成した本実施例によれば、ＬＤＭＯＳ４４からヒートシンク５２に至る伝熱経路に大型の放熱板５６が設けられているから、ＬＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた熱を、配線パターン５５、電極パッド部４５″、放熱板５６及びヒートシンク５２を通じて外部に極めて効率良く放散できるようになって、ＬＤＭＯＳ４４の温度上昇を確実に抑制可能となる。
【００５９】
（第５の実施の形態）
図１４には本発明の第５実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１４は、第１実施例における前記図３に対応した図面である。第１実施例では、バッファ領域電極膜４３の形状を、ＬＤＭＯＳ４４が形成された島状シリコン層２４ａの周囲の全体を包囲した状態（図３参照）としたが、この第５実施例では、バッファ領域電極膜４３を、島状シリコン層２４ａを包囲する部分で一部切欠した状態としている。
【００６０】
このような構成によれば、例えば、ソース電極膜４０（図１参照）に接続される配線パターンを上記切欠部分を通じて引き回すことができるから、当該配線パターンを第１アルミにより形成することが可能になる。
【００６１】
（第６の実施の形態）
図１５には本発明の第６実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１５は、第１実施例における前記図２に対応した図面であり、この第６実施例では、矩形枠状に形成されたバッファ領域電極膜４３の内側（島状シリコン層２４ａに面した側）の形状を、島状シリコン層２４ａの形状に沿った曲線形状に構成したことに特徴を有する。
【００６２】
この構成によれば、バッファ領域電極膜４３の内側全体が発熱源であるＬＤＭＯＳ４４に近接した状態となると共に、当該バッファ領域電極膜４３の面積が増えることになる。この結果、バッファ領域電極膜４３への熱の伝達状態が良好になると共に、放熱能力の向上を期待できるようになるから、ＬＤＭＯＳ４４の温度上昇抑制効果を向上させ得るようになる。
【００６３】
（第７の実施の形態）
図１６には本発明の第７実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１６は、第１実施例における前記図２に対応した図面であり、この第７実施例では、矩形枠状に形成されたバッファ領域電極膜４３の一部（対をなす対向辺部分）を、島状シリコン層２４ａに上方からオーバーラップさせた構成に特徴を有する。尚、上記オーバーラップ部分には、図１に示す層間絶縁膜３９が介在された状態となる。
【００６４】
この構成によれば、バッファ領域電極膜４３の一部分が発熱源であるＬＤＭＯＳ４４に近接した状態となると共に、当該バッファ領域電極膜４３の面積が増えることになる。従って、このような第６実施例に構成によっても、前記第５実施例と同様に、バッファ領域電極膜４３への熱の伝達状態が良好になると共に、放熱能力の向上を期待できるようになるから、ＬＤＭＯＳ４４の温度上昇抑制効果を向上させ得るようになる。
【００６５】
（第８の実施の形態）
図１７には本発明の第７実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、第１実施例においては、バッファ領域電極膜４３をバッファ領域用コンタクト層３６に接続するためのコンタクトホール４３ａを、そのバッファ領域用コンタクト層３６の全体にわたって分布するように複数個設ける構成としたが、図１７に示すように、バッファ領域用コンタクト層３６の全体にわたった矩形枠状のコンタクトホール４３ａ′を設ける構成としても良い。
【００６６】
この構成によれば、バッファ領域電極膜４３とバッファ領域用コンタクト層３６との間の接触面積が増大することになるから、バッファ領域電極膜４３を通じた放熱機能をさらに高め得るようになる。
【００６７】
（第９の実施の形態）
図１８には本発明の第９実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１８は、第１実施例における前記図１に対応した図面である。第１実施例では、伝熱部材として、バッファ領域用コンタクト層３６に対しコンタクトホール４３ａを介して電気的に接続されるバッファ領域電極膜４３を設ける構成としたが、この第９実施例では、図１８に示すように、バッファ領域用コンタクト層３６と対応した位置に、層間絶縁膜３９を介して伝熱部材としての伝熱膜５８を配置するようにしている。この伝熱膜５８は、例えば第１アルミにより形成されるものであるが、バッファ領域用コンタクト層３６には接続されていないものである（従って、本実施例の場合、バッファ領域用コンタクト層３６は不要にすることも可能である）。
【００６８】
（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
ベース基板２２としては、単結晶シリコン基板に限らず、他の半導体基板或いは絶縁性を有するセラミック基板やガラス基板などを用いることもできる。この場合、ベース基板そのものが絶縁性を有するものであれば、ベース基板上に絶縁膜（本実施例の場合シリコン酸化膜２３）を形成したＳＯＩ構造としなくても良いものである。
【００６９】
ドレインセンタータイプのＮチャネル型ＬＤＭＯＳ４４を例に挙げて説明したが、Ｐチャネル型のものを対象としても良く、また、ソースセンタータイプのものに適用しても良い。さらに、チャネル形状も上記した各実施例のようなリング形状に構成する必要はないものである。勿論、島状シリコン層２４ａに形成する横型構造の半導体スイッチング素子としては、ＬＤＭＯＳに限らず、バイポーラトランジスタやＩＧＢＴなどを用いて良いことは勿論である。また、上記実施例で述べたディープドレイン構造は必要に応じて採用すれば良い。
【００７０】
伝熱部材であるバッファ領域電極膜４３の材料として、アルミニウムを用いる構成としたが、アルミニウム合金、銅或いは銅合金、タングステンなどのように伝熱性及び導電性を有した材料を広く使用することができる。また、伝熱部材である伝熱膜５８もアルミニウムを用いる構成としたが、これも伝熱性がある材料であれば多様な材料を使用することができる。ＳＯＩ構造の半導体基板２１の絶縁分離膜として、シリコン酸化膜２３を設ける構成としたが、シリコン窒化膜などのような他の材質のものを設ける構成としても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す高耐圧ＬＤＭＯＳの模式的断面図
【図２】要部のレイアウトを概略的に示す平面図
【図３】複数のＬＤＭＯＳのレイアウトを概略的に示す平面図
【図４】全体のレイアウトを概略的に示す平面図
【図５】パッケージングする際の接続状態を説明するための概略的平面図
【図６】本発明の第２実施例を示す図４相当図
【図７】本発明の第３実施例を示す図４相当図
【図８】図５相当図
【図９】パッケージに収納した状態での外観を示す斜視図
【図１０】第３実施例の変形例を示す図４相当図
【図１１】第３実施例のさらに異なる変形例を示す図４相当図
【図１２】本発明の第４実施例を示す製造途中の状態での概略的平面図
【図１３】パッケージに収納した状態での外観を示す斜視図
【図１４】本発明の第５実施例を示す図３相当図
【図１５】本発明の第６実施例を示す図２相当図
【図１６】本発明の第７実施例を示す図２相当図
【図１７】本発明の第８実施例を示す図２相当図
【図１８】本発明の第９実施例を示す図１相当図
【図１９】従来構成を示す高耐圧ＬＤＭＯＳの模式的断面図
【符号の説明】
２１は半導体基板、２２はベース基板、２３はシリコン酸化膜（絶縁分離膜）、２４は単結晶シリコン層（半導体層）、２４ａは島状シリコン層（島状領域）、２５は絶縁分離用トレンチ、２６はシリコン酸化膜（絶縁膜）、２７はポリシリコン、２８はバッファ領域、３６はバッファ領域用コンタクト層、３９は層間絶縁膜、４０はソース電極膜、４１はドレイン電極膜、４２はゲート電極膜、４３はバッファ領域電極膜（伝熱部材）、４４はＬＤＭＯＳ（半導体スイッチング素子）、４５、４５′、４５″は電極パッド部、４６は配線パターン（接続手段）、４７はリードピン（補助伝熱部材）、４８はボンディングワイヤ、４９、５０は配線パターン（接続手段）、５１は樹脂パッケージ（半導体装置用パッケージ）、５２はヒートシンク、５３、５４、５５は配線パターン（接続手段）、５６は放熱板（補助伝熱部材）、５８は伝熱膜（伝熱部材）を示す。
【発明の属する技術分野】
本発明は、絶縁分離用トレンチにより囲まれた島状領域内に負荷駆動用の横型構造の半導体スイッチング素子を形成するようにした半導体装置に関する。
【０００２】
【従来の技術】
高電圧出力が要求される用途に供される半導体装置、例えば、ＥＬ(Electro Luminescence)パネルのようなマトリクス型表示装置を駆動するためのドライバＩＣにあっては、その出力段にＬＤＭＯＳ（Lateral Double-diffused MOS ：横型二重拡散ＭＯＳＦＥＴ）のような高耐圧の半導体スイッチング素子が用いられている。このようなＬＤＭＯＳとしては、例えば特開平８−６４６９０号公報に見られるように、ＳＯＩ（Silicon On Insulator）基板に対し実質的なＰＩＮ構造を備えたＬＤＭＯＳを形成することにより、耐圧の向上を図ることが行われている。
【０００３】
具体的には、上記公報に記載された半導体装置は、図１９に模式的に示した断面構造となっている。即ち、図１９において、シリコン層１は、シリコン基板より成るベース基板２上に、絶縁分離膜であるシリコン酸化膜３を介して配置されたＳＯＩ構造となっており、このシリコン層１には、絶縁分離用トレンチ内のシリコン酸化膜４によって他の素子形成領域から分離された状態の島状シリコン層１ａが形成されている。上記島状シリコン層１ａのうち、シリコン酸化膜３に接する領域には、低不純物濃度の電界緩和層５が形成されている。この電界緩和層５は、実質的に真性半導体層として機能するように、不純物濃度が極めて低い状態とされている。
【０００４】
島状シリコン層１ａの上部にはＮ−層より成るドリフト層６が形成されている。このドリフト層６は低不純物濃度層として設けられるものであるが、上記電界緩和層５よりは高い不純物濃度に設定されている。島状シリコン層１ａには、電界緩和層５に到達するＰウェル７、ゲート８に対し自己整合的な位置に存するチャンネルＰウェル９がそれぞれ形成されており、そのＰウェル９内にはＮチャネルＭＯＳＦＥＴのためのソース層１０（Ｎ＋層）と、当該Ｐウェル９の電位を取るためのＰ＋拡散層１１とが形成されている。ドリフト層６の表面側には、高濃度のＮ＋層より成るドレインコンタクト層１２が形成されている。また、Ｐウェル９とドレインコンタクト層１２との間には、電界緩和のためのＬＯＣＯＳ酸化膜１３が形成されている。
【０００５】
以上のような構成によって、Ｐウェル９の表面部にＮチャネル領域を備えたＬＤＭＯＳ１４の基本構造が形成されている。尚、ＬＤＭＯＳ１４のソース層１０とベース基板２とは同電位となるように設定される。
【０００６】
このような構成においては、電界緩和層５は不純物濃度が極めて低い半導体層であるため、Ｐウェル７及び９（Ｐ型層）、電界緩和層５（実質的なＩ層：真性半導体層）、ドリフト層６及びドレインコンタクト層１２（Ｎ型層）により、それらが実質的にＰＩＮ構造を構成している。このような素子構造によれば、ＮチャネルＭＯＳＦＥＴのドレイン側に正極性の高電圧が印加された場合には、その印加電圧が、電界緩和層５中に生ずる空乏層とシリコン酸化膜３とで有効に分担されるようになり、これによって高耐圧が達成されることになる。つまり、シリコン酸化膜３は、ドレイン及びベース基板２間に印加された状態となる高電圧を支える役割を果たしている。
【０００７】
【発明が解決しようとする課題】
上記のようなＬＤＭＯＳ１４を出力段に備えたドライバＩＣにおいては、そのＬＤＭＯＳ１４により負荷電流を断続する関係上、発熱対策が必要となるものであり、一般的には、ベース基板２の下面にヒートシンクを配置することが行われる。従って、この場合には、ＬＤＭＯＳ１４からの放熱経路（伝熱経路）にシリコン酸化膜３が存在することになる。ところが、シリコン酸化膜３の熱伝導率は、シリコンの１／１００程度しかなく、しかも、シリコン酸化膜３は、前述したように高電圧を支える役目を果たしているため、ある程度以上の膜厚（例えば３μｍ程度）が必要となるものであり、その結果、シリコン酸化膜３の存在が放熱の妨げとなって放熱効率に大きな悪影響を及ぼすことになる。
【０００８】
このため、ヒートシンクを設けたにも拘らず、ＬＤＭＯＳ１４からの放熱が不十分になって当該ＬＤＭＯＳ１４の温度が上昇することがあり、結果的に、ＬＤＭＯＳ１４におけるキャリア移動度が低下して出力電流が低下するという不具合が出てくる。また、場合によっては、ＬＤＭＯＳ１４の温度が異常に上昇して、その熱破壊を引き起こす恐れも出てくる。
【０００９】
このような問題点に対処可能な手段としては、例えば特開平９−９７８３２号公報に見られるように、ＳＯＩ基板の絶縁分離膜を構成するシリコン酸化膜における耐圧が低くても良い領域に、他の部位より膜厚が薄い薄肉領域を設けて、この領域に多結晶シリコンを配置する構成とした半導体装置が考えられている。しかしながら、ＳＯＩ基板の絶縁分離膜であるシリコン酸化膜は、ベース基板とシリコン層（ＳＯＩ層）との間の埋込膜として設けられるものであって、その決められた位置のみに薄肉領域を形成するためには、工程数が大幅に増えるという事情があり、総じて製造が面倒になるという問題点があった。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、ベース基板上に当該ベース基板と電気的に絶縁した状態で設けられた半導体層に負荷駆動用の半導体スイッチング素子を形成する構造のものでありながら、その半導体スイッチング素子の温度上昇を、容易に製造可能な手段によって効果的に抑制可能になるなどの効果を奏する半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載したような手段を採用できる。この手段によれば、ベース基板（２２）上に絶縁状態で設けられた半導体層（２４）に横型構造の半導体スイッチング素子（４４）を形成した場合、その半導体スイッチング素子における発熱現象は、主として半導体層（２４）の表面側で起きるものである。請求項１記載の手段では、半導体スイッチング素子（４４）の形成領域である複数の島状領域（２４ａ）の外周囲部位に他の素子形成領域との間の電気的な干渉を防止するためにバッファ領域（２８）が形成されているが、半導体層（２４）の表面側で起きた熱は、半導体層（２４）上に、各島状領域（２４ａ）を包囲した一体的な状態で且つバッファ領域（２８）に対して電気的に接続された状態で形成された伝熱部材（４３）に伝えられるようになり、これにより、半導体スイッチング素子（４４）の温度上昇が抑制されることになる。この場合、半導体スイッチング素子（４４）から伝熱部材（４３）に至る伝熱経路には、前記島状領域（２４ａ）のための絶縁分離用トレンチ（２５）が存在するが、この絶縁分離用トレンチ（２５）にあっては、その内部に設けられる絶縁膜の膜厚を比較的小さく設定しても所期の目的を達成できるから、その絶縁分離用トレンチ（２５）が放熱の妨げとなる事態を極力抑制することができ、結果的に、半導体スイッチング素子（４４）の温度上昇を効果的に抑制可能になる。また、半導体層（２４）の表面側に、伝熱部材（４３）を形成するだけで済むから、工程数が大幅に増加する恐れがなくなって容易に製造可能になる。また、電気的干渉の防止機能を上げるためにバッファ領域（２８）の電位をグランド電位或いは電源電位に固定する場合に、上記伝熱部材（４３）を電位固定用の配線パターンとして兼用できるようになるから、全体の構造が簡単化するようになる。
しかも、特に、各半導体スイッチング素子（４４）がタイミングをずらして動作されるような状態時において、動作状態となった半導体スイッチング素子（４４）からの熱を、広い範囲にわたった状態の伝熱部材（４３）全体で拡散・吸収できるようになり、そのスイッチング素子（４４）の温度上昇を効果的に抑制できることになる。
【００１２】
請求項３記載の半導体装置のように、前記半導体層（２４）が、前記ベース基板（２２）上に絶縁分離膜（２３）を介して形成されたＳＯＩ構造のものであった場合において、前記絶縁分離用トレンチ（２５）内に設けられる絶縁膜（２６）の横方向の膜厚の合計寸法を、上記絶縁分離膜（２３）の膜厚より小さい値に設定したときには、その絶縁分離用トレンチ（２５）が放熱の妨げとなる事態を的確に抑制できて、半導体スイッチング素子（４４）の温度上昇を効果的に抑制できるようになる。
【００１４】
請求項４記載の半導体装置のように、前記伝熱部材（４３）を、上記バッファ領域（２８）上に当該バッファ領域（２８）と伝熱的に設けることができる。このような手段によれば、半導体層（２４）と伝熱部材（４３）との間の熱伝導率が向上するから、半導体スイッチング素子（４４）の温度上昇をより効果的に抑制できるようになる。この場合、上記バッファ領域（２８）は、半導体スイッチング素子（４４）に対し電気的に影響を与えない状態とすることができるから、伝熱部材（４３）の存在が半導体スイッチング素子（４４）の電気的特性に悪影響を及ぼす恐れがなくなる。
【００１６】
請求項５記載の半導体装置のように、前記伝熱部材（４３）を、前記半導体スイッチング素子（４４）のための電極膜（４０、４１、４２）を形成する第１層配線部材を利用して形成する構成とした場合には、その電極膜（４０、４１、４２）の形成時において伝熱部材（４３）を同時に形成可能となるから、工程数が増えることがなくなるものであり、結果的に、さらに容易に製造できるようになる。
【００１７】
請求項６記載の半導体装置のように、前記伝熱部材（４３）を、前記半導体層（２４）上に設けられた電極パッド部（４５、４５′、４５″）に伝熱的に接続する接続手段（４６、４９、５０、５３、５４、５５）を設けた場合には、半導体スイッチング素子（４４）から伝熱部材（４３）に伝えられた熱を、上記接続手段（４６、４９、５０、５３、５４、５５）及び電極パッド部（４５、４５′、４５″）を通じて外部に放散可能となって、半導体スイッチング素子（４４）の温度上昇をさらに抑制可能となる。
【００１８】
請求項７記載の半導体装置のように、上記のように伝熱部材（４３）が伝熱的に接続される電極パッド部（４５、４５′、４５″）として、半導体層（２４）に形成された回路素子とは電気的に切り離された状態のダミー電極を利用する構成とした場合には、ダミー電極の有効利用を図り得ることになる。
【００１９】
請求項８記載の半導体装置のように、半導体装置用パッケージ（５１）内から外部に引き出された状態の補助伝熱部材（４７、５６）に対し前記電極パッド部（４５、４５′、４５″）を伝熱的に接続する構成とした場合には、半導体スイッチング素子（４４）から伝熱部材（４３）に伝えられた熱を、上記補助伝熱部材（４７、５６）を通じて外部に効率良く放散可能となるから、半導体スイッチング素子（４４）の温度上昇抑制効果が一段と上がるようになる。
【００２０】
請求項９記載の半導体装置のように、上記のような補助伝熱部材として、半導体装置用パッケージ（５１）のためのリードピン（４７）を利用する構成とした場合には、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【００２１】
請求項１０記載の半導体装置のように、前記補助伝熱部材（４７、５６）を、半導体装置用パッケージ（５１）に備えられたヒートシンク（５２）に伝熱的に接触させる構成とした場合には、半導体スイッチング素子（４４）からの熱を当該ヒートシンク（５２）を通じて効率良く放散できるようになって、その半導体スイッチング素子（４４）の温度上昇をさらに効果的に抑制できるようになる。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
図１〜図５には本発明の第１実施例が示されており、以下これについて説明する。
図１（ａ）、（ｂ）には高耐圧ＬＤＭＯＳ（横型二重拡散ＭＯＳＦＥＴ：本発明でいう半導体スイッチング素子に相当）の模式的な縦断面構造が示され、図２には当該ＬＤＭＯＳの概略的な平面レイアウトが示されている。
【００２３】
図１（ａ）において、半導体基板２１は、単結晶シリコン基板より成るベース基板２２上に、シリコン酸化膜２３（本発明でいう絶縁分離膜に相当）を介して単結晶シリコン層２４（本発明でいう半導体層に相当）を設けたＳＯＩ構造となっており、この単結晶シリコン層２４には、例えばリング形状をなす絶縁分離用トレンチ２５によって他の素子形成領域から分離された状態の島状シリコン層２４ａ（本発明でいう島状領域に相当）が形成されている。
【００２４】
尚、上記単結晶シリコン層２４の膜厚は１０μｍ程度に設定され、上記シリコン酸化膜２３の膜厚は３μｍ程度に設定される。また、上記絶縁分離用トレンチ２５は、絶縁膜としてのシリコン酸化膜２６及びポリシリコン２７により埋め戻された状態となっているが、そのシリコン酸化膜２６の膜厚は０．７μｍ程度に設定されている。従って、絶縁分離用トレンチ２５内に存在するシリコン酸化膜２６の横方向の膜厚の合計寸法は、前記シリコン酸化膜２３の膜厚（３μｍ程度）より小さな値（１．４μｍ程度）に設定された状態となる。
【００２５】
一方、上記単結晶シリコン層２４における島状シリコン層２４ａの外周囲部分、つまり絶縁分離用トレンチ２５に隣接する外周囲部分は、後述するバッファ領域２８として機能するように構成されている。
【００２６】
上記島状シリコン層２４ａのうち、シリコン酸化膜２３に接する領域には、低不純物濃度の電界緩和層２９が形成されている。この電界緩和層２９は、ボロン或いはリン、砒素、アンチモンなどの不純物濃度が極めて低い状態（１×１０１４／cm３程度以下）の単結晶シリコン層で、実質的に真性半導体層（Ｉ層）として機能するものであり、その厚さは少なくとも１μｍ以上となるように設定される。
【００２７】
島状シリコン層２４ａの上部は、Ｎ−拡散層より成るドリフト層３０となっている。このドリフト層３０は、比較的高い抵抗が必要であるため低不純物濃度層として設けられるものであるが、前記電界緩和層２９よりは高い不純物濃度に設定されている。
【００２８】
島状シリコン層２４ａには、ドリフト層３０の表面側からＰ型の不純物を拡散することによって、平面形状がリング形状（例えば長円形状）をなす二重ウェル３１が形成されている。この二重ウェル３１は、前記電界緩和層２９内に達するＰウェル３１ａ及びその表面側部位に上記Ｐウェル３１ａと連続するように位置されたチャネル形成用のＰウェル３１ｂとにより構成されている。このＰウェル３１ｂは、Ｎ＋拡散層より成るソース拡散層３２と共に周知の二重拡散技術により形成されるものであり、これにより、そのＰウェル３１ｂの表面部にＮチャネル領域が形成される構成となっている。
【００２９】
また、Ｐウェル３１ｂの表面側には、当該Ｐウェル３１ｂの電位を取るためのＰ＋拡散層より成るソース拡散層３３が形成されている。この場合、上記二重ウェル３１並びにソース拡散層３２、３３は、その平面形状がリング形状に形成されているから、上記Ｎチャネル領域の平面形状も同様のリング形状に形成されることになる。このようにＮチャネル領域をリング形状にレイアウトした場合には、電界の集中を緩和して大電流を流し得るようになる高耐圧のＦＥＴ構造を実現できることになる。
【００３０】
島状シリコン層２４ａには、リング形状をなす前記ソース拡散層３２の中心部に位置するようにしてＮ型不純物を拡散したディープドレイン領域としてのＮウェル３４が棒形状に形成されている。このＮウェル３４は、前記Ｐウェル３１ａの接合深さと同程度の深さ（本実施例では若干深い状態）に形成されている。また、Ｎウェル３４の表面部には、Ｎ＋拡散層より成るドレインコンタクト層３５が形成されている。尚、上記Ｎウェル３４の不純物濃度は、ドリフト層３０の不純物濃度及びドレインコンタクト層３５の不純物濃度の中間レベルに設定されるものである。
【００３１】
また、前記バッファ領域２８には、Ｎ型不純物を前記Ｎウェル３４と同じ接合深さに拡散した不純物拡散層２８ａが形成されており、その表面部にはＮ＋拡散層より成るバッファ領域用コンタクト層３６が形成されている。
【００３２】
単結晶シリコン層２４上には、Ｐウェル３１ｂとドレインコンタクト層３５との間、並びにＰウェル３１ｂとバッファ領域２８との間などの部位に、電界緩和のためのＬＯＣＯＳ酸化膜３７が形成されている。また、Ｐウェル３１ｂに形成される前記Ｎチャネル領域と対応した部分には、ゲート用ポリシリコン膜３８がゲート酸化膜３８ａ（シリコン酸化膜）を介して形成されており、このゲート用ポリシリコン膜３８の形状は、上記Ｎチャネル領域に対応したリング形状に設定されている。
【００３３】
さらに、単結晶シリコン層２４上には、上述したソース拡散層３２、３３、ドレインコンタクト層３５、バッファ領域用コンタクト層３６、ＬＯＣＯＳ酸化膜３７、ゲート用ポリシリコン膜３８などを覆うようにしてシリコン酸化膜より成る層間絶縁膜３９が形成されている。尚、この層間絶縁膜３９の膜厚は、例えば０．６μｍ程度に設定される。
【００３４】
この層間絶縁膜３９上には、以下に述べるような各電極膜が所謂第１アルミ（本発明でいう第１層配線部材に相当）によって形成される。
即ち、ソース拡散層３２、３３と対応した位置には、当該ソース拡散層３２、３３とコンタクトホール４０ａを介して電気的に接続されるソース電極膜４０が例えばリング形状（若しくはその一部を切欠した形状）に形成される。
【００３５】
ドレインコンタクト層３５と対応した位置には、当該ドレインコンタクト層３５とコンタクトホール４１ａを介して電気的に接続されるドレイン電極膜４１が、ドレイン電極膜４１の形状に対応した棒形状に形成される。また、ゲート用ポリシリコン膜３８と対応した位置には、当該ゲートポリシリコン膜３８とコンタクトホール４２ａを介して電気的に接続されるゲート電極膜４２がリング形状（若しくはその一部を切欠した形状）に形成される。
【００３６】
さらに、バッファ領域用コンタクト層３６と対応した位置には、当該バッファ領域用コンタクト層３６とコンタクトホール４３ａを介して電気的且つ伝熱的に接続されるバッファ領域電極膜４３（本発明でいう伝熱部材に相当）が、図２に示すような矩形枠状に形成される。上記コンタクトホール４３ａは、本実施例の場合、図２に破線で示すように、バッファ領域用コンタクト層３６の全体にわたって分散するように複数個設けた状態となっているが、バッファ領域用コンタクト層３６とバッファ領域電極膜４３との間は少なくとも１ヶ所で接続されれば良いものである。また、上記バッファ領域電極膜４３は、アルミニウムによって形成されたものであるから、導電性は勿論のこと、良好な熱伝導性を有するものである。尚、図２においては、図面の視認性を上げるために、絶縁分離用トレンチ２５内のシリコン酸化膜２６に斜線帯を施した状態としている。
【００３７】
さらに、図示しないが、上記バッファ領域電極膜４３が第１アルミによってリング形状に形成されている関係上、ソース電極膜４０、ドレイン電極膜４１及びゲート電極膜４２は、第２アルミ（必要に応じて多層とする）を利用して外部に引き出されるものである。
【００３８】
以上述べたような構成によって、島状シリコン層２４ａ内に、ドレインコンタクト層３５並びにこのドレインコンタクト層３５の周囲に同心状にレイアウトされたリング形状のソース拡散層３２、３３を備えた状態のドレインセンタータイプのＮチャネル型ＬＤＭＯＳ４４（本発明でいう半導体スイッチング素子に相当）が形成されることになる。この場合、上記ＬＤＭＯＳ４４にあっては、二重ウェル３１（Ｐ型層）と、電界緩和層２９（実質的なＩ層）と、ドリフト層３０、Ｎウェル３４及びドレインコンタクト層３５（Ｎ型層）とにより、それらが実質的にＰＩＮ構造を構成するようになっている。
【００３９】
そして、本実施例では、ＬＤＭＯＳ４４による駆動対象として、例えばＥＬパネルが有する複数の走査電極或いはデータ電極を想定しており、このため、図３に示すように、上記のようなＬＤＭＯＳ４４を複数個形成する構成としている。即ち、図３に示すように、前記半導体基板２１上の単結晶シリコン層２４（図１参照）には、それぞれ絶縁分離用トレンチ２５によって分離された状態の複数の島状シリコン層２４ａが上下左右に整列された配置となるように形成されており、各島状シリコン層２４ａ内にそれぞれＬＤＭＯＳ４４が形成される。この場合、前記バッファ領域電極膜４３は、各島状シリコン層２４ａの周囲の全体を包囲した碁盤格子状の配置形態で一体的に形成されることになる。
【００４０】
さらに、単結晶シリコン層２４には、図４に概略的に示すように、複数個ずつのＬＤＭＯＳ４４が例えば２ヶ所の駆動素子形成エリアＡ及びＢに分割された状態で形成されると共に、それら駆動素子形成エリアＡ及びＢ間に位置された論理素子形成エリアＣに、ＬＤＭＯＳ４４群の動作制御用ＩＣを構成する論理回路素子（図示せず）が形成される構成となっている。
【００４１】
また、図４において、矩形状をなす半導体基板２１の周縁部（四辺部）には、複数個の電極パッド部４５が形成されている。そして、前記駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３は、上記電極パッド部４５のうちグランド端子とされるもの（符号４５に（ａ）を付して示す）に対して、配線パターン４６（本発明でいう接続手段に相当）を介して伝熱的に接続されている。この場合、上記バッファ領域電極膜４３、電極パッド部４５及び配線パターン４６は、それぞれ同一の材質（アルミニウム：第１アルミ）により形成されたものであり、これらは同じ製造工程において互いに一体的に連結した状態で形成される。また、電極パッド部４５のうち電源端子ＶDDに接続されるものについては、その符号４５に（ｂ）を付して示した。
【００４２】
尚、上記電極パッド部４５は、その全部が単結晶シリコン層２４に形成された回路素子に接続されるものではなく、図４の例では、符号４５に（ｃ）を付して示したものは、当該回路素子とは電気的に切り離された状態のダミー電極として形成されたものである。従って、本実施例のように上記ダミー電極を全く利用しない場合には、各電極パッド部４５と、パッケージ用のリードピン４７（本発明でいう補助伝熱部材に相当）のインナリードとの間の接続状態を概略的に示す図５のように、ダミー電極に相当した電極パッド部４５（ｃ）以外のものだけが、ボンディングワイヤ４８を介してリードピン４７に接続されることになる。また、ＬＤＭＯＳ４４は、負荷駆動時の電流容量を確保するために、必要に応じて所定個数ずつ並列接続された状態とされるものである。
【００４３】
上記した本実施例によれば、以下に述べるような作用・効果を奏することができる。
即ち、本実施例のように、単結晶シリコン層２４に横型構造の半導体スイッチング素子であるＬＤＭＯＳ４４を形成した場合、そのＬＤＭＯＳ４４における発熱現象は、主として単結晶シリコン層２４の表面側で起きるものである。このように単結晶シリコン層２４の表面側で発生した熱は、図１（ｂ）に矢印Ｗで示すように、ＬＤＭＯＳ４４の形成領域である島状シリコン層２４ａを包囲した状態で形成されたバッファ領域電極膜４３に伝えられるようになる。このとき、上記バッファ領域電極膜４３は、良好な熱伝導性を有する材料から形成されていて、ある程度の放熱能力を有したものであるから、ＬＤＭＯＳ４４の温度上昇が抑制されることになる。
【００４４】
この場合、ＬＤＭＯＳ４４からバッファ領域電極膜４３に至る伝熱経路には、島状シリコン層２４ａのための絶縁分離用トレンチ２５が存在するが、この絶縁分離用トレンチ２５にあっては、その内部に絶縁膜として設けられるシリコン酸化膜２６の横方向の膜厚の合計寸法が１．４μｍ程度と比較的小さく設定されているから、その絶縁分離用トレンチ２５が放熱の妨げとなる事態を極力抑制することができ、結果的に、ＬＤＭＯＳ４４の温度上昇を効果的に抑制可能になる。つまり、膜厚が３μｍ程度に設定されたシリコン酸化膜２３を介してベース基板２２の下面側から放熱する構造（従来の構造）の場合に比べて、ＬＤＭＯＳ４４からの熱を効率良く逃がすことができて、そのＬＤＭＯＳ４４の温度上昇を的確に抑制できるようになる。
【００４５】
また、上述のようなＬＤＭＯＳ４４の温度上昇抑制効果を得るために、単結晶シリコン層２４の表面側にバッファ領域電極膜４３を形成するだけで済むから、工程数が大幅に増加する恐れがなくなって容易に製造可能になる。特に、上記バッファ領域電極膜４３は、ＬＤＭＯＳ４４のソース電極膜４０、ドレイン電極膜４１、ゲート電極膜４２を形成するための第１アルミを利用して形成されるものであって、それらの電極膜４０〜４２の形成時においてバッファ領域電極膜４３を同時に形成できるようになるから、工程数が増えることがなくなり、結果的に、さらに容易に製造できるようになる。
【００４６】
しかも、この場合には、上記のような放熱機能を得るために、バッファ領域２８の電位をグランド電位に固定するためのバッファ領域電極膜４３を利用する構成、つまり、本発明でいう伝熱部材を電位固定用の配線パターンとして兼用できる構成となっているから、全体の構造が簡単化するようになる。
【００４７】
さらに、上記バッファ領域電極膜４３は、単結晶シリコン層２４に形成されたバッファ領域２８に対して伝熱的に設けられたものであるから、その単結晶シリコン層２４とバッファ領域電極膜４３との間の熱伝導率が向上するようになり、結果的にＬＤＭＯＳ４４の温度上昇をより効果的に抑制できるようになる。この場合、上記バッファ領域２８は、グランドされた状態、つまりＬＤＭＯＳ４４に対する電気的な影響をシールドする状態とされているから、バッファ領域電極膜４３の存在がＬＤＭＯＳ４４の電気的特性に悪影響を及ぼす恐れがなくなる。
【００４８】
上記実施例では、ＥＬパネルが有する複数の走査電極或いはデータ電極を駆動するために、複数個のＬＤＭＯＳ４４を形成すると共に、前記放熱機能を有したバッファ領域電極膜４３を、これらＬＤＭＯＳ４４が形成された各島状シリコン層２４ａをそれぞれ包囲した形態で一体的に形成する構成としたから、所謂ダイナミック駆動のために、各ＬＤＭＯＳ４４をタイミングをずらしてオンするような使用状態においては、オンされたＬＤＭＯＳ４４からの熱を、広い範囲にわたった状態の上記バッファ領域電極膜４３の全体で拡散・吸収できるようになり、各ＬＤＭＯＳ４４の温度上昇を効果的に抑制できることになる。
【００４９】
放熱機能を有したバッファ領域電極膜４３は、単結晶シリコン層２４ａ上に設けられた電極パッド部４５に対して、配線パターン４６を介して伝熱的に接続されているから、ＬＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた熱を、上記配線パターン４６、電極パッド部４５を通じ、且つボンディングワイヤ４８及びリードピン４７を通じて外部に放散できるようになって、ＬＤＭＯＳ４４の温度上昇をさらに効率良く抑制可能となる。さらに、本発明でいう補助伝熱部材としての機能を、半導体装置用パッケージのためのリードピン４７により得るようにしているから、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【００５０】
（第２の実施の形態）
図６には、上記第１実施例と同様の効果を奏する本発明の第２実施例が示されており、以下これについて第１実施例と異なる部分のみ説明する。
即ち、図６は、第１実施例における前記図４に対応した図面であり、この第２実施例では、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を、上記電極パッド部４５のうち電源端子ＶDDに接続されるものグランド端子とされるもの（符号４５に（ｂ）が付されている）に対して、配線パターン４９（本発明でいう接続手段に相当）を介して伝熱的に接続した構成としている。
【００５１】
（第３の実施の形態）
図７〜図９には、前記第１実施例と同様の効果を奏する本発明の第３実施例が示されており、以下これについて第１実施例と異なる部分のみ説明する。
即ち、図７は、第１実施例における前記図４に対応した図面であり、この第３実施例では、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を、上記電極パッド部４５のうちダミー電極とされたもの（符号４５に（ｃ）が付されている）に対して、配線パターン５０（本発明でいう接続手段に相当）を介して伝熱的に接続した構成としている。
【００５２】
この場合、図８に示すように、上記配線パターン５０が接続された電極パッド部４５（ｃ）は、ボンディングワイヤ４８を介してリードピン４７に接続される。また、図９に示すように、半導体基板２１を収納した樹脂パッケージ５１（本発明でいう半導体装置用パッケージに相当）は、その上面にアルミナコーティングされたアルミニウム或いは銅などにより形成されたヒートシンク５２が設けられており、前記電極パッド部４５（ｃ）に接続された合計２本のリードピン４７ａは、そのアウタリード部が、図９に示すように折曲された状態でヒートシンク５２に対し例えば半田付けにより伝熱的に接触した状態で固定されている。
【００５３】
このように構成した本実施例によれば、ＬＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた熱を、配線パターン５０及び電極パッド部４５（ｃ）を通じ、且つボンディングワイヤ４８、リードピン４７及びヒートシンク５２を通じて外部に効率良く放散できるようになって、そのＬＤＭＯＳ４４の温度上昇をさらに効果的に抑制可能となる。また、本来は無用のものとなるダミー電極（電極パッド部４５（ｃ））の有効利用を図り得ることになる。さらに、本発明でいう補助伝熱部材として、樹脂パッケージ５１のためのリードピン４７を利用する構成としているから、部品点数の増大を防止できて、コストの抑制を実現できることになる。
【００５４】
尚、本実施例の半導体基板２１のように、ダミー電極となる電極パッド部４５（ｃ）が余っている場合には、その電極パッド部４５（ｃ）も上記のような放熱機能のために利用することができる。このような変形例を図１０に示す。つまり、この図１０の例では、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を電極パッド部４５（ｃ）に対して前記配線パターン５０を介して伝熱的に接続すると共に、各バッファ領域電極膜４３を、他のダミー電極とされた電極パッド部４５（ｃ）に対して配線パターン５３（本発明でいう接続手段に相当）を介して伝熱的に接続する構成としている。
【００５５】
また、これとは異なる変形例を示す図１１のように、前記図７において示したダミー電極となる電極パッド部４５（ｃ）を、互いに隣接する位置にまとめて配置して一体化することにより大面積の電極パッド部４５′を設け、この電極パッド部４５′に対して、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を幅広な配線パターン５４（本発明でいう接続手段に相当）を介して伝熱的に接続する構成としても良い。尚、この場合には、上記電極パッド部４５′から複数本のボンディングワイヤを引き出すことができるようになる。
【００５６】
（第４の実施の形態）
図１２及び図１３には本発明の第４実施例が示されており、以下これについて前記第１実施例などと異なる部分のみ説明する。
即ち、この第４実施例においては、第１実施例などにおいてダミー電極となる電極パッド部４５（ｃ）を、図１２に示すように、互いに隣接した位置にまとめて配置して一体化することによって、半導体基板２１の一辺部を占有した状態の大面積の電極パッド部４５″を設け、この電極パッド部４５″に対して、駆動素子形成エリアＡ及びＢに形成されたＬＤＭＯＳ４４の各群のバッファ領域電極膜４３を幅広な配線パターン５５（本発明でいう接続手段に相当）を介して伝熱的に接続する構成としている。この場合、電極パッド部４５″には、アルミニウム或いは銅などの伝熱性が良好な材料より成る放熱板５６（本発明でいう補助伝熱部材に相当）の端縁部を伝熱的に接続している。尚、この放熱板５６はフィルム状のものであっても良い。
【００５７】
そして、図１３に示すように、上記放熱板５６は、樹脂パッケージ５１外に引き出された部分が、直角状に折曲されてヒートシンク５２の側面に伝熱的に接触されると共に、このような面接触状態で例えばネジ５７を利用して固定されている。尚、ネジ５７を使用した固定手段に代えて、半田付けや溶接などの固定手段を利用することもできる。
【００５８】
このように構成した本実施例によれば、ＬＤＭＯＳ４４からヒートシンク５２に至る伝熱経路に大型の放熱板５６が設けられているから、ＬＤＭＯＳ４４からバッファ領域電極膜４３に伝えられた熱を、配線パターン５５、電極パッド部４５″、放熱板５６及びヒートシンク５２を通じて外部に極めて効率良く放散できるようになって、ＬＤＭＯＳ４４の温度上昇を確実に抑制可能となる。
【００５９】
（第５の実施の形態）
図１４には本発明の第５実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１４は、第１実施例における前記図３に対応した図面である。第１実施例では、バッファ領域電極膜４３の形状を、ＬＤＭＯＳ４４が形成された島状シリコン層２４ａの周囲の全体を包囲した状態（図３参照）としたが、この第５実施例では、バッファ領域電極膜４３を、島状シリコン層２４ａを包囲する部分で一部切欠した状態としている。
【００６０】
このような構成によれば、例えば、ソース電極膜４０（図１参照）に接続される配線パターンを上記切欠部分を通じて引き回すことができるから、当該配線パターンを第１アルミにより形成することが可能になる。
【００６１】
（第６の実施の形態）
図１５には本発明の第６実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１５は、第１実施例における前記図２に対応した図面であり、この第６実施例では、矩形枠状に形成されたバッファ領域電極膜４３の内側（島状シリコン層２４ａに面した側）の形状を、島状シリコン層２４ａの形状に沿った曲線形状に構成したことに特徴を有する。
【００６２】
この構成によれば、バッファ領域電極膜４３の内側全体が発熱源であるＬＤＭＯＳ４４に近接した状態となると共に、当該バッファ領域電極膜４３の面積が増えることになる。この結果、バッファ領域電極膜４３への熱の伝達状態が良好になると共に、放熱能力の向上を期待できるようになるから、ＬＤＭＯＳ４４の温度上昇抑制効果を向上させ得るようになる。
【００６３】
（第７の実施の形態）
図１６には本発明の第７実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１６は、第１実施例における前記図２に対応した図面であり、この第７実施例では、矩形枠状に形成されたバッファ領域電極膜４３の一部（対をなす対向辺部分）を、島状シリコン層２４ａに上方からオーバーラップさせた構成に特徴を有する。尚、上記オーバーラップ部分には、図１に示す層間絶縁膜３９が介在された状態となる。
【００６４】
この構成によれば、バッファ領域電極膜４３の一部分が発熱源であるＬＤＭＯＳ４４に近接した状態となると共に、当該バッファ領域電極膜４３の面積が増えることになる。従って、このような第６実施例に構成によっても、前記第５実施例と同様に、バッファ領域電極膜４３への熱の伝達状態が良好になると共に、放熱能力の向上を期待できるようになるから、ＬＤＭＯＳ４４の温度上昇抑制効果を向上させ得るようになる。
【００６５】
（第８の実施の形態）
図１７には本発明の第７実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、第１実施例においては、バッファ領域電極膜４３をバッファ領域用コンタクト層３６に接続するためのコンタクトホール４３ａを、そのバッファ領域用コンタクト層３６の全体にわたって分布するように複数個設ける構成としたが、図１７に示すように、バッファ領域用コンタクト層３６の全体にわたった矩形枠状のコンタクトホール４３ａ′を設ける構成としても良い。
【００６６】
この構成によれば、バッファ領域電極膜４３とバッファ領域用コンタクト層３６との間の接触面積が増大することになるから、バッファ領域電極膜４３を通じた放熱機能をさらに高め得るようになる。
【００６７】
（第９の実施の形態）
図１８には本発明の第９実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１８は、第１実施例における前記図１に対応した図面である。第１実施例では、伝熱部材として、バッファ領域用コンタクト層３６に対しコンタクトホール４３ａを介して電気的に接続されるバッファ領域電極膜４３を設ける構成としたが、この第９実施例では、図１８に示すように、バッファ領域用コンタクト層３６と対応した位置に、層間絶縁膜３９を介して伝熱部材としての伝熱膜５８を配置するようにしている。この伝熱膜５８は、例えば第１アルミにより形成されるものであるが、バッファ領域用コンタクト層３６には接続されていないものである（従って、本実施例の場合、バッファ領域用コンタクト層３６は不要にすることも可能である）。
【００６８】
（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
ベース基板２２としては、単結晶シリコン基板に限らず、他の半導体基板或いは絶縁性を有するセラミック基板やガラス基板などを用いることもできる。この場合、ベース基板そのものが絶縁性を有するものであれば、ベース基板上に絶縁膜（本実施例の場合シリコン酸化膜２３）を形成したＳＯＩ構造としなくても良いものである。
【００６９】
ドレインセンタータイプのＮチャネル型ＬＤＭＯＳ４４を例に挙げて説明したが、Ｐチャネル型のものを対象としても良く、また、ソースセンタータイプのものに適用しても良い。さらに、チャネル形状も上記した各実施例のようなリング形状に構成する必要はないものである。勿論、島状シリコン層２４ａに形成する横型構造の半導体スイッチング素子としては、ＬＤＭＯＳに限らず、バイポーラトランジスタやＩＧＢＴなどを用いて良いことは勿論である。また、上記実施例で述べたディープドレイン構造は必要に応じて採用すれば良い。
【００７０】
伝熱部材であるバッファ領域電極膜４３の材料として、アルミニウムを用いる構成としたが、アルミニウム合金、銅或いは銅合金、タングステンなどのように伝熱性及び導電性を有した材料を広く使用することができる。また、伝熱部材である伝熱膜５８もアルミニウムを用いる構成としたが、これも伝熱性がある材料であれば多様な材料を使用することができる。ＳＯＩ構造の半導体基板２１の絶縁分離膜として、シリコン酸化膜２３を設ける構成としたが、シリコン窒化膜などのような他の材質のものを設ける構成としても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す高耐圧ＬＤＭＯＳの模式的断面図
【図２】要部のレイアウトを概略的に示す平面図
【図３】複数のＬＤＭＯＳのレイアウトを概略的に示す平面図
【図４】全体のレイアウトを概略的に示す平面図
【図５】パッケージングする際の接続状態を説明するための概略的平面図
【図６】本発明の第２実施例を示す図４相当図
【図７】本発明の第３実施例を示す図４相当図
【図８】図５相当図
【図９】パッケージに収納した状態での外観を示す斜視図
【図１０】第３実施例の変形例を示す図４相当図
【図１１】第３実施例のさらに異なる変形例を示す図４相当図
【図１２】本発明の第４実施例を示す製造途中の状態での概略的平面図
【図１３】パッケージに収納した状態での外観を示す斜視図
【図１４】本発明の第５実施例を示す図３相当図
【図１５】本発明の第６実施例を示す図２相当図
【図１６】本発明の第７実施例を示す図２相当図
【図１７】本発明の第８実施例を示す図２相当図
【図１８】本発明の第９実施例を示す図１相当図
【図１９】従来構成を示す高耐圧ＬＤＭＯＳの模式的断面図
【符号の説明】
２１は半導体基板、２２はベース基板、２３はシリコン酸化膜（絶縁分離膜）、２４は単結晶シリコン層（半導体層）、２４ａは島状シリコン層（島状領域）、２５は絶縁分離用トレンチ、２６はシリコン酸化膜（絶縁膜）、２７はポリシリコン、２８はバッファ領域、３６はバッファ領域用コンタクト層、３９は層間絶縁膜、４０はソース電極膜、４１はドレイン電極膜、４２はゲート電極膜、４３はバッファ領域電極膜（伝熱部材）、４４はＬＤＭＯＳ（半導体スイッチング素子）、４５、４５′、４５″は電極パッド部、４６は配線パターン（接続手段）、４７はリードピン（補助伝熱部材）、４８はボンディングワイヤ、４９、５０は配線パターン（接続手段）、５１は樹脂パッケージ（半導体装置用パッケージ）、５２はヒートシンク、５３、５４、５５は配線パターン（接続手段）、５６は放熱板（補助伝熱部材）、５８は伝熱膜（伝熱部材）を示す。
Claims (10)
- ベース基板（２２）上に当該ベース基板（２２）と電気的に絶縁した状態で設けられた半導体層（２４）に絶縁分離用トレンチ（２５）により囲まれた複数の島状領域（２４ａ）を形成し、それらの島状領域（２４ａ）内にそれぞれ負荷駆動用の横型構造の半導体スイッチング素子（４４）を形成する構成とした半導体装置であって、
前記半導体層（２４）における前記複数の島状領域（２４ａ）の外周囲部位に他の素子形成領域との間の電気的な干渉を防止するためにそれぞれ形成されたバッファ領域（２８）と、
前記半導体層（２４）上に、熱伝導性が良好な材料で且つ導電性を有した材料より形成された伝熱部材（４３）であって、前記各島状領域（２４ａ）を包囲した一体的な状態で且つ前記バッファ領域（２８）に対して電気的に接続された状態で形成された伝熱部材（４３）とを備えたことを特徴とする半導体装置。 - 前記半導体層（２４）は、前記ベース基板（２２）上に絶縁分離膜（２３）を介して形成されたＳＯＩ構造のものであることを特徴とする請求項１記載の半導体装置。
- 請求項２記載の半導体装置において、
前記絶縁分離用トレンチ（２５）内に設けられる絶縁膜（２６）の横方向の膜厚の合計寸法が、前記絶縁分離膜（２３）の膜厚より小さい値に設定されることを特徴とする半導体装置。 - 前記伝熱部材（４３）は前記バッファ領域（２８）上に当該バッファ領域（２８）に対して伝熱的に設けられることを特徴とする請求項１〜３の何れかに記載の半導体装置。
- 前記伝熱部材（４３）は、前記半導体スイッチング素子（４４）のための電極膜（４０、４１、４２）を形成する第１層配線部材を利用して形成されることを特徴とする請求項１〜４の何れかに記載の半導体装置。
- 前記伝熱部材（４３）を、前記半導体層（２４）上に設けられた電極パッド部（４５、４５′、４５″）に伝熱的に接続する接続手段（４６、４９、５０、５３、５４、５５）を備えたことを特徴とする請求項１〜５の何れかに記載の半導体装置。
- 請求項６記載の半導体装置において、
前記電極パッド部（４５、４５′、４５″）は、前記半導体層（２４）に形成された回路素子とは電気的に切り離された状態のダミー電極であることを特徴とする半導体装置。 - 請求項６または７記載の半導体装置において、
半導体装置用パッケージ（５１）内から外部に引き出された状態の補助伝熱部材４７、５６）を備え、この補助伝熱部材（４７、５６）に対し前記電極パッド部（４５、４５′、４５″）を伝熱的に接続したことを特徴とする半導体装置。 - 請求項８記載の半導体装置において、
前記補助伝熱部材は、前記半導体装置用パッケージ（５１）のためのリードピン（４７）であることを特徴とする半導体装置。 - 請求項８または９記載の半導体装置において、
前記半導体装置用パッケージ（５１）はヒートシンク（５２）を備え、前記補助伝熱部材（４７、５６）は当該ヒートシンク（５２）に伝熱的に接触されることを特徴とする半導体装置。
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