JP2000031290A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 不均一な温度上昇が発生した場合においても
高感度測定可能な温度検知素子を、チップ面積の増大を
伴うことなくパワーＩＣに搭載する。 【解決手段】 パワー半導体素子１のポリシリコンゲー
ト電極１０に連続して配置されたｐ+ ドープドポリシリ
コン２１ａ、ｎ+ ドープドポリシリコン領域２２、ｐ+
ドープドポリシリコン領域２１ｂからなる温度検知部
を、パワーセルブロック４の機能領域の上部に配置す
る。ｎ+ ドープドポリシリコン領域２２とｐ+ドープド
ポリシリコン領域２１ｂとで構成されるｐｎ接合ダイオ
ードが温度検知素子１７として機能する。ｐ+ ドープド
ポリシリコン２１ａは、ポリシリコンゲート電極１０と
ｎ+ ドープドポリシリコン領域２２とを電気的に分離す
るための領域である。
高感度測定可能な温度検知素子を、チップ面積の増大を
伴うことなくパワーＩＣに搭載する。 【解決手段】 パワー半導体素子１のポリシリコンゲー
ト電極１０に連続して配置されたｐ+ ドープドポリシリ
コン２１ａ、ｎ+ ドープドポリシリコン領域２２、ｐ+
ドープドポリシリコン領域２１ｂからなる温度検知部
を、パワーセルブロック４の機能領域の上部に配置す
る。ｎ+ ドープドポリシリコン領域２２とｐ+ドープド
ポリシリコン領域２１ｂとで構成されるｐｎ接合ダイオ
ードが温度検知素子１７として機能する。ｐ+ ドープド
ポリシリコン２１ａは、ポリシリコンゲート電極１０と
ｎ+ ドープドポリシリコン領域２２とを電気的に分離す
るための領域である。
Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体装置
（パワー半導体装置）に係り、特に温度検知素子を搭載
したパワー半導体素子、パワーＩＣおよび温度検知素子
の配置及び周辺構造に関する。
（パワー半導体装置）に係り、特に温度検知素子を搭載
したパワー半導体素子、パワーＩＣおよび温度検知素子
の配置及び周辺構造に関する。
【０００２】
【従来の技術】温度検知素子を搭載した従来のパワーＩ
Ｃとして、特開平７−６６４０２号公報に記載のＩＣが
知られている。図１１は、この特開平７−６６４０２号
公報に記載のパワーＩＣの平面図の一部で、図１２は図
１１のＹ−Ｙ方向に沿った断面図である。図１１および
図１２に示すように、出力段のパワー半導体素子部１に
隣接して、このパワー半導体素子部１と同一半導体チッ
プ上に、パワー半導体素子部１を駆動制御するための回
路や保護回路からなるＩＣ部２が配置されている。この
パワーＩＣの温度検知素子７１７は、パワー半導体素子
部１の機能領域の外部に専用領域を設けて作り込んであ
る。この温度検知素子７１７の出力は、ＩＣ部２中に配
置された保護回路に、図示を省略した表面配線を介して
接続されている。
Ｃとして、特開平７−６６４０２号公報に記載のＩＣが
知られている。図１１は、この特開平７−６６４０２号
公報に記載のパワーＩＣの平面図の一部で、図１２は図
１１のＹ−Ｙ方向に沿った断面図である。図１１および
図１２に示すように、出力段のパワー半導体素子部１に
隣接して、このパワー半導体素子部１と同一半導体チッ
プ上に、パワー半導体素子部１を駆動制御するための回
路や保護回路からなるＩＣ部２が配置されている。この
パワーＩＣの温度検知素子７１７は、パワー半導体素子
部１の機能領域の外部に専用領域を設けて作り込んであ
る。この温度検知素子７１７の出力は、ＩＣ部２中に配
置された保護回路に、図示を省略した表面配線を介して
接続されている。
【０００３】この従来のパワーＩＣの出力段のパワー半
導体素子部１は、一般に、種々の負荷回路に接続されて
いる。例えば、この負荷回路が短絡した場合、パワー半
導体素子部１には過大な電力が加わるため、パワー半導
体素子部１は発熱する。この熱はｐ型基板３及びフィー
ルド酸化膜１３等を通って、温度検知素子７１７に伝え
られる。そして温度検知素子７１７の検知結果が所定の
温度を超えた時に、保護回路が働いてパワー半導体素子
部１のゲート電流を遮断するなどして、パワー半導体素
子部１の破壊を防止するように構成されている。
導体素子部１は、一般に、種々の負荷回路に接続されて
いる。例えば、この負荷回路が短絡した場合、パワー半
導体素子部１には過大な電力が加わるため、パワー半導
体素子部１は発熱する。この熱はｐ型基板３及びフィー
ルド酸化膜１３等を通って、温度検知素子７１７に伝え
られる。そして温度検知素子７１７の検知結果が所定の
温度を超えた時に、保護回路が働いてパワー半導体素子
部１のゲート電流を遮断するなどして、パワー半導体素
子部１の破壊を防止するように構成されている。
【０００４】
【発明が解決しようとする課題】しかし、図１２のよう
にｐ型基板３上に温度検知素子７１７を配置して、温度
検知部５を新規に作り込む場合には、この温度検知部５
を配置するための専用のスペースが新たに必要であり、
チップサイズが大型化するという不具合が生じる。
にｐ型基板３上に温度検知素子７１７を配置して、温度
検知部５を新規に作り込む場合には、この温度検知部５
を配置するための専用のスペースが新たに必要であり、
チップサイズが大型化するという不具合が生じる。
【０００５】また、従来の温度検知素子は配置の自由度
が小さく、発熱源となる電流経路の近傍に配置できな
い。熱は発熱源からの熱伝導で輸送されるが、熱経路が
長く、熱抵抗が大きい。従って、発熱温度をより正確か
つ迅速に検知することが出来ないと言う問題点があっ
た。
が小さく、発熱源となる電流経路の近傍に配置できな
い。熱は発熱源からの熱伝導で輸送されるが、熱経路が
長く、熱抵抗が大きい。従って、発熱温度をより正確か
つ迅速に検知することが出来ないと言う問題点があっ
た。
【０００６】また、パワーセルブロック４の形状が複雑
な場合や製造バラツキ等の原因により発熱が一様でない
場合には、図１１に示すようにパワーセルブロック４の
１ケ所だけに温度検知素子７１７を配置したのでは、正
確に温度を検知することや、温度上昇に迅速に対応でき
ないという問題があった。
な場合や製造バラツキ等の原因により発熱が一様でない
場合には、図１１に示すようにパワーセルブロック４の
１ケ所だけに温度検知素子７１７を配置したのでは、正
確に温度を検知することや、温度上昇に迅速に対応でき
ないという問題があった。
【０００７】もし、パワーセルブロック４の複数箇所に
複数の温度検知素子７１７を配置すれば、それぞれ専用
の面積を占有するので、ますます、チップサイズが大型
化するという問題が生じる。
複数の温度検知素子７１７を配置すれば、それぞれ専用
の面積を占有するので、ますます、チップサイズが大型
化するという問題が生じる。
【０００８】さらに、図１２のように温度検知部５の専
用のスペースを設けるためには、ウェル中に図１１に示
すような凹部を設ける等のパターン形状の工夫が必要
で、パワー半導体素子部１の構造が複雑化するという問
題点も発生する。
用のスペースを設けるためには、ウェル中に図１１に示
すような凹部を設ける等のパターン形状の工夫が必要
で、パワー半導体素子部１の構造が複雑化するという問
題点も発生する。
【０００９】特に、図１１に示すような凹部は、凹部の
コーナ部に電界集中が発生するので高耐圧化にも不利な
影響を与える。
コーナ部に電界集中が発生するので高耐圧化にも不利な
影響を与える。
【００１０】本発明はこのような従来の半導体装置の問
題点に着目してなされたものである。
題点に着目してなされたものである。
【００１１】即ち、本発明は、パワー半導体素子部の面
積を、その機能領域として必要最低限の面積よりも大き
くすることなく、温度検知素子を搭載し、これにより発
熱温度を正確かつ迅速に検知することが可能なパワーＩ
Ｃ等の半導体装置を提供することを目的とする。
積を、その機能領域として必要最低限の面積よりも大き
くすることなく、温度検知素子を搭載し、これにより発
熱温度を正確かつ迅速に検知することが可能なパワーＩ
Ｃ等の半導体装置を提供することを目的とする。
【００１２】本発明の他の目的は、チップ上のある一部
分での異常発熱も、正確かつ迅速に検知することが可能
で、信頼性の高い半導体装置を提供することである。
分での異常発熱も、正確かつ迅速に検知することが可能
で、信頼性の高い半導体装置を提供することである。
【００１３】本発明のさらに他の目的は、パターン形状
等の構造を複雑化することなく、簡単な構造で温度検知
素子を搭載可能であり、このため、製造単価の安く、製
造歩留まりの高い半導体装置を提供することである。
等の構造を複雑化することなく、簡単な構造で温度検知
素子を搭載可能であり、このため、製造単価の安く、製
造歩留まりの高い半導体装置を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体装置は、ｐ型ポリシリコン領
域およびｎ型ポリシリコン領域からなるｐｎ接合ダイオ
ードを温度検知素子とし、この温度検知素子をパワー半
導体素子の機能領域の上部に配置したことを特徴とす
る。ここで、「ｐ型ポリシリコン領域」とはボロン
（Ｂ）等のｐ型の不純物を添加したいわゆるドープドポ
リシリコンであり、「ｎ型ポリシリコン領域」とは砒素
（Ａｓ）、アンチモン（Ｓｂ）、燐（Ｐ）等のｎ型の不
純物を添加したドープドポリシリコンを言う。「パワー
半導体素子の機能領域」とは、そのパワー半導体素子の
耐圧やブロッキング特性等の所定の定格性能を維持する
ために必須な領域のことを言う。
め、この発明による半導体装置は、ｐ型ポリシリコン領
域およびｎ型ポリシリコン領域からなるｐｎ接合ダイオ
ードを温度検知素子とし、この温度検知素子をパワー半
導体素子の機能領域の上部に配置したことを特徴とす
る。ここで、「ｐ型ポリシリコン領域」とはボロン
（Ｂ）等のｐ型の不純物を添加したいわゆるドープドポ
リシリコンであり、「ｎ型ポリシリコン領域」とは砒素
（Ａｓ）、アンチモン（Ｓｂ）、燐（Ｐ）等のｎ型の不
純物を添加したドープドポリシリコンを言う。「パワー
半導体素子の機能領域」とは、そのパワー半導体素子の
耐圧やブロッキング特性等の所定の定格性能を維持する
ために必須な領域のことを言う。
【００１５】すなわち本発明によれば、その定格性能を
維持・確保するために必要であるが、いわば空きスペー
ス（デッドスペース）となっているパワー半導体素子の
機能領域の上部の面積を有効に使うことにより、特別な
面積を占有することなく温度検知素子を配置できる。
維持・確保するために必要であるが、いわば空きスペー
ス（デッドスペース）となっているパワー半導体素子の
機能領域の上部の面積を有効に使うことにより、特別な
面積を占有することなく温度検知素子を配置できる。
【００１６】本発明のパワー半導体素子は、ＤＭＯＳ
（二重拡散ＭＯＳＦＥＴ：Double-diffused MOSFET）、
Ｕ字型の溝部を有したトレンチゲート型パワーＭＯＳＦ
ＥＴ、Ｖ字型の溝部にゲートを構成したＶＭＯＳ（V-gr
ooved MOSFET)、平面型（横型）のパワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：
Insulated Gate Bipolar Transistor）、静電誘導トラ
ンジスタ（ＳＩＴ）、静電誘導サイリスタ（ＳＩサイリ
スタ）等の種々の半導体素子が適用可能である。
（二重拡散ＭＯＳＦＥＴ：Double-diffused MOSFET）、
Ｕ字型の溝部を有したトレンチゲート型パワーＭＯＳＦ
ＥＴ、Ｖ字型の溝部にゲートを構成したＶＭＯＳ（V-gr
ooved MOSFET)、平面型（横型）のパワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：
Insulated Gate Bipolar Transistor）、静電誘導トラ
ンジスタ（ＳＩＴ）、静電誘導サイリスタ（ＳＩサイリ
スタ）等の種々の半導体素子が適用可能である。
【００１７】これらのパワー半導体素子が、第１導電型
ポリシリコンゲート電極を有していれば、温度検知素子
はポリシリコンゲート電極と一体で形成できるので好都
合である。即ち、温度検知素子を第１導電型ポリシリコ
ン領域と、第１の第２導電型ポリシリコン領域とから構
成し、ポリシリコンゲート電極と第１導電型ポリシリコ
ン領域との間に、ポリシリコンゲート電極と第１導電型
ポリシリコン領域とに接して、第２の第２導電型ポリシ
リコン領域を有するようにすればよい。ここで、「第１
導電型」と「第２導電型」とは互いに反対導電型であ
る。すなわち第１導電型がｎ型であれば第２導電型はｐ
型であり、第１導電型がｐ型であれば第２導電型はｎ型
である。したがって、例えばｎ+ ドープドポリシリコン
ゲート電極を有するｎＭＯＳＦＥＴがパワー半導体素子
であれば、ｎ+ ドープドポリシリコンゲート電極／ｐ+
ドープドポリシリコン領域／ｎ+ドープドポリシリコン
領域／ｐ+ドープドポリシリコン領域が連続的に形成さ
れ、これらのドーピングはイオン注入等により選択的に
行えばよい。
ポリシリコンゲート電極を有していれば、温度検知素子
はポリシリコンゲート電極と一体で形成できるので好都
合である。即ち、温度検知素子を第１導電型ポリシリコ
ン領域と、第１の第２導電型ポリシリコン領域とから構
成し、ポリシリコンゲート電極と第１導電型ポリシリコ
ン領域との間に、ポリシリコンゲート電極と第１導電型
ポリシリコン領域とに接して、第２の第２導電型ポリシ
リコン領域を有するようにすればよい。ここで、「第１
導電型」と「第２導電型」とは互いに反対導電型であ
る。すなわち第１導電型がｎ型であれば第２導電型はｐ
型であり、第１導電型がｐ型であれば第２導電型はｎ型
である。したがって、例えばｎ+ ドープドポリシリコン
ゲート電極を有するｎＭＯＳＦＥＴがパワー半導体素子
であれば、ｎ+ ドープドポリシリコンゲート電極／ｐ+
ドープドポリシリコン領域／ｎ+ドープドポリシリコン
領域／ｐ+ドープドポリシリコン領域が連続的に形成さ
れ、これらのドーピングはイオン注入等により選択的に
行えばよい。
【００１８】より具体的には、パワー半導体素子は第１
導電型の埋込ドレイン領域と、この第１導電型の埋込ド
レイン領域の上部の第１導電型ウェルと、このウェルの
表面に形成された第２導電型ベース領域と、このベース
領域とは離間してウェル中に配置された第１導電型シン
カーと、ベース領域の一部の上部およびウェルの一部の
上部に設けられたゲート絶縁膜と、ゲート絶縁膜の上部
に設けられたポリシリコンゲート電極とを少なくとも具
備し、第１および第２の第２導電型ポリシリコン領域お
よび第１導電型ポリシリコン領域はベース領域とシンカ
ーの間のウェルの上方に配置されていることが好まし
い。
導電型の埋込ドレイン領域と、この第１導電型の埋込ド
レイン領域の上部の第１導電型ウェルと、このウェルの
表面に形成された第２導電型ベース領域と、このベース
領域とは離間してウェル中に配置された第１導電型シン
カーと、ベース領域の一部の上部およびウェルの一部の
上部に設けられたゲート絶縁膜と、ゲート絶縁膜の上部
に設けられたポリシリコンゲート電極とを少なくとも具
備し、第１および第２の第２導電型ポリシリコン領域お
よび第１導電型ポリシリコン領域はベース領域とシンカ
ーの間のウェルの上方に配置されていることが好まし
い。
【００１９】但し、これらのパワー半導体素子が、必ず
しもポリシリコンゲート電極を有していなくてもよい。
例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、チ
タン（Ｔｉ）等の高融点金属、これらの高融点金属のシ
リサイド（ＷＳｉ2，ＭｏＳｉ2，ＴｉＳｉ2）、あるい
はポリサイドゲート電極を有したパワー半導体素子にも
適用可能である。これら高融点金属、高融点金属シリサ
イド、ポリサイドからなるゲート電極に、第１導電型ポ
リシリコン領域と第１の第２導電型ポリシリコン領域と
から構成された温度検知素子を接続することは容易に可
能であるからである。また、必ずしもゲート電極に温度
検知素子を接続しなくても、パワー半導体素子の機能領
域の上部に配置されていればよい。
しもポリシリコンゲート電極を有していなくてもよい。
例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、チ
タン（Ｔｉ）等の高融点金属、これらの高融点金属のシ
リサイド（ＷＳｉ2，ＭｏＳｉ2，ＴｉＳｉ2）、あるい
はポリサイドゲート電極を有したパワー半導体素子にも
適用可能である。これら高融点金属、高融点金属シリサ
イド、ポリサイドからなるゲート電極に、第１導電型ポ
リシリコン領域と第１の第２導電型ポリシリコン領域と
から構成された温度検知素子を接続することは容易に可
能であるからである。また、必ずしもゲート電極に温度
検知素子を接続しなくても、パワー半導体素子の機能領
域の上部に配置されていればよい。
【００２０】更に、温度検知素子は複数個あり、パワー
半導体素子の機能領域の上部に分割配置されていること
が好ましい。この場合、複数個の温度検知素子は、それ
ぞれ、互いに共通の第１の主電極、及び互いに独立な第
２の主電極を有するように構成すればよい。「第１の主
電極」とは、アノード電極又は、カソード電極の意であ
り、「第２の主電極」とは第１の主電極に対向するカソ
ード電極、又はアノード電極の意である。すなわち、ア
ノード電極が共通ならばカソード電極は互いに独立で、
カソード電極が共通ならばアノード電極は互いに独立と
なる。例えば、パワー半導体素子の複数の集合であるパ
ワーセルブロックの周辺部に独立した複数個の温度検知
素子を配置し、これらの温度検知素子のそれぞれで温度
を検知すれば、パワーセルブロックが大面積であって
も、具体的にどこで異常な発熱があるかが分かる。この
ため、パワーセルブロックの形状が複雑で且つ大面積な
場合であっても、あるいは製造バラツキ等によりパワー
セルブロック内の発熱が一様でない場合であっても、温
度上昇を正確に検知し、保護回路が迅速に対応できるの
でパワー半導体素子の破損が防止できる。
半導体素子の機能領域の上部に分割配置されていること
が好ましい。この場合、複数個の温度検知素子は、それ
ぞれ、互いに共通の第１の主電極、及び互いに独立な第
２の主電極を有するように構成すればよい。「第１の主
電極」とは、アノード電極又は、カソード電極の意であ
り、「第２の主電極」とは第１の主電極に対向するカソ
ード電極、又はアノード電極の意である。すなわち、ア
ノード電極が共通ならばカソード電極は互いに独立で、
カソード電極が共通ならばアノード電極は互いに独立と
なる。例えば、パワー半導体素子の複数の集合であるパ
ワーセルブロックの周辺部に独立した複数個の温度検知
素子を配置し、これらの温度検知素子のそれぞれで温度
を検知すれば、パワーセルブロックが大面積であって
も、具体的にどこで異常な発熱があるかが分かる。この
ため、パワーセルブロックの形状が複雑で且つ大面積な
場合であっても、あるいは製造バラツキ等によりパワー
セルブロック内の発熱が一様でない場合であっても、温
度上昇を正確に検知し、保護回路が迅速に対応できるの
でパワー半導体素子の破損が防止できる。
【００２１】さらに、本発明の特徴において、第１の第
２導電型ポリシリコン領域に隣接して、第１導電型ポリ
シリコン領域（第１の第１導電型ポリシリコン領域）と
は異なる他の第１導電型ポリシリコン領域（第２の第１
導電型ポリシリコン領域）がさらに配置され、この第２
の第１導電型ポリシリコン領域に隣接して、第３の第２
導電型ポリシリコン領域が配置され、温度検知素子を構
成してもよい。第１の第１導電型ポリシリコン領域と、
第１の第２導電型ポリシリコン領域とから第１のｐｎ接
合ダイオードが形成され、第２の第１導電型ポリシリコ
ン領域と、第３の第２導電型ポリシリコン領域とから第
２のｐｎ接合ダイオードが形成される。したがって、第
１及び第２のｐｎ接合ダイオードの直列接続で、温度検
知素子が構成される。２つのｐｎ接合ダイオードの直列
接続とすることにより、より信頼性が高く、かつ高感度
な温度検知素子が実現できる。
２導電型ポリシリコン領域に隣接して、第１導電型ポリ
シリコン領域（第１の第１導電型ポリシリコン領域）と
は異なる他の第１導電型ポリシリコン領域（第２の第１
導電型ポリシリコン領域）がさらに配置され、この第２
の第１導電型ポリシリコン領域に隣接して、第３の第２
導電型ポリシリコン領域が配置され、温度検知素子を構
成してもよい。第１の第１導電型ポリシリコン領域と、
第１の第２導電型ポリシリコン領域とから第１のｐｎ接
合ダイオードが形成され、第２の第１導電型ポリシリコ
ン領域と、第３の第２導電型ポリシリコン領域とから第
２のｐｎ接合ダイオードが形成される。したがって、第
１及び第２のｐｎ接合ダイオードの直列接続で、温度検
知素子が構成される。２つのｐｎ接合ダイオードの直列
接続とすることにより、より信頼性が高く、かつ高感度
な温度検知素子が実現できる。
【００２２】なお、本発明の半導体装置は、ディスクリ
ートデバイスでも良く、パワー半導体素子と同一チップ
上に、パワー半導体素子の駆動・制御回路と、温度検知
素子からの信号を入力する保護回路を搭載したパワーＩ
Ｃでもよい。ディスクリートデバイスの場合は、パワー
半導体素子の駆動・制御回路や温度検知素子からの信号
を入力する保護回路を搭載したＩＣチップを、このディ
スクリートデバイスの近傍に配置し、ワイヤボンディン
グや金属配線でＩＣチップとディスクリートデバイスを
互いに接続すればよい。いずれにしても、温度検知素子
を構成するための専用の面積が不要であるため、ディス
クリートデバイス又はパワーＩＣのチップ面積が増大す
ることはない。
ートデバイスでも良く、パワー半導体素子と同一チップ
上に、パワー半導体素子の駆動・制御回路と、温度検知
素子からの信号を入力する保護回路を搭載したパワーＩ
Ｃでもよい。ディスクリートデバイスの場合は、パワー
半導体素子の駆動・制御回路や温度検知素子からの信号
を入力する保護回路を搭載したＩＣチップを、このディ
スクリートデバイスの近傍に配置し、ワイヤボンディン
グや金属配線でＩＣチップとディスクリートデバイスを
互いに接続すればよい。いずれにしても、温度検知素子
を構成するための専用の面積が不要であるため、ディス
クリートデバイス又はパワーＩＣのチップ面積が増大す
ることはない。
【００２３】
【発明の効果】本発明によれば、パワー半導体素子の機
能領域の上部、即ちパワー半導体素子の耐圧・ブロッキ
ング特性等の定格性能を維持するために必須な領域内の
上部に、温度検知素子を形成出来るので、温度検知素子
の形成によるパワー半導体素子部の面積の増大はない。
能領域の上部、即ちパワー半導体素子の耐圧・ブロッキ
ング特性等の定格性能を維持するために必須な領域内の
上部に、温度検知素子を形成出来るので、温度検知素子
の形成によるパワー半導体素子部の面積の増大はない。
【００２４】同様に、温度検知素子を構成するための専
用の面積が不要であるため、パワーＩＣを構成した場合
にも、そのＩＣチップ面積の小型化が容易である。
用の面積が不要であるため、パワーＩＣを構成した場合
にも、そのＩＣチップ面積の小型化が容易である。
【００２５】また、本発明によれば、温度検知素子の配
置の自由度が大きく、温度検知素子を発熱源となる主電
流経路の真上、若しくはその極近傍に配置でき、発熱源
からの熱抵抗が小さい。従って、発熱温度をより正確か
つ迅速に検知することが可能となる。
置の自由度が大きく、温度検知素子を発熱源となる主電
流経路の真上、若しくはその極近傍に配置でき、発熱源
からの熱抵抗が小さい。従って、発熱温度をより正確か
つ迅速に検知することが可能となる。
【００２６】本発明によれば、パターン形状等の構造を
複雑化することなく、簡単な構造で温度検知素子をパワ
ー半導体素子の機能領域の上部に配置し搭載することが
可能である。
複雑化することなく、簡単な構造で温度検知素子をパワ
ー半導体素子の機能領域の上部に配置し搭載することが
可能である。
【００２７】更に、本発明によれば、温度検知素子の配
置の自由度が大きく、温度検知素子をパワー半導体素子
の内部の上部（機能領域の上部）に分散して配置出来る
ので、ある一部分での異常発熱もより正確かつ迅速に検
知することが可能である。
置の自由度が大きく、温度検知素子をパワー半導体素子
の内部の上部（機能領域の上部）に分散して配置出来る
ので、ある一部分での異常発熱もより正確かつ迅速に検
知することが可能である。
【００２８】更に、本発明によれば、大面積のパワー半
導体素子の特定の一部分での異常発熱や電流集中が正確
かつ迅速に検知されるので、大電流用半導体装置の、安
定且つ信頼性の高い動作が可能である。
導体素子の特定の一部分での異常発熱や電流集中が正確
かつ迅速に検知されるので、大電流用半導体装置の、安
定且つ信頼性の高い動作が可能である。
【００２９】また、パワーＭＯＳＦＥＴのようなポリシ
リコンゲート電極を有するパワー半導体素子の場合に
は、ポリシリコンゲート電極を延長形成して、この延長
された端部にｐ型およびｎ型の不純物をドーピングする
だけで良い。従って、本発明によれば、パワー半導体素
子およびパワーＩＣ等の半導体装置を、特殊な技術や製
造工程を必要とせず、容易に製造し実現できる。
リコンゲート電極を有するパワー半導体素子の場合に
は、ポリシリコンゲート電極を延長形成して、この延長
された端部にｐ型およびｎ型の不純物をドーピングする
だけで良い。従って、本発明によれば、パワー半導体素
子およびパワーＩＣ等の半導体装置を、特殊な技術や製
造工程を必要とせず、容易に製造し実現できる。
【００３０】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
【００３１】（第１の実施の形態）図１（ａ）は本発明
の第１の実施の形態に係るパワーＩＣのチップ全体の平
面図である。パワー半導体素子部１には複数のパワーセ
ルブロック４が配置されている。各パワーセルブロック
４は複数個のパワーセルから構成されている。各パワー
セルはパワー半導体素子としてのＬＤＭＯＳ（Lateral
DMOS)を有している。各パワーセルブロック４内の周囲
（パワー半導体素子の機能領域の上部）には、それぞれ
温度検知素子１７が配置されている。
の第１の実施の形態に係るパワーＩＣのチップ全体の平
面図である。パワー半導体素子部１には複数のパワーセ
ルブロック４が配置されている。各パワーセルブロック
４は複数個のパワーセルから構成されている。各パワー
セルはパワー半導体素子としてのＬＤＭＯＳ（Lateral
DMOS)を有している。各パワーセルブロック４内の周囲
（パワー半導体素子の機能領域の上部）には、それぞれ
温度検知素子１７が配置されている。
【００３２】図１（ｂ）は図１（ａ）のパワーセルブロ
ック４の端部Ａを拡大した平面図であり、パワーセル１
個、及びその周辺を示している。ただし図２（ａ）はポ
リシリコンゲート電極１０のレベルにおける配置を示す
図である（理解をし易くするために、さらに上層の金属
配線層等の図示は省略している）。温度検知素子１７
が、ｐ型ポリシリコン領域２１ｂおよびｎ型ポリシリコ
ン領域２２からなるｐｎ接合ダイオードであることが示
されている。図１（ｂ）に示した第１導電型シンカーと
なるｎ型シンカー（ＮＳＫ）１１ｂは、パワーセルブロ
ック４の機能領域の境界を画定するパターンであり、温
度検知素子１７はこの機能領域の上部に配置されている
ことが分かる。
ック４の端部Ａを拡大した平面図であり、パワーセル１
個、及びその周辺を示している。ただし図２（ａ）はポ
リシリコンゲート電極１０のレベルにおける配置を示す
図である（理解をし易くするために、さらに上層の金属
配線層等の図示は省略している）。温度検知素子１７
が、ｐ型ポリシリコン領域２１ｂおよびｎ型ポリシリコ
ン領域２２からなるｐｎ接合ダイオードであることが示
されている。図１（ｂ）に示した第１導電型シンカーと
なるｎ型シンカー（ＮＳＫ）１１ｂは、パワーセルブロ
ック４の機能領域の境界を画定するパターンであり、温
度検知素子１７はこの機能領域の上部に配置されている
ことが分かる。
【００３３】図２（ａ）は図１（ｂ）のＸ−Ｘ方向に沿
った階段断面図であり、ＩＣ部２との境界部近傍に位置
するパワー半導体素子（ＬＤＭＯＳ）部１の機能領域の
端部近傍を示す。すなわち、抵抗率５〜５００Ω・ｃｍ
のｐ型基板３の上面に第１導電型の埋込ドレイン領域と
なるｎ+ 埋込層（ＮＢＬ）１５が形成されている。この
ｎ+ 埋込層１５の上部に、第２導電型ウェルとなるｐウ
ェル（ＰＷＬ）１４と第１導電型ウェルとなるｎウェル
（ＮＷＬ）１６が形成されている。パワー半導体素子部
１に設けられたｎウェル１６の表面には第２導電型ベー
ス領域（ｐ型ベース領域）６が配置されている。ｐ型ベ
ース領域６中には、ｎ+ ソース領域８ａ，８ｂ及びバッ
クゲート領域となるｐ+ コンタクト領域７が形成されて
いる。ｎ+ ソース領域８ａ，８ｂは断面図上では独立し
て表現されているが、平面図上ではｐ+ コンタクト領域
７を囲むリング状（閉じた四角形）の一体の領域であ
る。さらに、ｐ型ベース領域６の表面の一部、及びウェ
ルの一部の上部に形成されたゲート絶縁膜（ゲート酸化
膜）１２の上には厚さ３５０ｎｍのｎ+ ドープドポリシ
リコンからなるポリシリコンゲート電極１０が選択的に
配置されている。そして、パワー半導体素子部１の端部
には、第１導電型シンカーとなるｎ型シンカー（ＮＳ
Ｋ）１１ｂが形成されている。さらに、埋め込みドレイ
ン領域となるｎ+埋込層１５とｎ++ドレインコンタクト
領域９とは、ｎ型シンカー（ＮＳＫ）１１ａにより互い
に接続されている。
った階段断面図であり、ＩＣ部２との境界部近傍に位置
するパワー半導体素子（ＬＤＭＯＳ）部１の機能領域の
端部近傍を示す。すなわち、抵抗率５〜５００Ω・ｃｍ
のｐ型基板３の上面に第１導電型の埋込ドレイン領域と
なるｎ+ 埋込層（ＮＢＬ）１５が形成されている。この
ｎ+ 埋込層１５の上部に、第２導電型ウェルとなるｐウ
ェル（ＰＷＬ）１４と第１導電型ウェルとなるｎウェル
（ＮＷＬ）１６が形成されている。パワー半導体素子部
１に設けられたｎウェル１６の表面には第２導電型ベー
ス領域（ｐ型ベース領域）６が配置されている。ｐ型ベ
ース領域６中には、ｎ+ ソース領域８ａ，８ｂ及びバッ
クゲート領域となるｐ+ コンタクト領域７が形成されて
いる。ｎ+ ソース領域８ａ，８ｂは断面図上では独立し
て表現されているが、平面図上ではｐ+ コンタクト領域
７を囲むリング状（閉じた四角形）の一体の領域であ
る。さらに、ｐ型ベース領域６の表面の一部、及びウェ
ルの一部の上部に形成されたゲート絶縁膜（ゲート酸化
膜）１２の上には厚さ３５０ｎｍのｎ+ ドープドポリシ
リコンからなるポリシリコンゲート電極１０が選択的に
配置されている。そして、パワー半導体素子部１の端部
には、第１導電型シンカーとなるｎ型シンカー（ＮＳ
Ｋ）１１ｂが形成されている。さらに、埋め込みドレイ
ン領域となるｎ+埋込層１５とｎ++ドレインコンタクト
領域９とは、ｎ型シンカー（ＮＳＫ）１１ａにより互い
に接続されている。
【００３４】図２（ａ）に示すようにポリシリコンゲー
ト電極１０の端部は、このゲート電極１０の部分と同じ
３５０ｎｍの厚さで、フィールド酸化膜１３の上部まで
伸延されている。このフィールド酸化膜１３の上で、ｐ
+ ドープドポリシリコン領域２１ａ、ｎ+ ドープドポリ
シリコン領域２２、ｐ+ ドープドポリシリコン領域２１
ｂの３つの領域に分割して配置され温度検知部５を構成
している。ｐ+ ドープドポリシリコン領域２１ａ，２１
ｂのシート抵抗は５０〜２００Ω、好ましくは１００Ω
程度、ｎ+ ドープドポリシリコン２２のシート抵抗は７
０〜３００Ω程度、好ましくは１４０Ω程度であればよ
い。ポリシリコンゲート電極１０および温度検知部５の
上部には第１の層間絶縁膜１８が配置されている。この
第１の層間絶縁膜１８中に開孔されたコンタクトホール
を介してｎ+ ドープドポリシリコン領域２２にカソード
（Ｋ）電極２３、ｐ+ ドープドポリシリコン領域２１ｂ
にアノード（Ａ）電極２４が接続されている。また第１
の層間絶縁膜１８中にコンタクトホールを開孔すること
により、ｎ+ ソース領域８ａ，８ｂとｐ+ コンタクト領
域７とを短絡するように第１層ソース電極３１が形成さ
れている。第１層ソース電極３１は、第１層ドレイン電
極２６を囲むように配置され、第１層ドレイン電極２６
の周辺の１２個のｎ+ ソース領域を互いに接続してい
る。さらに、図２（ａ）に示すように、第１の層間絶縁
膜１８中にコンタクトホールが開孔され、ｎ++ドレイン
コンタクト領域９に対して第１層ドレイン電極２６が接
続されている。
ト電極１０の端部は、このゲート電極１０の部分と同じ
３５０ｎｍの厚さで、フィールド酸化膜１３の上部まで
伸延されている。このフィールド酸化膜１３の上で、ｐ
+ ドープドポリシリコン領域２１ａ、ｎ+ ドープドポリ
シリコン領域２２、ｐ+ ドープドポリシリコン領域２１
ｂの３つの領域に分割して配置され温度検知部５を構成
している。ｐ+ ドープドポリシリコン領域２１ａ，２１
ｂのシート抵抗は５０〜２００Ω、好ましくは１００Ω
程度、ｎ+ ドープドポリシリコン２２のシート抵抗は７
０〜３００Ω程度、好ましくは１４０Ω程度であればよ
い。ポリシリコンゲート電極１０および温度検知部５の
上部には第１の層間絶縁膜１８が配置されている。この
第１の層間絶縁膜１８中に開孔されたコンタクトホール
を介してｎ+ ドープドポリシリコン領域２２にカソード
（Ｋ）電極２３、ｐ+ ドープドポリシリコン領域２１ｂ
にアノード（Ａ）電極２４が接続されている。また第１
の層間絶縁膜１８中にコンタクトホールを開孔すること
により、ｎ+ ソース領域８ａ，８ｂとｐ+ コンタクト領
域７とを短絡するように第１層ソース電極３１が形成さ
れている。第１層ソース電極３１は、第１層ドレイン電
極２６を囲むように配置され、第１層ドレイン電極２６
の周辺の１２個のｎ+ ソース領域を互いに接続してい
る。さらに、図２（ａ）に示すように、第１の層間絶縁
膜１８中にコンタクトホールが開孔され、ｎ++ドレイン
コンタクト領域９に対して第１層ドレイン電極２６が接
続されている。
【００３５】第１層ソース電極３１および第１層ドレイ
ン電極２６の上部には第２の層間絶縁膜１９が配置され
ている。この第２の層間絶縁膜１９に開孔されたビアホ
ールを介して第２層ドレイン電極２７と第１層ドレイン
電極２６とが、また第２層ソース電極３２と第１層ソー
ス電極３１とがそれぞれ互いに接続されている。第２層
ドレイン電極２７は隣接する他のパワーセルの第１層ド
レイン電極２６を互いに接続する配線層を兼ねている。
同様に、第２層ソース電極３２は隣接する他のパワーセ
ルの第１層ソース電極３１を互いに接続する配線層を兼
ねている。第２層ドレイン電極２７及び第２層ソース電
極３２により他のパワーセルのドレイン電極Ｄ及びソー
ス電極Ｓが互いに接続され、パワーセルブロックを構成
し、大電流動作を可能としている。そして、図示を省略
しているが、第２層ドレイン電極２７および第２層ソー
ス電極３２の上には、ＰＳＧ膜、ＢＰＳＧ膜、あるいは
シリコン窒化膜（Ｓｉ3 Ｎ4 膜）等の表面パッシベーシ
ョン膜が形成されている。
ン電極２６の上部には第２の層間絶縁膜１９が配置され
ている。この第２の層間絶縁膜１９に開孔されたビアホ
ールを介して第２層ドレイン電極２７と第１層ドレイン
電極２６とが、また第２層ソース電極３２と第１層ソー
ス電極３１とがそれぞれ互いに接続されている。第２層
ドレイン電極２７は隣接する他のパワーセルの第１層ド
レイン電極２６を互いに接続する配線層を兼ねている。
同様に、第２層ソース電極３２は隣接する他のパワーセ
ルの第１層ソース電極３１を互いに接続する配線層を兼
ねている。第２層ドレイン電極２７及び第２層ソース電
極３２により他のパワーセルのドレイン電極Ｄ及びソー
ス電極Ｓが互いに接続され、パワーセルブロックを構成
し、大電流動作を可能としている。そして、図示を省略
しているが、第２層ドレイン電極２７および第２層ソー
ス電極３２の上には、ＰＳＧ膜、ＢＰＳＧ膜、あるいは
シリコン窒化膜（Ｓｉ3 Ｎ4 膜）等の表面パッシベーシ
ョン膜が形成されている。
【００３６】図２（ｂ）は温度検知部５へのカソード
（Ｋ）電極２３、アノード（Ａ）電極２４の接続関係を
示すための、拡大した平面図である。ｎ+ ドープドポリ
シリコンゲート電極１０とｐ+ ドープドポリシリコン領
域２１ａとの間にｐｎ接合ダイオード２５ａが形成され
ている。そしてｐ+ ドープドポリシリコン領域２１ａと
ｎ+ ドープドポリシリコン領域２２との間にｐｎ接合ダ
イオード２５ｂが構成されている。さらに、ｐ型ポリシ
リコン領域２１ｂおよびｎ型ポリシリコン領域２２から
温度検知素子１７が構成されている。ｐ+ ドープドポリ
シリコン領域２１ａの線幅は２μｍ、ｎ+ ドープドポリ
シリコン領域２２の線幅は３μｍ、ｐ+ ドープドポリシ
リコン領域２１ｂの線幅は３μｍである。したがって１
μｍ×１μｍのコンタクトホール２８を第１の層間絶縁
膜１８中に開孔することによりカソード電極２３をｎ+
ドープドポリシリコン領域２２に、アノード電極２４を
ｐ+ドープドポリシリコン領域２１ｂに接続できる。
（Ｋ）電極２３、アノード（Ａ）電極２４の接続関係を
示すための、拡大した平面図である。ｎ+ ドープドポリ
シリコンゲート電極１０とｐ+ ドープドポリシリコン領
域２１ａとの間にｐｎ接合ダイオード２５ａが形成され
ている。そしてｐ+ ドープドポリシリコン領域２１ａと
ｎ+ ドープドポリシリコン領域２２との間にｐｎ接合ダ
イオード２５ｂが構成されている。さらに、ｐ型ポリシ
リコン領域２１ｂおよびｎ型ポリシリコン領域２２から
温度検知素子１７が構成されている。ｐ+ ドープドポリ
シリコン領域２１ａの線幅は２μｍ、ｎ+ ドープドポリ
シリコン領域２２の線幅は３μｍ、ｐ+ ドープドポリシ
リコン領域２１ｂの線幅は３μｍである。したがって１
μｍ×１μｍのコンタクトホール２８を第１の層間絶縁
膜１８中に開孔することによりカソード電極２３をｎ+
ドープドポリシリコン領域２２に、アノード電極２４を
ｐ+ドープドポリシリコン領域２１ｂに接続できる。
【００３７】図１および図２に示したｎチャネルパワー
ＭＯＳＦＥＴ（ＬＤＭＯＳ）は、通常ポリシリコンゲー
ト電極１０に正の電圧を印加することによりｐ型ベース
領域６の表面にチャネル層が形成される。この結果、ド
レイン電極２７，２６→ｎ++ドレインコンタクト領域９
→ｎ型シンカー１１ａ→ｎ+ 埋込ドレイン領域１５→ｎ
ウェル１６→ｐ型ベース領域６→ｎ+ ソース領域８ａ，
８ｂ→ソース電極３１，３２という経路で電流が流れ、
熱が発生する。その熱はｐ型基板３あるいはポリシリコ
ンゲート電極１０を通って温度検知素子１７に伝えられ
る。何らかの原因で異常な発熱が起きた場合は、温度検
知素子１７で検知し、検知信号はＩＣ部２に設けられた
保護回路に伝えられる。従来と比較して温度検知素子１
７がパワー半導体素子の近くに配置されるためより正確
かつ迅速に検知できる。
ＭＯＳＦＥＴ（ＬＤＭＯＳ）は、通常ポリシリコンゲー
ト電極１０に正の電圧を印加することによりｐ型ベース
領域６の表面にチャネル層が形成される。この結果、ド
レイン電極２７，２６→ｎ++ドレインコンタクト領域９
→ｎ型シンカー１１ａ→ｎ+ 埋込ドレイン領域１５→ｎ
ウェル１６→ｐ型ベース領域６→ｎ+ ソース領域８ａ，
８ｂ→ソース電極３１，３２という経路で電流が流れ、
熱が発生する。その熱はｐ型基板３あるいはポリシリコ
ンゲート電極１０を通って温度検知素子１７に伝えられ
る。何らかの原因で異常な発熱が起きた場合は、温度検
知素子１７で検知し、検知信号はＩＣ部２に設けられた
保護回路に伝えられる。従来と比較して温度検知素子１
７がパワー半導体素子の近くに配置されるためより正確
かつ迅速に検知できる。
【００３８】ｎ型シンカー１１ｂはパワーセルブロック
のガードリングの機能を有している。即ち、ｎ型シンカ
ー１１ｂは、ｎウェル１６からｐウェル１４へのリーク
を防止し、高耐圧を維持している。ガードリング構造に
より、ｐ型ベース領域６とｎ+ 埋込ドレイン領域１５間
の耐圧を確保するためにｐ型ベース領域６とｎ型シンカ
ー１１ｂ間にはある程度の距離が必要になり、いわばデ
ッドスペースが発生する。そのためこのデッドスペース
に温度検知素子１７を形成すればパワー半導体素子部１
の面積を増やすことなく配置できる。なお、図示を省略
しているがｎ型シンカー１１ｂの表面にｎ++領域を設け
ることも有効である。このｎ++領域は、ｎ++ドレインコ
ンタクト領域９の形成時に、同時に形成すればよい。
のガードリングの機能を有している。即ち、ｎ型シンカ
ー１１ｂは、ｎウェル１６からｐウェル１４へのリーク
を防止し、高耐圧を維持している。ガードリング構造に
より、ｐ型ベース領域６とｎ+ 埋込ドレイン領域１５間
の耐圧を確保するためにｐ型ベース領域６とｎ型シンカ
ー１１ｂ間にはある程度の距離が必要になり、いわばデ
ッドスペースが発生する。そのためこのデッドスペース
に温度検知素子１７を形成すればパワー半導体素子部１
の面積を増やすことなく配置できる。なお、図示を省略
しているがｎ型シンカー１１ｂの表面にｎ++領域を設け
ることも有効である。このｎ++領域は、ｎ++ドレインコ
ンタクト領域９の形成時に、同時に形成すればよい。
【００３９】図３は図２の等価回路図である。図３に示
すようにアノード電極Ａとカソード電極Ｋとの間に、温
度検知素子１７が接続されている。ｎ+ ドープドポリシ
リコンゲート電極Ｇには、パワー半導体素子（ＬＤＭＯ
Ｓ）１の入力信号が印加される。そしてそのｎ+ ドープ
ドポリシリコンゲート電極Ｇとカソード電極Ｋとの間
に、ｐｎ接合ダイオード２５ａと、ｐｎ接合ダイオード
２５ａとは逆向きに直列配置されたｐｎ接合ダイオード
２５ｂが接続され、温度検知素子１７とｎ+ ドープドポ
リシリコンゲート電極Ｇとを電気的に分離している。図
３の等価回路図におけるｐｎ接合ダイオード２５ａは、
図２（ｂ）に示すように、ｎ+ ドープドポリシリコンゲ
ート電極１０とｐ+ ドープドポリシリコン領域２１ａと
で形成されている。そしてｐｎ接合ダイオード２５ｂ
は、ｐ+ ドープドポリシリコン領域２１ａとｎ+ ドープ
ドポリシリコン領域２２とで構成され、ｐ型ポリシリコ
ン領域２１ｂおよびｎ型ポリシリコン領域２２から温度
検知素子１７が構成されている。
すようにアノード電極Ａとカソード電極Ｋとの間に、温
度検知素子１７が接続されている。ｎ+ ドープドポリシ
リコンゲート電極Ｇには、パワー半導体素子（ＬＤＭＯ
Ｓ）１の入力信号が印加される。そしてそのｎ+ ドープ
ドポリシリコンゲート電極Ｇとカソード電極Ｋとの間
に、ｐｎ接合ダイオード２５ａと、ｐｎ接合ダイオード
２５ａとは逆向きに直列配置されたｐｎ接合ダイオード
２５ｂが接続され、温度検知素子１７とｎ+ ドープドポ
リシリコンゲート電極Ｇとを電気的に分離している。図
３の等価回路図におけるｐｎ接合ダイオード２５ａは、
図２（ｂ）に示すように、ｎ+ ドープドポリシリコンゲ
ート電極１０とｐ+ ドープドポリシリコン領域２１ａと
で形成されている。そしてｐｎ接合ダイオード２５ｂ
は、ｐ+ ドープドポリシリコン領域２１ａとｎ+ ドープ
ドポリシリコン領域２２とで構成され、ｐ型ポリシリコ
ン領域２１ｂおよびｎ型ポリシリコン領域２２から温度
検知素子１７が構成されている。
【００４０】図２（ｂ）に示すようにｐｎ接合ダイオー
ド２５ａ，２５ｂ、温度検知素子１７とを合わせた線幅
は２＋３＋３＝８μｍであり、パワーＭＯＳＦＥＴの耐
圧確保のために必要なｐ型ベース領域６とガードリング
となるｎ型シンカー１１ｂ間の距離に収めることができ
る。ソース・ドレイン間耐圧４０Ｖを確保するために
は、ｐ型ベース領域６とｎ型シンカー１１ｂとの間は１
０μｍ程度は必要であるので、８μｍの寸法はこの空き
スペースに余裕を持って配置できる。ソース・ドレイン
間耐圧が更に高いパワーＭＯＳＦＥＴ（ＬＤＭＯＳ）で
は、このｐ型ベース領域６とｎ型シンカー１１ｂとの間
は更に長くなるので、ｐｎ接合ダイオード２５ａ，２５
ｂ、及び温度検知素子１７を十分な余裕を持って配置で
きる。つまり、ＬＤＭＯＳの空きスペースを有効に利用
することができるので、温度検知素子１７を形成するこ
とによるパワーＩＣのチップ面積の増大はない。また、
ｎウェル１６の平面パターンに、従来技術のような温度
検知素子７１７を配置するための凹部（図１１参照）を
設ける必要もない。従って本発明の第１の実施の形態に
係るＬＤＭＯＳのｎウェル１６やｎ型シンカー１１ｂ等
の平面パターンは、温度検知素子１７を設ける際に特別
な変更を要せず、パワーＩＣの単純な構造が維持出来
る。また、図１１に示すようなコーナ部に電界集中が発
生する凹部が無いので、ＬＤＭＯＳの高耐圧化にも有利
な効果を奏する。
ド２５ａ，２５ｂ、温度検知素子１７とを合わせた線幅
は２＋３＋３＝８μｍであり、パワーＭＯＳＦＥＴの耐
圧確保のために必要なｐ型ベース領域６とガードリング
となるｎ型シンカー１１ｂ間の距離に収めることができ
る。ソース・ドレイン間耐圧４０Ｖを確保するために
は、ｐ型ベース領域６とｎ型シンカー１１ｂとの間は１
０μｍ程度は必要であるので、８μｍの寸法はこの空き
スペースに余裕を持って配置できる。ソース・ドレイン
間耐圧が更に高いパワーＭＯＳＦＥＴ（ＬＤＭＯＳ）で
は、このｐ型ベース領域６とｎ型シンカー１１ｂとの間
は更に長くなるので、ｐｎ接合ダイオード２５ａ，２５
ｂ、及び温度検知素子１７を十分な余裕を持って配置で
きる。つまり、ＬＤＭＯＳの空きスペースを有効に利用
することができるので、温度検知素子１７を形成するこ
とによるパワーＩＣのチップ面積の増大はない。また、
ｎウェル１６の平面パターンに、従来技術のような温度
検知素子７１７を配置するための凹部（図１１参照）を
設ける必要もない。従って本発明の第１の実施の形態に
係るＬＤＭＯＳのｎウェル１６やｎ型シンカー１１ｂ等
の平面パターンは、温度検知素子１７を設ける際に特別
な変更を要せず、パワーＩＣの単純な構造が維持出来
る。また、図１１に示すようなコーナ部に電界集中が発
生する凹部が無いので、ＬＤＭＯＳの高耐圧化にも有利
な効果を奏する。
【００４１】以下に、パワーセルブロック内の周囲にど
のように複数の温度検知素子を配置するか、その具体例
を示す。
のように複数の温度検知素子を配置するか、その具体例
を示す。
【００４２】配置例１（並列接続配置）：配置例１は４
つの温度検知素子１７１，１７２，１７３，１７４を１
個のパワーセルブロックの周辺部に並列接続して配置す
る場合である。図４はこの配置例１の等価回路を示す。
つの温度検知素子１７１，１７２，１７３，１７４を１
個のパワーセルブロックの周辺部に並列接続して配置す
る場合である。図４はこの配置例１の等価回路を示す。
【００４３】図４に示すように４つの独立したアノード
電極Ａ１，Ａ２，Ａ３，Ａ４と共通のカソード電極Ｋと
の間にそれぞれ温度検知素子１７１，１７２，１７３，
１７４が接続されている。ゲート電極Ｇには、パワー半
導体素子１の入力信号が印加される。そしてそのゲート
電極Ｇとカソード電極Ｋとの間に、ｐｎ接合ダイオード
２５ａと、ｐｎ接合ダイオード２５ａとは逆向きのｐｎ
接合ダイオード２５ｂが接続されている。逆向きに直列
接続されたｐｎ接合ダイオード２５ａと２５ｂとで温度
検知素子１７とゲート電極Ｇとを電気的に分離してい
る。
電極Ａ１，Ａ２，Ａ３，Ａ４と共通のカソード電極Ｋと
の間にそれぞれ温度検知素子１７１，１７２，１７３，
１７４が接続されている。ゲート電極Ｇには、パワー半
導体素子１の入力信号が印加される。そしてそのゲート
電極Ｇとカソード電極Ｋとの間に、ｐｎ接合ダイオード
２５ａと、ｐｎ接合ダイオード２５ａとは逆向きのｐｎ
接合ダイオード２５ｂが接続されている。逆向きに直列
接続されたｐｎ接合ダイオード２５ａと２５ｂとで温度
検知素子１７とゲート電極Ｇとを電気的に分離してい
る。
【００４４】図５は図４に示す回路構成を実現するため
に必要な半導体チップの平面図の一例である。図５は１
個のパワーセルブロック４内を示しており、実際にはポ
リシリコンゲート電極１０として示した中央の大きな四
角形の部分にはドレインＤやソースＳがあるが図示を省
略してる（図１（ｂ）参照。ドレインＤ、ソースＳに対
応した部分のポリシリコンゲート電極１０には穴が開い
ている）。このパワーセルブロック４中にはパワーセル
が複数配置されている。ポリシリコンゲート電極１０の
端部はパワーセルブロック４内の周囲にできるため、図
５（ａ）ではこのポリシリコンゲート電極１０に隣接し
て、かつ周回するようにｐ+ ドープドポリシリコン領域
２１ａが配置されている。ｐ+ ドープドポリシリコン領
域２１ａのさらに外周にはｎ+ ドープドポリシリコン領
域２２が隣接して周回している。そして最外周には４つ
の独立したｐ+ ドープドポリシリコン領域２３１ｂ，２
３２ｂ，２３３ｂ，２３４ｂが、ｎ+ ドープドポリシリ
コン領域２２に隣接して形成されている。ｐ+ ドープド
ポリシリコン領域２３１ｂとｎ+ ドープドポリシリコン
領域２２とで、温度検知素子１７１が構成されている。
ｐ+ ドープドポリシリコン領域２３２ｂ，２３３ｂ，２
３４ｂとｎ+ ドープドポリシリコン領域２２とで、それ
ぞれ、温度検知素子１７２，１７３，１７４が構成され
ている。こうして、温度検知素子１７１，１７２，１７
３，１７４がパワーセルブロック４の周囲に配置されて
いる。ｐ+ ドープドポリシリコン領域２３１ｂ，２３２
ｂ，２３３ｂ，２３４ｂはそれぞれアノード電極Ａ１，
Ａ２，Ａ３，Ａ４に接続されている。このアノード電極
Ａ１，Ａ２，Ａ３，Ａ４は、ＩＣ部に設けられた保護回
路に独立した４つの入力信号を与えるように、表面金属
配線（図示省略）により導かれる。
に必要な半導体チップの平面図の一例である。図５は１
個のパワーセルブロック４内を示しており、実際にはポ
リシリコンゲート電極１０として示した中央の大きな四
角形の部分にはドレインＤやソースＳがあるが図示を省
略してる（図１（ｂ）参照。ドレインＤ、ソースＳに対
応した部分のポリシリコンゲート電極１０には穴が開い
ている）。このパワーセルブロック４中にはパワーセル
が複数配置されている。ポリシリコンゲート電極１０の
端部はパワーセルブロック４内の周囲にできるため、図
５（ａ）ではこのポリシリコンゲート電極１０に隣接し
て、かつ周回するようにｐ+ ドープドポリシリコン領域
２１ａが配置されている。ｐ+ ドープドポリシリコン領
域２１ａのさらに外周にはｎ+ ドープドポリシリコン領
域２２が隣接して周回している。そして最外周には４つ
の独立したｐ+ ドープドポリシリコン領域２３１ｂ，２
３２ｂ，２３３ｂ，２３４ｂが、ｎ+ ドープドポリシリ
コン領域２２に隣接して形成されている。ｐ+ ドープド
ポリシリコン領域２３１ｂとｎ+ ドープドポリシリコン
領域２２とで、温度検知素子１７１が構成されている。
ｐ+ ドープドポリシリコン領域２３２ｂ，２３３ｂ，２
３４ｂとｎ+ ドープドポリシリコン領域２２とで、それ
ぞれ、温度検知素子１７２，１７３，１７４が構成され
ている。こうして、温度検知素子１７１，１７２，１７
３，１７４がパワーセルブロック４の周囲に配置されて
いる。ｐ+ ドープドポリシリコン領域２３１ｂ，２３２
ｂ，２３３ｂ，２３４ｂはそれぞれアノード電極Ａ１，
Ａ２，Ａ３，Ａ４に接続されている。このアノード電極
Ａ１，Ａ２，Ａ３，Ａ４は、ＩＣ部に設けられた保護回
路に独立した４つの入力信号を与えるように、表面金属
配線（図示省略）により導かれる。
【００４５】図５（ａ）はｎ+ ドープドポリシリコン領
域２２、ｐ+ ドープドポリシリコン領域２１ａが完全に
ポリシリコンゲート電極１０を取り囲んでいるが、必ず
しも完全に取り囲む必要はない。図４に示す等価回路を
実現するためには、共通のカソード領域を与えるよう
に、少なくともｎ+ ドープドポリシリコン領域２２が連
続形成されるか、何らかの方法で電気的に接続されてい
ればよい。図５（ｂ）はｎ+ ドープドポリシリコン領域
２２およびｐ+ ドープドポリシリコン領域２１ａの一部
に切り欠き部が存在する場合の一例である。このように
一部に切り欠き部が存在しても、４つの独立したアノー
ド電極Ａ１，Ａ２，Ａ３，Ａ４と共通のカソード電極Ｋ
との間にそれぞれ温度検知素子１７１，１７２，１７
３，１７４を並列接続出来る。
域２２、ｐ+ ドープドポリシリコン領域２１ａが完全に
ポリシリコンゲート電極１０を取り囲んでいるが、必ず
しも完全に取り囲む必要はない。図４に示す等価回路を
実現するためには、共通のカソード領域を与えるよう
に、少なくともｎ+ ドープドポリシリコン領域２２が連
続形成されるか、何らかの方法で電気的に接続されてい
ればよい。図５（ｂ）はｎ+ ドープドポリシリコン領域
２２およびｐ+ ドープドポリシリコン領域２１ａの一部
に切り欠き部が存在する場合の一例である。このように
一部に切り欠き部が存在しても、４つの独立したアノー
ド電極Ａ１，Ａ２，Ａ３，Ａ４と共通のカソード電極Ｋ
との間にそれぞれ温度検知素子１７１，１７２，１７
３，１７４を並列接続出来る。
【００４６】図５に示すようにパワーセルブロック４の
周辺部に独立した複数個の温度検知素子１７１，１７
２，１７３，１７４を配置し、これらの温度検知素子１
７１，１７２，１７３，１７４のそれぞれで温度を検知
すれば、具体的にどこで異常な発熱があるかが分かる。
特に、パワーセルブロック４の面積が大きな大電流用パ
ワー半導体素子１において、不均一な温度分布が発生す
るような状況に有効である。
周辺部に独立した複数個の温度検知素子１７１，１７
２，１７３，１７４を配置し、これらの温度検知素子１
７１，１７２，１７３，１７４のそれぞれで温度を検知
すれば、具体的にどこで異常な発熱があるかが分かる。
特に、パワーセルブロック４の面積が大きな大電流用パ
ワー半導体素子１において、不均一な温度分布が発生す
るような状況に有効である。
【００４７】図６は温度検知素子へのアノード電極２
４、カソード電極２３の接続関係を詳細に説明するため
の平面図で、一例として図５のｐ+ ポリシリコンゲート
領域２３４ｂの近傍を示す。図６（ａ）はポリシリコン
ゲート電極の端部が第１層ソース電極の端部より比較的
大きな幅を有して露出している場合である（図６（ａ）
では第２層ソース電極３２を示しているが、図２（ａ）
に示すように、ほぼ同一の位置の下層に第１層ソース電
極３１が配置されている）。
４、カソード電極２３の接続関係を詳細に説明するため
の平面図で、一例として図５のｐ+ ポリシリコンゲート
領域２３４ｂの近傍を示す。図６（ａ）はポリシリコン
ゲート電極の端部が第１層ソース電極の端部より比較的
大きな幅を有して露出している場合である（図６（ａ）
では第２層ソース電極３２を示しているが、図２（ａ）
に示すように、ほぼ同一の位置の下層に第１層ソース電
極３１が配置されている）。
【００４８】図６（ａ）のように第１層ソース電極から
はみ出したポリシリコンゲート電極１０の端部の寸法に
十分な余裕（接続代）があれば１μｍ×１μｍ程度の開
口面積のコンタクトホール２８を用いて、ポリシリコン
ゲート電極１０とゲート金属配線２９とを接続すること
ができる。同様にしてｎ+ ドープドポリシリコン領域２
２の上部に１μｍ×１μｍ程度のコンタクトホール２８
を開孔してカソード電極２３を、ｐ+ ドープドポリシリ
コン領域２３４ｂの上部に１μｍ×１μｍ程度のコンタ
クトホール２８を開孔してアノード電極２４を接続する
ことができる。
はみ出したポリシリコンゲート電極１０の端部の寸法に
十分な余裕（接続代）があれば１μｍ×１μｍ程度の開
口面積のコンタクトホール２８を用いて、ポリシリコン
ゲート電極１０とゲート金属配線２９とを接続すること
ができる。同様にしてｎ+ ドープドポリシリコン領域２
２の上部に１μｍ×１μｍ程度のコンタクトホール２８
を開孔してカソード電極２３を、ｐ+ ドープドポリシリ
コン領域２３４ｂの上部に１μｍ×１μｍ程度のコンタ
クトホール２８を開孔してアノード電極２４を接続する
ことができる。
【００４９】図６（ｂ）は第１層ソース電極からはみ出
したポリシリコンゲート電極１０の端部の寸法に余裕が
ない場合で、この場合はコンタクトホール２８を配置す
るための舌（パッド領域）を一部において飛び出させ、
このパッド領域を接続代に用いて、互いに接続してい
る。このため、ｎ+ ドープドポリシリコン領域２２、ｐ
+ ドープドポリシリコン領域２１ａの一部が、パッド領
域の部分で折り曲がった形状で配置されている。
したポリシリコンゲート電極１０の端部の寸法に余裕が
ない場合で、この場合はコンタクトホール２８を配置す
るための舌（パッド領域）を一部において飛び出させ、
このパッド領域を接続代に用いて、互いに接続してい
る。このため、ｎ+ ドープドポリシリコン領域２２、ｐ
+ ドープドポリシリコン領域２１ａの一部が、パッド領
域の部分で折り曲がった形状で配置されている。
【００５０】なお、図５（ｂ）に示すようにｎ+ ドープ
ドポリシリコン領域２２、ｐ+ ドープドポリシリコン領
域２１ａの一部に切り欠き部を設ければ、ゲート金属配
線２９の配置の自由度は増大するので、図６（ｂ）に示
すようなパッド領域を設ける必要はない。
ドポリシリコン領域２２、ｐ+ ドープドポリシリコン領
域２１ａの一部に切り欠き部を設ければ、ゲート金属配
線２９の配置の自由度は増大するので、図６（ｂ）に示
すようなパッド領域を設ける必要はない。
【００５１】配置例２（直列接続配置）：配置例２は図
７に示すようにアノード電極Ａとカソード電極Ｋとの間
に、４つの温度検知素子１７５，１７６，１７７，１７
８を直列接続した場合である。ゲート電極Ｇには、パワ
ー半導体素子１の入力信号が印加される。ゲート電極Ｇ
と温度検知素子１７５のカソードとの間に、ｐｎ接合ダ
イオード２５１ａと、ｐｎ接合ダイオード２５１ａとは
逆向きのｐｎ接合ダイオード２５１ｂが接続されてい
る。ゲート電極Ｇと温度検知素子１７６のカソードとの
間に、ｐｎ接合ダイオード２５２ａとｐｎ接合ダイオー
ド２５２ｂが逆向きに直列接続されている。ゲート電極
Ｇと温度検知素子１７７のカソードとの間に、ｐｎ接合
ダイオード２５３ａとｐｎ接合ダイオード２５３ｂが接
続され、ゲート電極Ｇと温度検知素子１７８のカソード
との間に、ｐｎ接合ダイオード２５４ａとｐｎ接合ダイ
オード２５４ｂとが接続されている。
７に示すようにアノード電極Ａとカソード電極Ｋとの間
に、４つの温度検知素子１７５，１７６，１７７，１７
８を直列接続した場合である。ゲート電極Ｇには、パワ
ー半導体素子１の入力信号が印加される。ゲート電極Ｇ
と温度検知素子１７５のカソードとの間に、ｐｎ接合ダ
イオード２５１ａと、ｐｎ接合ダイオード２５１ａとは
逆向きのｐｎ接合ダイオード２５１ｂが接続されてい
る。ゲート電極Ｇと温度検知素子１７６のカソードとの
間に、ｐｎ接合ダイオード２５２ａとｐｎ接合ダイオー
ド２５２ｂが逆向きに直列接続されている。ゲート電極
Ｇと温度検知素子１７７のカソードとの間に、ｐｎ接合
ダイオード２５３ａとｐｎ接合ダイオード２５３ｂが接
続され、ゲート電極Ｇと温度検知素子１７８のカソード
との間に、ｐｎ接合ダイオード２５４ａとｐｎ接合ダイ
オード２５４ｂとが接続されている。
【００５２】温度検知をｐｎ接合の逆方向電流で測定す
る場合は、４つのｐｎ接合ダイオード１７５，１７６，
１７７，１７８がすべて導通状態となった時に温度上昇
が検知できるので、温度検知素子の論理積（ＡＮＤ）に
対応する。すなわち、パワーセルブロック４の全体が温
度上昇した時に保護回路を動作させることができる。
る場合は、４つのｐｎ接合ダイオード１７５，１７６，
１７７，１７８がすべて導通状態となった時に温度上昇
が検知できるので、温度検知素子の論理積（ＡＮＤ）に
対応する。すなわち、パワーセルブロック４の全体が温
度上昇した時に保護回路を動作させることができる。
【００５３】一方、論理和（ＯＲ）の検出、即ち温度上
昇による４つの温度検知素子１７５，１７６，１７７，
１７８のいずれかの逆方向電流の増大を検知する場合に
はアノード（Ａ）・カソード（Ｋ）間の抵抗変化若しく
は電圧変化を測定すればよい。
昇による４つの温度検知素子１７５，１７６，１７７，
１７８のいずれかの逆方向電流の増大を検知する場合に
はアノード（Ａ）・カソード（Ｋ）間の抵抗変化若しく
は電圧変化を測定すればよい。
【００５４】図８は図７の回路構成を実現する具体的な
平面パターンを示す図である。ポリシリコンゲート電極
１０の周辺の４箇所に独立したｐ+ ポリシリコンゲート
領域２７１ａ，２７２ａ，２７３ａ，２７４ａが配置さ
れている。そしてこのｐ+ ポリシリコンゲート領域２７
１ａに隣接してｎ+ ポリシリコンゲート領域２８１が配
置され、ｎ+ ポリシリコンゲート領域２８１に隣接して
ｐ+ ポリシリコンゲート領域２７１ｂが形成され、温度
検知素子１７８を構成している。同様にｐ+ ポリシリコ
ンゲート領域２７２ａ、ｎ+ ポリシリコン領域２８２、
ｐ+ ポリシリコンゲート領域２７２ｂで温度検知素子１
７７が、ｐ+ ポリシリコンゲート領域２７３ａ、ｎ+ ポ
リシリコン領域２８３、ｐ+ ポリシリコンゲート領域２
７３ｂで温度検知素子１７６が、ｐ+ ポリシリコンゲー
ト領域２７４ａ、ｎ+ ポリシリコン領域２８４，ｐ+ ポ
リシリコンゲート領域２７４ｂで温度検知素子１７５が
構成されている。ｎ+ ポリシリコンゲート領域２８１と
ｐ+ ポリシリコンゲート領域２７２ｂ、ｎ+ ポリシリコ
ンゲート領域２８２とｐ+ ポリシリコンゲート領域２７
３ｂ、ｎ+ ポリシリコンゲート領域２８３とｐ+ ポリシ
リコンゲート領域２７４ｂとは金属配線で互いに接続さ
れている。
平面パターンを示す図である。ポリシリコンゲート電極
１０の周辺の４箇所に独立したｐ+ ポリシリコンゲート
領域２７１ａ，２７２ａ，２７３ａ，２７４ａが配置さ
れている。そしてこのｐ+ ポリシリコンゲート領域２７
１ａに隣接してｎ+ ポリシリコンゲート領域２８１が配
置され、ｎ+ ポリシリコンゲート領域２８１に隣接して
ｐ+ ポリシリコンゲート領域２７１ｂが形成され、温度
検知素子１７８を構成している。同様にｐ+ ポリシリコ
ンゲート領域２７２ａ、ｎ+ ポリシリコン領域２８２、
ｐ+ ポリシリコンゲート領域２７２ｂで温度検知素子１
７７が、ｐ+ ポリシリコンゲート領域２７３ａ、ｎ+ ポ
リシリコン領域２８３、ｐ+ ポリシリコンゲート領域２
７３ｂで温度検知素子１７６が、ｐ+ ポリシリコンゲー
ト領域２７４ａ、ｎ+ ポリシリコン領域２８４，ｐ+ ポ
リシリコンゲート領域２７４ｂで温度検知素子１７５が
構成されている。ｎ+ ポリシリコンゲート領域２８１と
ｐ+ ポリシリコンゲート領域２７２ｂ、ｎ+ ポリシリコ
ンゲート領域２８２とｐ+ ポリシリコンゲート領域２７
３ｂ、ｎ+ ポリシリコンゲート領域２８３とｐ+ ポリシ
リコンゲート領域２７４ｂとは金属配線で互いに接続さ
れている。
【００５５】（第２実施の形態）図９は本発明の第２の
実施の形態に係るパワーＩＣの温度検知素子の構成を示
すための回路図で、図１０は対応する温度検知素子の構
造を示す模式的な断面図である。本発明の第２の実施の
形態においては、２つのｐｎ接合ダイオード１７９，１
８０の直列接続で温度検知素子を構成している。
実施の形態に係るパワーＩＣの温度検知素子の構成を示
すための回路図で、図１０は対応する温度検知素子の構
造を示す模式的な断面図である。本発明の第２の実施の
形態においては、２つのｐｎ接合ダイオード１７９，１
８０の直列接続で温度検知素子を構成している。
【００５６】本発明の第１の実施の形態に係るパワーＩ
Ｃと同様に、図１０はＬＤＭＯＳの端部を示している。
すなわち、本発明の第２の実施の形態に係るＬＤＭＯＳ
は、図示を省略した基板の上面に第１導電型の埋込ドレ
イン領域となるｎ+ 埋込層（ＮＢＬ）１５が形成され、
このｎ+ 埋込層１５の上部に、第１導電型ウェルとなる
ｎウェル（ＮＷＬ）１６が形成されている。ｎウェル１
６の表面にはｐ型ベース領域、ｐ型ベース領域中のｎ+
ソース領域等が形成されていることは勿論である。ｎウ
ェル１６の端部には、第１導電型シンカーとなるｎ型シ
ンカー（ＮＳＫ）１１ｂが形成されている。
Ｃと同様に、図１０はＬＤＭＯＳの端部を示している。
すなわち、本発明の第２の実施の形態に係るＬＤＭＯＳ
は、図示を省略した基板の上面に第１導電型の埋込ドレ
イン領域となるｎ+ 埋込層（ＮＢＬ）１５が形成され、
このｎ+ 埋込層１５の上部に、第１導電型ウェルとなる
ｎウェル（ＮＷＬ）１６が形成されている。ｎウェル１
６の表面にはｐ型ベース領域、ｐ型ベース領域中のｎ+
ソース領域等が形成されていることは勿論である。ｎウ
ェル１６の端部には、第１導電型シンカーとなるｎ型シ
ンカー（ＮＳＫ）１１ｂが形成されている。
【００５７】図１０に示すようにポリシリコンゲート電
極１０の端部は、このゲート電極１０の部分と同じ３５
０ｎｍの厚さで、フィールド酸化膜１３の上部までポリ
シリコンゲート電極１０の端部が延長形成されている。
この延長形成された部分に、左から順に、第２の第２導
電型ポリシリコン領域（ｐ+ ドープドポリシリコン領
域）２１ａ、第１導電型ポリシリコン領域（ｎ+ ドープ
ドポリシリコン領域）２２１、第１の第２導電型ポリシ
リコン領域（ｐ+ ドープドポリシリコン領域）２１１
ｂ、他の第１導電型ポリシリコン領域（ｎ+ ドープドポ
リシリコン領域）２２２、第３の第２導電型ポリシリコ
ン領域（ｐ+ ドープドポリシリコン領域）２１２ｂが配
置され、温度検知素子を構成している。このフィールド
酸化膜１３の上で、ｐ+ ドープドポリシリコン領域２１
ａ、ｎ+ ドープドポリシリコン領域２２、ｐ+ ドープド
ポリシリコン領域２１ｂの３つの領域に分割して配置さ
れ温度検知部５を構成している。ｐ+ ドープドポリシリ
コン領域２１ａ，２１１ｂ，２１２ｂのシート抵抗は５
０〜２００Ω、好ましくは１００Ω程度、ｎ+ ドープド
ポリシリコン２２１，２２２のシート抵抗は７０〜３０
０Ω程度、好ましくは１４０Ω程度であればよい。この
温度検知素子の上部には第１の層間絶縁膜１８が配置さ
れ、第１の層間絶縁膜１８中に設けられたコンタクトホ
ールを介してｐ+ドープドポリシリコン領域２１１ｂと
ｎ+ ドープドポリシリコン領域２２２とが接続用金属配
線３０によって互いに接続されている。また同様に第１
の層間絶縁膜１８中に設けられたコンタクトホールを介
して、ｎ+ ドープドポリシリコン領域２２１にカソード
電極２３が、ｐ+ ドープドポリシリコン領域２１２ｂに
アノード電極２４が接続されている。２つのｐｎ接合ダ
イオード１７９，１８０の直列接続で構成することによ
り、より信頼性が高く、かつ高感度な温度検知素子が実
現できる。
極１０の端部は、このゲート電極１０の部分と同じ３５
０ｎｍの厚さで、フィールド酸化膜１３の上部までポリ
シリコンゲート電極１０の端部が延長形成されている。
この延長形成された部分に、左から順に、第２の第２導
電型ポリシリコン領域（ｐ+ ドープドポリシリコン領
域）２１ａ、第１導電型ポリシリコン領域（ｎ+ ドープ
ドポリシリコン領域）２２１、第１の第２導電型ポリシ
リコン領域（ｐ+ ドープドポリシリコン領域）２１１
ｂ、他の第１導電型ポリシリコン領域（ｎ+ ドープドポ
リシリコン領域）２２２、第３の第２導電型ポリシリコ
ン領域（ｐ+ ドープドポリシリコン領域）２１２ｂが配
置され、温度検知素子を構成している。このフィールド
酸化膜１３の上で、ｐ+ ドープドポリシリコン領域２１
ａ、ｎ+ ドープドポリシリコン領域２２、ｐ+ ドープド
ポリシリコン領域２１ｂの３つの領域に分割して配置さ
れ温度検知部５を構成している。ｐ+ ドープドポリシリ
コン領域２１ａ，２１１ｂ，２１２ｂのシート抵抗は５
０〜２００Ω、好ましくは１００Ω程度、ｎ+ ドープド
ポリシリコン２２１，２２２のシート抵抗は７０〜３０
０Ω程度、好ましくは１４０Ω程度であればよい。この
温度検知素子の上部には第１の層間絶縁膜１８が配置さ
れ、第１の層間絶縁膜１８中に設けられたコンタクトホ
ールを介してｐ+ドープドポリシリコン領域２１１ｂと
ｎ+ ドープドポリシリコン領域２２２とが接続用金属配
線３０によって互いに接続されている。また同様に第１
の層間絶縁膜１８中に設けられたコンタクトホールを介
して、ｎ+ ドープドポリシリコン領域２２１にカソード
電極２３が、ｐ+ ドープドポリシリコン領域２１２ｂに
アノード電極２４が接続されている。２つのｐｎ接合ダ
イオード１７９，１８０の直列接続で構成することによ
り、より信頼性が高く、かつ高感度な温度検知素子が実
現できる。
【００５８】ｐｎ接合ダイオードを２段直列接続するこ
とにより検知感度は２程度改善される。３段の直列接続
ならば３程度検出感度を改善できる。
とにより検知感度は２程度改善される。３段の直列接続
ならば３程度検出感度を改善できる。
【００５９】（その他の実施の形態）上記のように、本
発明は第１及び第２の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
発明は第１及び第２の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
【００６０】例えば第２の実施の形態においても、第１
の実施の形態で説明したような、複数の温度検知素子を
パワーセルブロック内の周囲に配置してもよい。すなわ
ち、図４に示すような並列接続配置や、図７に示すよう
な直列接続配置が可能であることは、上記の本発明の説
明から容易に理解できるであろう。
の実施の形態で説明したような、複数の温度検知素子を
パワーセルブロック内の周囲に配置してもよい。すなわ
ち、図４に示すような並列接続配置や、図７に示すよう
な直列接続配置が可能であることは、上記の本発明の説
明から容易に理解できるであろう。
【００６１】また、第１及び第２の実施の形態における
ｐ型とｎ型をすべて反転しても良い。この場合は、ダイ
オードの極性等は反転することは勿論である。さらに、
第１及び第２の実施の形態において説明したＬＤＭＯＳ
以外にも、トレンチゲート型パワーＭＯＳＦＥＴ等の他
のパワーＭＯＳＦＥＴをパワー半導体素子として用いて
もよい。さらに、ＩＧＢＴ、ＳＩＴ、ＳＩサイリスタ、
ＭＯＳ制御サイリスタ（ＭＯＳ-Controlled Thyristo
r：ＭＣＴ）、エミッタ・スイッチド・サイリスタ（Emi
tter Switched Thyristor：ＥＳＴ）等の種々の半導体
素子が本発明のパワー半導体素子として適用可能であ
る。
ｐ型とｎ型をすべて反転しても良い。この場合は、ダイ
オードの極性等は反転することは勿論である。さらに、
第１及び第２の実施の形態において説明したＬＤＭＯＳ
以外にも、トレンチゲート型パワーＭＯＳＦＥＴ等の他
のパワーＭＯＳＦＥＴをパワー半導体素子として用いて
もよい。さらに、ＩＧＢＴ、ＳＩＴ、ＳＩサイリスタ、
ＭＯＳ制御サイリスタ（ＭＯＳ-Controlled Thyristo
r：ＭＣＴ）、エミッタ・スイッチド・サイリスタ（Emi
tter Switched Thyristor：ＥＳＴ）等の種々の半導体
素子が本発明のパワー半導体素子として適用可能であ
る。
【００６２】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
【図１】図１（ａ）は本発明の第１の実施の形態に係る
パワーＩＣのチップの全体を示す平面図で、図１（ｂ）
は図１（ａ）のＡ部の拡大図である。
パワーＩＣのチップの全体を示す平面図で、図１（ｂ）
は図１（ａ）のＡ部の拡大図である。
【図２】図２（ａ）は図１（ｂ）のＸ−Ｘ方向に沿った
階段断面図で、図２（ｂ）は図２（ａ）の温度検知部の
詳細を示す平面図である。
階段断面図で、図２（ｂ）は図２（ａ）の温度検知部の
詳細を示す平面図である。
【図３】本発明の第１の実施の形態に係るパワーＩＣの
温度検知素子およびその周辺を示す等価回路図である。
温度検知素子およびその周辺を示す等価回路図である。
【図４】本発明の第１の実施の形態に係るパワーＩＣの
温度検知素子を並列接続配置する場合の等価回路図であ
る。
温度検知素子を並列接続配置する場合の等価回路図であ
る。
【図５】図４の具体的な平面レイアウトを示す模式図で
ある。
ある。
【図６】図５のｐ+ ドープドポリシリコン領域２３４ｂ
の近傍のみを示す拡大平面図である。
の近傍のみを示す拡大平面図である。
【図７】本発明の第１実施の形態に係るパワーＩＣの温
度検知素子を直列接続配置する場合の等価回路図であ
る。
度検知素子を直列接続配置する場合の等価回路図であ
る。
【図８】図７の具体的な平面レイアウトを示す模式図で
ある。
ある。
【図９】本発明の第２の実施の形態に係るパワーＩＣの
温度検知素子およびその周辺を示す回路図である。
温度検知素子およびその周辺を示す回路図である。
【図１０】本発明の第２の実施の形態に係るパワーＩＣ
の温度検知素子の断面構造を示す模式図である。
の温度検知素子の断面構造を示す模式図である。
【図１１】従来のパワーＩＣの平面図である。
【図１２】図１１のＹ−Ｙ方向に沿った部分断面図であ
る。
る。
１ パワー半導体素子部 ２ ＩＣ部 ３ ｐ型基板（半導体チップ） ４ パワーセルブロック ５ 温度検知部 ６ ｐ型ベース領域 ７ ｐ+ コンタクト領域 ８ａ，８ｂ ｎ+ ソース領域 ９ ｎ++ドレインコンタクト領域 １０ ポリシリコンゲート電極 １１ａ，１１ｂ ｎ型シンカー（ＮＳＫ） １２ ゲート絶縁膜（ゲート酸化膜） １３ フィールド酸化膜 １４ ｐウェル（ＰＷＬ） １５ ｎ+ 埋込層（ＮＢＬ） １６ ｎウェル（ＮＷＬ） １７，１７１〜１７８，７１７ 温度検知素子 １８ 第１の層間絶縁膜 １９ 第２の層間絶縁膜 ２０ 素子分離領域 ２１ａ，２１ｂ，２３１ｂ〜２３４ｂ，２１１ｂ，２１
２ｂ，２７１ａ〜２７４ａ，２７１ｂ〜２７４ｂ ｐ+
ドープドポリシリコン領域 ２２，２８１〜２８４，２２１，２２２ ｎ+ ドープド
ポリシリコン領域 ２３ カソード電極 ２４ アノード電極 ２５ａ，２５ｂ，２５１ａ〜２５４ａ，２５１ｂ〜２５
４ｂ 分離用素子 ２６ 第１層ドレイン電極 ２７ 第２層ドレイン電極 ２８ コンタクトホール ２９ ゲート金属配線 ３０ 接続用金属配線 ３１ 第１層ソース電極 ３２ 第２層ソース電極 １７９，１８０ ｐｎ接合ダイオード
２ｂ，２７１ａ〜２７４ａ，２７１ｂ〜２７４ｂ ｐ+
ドープドポリシリコン領域 ２２，２８１〜２８４，２２１，２２２ ｎ+ ドープド
ポリシリコン領域 ２３ カソード電極 ２４ アノード電極 ２５ａ，２５ｂ，２５１ａ〜２５４ａ，２５１ｂ〜２５
４ｂ 分離用素子 ２６ 第１層ドレイン電極 ２７ 第２層ドレイン電極 ２８ コンタクトホール ２９ ゲート金属配線 ３０ 接続用金属配線 ３１ 第１層ソース電極 ３２ 第２層ソース電極 １７９，１８０ ｐｎ接合ダイオード
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AZ08 BH16 CA02 CA08 CD19 DF14 EZ01 EZ20 5F040 DA26 DB02 DC01 EC01 EC07 EE02 EF04 EF18 5F048 AA01 AB03 AB07 AB10 AC06 AC10 BA12 BB01 BB06 BB07 BB08 BC01 BC03 BC05 BD04 BD07 BE03 BF02
Claims (7)
- 【請求項１】 ｐ型ポリシリコン領域およびｎ型ポリシ
リコン領域からなるｐｎ接合ダイオードを温度検知素子
とし、該温度検知素子をパワー半導体素子の機能領域の
上部に配置したことを特徴とする半導体装置。 - 【請求項２】 前記パワー半導体素子は第１導電型ポリ
シリコンゲート電極を有し、 前記温度検知素子は第１導電型ポリシリコン領域と、第
１の第２導電型ポリシリコン領域とから少なくとも構成
され、 該ポリシリコンゲート電極と該第１導電型ポリシリコン
領域との間に、該ポリシリコンゲート電極と該第１導電
型ポリシリコン領域とに接して、第２の第２導電型ポリ
シリコン領域を有することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記パワー半導体素子は第１導電型の埋
込ドレイン領域と、該第１導電型の埋込ドレイン領域の
上部の第１導電型ウェルと、該ウェルの表面に形成され
た第２導電型ベース領域と、該ベース領域とは離間して
前記ウェル中に配置された第１導電型シンカーと、該ベ
ース領域の一部の上部および前記ウェルの一部の上部に
設けられたゲート絶縁膜と、該ゲート絶縁膜の上部に設
けられた前記ポリシリコンゲート電極とを少なくとも具
備し、 前記第１および第２の第２導電型ポリシリコン領域およ
び前記第１導電型ポリシリコン領域は前記ベース領域と
前記シンカーの間の前記ウェルの上方に配置されている
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記温度検知素子は複数個あり、前記機
能領域の上部に分割配置されていることを特徴とする請
求項１乃至３のいずれか１に記載の半導体装置。 - 【請求項５】 前記複数個の温度検知素子は、それぞ
れ、互いに共通の第１の主電極、及び互いに独立な第２
の主電極を有することを特徴とする請求項４記載の半導
体装置。 - 【請求項６】 前記第１の第２導電型ポリシリコン領域
に隣接して前記第１導電型ポリシリコン領域とは異なる
他の第１導電型ポリシリコン領域、及び該他の第１導電
型ポリシリコン領域に隣接した第３の第２導電型ポリシ
リコン領域がさらに配置され、前記第１導電型ポリシリ
コン領域及び前記第１の第２導電型ポリシリコン領域と
共に前記温度検知素子を構成したことを特徴とする請求
項２記載の半導体装置。 - 【請求項７】 前記パワー半導体素子と同一チップ上
に、前記パワー半導体素子の駆動・制御回路と、前記温
度検知素子からの信号を入力する保護回路を搭載したこ
とを特徴とする請求項１乃至６のいずれか１に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196200A JP2000031290A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196200A JP2000031290A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031290A true JP2000031290A (ja) | 2000-01-28 |
Family
ID=16353870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196200A Pending JP2000031290A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031290A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190531A (ja) * | 2000-12-21 | 2002-07-05 | Toyota Industries Corp | 半導体装置 |
| US7149069B2 (en) | 2003-01-30 | 2006-12-12 | Denso Corporation | Overtemperature detection device and semiconductor integrated circuit device |
| US7554173B2 (en) | 2004-12-22 | 2009-06-30 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2010245369A (ja) * | 2009-04-08 | 2010-10-28 | Toyota Motor Corp | Ｌｄｍｏｓトランジスタ及びその製造方法 |
| JP2010258233A (ja) * | 2009-04-24 | 2010-11-11 | Toyota Motor Corp | 半導体装置 |
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| JP2012156398A (ja) * | 2011-01-27 | 2012-08-16 | Toyota Motor Corp | 半導体装置 |
| JP2014229653A (ja) * | 2013-05-20 | 2014-12-08 | 株式会社デンソー | 半導体装置 |
| WO2015087483A1 (ja) * | 2013-12-12 | 2015-06-18 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2015164159A (ja) * | 2014-02-28 | 2015-09-10 | トヨタ自動車株式会社 | 半導体装置 |
| CN107112323A (zh) * | 2014-10-30 | 2017-08-29 | 罗伯特·博世有限公司 | 集成半导体电路 |
-
1998
- 1998-07-10 JP JP10196200A patent/JP2000031290A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE112014005661B4 (de) | 2013-12-12 | 2023-01-12 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| JP2015164159A (ja) * | 2014-02-28 | 2015-09-10 | トヨタ自動車株式会社 | 半導体装置 |
| CN107112323A (zh) * | 2014-10-30 | 2017-08-29 | 罗伯特·博世有限公司 | 集成半导体电路 |
| JP2017535079A (ja) * | 2014-10-30 | 2017-11-24 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 半導体集積回路 |
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