WO2015087483A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2015087483A1
WO2015087483A1 PCT/JP2014/005636 JP2014005636W WO2015087483A1 WO 2015087483 A1 WO2015087483 A1 WO 2015087483A1 JP 2014005636 W JP2014005636 W JP 2014005636W WO 2015087483 A1 WO2015087483 A1 WO 2015087483A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
insulating film
contact hole
interlayer insulating
interface
Prior art date
Application number
PCT/JP2014/005636
Other languages
English (en)
French (fr)
Inventor
典明 八尾
和 阿部
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201480032559.0A priority Critical patent/CN105308754B/zh
Priority to US14/894,787 priority patent/US9780012B2/en
Priority to JP2015552294A priority patent/JP6132032B2/ja
Priority to DE112014005661.8T priority patent/DE112014005661B4/de
Publication of WO2015087483A1 publication Critical patent/WO2015087483A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device having a temperature sensing diode and a manufacturing method thereof.
  • FIG. 18 is a diagram showing a schematic configuration of a conventional temperature sensing diode 500 ((a) is a plan view of an essential part, and (b) is a sectional view showing a sectional structure taken along line III-III of (a)). .
  • FIG. 18A also shows a current path.
  • a silicon oxide film 57 is formed on a silicon substrate 51 on which a semiconductor element such as a MOSFET is formed, and impurities are added to a polycrystalline silicon (polysilicon) layer 58 grown on the silicon oxide film 57.
  • An n-type region (cathode region) 64 and a p-type region (anode region) 65 are formed by doping.
  • the temperature sensing diode 500 detects the temperature of the semiconductor chip using the temperature characteristic of the forward voltage drop Vf.
  • the interface 73 of the pn junction is disposed at the center between the first contact hole end 68 a of the first contact hole 68 formed in the interlayer insulating film 66 and the second contact hole end 69 a of the second contact hole 69. That is, the interface 73 of the pn junction is located at the center of the interlayer insulating film 66 a sandwiched between the first contact hole 68 and the second contact hole 69.
  • a constant current I current of mA or less
  • a forward voltage drop Vf occurs between the anode and cathode of the temperature sensing diode 500.
  • This forward voltage drop Vf has a characteristic of decreasing as the temperature increases.
  • the temperature sensing diode 500 is an element that performs temperature detection using this characteristic.
  • FIG. 19 is a diagram showing the relationship between the forward voltage drop Vf and the temperature T of the conventional temperature sensing diode 500.
  • Vf the temperature sensing diode 500
  • I ⁇ the voltage generated by a parasitic resistance Rpn that is a combination of the voltage Vpn generated at the interface 73 of the pn junction when the current I flows and the parasitic resistances Rp and Rn of the pn regions 64 and 65. Rpn).
  • Vpn depends on the built-in potential at the interface 73 of the pn junction.
  • Vf Vpn + I ⁇ Rpn.
  • ion implantation for forming the n-type region 64 and the p-type region 65 of the temperature sensing diode 500 is used in combination with an ion implantation process for forming a semiconductor element. Therefore, since the ion implantation amount, implantation energy, activation heat treatment, and the like are restricted by the process conditions for forming the semiconductor element, it is difficult to control the impurity profile of the temperature sensing diode 500 independently. Further, in the ion implantation into the polysilicon layer 58, the implanted impurity ions penetrate the polysilicon layer 58 and remain in the polysilicon layer 58 due to a channeling phenomenon (a phenomenon in which the range becomes longer than the ion implantation into the single crystal).
  • the amount of impurity ions varies. If the amount of impurity ions remaining in the polysilicon layer 58 is the dose amount, the dose amount of the implanted impurity ions varies, and the above-described variation in the parasitic resistance Rpn tends to increase.
  • the n-type region 64 is formed by implanting n-type impurity ions having a dose amount higher than the dose amount of the p-type impurity ions for forming the p-type region 65 in advance, the p-type impurity ions are changed to n-type. Impurity ions compensate and further n-turn into n-type region 64. Therefore, since the formation of the n-type region 64 depends on both the dose amount of the p-type impurity ions and the dose amount of the n-type impurity ions, the sheet resistance of the n-type region 64 compared to the sheet resistance Rsp of the p-type region 65. The variation in Rsn increases.
  • the n-type region 64 formed by mutual compensation of impurity ions in this way increases carrier scattering, and becomes larger than the sheet resistance Rsp of the p-type region.
  • These Rsn and Rsp constitute the parasitic resistance Rpn and are expressed by the following equation.
  • Rpn Rsn ⁇ (Ln / W) + Rsp ⁇ (Lp / W)
  • Ln is the length of the current path of the n-type region 64
  • Lp is the length of the current path of the p-type region 65
  • W is the width of the n-type region 64 and the p-type region 65
  • Patent Document 1 in a temperature sensing diode formed of polysilicon, each capacitance formed between a p-type region and an n-type region constituting the temperature sensing diode with a substrate sandwiched therebetween. It is described that malfunction can be suppressed against disturbance noise by making (capacitance) substantially the same size.
  • Patent Document 2 discloses that the temperature sensing diode is formed in a three-layer structure in which p + layers / p layers / n + layers are arranged in a planar direction.
  • Patent Document 3 discloses a structure in which a p-type diffusion layer and an n-type diffusion layer of a temperature sensing diode are formed by penetrating polysilicon vertically (a structure in which the diffusion layer reaches the back surface of the polysilicon). Further, in Patent Document 4, in a temperature sense diode using a temperature change of an avalanche voltage, in order to obtain an avalanche voltage showing a steep rise, at least one of the p-type region and the n-type region of the temperature sense diode is 5 ⁇ 10 5. It is disclosed that it is formed by introducing impurity ions having a dose amount of 14 / cm 2 or less.
  • the parasitic resistance Rpn of the temperature sensing diode 500 shown in FIG. 18 includes contact resistances Rcp and Rcn generated by contact between the anode electrode 72 and the cathode electrode 71 and the polysilicon layer 58, and a p-type region 65 formed in the polysilicon layer.
  • Rcp Rc + Rn.
  • the sheet resistances of the n-type region 64 and the p-type region 65 are Rsn and Rsp, respectively, and the lengths of the current paths in the n-type region 64 and the p-type region 65 when current is passed are Ln and Lp, respectively.
  • W be the width of both.
  • An object of the present invention is to provide a semiconductor device that can solve the above-described problems and can improve the temperature detection accuracy of a temperature sensing diode using temperature dependence due to Vf, and a manufacturing method thereof.
  • a semiconductor device includes a cathode region formed of a first conductivity type thin film semiconductor layer provided over an insulating film, and a cathode region and a pn junction formed over the insulating film.
  • a method for manufacturing a semiconductor device includes a step of implanting first impurity ions into a thin film semiconductor layer provided over an insulating film, and a step of implanting the first impurity ions into the thin film semiconductor layer.
  • a step of implanting second impurity ions into the portion, activating the first and second impurity ions, the anode region in the region where the first impurity ions are implanted, and the anode region and pn in the region where the second impurity ions are implanted A step of forming a cathode region to be bonded, a step of forming an interlayer insulating film covering the thin film semiconductor layer, a first contact hole that penetrates the interlayer insulating film and exposes a part of the cathode region, and an interlayer insulating film And exposing a part of the anode region, and the length of the current path from the end of the first contact hole on the side close to the interface of the pn junction to the interface is Lnx, and is close to the interface When formed into a Lpx the length of the current path to the interface from the end, and summarized in that a 0.1 ⁇ (Lnx / Lpx) ⁇ 0.9.
  • the temperature detection accuracy of the temperature sensing diode can be improved.
  • FIG. 1A and 1B are diagrams illustrating a schematic configuration of a semiconductor device according to a first embodiment of the present invention (FIG. 1A is a plan view of a main part, and FIG. ).
  • FIG. 6 is a diagram showing variations in the value of a forward voltage drop Vf in the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device concerning a 1st embodiment of the present invention it is a figure showing the average value of forward voltage drop Vf.
  • the semiconductor device concerning the 1st embodiment of the present invention it is a figure showing standard deviation value s of forward voltage drop Vf.
  • the semiconductor device concerning a 1st embodiment of the present invention it is a figure showing the relation between each resistance value and distance x.
  • the semiconductor device concerning a 1st embodiment of the present invention, it is a figure showing the relation between Lnx, Lpx, and distance x.
  • It is principal part sectional drawing which shows schematic structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention.
  • FIG. 2 is a diagram showing a schematic configuration of a conventional temperature sensing diode ((a) is a plan view of a main part, and (b) is a sectional view showing a sectional structure taken along line III-III of (a)). It is a figure which shows the relationship between the forward voltage drop Vf of the conventional temperature sensing diode, and temperature.
  • first conductivity type is n-type and the second conductivity type is p-type
  • the conductivity type is selected in the reverse relationship, and the first conductivity type is p.
  • the type and the second conductivity type may be n-type.
  • it means that electrons or holes are majority carriers in the layers and regions with n or p, respectively.
  • + and ⁇ attached to n and p mean that the impurity concentration is relatively higher or lower than that of a semiconductor region not attached with + and ⁇ , respectively.
  • the same reference numerals are given to the same components, and duplicate descriptions are omitted.
  • the accompanying drawings described in the embodiments are not drawn with an accurate scale and dimensional ratio for easy understanding and understanding.
  • the present invention is not limited to the description of one embodiment described below unless it exceeds the gist.
  • a polycrystalline silicon layer is used as a thin film semiconductor layer for forming a temperature sensing diode for convenience.
  • the thin film semiconductor layer is a polycrystalline silicon layer. It is not limited to.
  • an amorphous semiconductor layer or the like may be used.
  • a semiconductor device 100A according to the first embodiment of the present invention has an insulating film 7 interposed on a main surface of a first conductivity type (n-type) semiconductor substrate 1 made of, for example, single crystal silicon.
  • the temperature sensing diode 101 is provided.
  • the semiconductor device 100A according to the first embodiment includes a temperature sensing diode 101 together with a power element for power such as IGBT or MOSFET.
  • the temperature sense diode 101 is for immediately detecting an abnormal temperature rise during energization of the power element for power and suppressing element destruction due to thermal runaway.
  • the temperature sensing diode 101 is provided on the insulating film 7 so as to form a pn junction with the cathode region 14A made of the first conductive type (n-type) thin film semiconductor layer 14 and on the insulating film 7. And an anode region 15 ⁇ / b> A made of the second conductivity type (p-type) thin film semiconductor layer 15.
  • the thin film semiconductor layer 14 and the thin film semiconductor layer 15 are constituted by, for example, the polycrystalline silicon layer 8.
  • the thin film semiconductor layer 14 and the thin film semiconductor layer 15 have an interface 23 in the plane direction to form a pn junction.
  • the semiconductor device 100A according to the first embodiment includes an interlayer insulating film 16 that covers the cathode region 14A and the anode region 15A of the temperature sensing diode 101.
  • the semiconductor device 100A according to the first embodiment is provided on the interlayer insulating film 16, and electrically and metallurgically to the cathode region 14A via the first contact hole 18 penetrating the interlayer insulating film 16.
  • a cathode electrode 21 to be connected is provided.
  • the semiconductor device 100A according to the first embodiment is provided on the interlayer insulating film 16, and electrically and metallurgically with the anode region 15A via the second contact hole 19 penetrating the interlayer insulating film 16.
  • An anode electrode 22 to be connected is provided.
  • the insulating film 7 and the interlayer insulating film 16 are made of, for example, a silicon dioxide (SiO 2 ) film.
  • the cathode electrode 21 and the anode electrode 22 are, for example, aluminum (Al) film or aluminum such as aluminum / silicon (Al—Si), aluminum / copper (Al—Cu), aluminum / copper / silicon (Al—Cu—Si). It is formed of an alloy film.
  • the interface 23 of the pn junction of the temperature sensing diode 101 is located immediately below the inter-contact hole arrangement portion 16 a of the interlayer insulating film 16 sandwiched between the first contact hole 18 and the second contact hole 19.
  • the lengths of current paths between the cathode region 14A and the anode region 15A constituting the temperature sensing diode 101 are defined as Lnx and Lpx, respectively, the lengths of the current paths Lnx and Lpx are from the first contact hole end 18a to the second contact hole. Of the length Lo of the current path to the end 18b, the length passes through the cathode region 14A or the anode region 15A.
  • Lnx + Lpx is the length Lo of the current path from the first contact hole end 18a to the second contact hole end 19a, and is a constant length optimized by the design rules in chip design.
  • the parasitic resistance of the temperature sensing diode 101 is Rpnx
  • the resistances in the current paths of the cathode region 14A and the anode region 15A are Rnx and Rpx, respectively.
  • Rpnx Rnx + Rpx.
  • the sheet resistances of the cathode region 14A and the anode region 15A are Rsn and Rsp, respectively.
  • the lengths of the current paths in the cathode region 14A and the anode region 15A when the current I is supplied are Lnx and Lpx.
  • Rpn Rsn (Lnx / W) + Rsp (Lpx / W).
  • FIGS. 2 to 4 are diagrams showing the value of the forward voltage drop Vf and its variation and the relationship between Lnx / Lpx
  • FIG. 2 is a diagram showing the dispersion of the value of the forward voltage drop Vf
  • FIG. 3 is a diagram showing the forward voltage drop Vf
  • FIG. 4 is a diagram showing the standard deviation value s of the forward voltage drop Vf. From these figures, it can be seen that the variation in the forward voltage drop Vf is reduced by increasing the current path Lpx of the p-type anode region 15A having a low sheet resistance.
  • the value of Rpnx can be reduced by setting 0.1 ⁇ Lnx / Lpx ⁇ 0.9.
  • Lnx / Lpx exceeds 0.9, it becomes close to the conventional structure and the effect of reducing the value of Rpnx is reduced.
  • Lnx / Lpx is less than 0.1, the interface 23 of the pn junction is too close to the cathode electrode 21 and the depletion layer of the temperature sensing diode 101 spreads to the cathode electrode 21, so that the correct temperature dependence of Vf is shown. Disappear.
  • Vf is determined by the voltage Vpn generated at the interface 23 of the pn junction, and the factor that Rpnx exerts on Vf is reduced. Therefore, the temperature detection accuracy of the temperature sensing diode 101 can be improved more easily than the conventional structure.
  • Vpn is the rising voltage of Vf related to the built-in potential at the interface 23 of the pn junction, and is a value obtained by subtracting the voltage drop generated at Rpnx from Vf. Also, by reducing the variation in Rpnx, the variation in Vf can be reduced, and the temperature detection accuracy of the temperature sensing diode 101 can be improved.
  • FIG. 5 is a diagram illustrating the relationship between each resistance value and the distance x for explaining the first embodiment.
  • the resistance values are Rpnx, Rnx, Rpx, Rpnx (Max), Rpnx (Min), Rnx (Max), Rnx (Min), Rpx (Max), and Rpx (Min).
  • Max represents a maximum value
  • Min represents a minimum value
  • an average value is indicated when not attached with ().
  • x indicates the distance from the first contact hole end 18a to the interface 23 of the pn junction, and Rpnx increases as x increases.
  • FIG. 6 is a diagram showing the relationship between Lnx, Lpx and distance x.
  • Lnx Lo ⁇ x
  • Lpx Lo ⁇ Lo ⁇ x
  • Rnx (2Rn) ⁇ x
  • Rpx (1 ⁇ x) ⁇ (2Rp)
  • Rpnx Rnx + Rpx.
  • x is a numerical value in the range of 0-1.
  • Rn 2Rp
  • the following numerical values are values used as examples for convenience.
  • Lo 30 ⁇ m
  • W 15 ⁇ m
  • Rsn 100 ⁇ / ⁇
  • variation ⁇ 20%
  • Rsp 50 ⁇ / ⁇
  • Lo 30 ⁇ m
  • W 15 ⁇ m
  • Rsn 100 ⁇ / ⁇
  • Variation ⁇ 20%
  • Rsp 50 ⁇ / ⁇
  • variation 0
  • Vpn (rising voltage of the pn junction interface 23) constituting Vf does not change even if the position of the pn junction interface 23 moves. That is, Vpn does not change even if the value of x changes. Therefore, Vf changes due to variations in voltage drop due to Rpnx.
  • Vf variation width
  • 1.4 mV 4 mV-2.6 mV.
  • the greater the reduction width the greater the effect of reducing variation compared to the conventional structure.
  • the current I to flow is greater than 0.1 mA
  • the amount of decrease in Vf can be further increased from 1.4 mV.
  • the reduction width of the variation in Vf can be increased to 14 mV. That is, the greater the current I flowing, the greater the range of improvement in temperature detection accuracy compared to the conventional structure.
  • the resistance value in the region where the sheet resistance is larger is reduced.
  • the width of the region having the larger sheet resistance may be increased while the size of the contact hole is increased so that the current spreads in the region.
  • the semiconductor device 100 ⁇ / b> B is configured mainly with a semiconductor substrate 1.
  • the semiconductor substrate 1 has an active region 30 related to a main current and an inactive region 31 at the center of the main surface.
  • the semiconductor substrate 1 has an edge region on the outer periphery surrounding the active region 30 and related to withstand voltage reliability.
  • the inactive region 31 is located between the active region 30 and the edge region.
  • a power MOSFET is provided as a power device for power
  • a temperature sensing diode 101 is provided on the inactive region 31 via an insulating film 7.
  • the power MOSFET has a structure in which a large amount of power is obtained by electrically connecting a plurality of transistor cells 35 composed of MOSFETs with fine patterns in parallel. In FIG. 7, two transistor cells 35 are shown.
  • the transistor cell 35 mainly includes a trench 3, a gate insulating film 5, a gate electrode 6, a second conductivity type (p-type) channel formation region 4, a source region 13, and a drain region.
  • the trench 3 extends from the main surface of the semiconductor substrate 1 in the depth direction.
  • the gate insulating film 5 is formed along the inner wall of the trench 3 and is formed of, for example, a SiO 2 film.
  • the gate electrode 6 is embedded in the trench 3 via the gate insulating film 5, and is formed of, for example, a doped polysilicon layer into which an impurity for reducing the resistance value is introduced.
  • the channel forming region 4 is provided in a surface layer portion of the semiconductor substrate 1 sandwiched between adjacent trenches.
  • the source region 13 is composed of a first conductivity type (n + type) semiconductor region provided in the surface layer portion of the channel formation region 4.
  • the drain region is composed of a semiconductor substrate 1 and a first conductivity type (n + -type) semiconductor region provided on the back surface of the semiconductor substrate 1.
  • a second conductivity type (p-type) diode protection region 2 is provided to protect the temperature sensing diode 101 from the electric field of the power MOSFET.
  • the gate insulating film is not limited to the MOS type formed of an oxide film, and more generally other insulating films such as a silicon nitride (Si 3 N 4 ) film, or The MIS type formed of an insulating film such as a laminated film of these insulating films and oxide films may be used.
  • the temperature sensing diode 101 is for immediately detecting an abnormal temperature rise when the power MOSFET is energized and for suppressing element destruction due to thermal runaway.
  • the temperature sensing diode 101 is provided on the insulating film 7 so as to form a pn junction with the cathode region 14A made of the first conductive type (n-type) thin film semiconductor layer 14 and on the insulating film 7.
  • the thin film semiconductor layer 14 and the thin film semiconductor layer 15 are constituted by, for example, a polycrystalline silicon layer 8 provided on the insulating film 7.
  • the thin film semiconductor layer 14 and the thin film semiconductor layer 15 have a pn junction with an interface 23 in the planar direction.
  • the cathode region 14A and the anode region 15A are covered with an interlayer insulating film 16 provided on the main surface of the semiconductor substrate 1.
  • the cathode region 14 ⁇ / b> A is provided on the interlayer insulating film 16, and is electrically and mechanically connected to the cathode electrode 21 through the first contact hole 18 that penetrates the interlayer insulating film 16.
  • the anode region 15 ⁇ / b> A is provided on the interlayer insulating film 16 and is electrically and mechanically connected to the anode electrode 22 through the second contact hole 19 that penetrates the interlayer insulating film 16.
  • the interface 23 of the pn junction of the temperature sensing diode 101 is located in the polycrystalline silicon layer 8 immediately below the inter-contact hole arrangement portion 16 a sandwiched between the first contact hole 18 and the second contact hole 19 of the interlayer insulating film 16. ing.
  • the channel formation region 4 and the source region 13 are provided on the interlayer insulating film 16 and are electrically and mechanically connected to the source electrode 20 through a third contact hole 17 that penetrates the interlayer insulating film 16.
  • the semiconductor substrate 1 shown in FIG. 8 is prepared, the trench 3 extending in the depth direction from the main surface of the semiconductor substrate 1 to be the drift layer is formed by dry etching, and then the gate insulating film 5 is formed.
  • the polycrystalline silicon layer to be the gate electrode 6 is filled into the trench 3 through the gate insulating film 5.
  • the polycrystalline silicon layer and the gate insulating film 5 on the main surface of the semiconductor substrate 1 are etched back and selectively removed.
  • a channel formation region 4 is formed in a region between adjacent trenches 3 in the active region 30 on the main surface of the semiconductor substrate 1.
  • each impurity ion implantation layer is selectively formed in a required pattern by ion implantation using a photoresist as a mask, and then the impurity ions in each ion implantation layer are formed. It is formed with a predetermined diffusion depth by applying heat treatment for activation. As a result, a diode protection region (well region) 2 having a depth of about 8 ⁇ m is formed in a region where the temperature sensing diode 101 is to be formed.
  • an insulating film 7 made of an oxide film such as a high-temperature silicon oxide film (HTO) having a thickness of about 300 nm is formed on the entire main surface of the semiconductor substrate 1.
  • a non-doped polycrystalline silicon layer 8 having a thickness of, for example, 500 nm is formed on the film 7 by a chemical vapor deposition (CVD) method.
  • boron ions ( 11 B + ) 9 are implanted as first impurity ions into the entire surface of the polycrystalline silicon layer 8, and the impurity ion implanted layer is entirely implanted into the polycrystalline silicon layer 8. 15p is formed. Boron ions ( 11 B + ) 9 are implanted under the conditions of a dose of about 2 ⁇ 10 14 cm ⁇ 2 and an acceleration energy of about 45 keV, for example.
  • a photoresist is used as an etching mask, and other portions are selectively removed by dry etching, leaving the polycrystalline silicon layer 8 and the insulating film 7 on the diode protection region 2, and then Remove the photoresist.
  • the active region 30 on the main surface of the semiconductor substrate 1 and the impurity ion implantation layer 8p of the polycrystalline silicon layer 8 exhibit n-type.
  • arsenic ions ( 75 As + ) 12 are selectively implanted as second impurity ions to form an impurity ion implanted layer 13 n in the active region 30 of the semiconductor substrate 1, and impurities are implanted into a part of the impurity ion implanted layer 15 p.
  • An ion implantation layer 14n is selectively formed.
  • Arsenic ions ( 75 As + ) 12 are implanted under the conditions of a dose of about 5 ⁇ 10 15 cm ⁇ 2 and an acceleration energy of about 120 keV, for example.
  • impurity ions of the impurity ion implanted layer 13n of the active region 30 (arsenic ions 75 As +) 12
  • polycrystalline impurity ion implantation layer impurity ions 14n of the silicon layer 8 (arsenic ions 75
  • a source region 13 is formed in the active region 30 as shown in FIG.
  • the polycrystalline silicon layer 8 is formed with a cathode region 14A made of an n-type thin film semiconductor layer 14 containing n-type impurity ions and an anode region 15A made of a p-type thin film semiconductor layer 15 containing p-type impurity ions. Is done.
  • the heat treatment for activating the impurity ions is performed in a temperature atmosphere of about 1000 ° C., for example.
  • an interlayer insulating film 16 is formed by, for example, a CVD method so as to cover the polycrystalline silicon layer 8 on the entire main surface of the semiconductor substrate 1, and then penetrates the interlayer insulating film 16 as shown in FIG. Then, the third contact hole 17 exposing part of the source region 13 and the channel formation region 4, the first contact hole 18 penetrating the interlayer insulating film 16 and exposing part of the cathode region, and the interlayer insulating film 16 And a second contact hole 19 is formed to expose a part of the anode region.
  • a metal film such as Al or an Al alloy is formed on the interlayer insulating film 16 by sputtering so as to fill the interiors of the first contact hole 18, the second contact hole 19, and the third contact hole 17.
  • the metal film is patterned to form the cathode electrode 21, the anode electrode 22, and the source electrode 20, as shown in FIG.
  • the cathode electrode 21 is electrically and metallurgically connected to the cathode region 14A through the first contact hole 18.
  • the anode electrode 22 is electrically and metallurgically connected to the anode region 15A through the second contact hole 19.
  • the source electrode 20 is electrically and metallurgically connected to the source region 13 and the channel forming region 4 through the third contact hole 17.
  • the interface 23 of the pn junction where the p-type anode region 15A and the n-type cathode region 14A contact each other is an inter-contact hole arrangement portion 16a of the interlayer insulating film 16 sandwiched between the first contact hole 18 and the second contact hole 19. It is formed immediately below.
  • a drain region of the first conductivity type is formed on the back surface opposite to the main surface of the semiconductor substrate 1, whereby the transistor cell 35 constituting the power MOSFET is almost completed.
  • the dose during the ion implantation is about 1 ⁇ 10 14 cm ⁇ 2 to 5 ⁇ 10 14 cm ⁇ 2 for boron ions 9 and 1 ⁇ 10 15 cm ⁇ 2 to 1 ⁇ 10 16 cm ⁇ 2 for arsenic ions 12. A degree is preferable. When the dose amount deviates from the above range, the resistance value of each region becomes too high. On the other hand, if it is higher, the concentration will be difficult to control because it approaches the solid solution limit of impurities in silicon.
  • FIG. 15 is a plan view of an essential part showing a contact hole formed by the method for manufacturing the semiconductor device 100B according to the second embodiment of the present invention.
  • Each size of the first contact hole 18 and the second contact hole 19 is, for example, 40 ⁇ m ⁇ 360 ⁇ m.
  • the current I that flows from the anode electrode 22 via the pn junction interface 23 almost flows between the first contact hole end 18a and the second contact hole end 19a.
  • the length Lpx of the current path flowing in the p-type anode region 15A is the distance from the second contact hole end 19a to the pn junction interface 23, and the current path length flowing in the n-type cathode region 14A.
  • FIG. 16 is a diagram showing the relationship between impurity concentration and depth.
  • the impurity concentration was measured by SIMS (secondary ion mass spectrometry).
  • the boron concentration is about 2 ⁇ 10 19 cm ⁇ 3 and the arsenic concentration is about 1 ⁇ 10 20 cm ⁇ 3 .
  • the resistance value of the n-type cathode region 14A is higher than that of the p-type anode region 15A because the n-type cathode region 14A becomes a compensated polysilicon resistor. This is presumed to be due to an increase in scattering.
  • FIG. 17 is a diagram illustrating the relationship between sheet resistance and variation.
  • the sheet resistance Rsn of the n-type cathode region 14A is larger than the sheet resistance Rsp of the p-type anode region 15A.
  • the p-type The variation in the sheet resistance Rsn of the n-type cathode region 14A increases under the influence of the impurity concentration of the anode region 15A. Therefore, by reducing Lnx from Lpx and reducing the value and variation of Rpnx, the temperature detection accuracy by Vf of the temperature sense diode 101 can be improved.
  • the present invention is not limited to this, and for example, silicon carbide (SiC) or gallium nitride ( Even in the case of a semiconductor device using a semiconductor substrate such as GaN), it can be applied if the temperature sensing diode is formed of a thin film semiconductor layer.
  • the present invention is not limited thereto.
  • the present invention can be applied to a semiconductor device using an amorphous semiconductor layer.
  • the semiconductor device according to the present invention can improve the temperature detection accuracy of the temperature sense diode, and is useful for a semiconductor device such as an intelligent power device or power IC having a power element and a temperature sense diode. It is.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　半導体装置は、絶縁膜（７）上に設けられた第１導電型の薄膜半導体層（１４）からなるカソード領域（１４Ａ）と、絶縁膜上にカソード領域とｐｎ接合をなすように設けられた第２導電型の薄膜半導体層（１５）からなるアノード領域（１５Ａ）と覆う層間絶縁膜（１６）と、層間絶縁膜上に設けられ、層間絶縁膜を貫通する第１コンタクトホール（１８）を介してカソード領域に接続するカソード電極（２１）と、層間絶縁膜上に設けられ、層間絶縁膜を貫通する第２コンタクトホール（１９）を介してアノード領域に接続するアノード電極（２２）とを備え、ｐｎ接合の界面（２３）に近い側の第１コンタクトホールの端部から界面までの電流経路の長さと、界面に近い側の第２コンタクトホールの端部から界面までの電流経路の長さのうち、カソード領域及び前記アノード領域のうちのシート抵抗の大きな方の長さが短い。

Description

半導体装置およびその製造方法
　本発明は、温度センスダイオードを有する半導体装置およびその製造方法に関する。
　ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳゲート型電界効果トランジスタ）などの半導体装置には、温度検出用のダイオード（以下、温度センスダイオードと称す）を半導体チップ上に形成している製品がある。
　図１８は、従来の温度センスダイオード５００の概略構成を示す図（（ａ）は要部平面図，（ｂ）は（ａ）のIII－III線に沿った断面構造を示す断面図）である。図１８（ａ）には電流経路も示した。
　従来の温度センスダイオード５００は、ＭＯＳＦＥＴなどの半導体素子を形成したシリコン基板５１上にシリコン酸化膜５７を形成し、このシリコン酸化膜５７上に成長させた多結晶シリコン（ポリシリコン）層５８に不純物ドーピングでｎ型領域（カソード領域）６４とｐ型領域（アノード領域）６５を形成したものである。この温度センスダイオード５００は順電圧降下Ｖｆの温度特性を利用して半導体チップの温度を検出するものである。ｐｎ接合の界面７３は層間絶縁膜６６に形成した第１コンタクトホール６８の第１コンタクトホール端６８ａと第２コンタクトホール６９の第２コンタクトホール端６９ａとの間の中央に配置される。つまり、ｐｎ接合の界面７３は第１コンタクトホール６８と第２コンタクトホール６９とで挟まれた層間絶縁膜６６ａの中央に位置する。
　温度センスダイオード５００に一定の電流Ｉ（ｍＡ以下の電流）を流した時、温度センスダイオード５００のアノード－カソード間に順電圧降下Ｖｆが生じる。この順電圧降下Ｖｆは温度が上昇すると低下する特性を有する。温度センスダイオード５００はこの特性を利用し温度検出を行う素子である。
　図１９は、従来の温度センスダイオード５００の順電圧降下Ｖｆと温度Ｔの関係を示す図である。温度Ｔを２５℃から１５０℃に昇温するとＶｆは２０％～３０％程度低下する。また、Ｖｆにばらつきがあると、検出設定の順電圧降下Ｖｆｏに対して検出温度Ｔｓにばらつきを生じる。
　温度センスダイオード５００のＶｆは、電流Ｉを流した時にｐｎ接合の界面７３で発生する電圧Ｖｐｎとｐｎ各領域６４，６５の寄生抵抗Ｒｐ，Ｒｎを合わせた寄生抵抗Ｒｐｎで発生する電圧（Ｉ×Ｒｐｎ）との和である。Ｖｐｎはｐｎ接合の界面７３の内蔵電位に依存する。Ｖｆを式で表すと、
　Ｖｆ＝Ｖｐｎ＋Ｉ×Ｒｐｎとなる。
　一般的に温度センスダイオード５００のｎ型領域６４、ｐ型領域６５を形成するためのイオン注入は、半導体素子を形成するイオン注入プロセスと併用される。そのため、イオン注入量や注入エネルギ、活性化熱処理等は半導体素子を形成するプロセス条件に縛られるため、温度センスダイオード５００の不純物プロファイルの制御を単独で行なうことが困難である。また、ポリシリコン層５８へのイオン注入では、チャネリング現象（単結晶へのイオン注入より飛程が長くなる現象）により、注入された不純物イオンがポリシリコン層５８を突き抜けてポリシリコン層５８に留まる不純物イオンの量にばらつきが生じる。ポリシリコン層５８に留まる不純物イオンの量をドーズ量とすると、注入された不純物イオンのドーズ量にばらつきが生じて、上記した寄生抵抗Ｒｐｎのばらつきが大きくなる傾向がある。
　さらに、前もってｐ型領域６５を形成するためのｐ型不純物イオンのドーズ量より高いドーズ量のｎ型不純物イオンを注入してｎ型領域６４を形成する場合には、ｐ型不純物イオンをｎ型不純物イオンが補償し、さらにｎ転させてｎ型領域６４にしている。そのため、ｎ型領域６４の形成はｐ型不純物イオンのドーズ量とｎ型不純物イオンのドーズ量の両方に依存するために、ｐ型領域６５のシート抵抗Ｒｓｐに比べるとｎ型領域６４のシート抵抗Ｒｓｎのばらつきは大きくなる。また、このように不純物イオンの相互補償で形成されるｎ型領域６４はキャリア散乱が大きくなり、ｐ型領域のシート抵抗Ｒｓｐより大きくなる。これらのＲｓｎ，Ｒｓｐは上記の寄生抵抗Ｒｐｎを構成し、次式で表わされる。
　Ｒｐｎ＝Ｒｓｎ×（Ｌｎ／Ｗ）＋Ｒｓｐ×（Ｌｐ／Ｗ）
　但し、Ｌｎはｎ型領域６４の電流経路の長さ、Ｌｐはｐ型領域６５の電流経路の長さ、Ｗはｎ型領域６４、ｐ型領域６５の幅であり、Ｌｎ＝Ｌｐであり、Ｌｎ＋Ｌｐ＝Ｌｏである。
　また、特許文献１では、ポリシリコンで形成された温度センスダイオードにおいて、温度センスダイオードを構成するｐ型領域とｎ型領域の直下の絶縁層を挟んで基板との間に形成されるそれぞれの容量（キャパシタンス）を実質的に同じ大きさにすることで、外乱ノイズに対して誤動作を抑制できることが記載されている。
　また、特許文献２では、温度センスダイオードが、平面方向にｐ+層／ｐ層／ｎ+層を配列した３層構造で形成されることが開示されている。
　また、特許文献３では、温度センスダイオードのｐ型拡散層およびｎ型拡散層がポリシリコンを垂直に突き抜けて形成される構造（拡散層がポリシリコンの裏面に達する構造）が開示されている。
　また、特許文献４では、アバランシェ電圧の温度変化を利用した温度センスダイオードにおいて、急峻な立ち上がりを示すアバランシェ電圧を得るために、温度センスダイオードのｐ型領域およびｎ型領域の少なくとも一方が５×１０14／ｃｍ2以下のドーズ量の不純物イオンの導入によって形成されることが開示されている。
特許第４６２０８８９号公報 特開２００２－１９０５７５号公報 特開平７－１５３９２０号公報 特開平６－１１７９４２号公報
　図１８に示す温度センスダイオード５００の寄生抵抗Ｒｐｎは、アノード電極７２，カソード電極７１とポリシリコン層５８との接触で発生する接触抵抗Ｒｃｐ，Ｒｃｎと、ポリシリコン層に形成されるｐ型領域６５，ｎ型領域６４のそれぞれの抵抗Ｒｐ，Ｒｎとの直列抵抗として表すことができる。
　これを式で表すと、
　Ｒｐｎ＝Ｒｃｐ＋Ｒｐ＋Ｒｃｎ＋Ｒｎとなる。
　Ｒｃｐ，Ｒｃｎは電極とポリシリコン層との接触面積（コンタクトホール面積）を大きくすることで０に近づく。ここでは接触面積が大きい温度センスダイオードを対象とするためＲｃｐ，Ｒｃｎ＝０として扱う。そのため、Ｒｐｎ＝Ｒｐ＋Ｒｎとなる。
　また、ｎ型領域６４，ｐ型領域６５のシート抵抗をそれぞれＲｓｎ，Ｒｓｐ、電流を流した時のｎ型領域６４，ｐ型領域６５での電流経路の長さをそれぞれＬｎ，Ｌｐ、電流経路の幅を共にＷとする。また、従来構造ではＬｎ＝Ｌｐで設計し、Ｌｎ，Ｌｐの製造誤差は±５％程度である。つぎに、Ｒｐｎについて説明する。
　Ｒｐｎ＝Ｒｓｐ（Ｌｐ／Ｗ）＋Ｒｓｎ（Ｌｎ／Ｗ）＝（Ｒｓｐ＋Ｒｓｎ）×Ｌｎ／Ｗである。
　但し、Ｌｐ＋Ｌｎは、チップ設計上のデザインルールにより最適化された固定された一定の長さ（＝Ｌｏ）である。ここでは、Ｌｏは第１コンタクトホール端６８ａと第２コンタクトホール端６９ａとの間の距離（＝層間絶縁膜６６ａ端の距離）であり、電流経路Ｌｎ，Ｌｐはそれぞれ第１コンタクトホール端６８ａ，第２コンタクトホール端６９ａからｐｎ接合の界面７３までの距離とする。実際は第１コンタクトホール端６８ａ，第２コンタクトホール端６９ａから数μｍ程度はカソード電極２１側，アノード電極２２側に入り込んで電流は流れるがその割合が小さいために、ここでは、電流Ｉの全ては第１コンタクトホール端１８ａ，第２コンタクトホール端１９ａを経由して流れるものとした。
　プロセス条件により、例えば、Ｒｓｎの値とばらつきが、Ｒｓｐの値とばらつきよりも大きくなる場合、Ｒｐｎの値とばらつきは、Ｒｓｎの値とばらつきが反映されて大きな値になる。つまり、プロセス条件によりＲｐｎの値とそのばらつくが大きくなると、Ｖｆによる温度検出はＲｐｎの影響を受けて、その精度を低下させる不都合を生じる。
　また、特許文献１～４では、Ｖｆの温度依存性を利用した温度センスダイオードにおいて、温度センスダイオードを構成するｐ型領域およびｎ型領域の長さとシート抵抗の関係を論じて温度検出精度を向上させることについては記載されていない。
　この発明の目的は、上記の課題を解決して、Ｖｆによる温度依存性を利用した温度センスダイオードの温度検出精度を向上できる半導体装置およびその製造方法を提供することにある。
　上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁膜上に設けられた第１導電型の薄膜半導体層からなるカソード領域と、絶縁膜上にカソード領域とｐｎ接合をなすように設けられた第２導電型の薄膜半導体層からなるアノード領域と、カソード領域とアノード領域とを覆う層間絶縁膜と、層間絶縁膜上に設けられ、層間絶縁膜を貫通する第１コンタクトホールを介してカソード領域に接続するカソード電極と、層間絶縁膜上に設けられ、層間絶縁膜を貫通する第２コンタクトホールを介してアノード領域に接続するアノード電極と、を備え、ｐｎ接合の界面に近い側の第１コンタクトホールの端部から界面までの電流経路の長さと、界面に近い側の第２コンタクトホールの端部から界面までの電流経路の長さのうち、カソード領域及びアノード領域のうちのシート抵抗の大きな方の長さが短いことを要旨とする。
　また、本発明の一態様に係る半導体装置の製造方法は、絶縁膜上に設けられた薄膜半導体層に第１不純物イオンを注入する工程と、第１不純物イオンが注入された薄膜半導体層の一部に第２不純物イオンを注入する工程と、第１および第２不純物イオンを活性化し、第１不純物イオンが注入された領域でアノード領域、第２不純物イオンが注入された領域でアノード領域とｐｎ接合するカソード領域を形成する工程と、薄膜半導体層を覆う層間絶縁膜を形成する工程と、層間絶縁膜を貫通し、カソード領域の一部を露出する第１コンタクトホール、および層間絶縁膜を貫通し、アノード領域の一部を露出する工程と、を含み、ｐｎ接合の界面に近い側の第１コンタクトホールの端部から界面までの電流経路の長さをＬｎｘとし、界面に近い側の端部から界面までの電流経路の長さをＬｐｘとしたとき、０．１≦（Ｌｎｘ／Ｌｐｘ）≦０．９とすることを要旨とする。
　この発明によれば、温度センスダイオードの温度検出精度を向上させることができる。
本発明の第１の実施形態に係る半導体装置の概略構成を示す図（（ａ）は要部平面図,（ｂ）は（ａ）のII－IIに沿った断面構造を示す要部断面図）である。 本発明の第１の実施形態に係る半導体装置において、順電圧降下Ｖｆの値のばらつきを示す図である。 本発明の第１の実施形態に係る半導体装置において、順電圧降下Ｖｆの平均値を示す図である。 本発明の第１の実施形態に係る半導体装置において、順電圧降下Ｖｆの標準偏差値ｓを示す図である。 本発明の第１の実施形態に係る半導体装置において、各抵抗値と距離ｘの関係を示す図である。 本発明の第１の実施形態に係る半導体装置において、Ｌｎｘ，Ｌｐｘと距離ｘとの関係を示す図である。 本発明の第２の実施形態に係る半導体装置の概略構成を示す要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法で形成されたコンタクトホールを示す要部平面図である。 本発明の第２の実施形態に係る半導体装置において、不純物濃度と深さの関係を示す図である。 本発明の第２の実施形態に係る半導体装置において、シート抵抗とばらつきの関係を示す図である。 従来の温度センスダイオードの概略構成を示す図（（ａ）は要部平面図，（ｂ）は（ａ）のIII－III線に沿った断面構造を示す断面図）である。 従来の温度センスダイオードの順電圧降下Ｖｆと温度の関係を示す図である。
　以下、本発明の第１及び第２の実施形態に係る半導体装置を、図面を参照して詳細に説明する。以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれ＋および－が付されていない半導体領域に比べて相対的に不純物濃度が高いまたは低いことを意味する。
　なお、以下の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する一実施形態の記載に限定されるものではない。
　本発明の第１及び第２の実施形態に係る半導体装置では、温度センスダイオードが形成される薄膜半導体層として便宜上多結晶シリコン層を用いた場合について説明するが、薄膜半導体層は多結晶シリコン層に限定されるものではない。薄膜半導体層としては、アモルファス半導体層などでもかまわない。
　（第１の実施形態）
　図１に示すように、本発明の第１の実施形態に係る半導体装置１００Ａは、例えば単結晶シリコンからなる第１導電型（ｎ型）の半導体基板１の主面上に絶縁膜７を介して設けられた温度センスダイオード１０１を備えている。第１の実施形態に係る半導体装置１００Ａは、詳細に図示していないが、ＩＧＢＴやＭＯＳＦＥＴなどの電力用パワー素子と共に温度センスダイオード１０１を備えている。
　温度センスダイオード１０１は、電力用パワー素子の通電時の異常な温度上昇を即座に検知し、熱暴走による素子破壊を抑えるためのものである。温度センスダイオード１０１は、絶縁膜７上に設けられた第１導電型（ｎ型）の薄膜半導体層１４からなるカソード領域１４Ａと、絶縁膜７上にカソード領域１４Ａとｐｎ接合をなすように設けられた第２導電型（ｐ型）の薄膜半導体層１５からなるアノード領域１５Ａとを備えている。薄膜半導体層１４及び薄膜半導体層１５は例えば多結晶シリコン層８に構成されている。温度センスダイオード１０１は、薄膜半導体層１４と薄膜半導体層１５とが平面方向に界面２３を有してｐｎ接合を形成している。
　また、第１の実施形態に係る半導体装置１００Ａは、温度センスダイオード１０１のカソード領域１４Ａとアノード領域１５Ａとを覆う層間絶縁膜１６を備えている。また、第１の実施形態に係る半導体装置１００Ａは、層間絶縁膜１６上に設けられ、層間絶縁膜１６を貫通する第１コンタクトホール１８を介してカソード領域１４Ａに電気的にかつ金属学的に接続するカソード電極２１を備えている。また、第１の実施形態に係る半導体装置１００Ａは、層間絶縁膜１６上に設けられ、層間絶縁膜１６を貫通する第２コンタクトホール１９を介してアノード領域１５Ａと電気的にかつ金属学的に接続するアノード電極２２を備えている。
　絶縁膜７及び層間絶縁膜１６は、例えば二酸化シリコン（ＳｉＯ２）膜で形成されている。カソード電極２１及びアノード電極２２は、例えばアルミニウム（Ａｌ）膜、又はアルミニウム・シリコン（Ａｌ－Ｓｉ），アルミニウム・銅（Ａｌ－Ｃｕ），アルミニウム・銅・シリコン（Ａｌ－Ｃｕ－Ｓｉ）などのアルミニウム合金膜で形成されている。
　温度センスダイオード１０１のｐｎ接合の界面２３は、第１コンタクトホール１８と第２コンタクトホール１９とで挟まれた層間絶縁膜１６のコンタクトホール間配置部分１６ａの直下に位置している。
　カソード領域１４Ａ及びアノード領域１５Ａの側面と底面は層間絶縁膜１６と絶縁膜７で囲まれている。第１の実施形態に係る半導体装置１００Ａでは便宜的にこの温度センスダイオード１０１が１個の場合を示したが、検出電圧を高くするために複数個直列に接続する場合もある。その場合は全体が温度センスダイオードとなり、個々の温度センスダイオードは単位の温度センスダイオードユニットとなる。
　温度センスダイオード１０１を構成するカソード領域１４Ａとアノード領域１５Ａとの電流経路の長さをそれぞれＬｎｘ，Ｌｐｘと定義すると、電流経路の長さＬｎｘ，Ｌｐｘは第１コンタクトホール端１８ａから第２コンタクトホール端１８ｂまでの電流経路の長さＬｏのうち、カソード領域１４Ａ又はアノード領域１５Ａを通る長さとなる。図１のようにｐｎ接合の界面２３がひとつの場合、第１コンタクトホール端１８ａ，第２コンタクトホール端１９ａとｐｎ接合の界面２３との間の距離（＝層間絶縁膜の端部からｐｎ接合までの距離）がそれぞれＬｎｘ，Ｌｐｘとなる。また、Ｌｎｘ＋Ｌｐｘは第１コンタクトホール端１８ａから第２コンタクトホール端１９ａに至る電流経路の長さＬｏとなり、チップ設計上のデザインルールにより最適化された一定の長さとなる。
　いま、電流経路Ｌｏに対するカソード領域１４Ａの電流経路の長さＬｎｘをｘで表すと、図１のようにｐｎ接合の界面２３がひとつの場合、ｘはｐｎ接合の界面２３の位置となる。つまり、ｘ＝０は第１コンタクトホール端１８ａの位置にｐｎ接合の界面２３があることを示し、ｘ＝１はアノード領域１５Ａ上に形成される第２コンタクトホール１９の端部（第２コンタクトホール端１９ａ）にｐｎ接合の界面２３があることを示す。したがって、Ｌｎｘ，ＬｐｘをＬｏを用いて表すとＬｎｘ＝Ｌｏ×ｘ，Ｌｐｘ＝Ｌｏ×（１－ｘ）となる。また、ｘ＝０．５が従来構造であり、Ｌｎｘ（ｘ＝０．５）＝Ｌｎ，Ｌｐｘ（ｘ＝０．５）＝Ｌｐとなる。
　ここで、温度センスダイオード１０１の寄生抵抗をＲｐｎｘ、カソード領域１４Ａ，アノード領域１５Ａの電流経路での抵抗をそれぞれＲｎｘ，Ｒｐｘとし、カソード電極２１とカソード領域１４Ａおよびアノード電極２２とアノード領域１５Ａとの接触抵抗を無視できると仮定すると、Ｒｐｎｘ＝Ｒｎｘ＋Ｒｐｘとなる。また、カソード領域１４Ａ、アノード領域１５Ａの各シート抵抗をそれぞれＲｓｎ，Ｒｓｐとし、電流Ｉを流した時のカソード領域１４Ａ、アノード領域１５Ａでの電流経路の長さをＬｎｘ，Ｌｐｘとし、電流経路の幅をＷとすると、温度センスダイオード１０１の寄生抵抗Ｒｐｎｘは、
　Ｒｐｎ＝Ｒｓｎ（Ｌｎｘ／Ｗ）＋Ｒｓｐ（Ｌｐｘ／Ｗ）となる。
　諸元の具体的な数値としては、第１の実施形態では、例えば、Ｌｏ＝Ｌｎｘ＋Ｌｐｘ＝３０μｍ、Ｒｓｎ＝４００Ω／□、Ｒｓｐ＝１５０Ω／□などである。
　図２乃至図４は、順電圧降下Ｖｆの値およびそのばらつきとＬｎｘ／Ｌｐｘの関係を示す図であり、図２は順電圧降下Ｖｆの値のばらつきを示す図、図３は順電圧降下Ｖｆの平均値を示す図、図４は順電圧降下Ｖｆの標準偏差値ｓを示す図である。
　これらの図から、シート抵抗の低いｐ型のアノード領域１５Ａの電流経路Ｌｐｘを長くする事で、順電圧降下Ｖｆのばらつきが低減している事がわかる。具体的には、Ｌｎｘ＋Ｌｐｘ＝Ｌｏ（一定）にして、Ｌｎｘ／Ｌｐｘを１（従来構造）から０．２まで減少させると、Ｖｆの値は３ｍＶ程度減少し、Ｖｆのばらつきを示す標準偏差値が１．４から０．８と半分近くまで減少する。
　例えば、プロセス条件によりＲｓｎの値がＲｓｐよりも大きくなる場合、０．１≦Ｌｎｘ／Ｌｐｘ≦０．９とすることでＲｐｎｘの値を低減させることができる。Ｌｎｘ／Ｌｐｘが０．９超になると、従来構造に近くなりＲｐｎｘの値の低減効果が少なくなる。一方、Ｌｎｘ／Ｌｐｘが０．１未満になるとカソード電極２１にｐｎ接合の界面２３が近づき過ぎて温度センスダイオード１０１の空乏層の広がりがカソード電極２１に達するため、正しいＶｆの温度依存性を示さなくなる。そのため、Ｒｓｎ＞Ｒｓｐの場合は、０．１≦Ｌｎｘ／Ｌｐｘ≦０．９の範囲のＬｎｘとＬｐｘにすることが好ましい。一方、Ｒｓｎ＜Ｒｓｐの場合は、０．１≦Ｌｐｘ／Ｌｎｘ≦０．９の範囲のＬｐｘとＬｎｘにするとよい。
　また、上記のことをＬｎｘの範囲で表わすと、０．１≦Ｌｎｘ／（Ｌｏ－Ｌｎｘ）≦０．９となり、０．１（Ｌｏ－Ｌｎｘ）≦Ｌｎｘ≦０．９（Ｌｏ－Ｌｎｘ）となり、（０．１／１．１）Ｌｏ≦Ｌｎｘ≦（０．９／１．９）Ｌｏとなり、Ｒｓｎ＞Ｒｓｐの場合は、０．０９Ｌｏ≦Ｌｎｘ≦０．４７Ｌｏとなる。一方、Ｒｓｎ＜Ｒｓｐの場合は、０．０９Ｌｏ≦Ｌｐｘ≦０．４７Ｌｏにするとよい。
　後述する図８乃至図１４で示す製造方法では、Ｒｓｎの値はＲｓｐより大きくなり、またＲｓｎのばらつきはＲｓｐより大きくなる。そのため、Ｌｎｘ／Ｌｐｘを上記の範囲にするとＲｐｎｘのばらつきも小さくなり、Ｖｆのばらつきは小さくなる。
　ここまでは、Ｒｓｎの値やばらつきがＲｓｐよりも大きくなる場合について説明したが、逆にＲｓｐの値やばらつきがＲｓｎよりも大きくなる場合では、０．１≦Ｌｐｘ／Ｌｎｘ≦０．９とすることでＲｐｎｘの値とそのばらつきを低減することができる。
　上記したように、Ｒｐｎｘの値を小さくすることで、Ｖｆに占めるＲｐｎｘの割合が低減する。そのため、Ｖｆはｐｎ接合の界面２３で発生する電圧Ｖｐｎで決定付けられ、ＲｐｎｘがＶｆに及ぼす要因が少なくなるため、温度センスダイオード１０１の温度検出精度を従来構造より容易に向上させることができる。但し、Ｖｐｎはｐｎ接合の界面２３の内蔵電位に関係するＶｆの立ち上がり電圧であり、ＶｆからＲｐｎｘで生じる電圧降下を差し引いた値である。
　また、Ｒｐｎｘのばらつきを小さくすることで、Ｖｆのばらつきを減少させることができて、温度センスダイオード１０１の温度検出精度を向上させることができる。
　図５は、第１の実施形態を説明するための各抵抗値と距離ｘの関係を示す図である。各抵抗値は、Ｒｐｎｘ，Ｒｎｘ，Ｒｐｘ，Ｒｐｎｘ（Ｍａｘ），Ｒｐｎｘ（Ｍｉｎ），Ｒｎｘ（Ｍａｘ），Ｒｎｘ（Ｍｉｎ），Ｒｐｘ（Ｍａｘ），Ｒｐｘ（Ｍｉｎ）である。ここで、Ｍａｘは最大値、Ｍｉｎは最小値、（　）付でない場合は平均値を表わす。また、ｘは第１コンタクトホール端１８ａからｐｎ接合の界面２３までの距離を示し、このｘが大きくなるとＲｐｎｘは大きくなる。
　図６は、Ｌｎｘ，Ｌｐｘと距離ｘの関係を示す図である。
　図５および図６の横軸はｘであり、カソード領域１４Ａの第１コンタクトホール端１８ａからｐｎ接合の界面２３までの距離を示し、距離ｘ＝１はＬｏとなる。また、Ｌｎｘ，Ｌｐｘは距離ｘでのそれぞれの電流通路の長さである。例えば、ｘ＝０ではＬｎｘ（ｘ＝０）＝０、Ｌｐｘ（ｘ＝０）＝Ｌｏ、ｘ＝１では、Ｌｎｘ（ｘ＝１）＝Ｌｏ、Ｌｐｘ（ｘ＝１）＝０を示す。尚、ｘ＝０．５のときが、図１８に示す従来構造であり、Ｒｐｎｘ（ｘ＝０．５）＝Ｒｐｎ，Ｒｎｘ（ｘ＝０．５）＝Ｒｎ，Ｒｐｘ（ｘ＝０．５）＝Ｒｐ，Ｌｎｘ（ｘ＝０．５）＝Ｌｎ，Ｌｐｘ（ｘ＝０．５）＝Ｌｐとなる。
　図５および図６によると、
　Ｌｎｘ＝Ｌｏ×ｘ、Ｌｐｘ＝Ｌｏ－Ｌｏ×ｘ、Ｒｎｘ＝（２Ｒｎ）×ｘ、Ｒｐｘ＝（１－ｘ）×（２Ｒｐ）、Ｒｐｎｘ＝Ｒｎｘ＋Ｒｐｘで表わされる。但し、ｘは０～１の範囲の数値である。
　まず、従来構造のＲｐｎｘ（ｘ＝０．５）の値について説明する。但し、Ｒｐｎｘ（ｘ＝０．５）＝Ｒｐｎである。
　従来構造ではｘ＝０．５であるため、Ｌｎｘ（ｘ＝０．５）＝０．５Ｌｏ、Ｌｐｘ（ｘ＝０．５）＝０．５Ｌｏとなる。また、Ｒｐｎｘ（ｘ＝０．５）＝Ｒｎｘ（ｘ＝０．５）＋Ｒｐｘ（ｘ＝０．５）＝０．５×２Ｒｎ＋０．５×２Ｒｐ＝０．５×２（Ｒｎ＋Ｒｐ）＝Ｒｎ＋Ｒｐとなる。Ｒｎ＝２Ｒｐとすると、Ｒｐｎｘ（ｘ＝０．５）＝Ｒｎ＋Ｒｐ＝２Ｒｐ＋Ｒｐ＝３Ｒｐとなる。
　一方、第１の実施形態の場合、たとえばｘ＝０．１とすると、Ｌｎｘ（ｘ＝０．１）＝０．１Ｌｏ、Ｌｐｘ（ｘ＝０．１）＝Ｌｏ－０．１Ｌｏ＝０．９Ｌｏとなる。Ｒｐｎｘ（ｘ＝０．１）＝Ｒｎｘ（ｘ＝０．１）＋Ｒｐｘ（ｘ＝０．１）＝０．１×２Ｒｎ＋０．９×２Ｒｐとなる。Ｒｎ＝２Ｒｐとすると、Ｒｐｎｘ（ｘ＝０．１）＝０．１×２Ｒｎ＋０．９×２Ｒｐ＝０．１×２×２Ｒｐ＋０．９×２Ｒｐ＝０．４Ｒｐ＋１．８Ｒｐ＝２．２Ｒｐとなる。
　つまり、カソード領域１４Ａでの電流経路の長さＬｎｘを従来構造の２０％（＝０．１÷０．５×１００）にすると、Ｒｐｎｘは３Ｒｐから２．２Ｒｐとなり、寄生抵抗Ｒｐｎｘを従来構造に比べて７０％（＝２．２÷３×１００）程度に減少させることができる。
　このことは、Ｒｐｎｘのばらつきについても成立する。これは、シート抵抗Ｒｓｎ，Ｒｐｎについて、抵抗値が大きい方がばらつきも大きくなる傾向があるためである。そのため、抵抗値の大きなカソード領域１４Ａの電流経路の長さＬｎｘを短くすることで、Ｒｐｎｘの値とそのばらつきを小さくすることができる。その結果、Ｖｆのばらつきを従来構造に比べて小さくできて、温度センスダイオード１０１の温度検出精度を向上させることができる。
　さらに具体的なイメージを掴むために、便宜的な数値を挙げて具体的に説明する。
　先ず、従来構造であるＬｎｘ（ｘ＝０．５）／Ｌｐｘ（ｘ＝０．５）＝Ｌｏ／Ｌｏ＝１の場合について説明する。以下の数値は便宜的に例として用いた値である。
　Ｌｏ＝３０μｍ、Ｌｎｘ（ｘ＝０．５）＝１５μｍ、Ｌｐｘ（ｘ＝０．５）＝１５μｍ、Ｗ＝１５μｍ、Ｒｓｎ＝１００Ω／□、ばらつき＝±２０％、Ｒｓｐ＝５０Ω／□、ばらつき＝０％とすると、Ｒｎｘ（ｘ＝０．５）の最大値＝１２０Ω、Ｒｎｘ（ｘ＝０．５）の最小値＝８０Ω、Ｒｐｘ（ｘ＝０．５）の最小値＝５０Ω、Ｒｐｘ（ｘ＝０．５）の最小値＝５０Ωとなる。
　Ｒｐｎｘ（ｘ＝０．５）を求めると、
　Ｒｐｎｘ（ｘ＝０．５）＝Ｒｎｘ（ｘ＝０．５）＋Ｒｐｘ（ｘ＝０．５）＝１００Ω＋５０Ω＝１５０Ωとなる。
　つぎに、Ｒｐｎｘ（ｘ＝０．５）のばらつきを求める。
　Ｒｐｎｘ（ｘ＝０．５）の最大値（Ｍａｘ）＝Ｒｎｘ（ｘ＝０．５）の最大値（Ｍａｘ）＋Ｒｐｘ（ｘ＝０．５）の最大値（Ｍａｘ）＝１２０＋５０Ω＝１７０Ωとなる。
　Ｒｐｎｘ（ｘ＝０．５）の最小値（Ｍｉｎ）＝Ｒｎｘ（ｘ＝０．５）の最小値（Ｍｉｎ）＋Ｒｐｘ（ｘ＝０．５）の最小値（Ｍｉｎ）＝８０Ω＋５０Ω＝１３０Ωとなる。
　従って、Ｒｐｎｘ（ｘ＝０．５）のばらつきをＲｐｎｘ（ｘ＝０．５）の最大値－Ｒｐｎｘ（ｘ＝０．５）の最小値で表わすと、ばらつきは１７０Ω－１３０Ω＝４０Ωとなる。
　一方、本発明の一例としてＬｎｘ（ｘ＝０．３３）／Ｌｐｘ（ｘ＝０．３３）＝０．５の場合について説明する。
　Ｌｏ＝３０μｍ、Ｌｎｘ（ｘ＝０．３３）＝１０μｍ、Ｌｐｘ（ｘ＝０．３３）＝Ｌｏ－Ｌｎｘ（ｘ＝０．３３）＝３０μｍ－１０μｍ＝２０μｍ、Ｗ＝１５μｍ、Ｒｓｎ＝１００Ω／□、ばらつき＝±２０％、Ｒｓｐ＝５０Ω／□、ばらつき＝０とすると、
　Ｒｎｘ（ｘ＝０．３３）＝１００×１０／１５＝６７Ωとなる。
　また、Ｒｎｘ（ｘ＝０．３３）の最大値＝６７×１．２＝８０Ω、Ｒｎｘ（ｘ＝０．３３）の最小値＝６７×０．８＝５４Ω、Ｒｐｘ（ｘ＝０．３３）の最大値＝Ｒｐｘ（ｘ＝０．３３）の最小値＝５０×２０／１５＝６７Ωとなる。
　Ｒｐｎｘ（ｘ＝０．３３）を求めると、
　Ｒｐｎｘ（ｘ＝０．３３）＝６７＋６７＝１３４Ωとなる。
　つぎに、Ｒｐｎｘ（ｘ＝０．３３）のばらつきを求める。
　Ｒｐｎｘ（ｘ＝０．３３）の最大値＝８０＋６７＝１４７Ω、Ｒｐｎｘ（ｘ＝０．３３）の最小値＝５４＋６７＝１２１Ω
　Ｒｐｎｘ（ｘ＝０．３３）のばらつきを［Ｒｐｎｘ（ｘ＝０．３３）の最大値－Ｒｐｎｘ（ｘ＝０．３３）の最小値］で表わすと、ばらつきは１４７Ω－１２１Ω＝２６Ωとなる。
　つまり、Ｒｐｎｘ（ｘ＝０．３３）はＲｐｎｘ（ｘ＝０．５）と比べると、１５０Ωが１３４Ωに減少し、ばらつきは４０Ωから２６Ωに減少する。
　Ｖｆを構成するＶｐｎ（ｐｎ接合の界面２３の立ち上がり電圧）はｐｎ接合の界面２３の位置が移動しても変わらない。つまり、ｘの値が変わってもＶｐｎは変らない。従って、ＶｆはＲｐｎｘによる電圧降下のばらつきで変化する。
　流す電流Ｉを０．１ｍＡにしたときは、Ｒｐｎｘ（ｘ＝０．５）による電圧降下は４０Ω×０．１ｍＡ＝４ｍＶであり、Ｒｐｎｘ（ｘ＝０．３３）による電圧降下は２６Ω×０．１ｍＡ＝２．６ｍＶになる。つまり、Ｖｆのばらつきは４ｍＶから２．６ｍＶに減少する。
　これは、Ｖｆのばらつき幅を１．４ｍＶ（＝４ｍＶ－２．６ｍＶ）減少させることができることを意味する。この減少幅が大きいほど、従来構造に比べてばらつきの低減効果が大きくなる。
　流す電流Ｉが０．１ｍＡより大きくなれば、このＶｆの減少幅を１．４ｍＶよりさらに大きくできる。例えば、Ｉ＝１ｍＡ流すと、Ｖｆのばらつきの減少幅は１４ｍＶに大きくすることができる。つまり、流す電流Ｉが大きいほど、従来構造と比べて温度検出精度の向上幅を大きくすることができる。
　ここで、今回は、電流経路の長さである、コンタクトホール端１８ａ，１８ｂからｐｎ接合の界面２３までの距離Ｌｐｘ，Ｌｎｘを調整することによりシート抵抗が大きな方の領域の抵抗値を低減しているが、電流経路の断面積を大きくすることによりシート抵抗の大きな方の領域の抵抗値を低減することも可能である。この場合、たとえば、シート抵抗が大きな方の領域の幅を広げつつ、コンタクトホールの大きさも広げて、電流が当該領域で広がるようにすれば良い。また、カソード電極２１とカソード領域１４Ａ，アノード電極２２とアノード領域１５Ａとの接触抵抗が大きい場合、Ｒｐｎｘが接触抵抗分だけ大きくなるが、本発明の第１の実施形態に係る半導体装置１００Ａの技術が有効であることに変わりはない。
　（第２の実施形態）
　図７に示すように、本発明の第２の実施形態に係る半導体装置１００Ｂは、半導体基板１を主体に構成されている。半導体基板１は、その主面の中央部に、主電流に係わる活性領域３０と、非活性領域３１とを有している。そして、半導体基板１は、図示していないが、活性領域３０を取り巻く外周部にあって耐圧信頼性に係わるエッジ領域を有している。非活性領域３１は、活性領域３０とエッジ領域との中間に位置する。
　活性領域３０には電力用パワー素子として電力用ＭＯＳＦＥＴが設けられ、非活性領域３１上には絶縁膜７を介して温度センスダイオード１０１が設けられている。電力用ＭＯＳＦＥＴは、詳細に図示していないが、微細パターンのＭＯＳＦＥＴからなるトランジスタセル３５を電気的に複数個並列に接続して大電力を得る構造になっている。図７には、２つのトランジスタセル３５が示されている。
　トランジスタセル３５は、主に、トレンチ３、ゲート絶縁膜５、ゲート電極６、第２導電型（ｐ型）のチャネル形成領域４、ソース領域１３およびドレイン領域を有する構成になっている。トレンチ３は、半導体基板１の主面から深さ方向に向かって伸びている。ゲート絶縁膜５は、トレンチ３の内壁に沿って形成され、例えばＳｉＯ２膜で形成されている。ゲート電極６は、トレンチ３の内部にゲート絶縁膜５を介して埋め込まれ、例えば抵抗値を低減する不純物が導入されたドープドポリシリコン層で形成されている。チャネル形成領域４は互いに隣り合うトレンチで挟まれた半導体基板１の表層部に設けられている。ソース領域１３は、チャネル形成領域４の表層部に設けられた第１導電型（ｎ＋型）の半導体領域で構成されている。ドレイン領域は、詳細に図示していないが、半導体基板１およびこの半導体基板１の裏面に設けられた第１導電型（ｎ＋型）の半導体領域で構成されている。
　半導体基板１の非活性領域３１には、電力用ＭＯＳＦＥＴの電界から温度センスダイオード１０１を保護するために、第２導電型（ｐ型）のダイオード保護領域２が設けられている。
　ここで、電界効果トランジスタ（ＦＥＴ）では、ゲート絶縁膜が酸化膜からなるＭＯＳ型に限定されるものではなく、より一般的に窒化シリコン（Ｓｉ３Ｎ４）膜などの他の絶縁膜、或いはこれらの絶縁膜と酸化膜との積層膜などの絶縁膜からなるＭＩＳ型でもかなわない。
　温度センスダイオード１０１は、電力用ＭＯＳＦＥＴの通電時の異常な温度上昇を即座に検知し、熱暴走による素子破壊を抑えるためのものである。温度センスダイオード１０１は、絶縁膜７上に設けられた第１導電型（ｎ型）の薄膜半導体層１４からなるカソード領域１４Ａと、絶縁膜７上にカソード領域１４Ａとｐｎ接合をなすように設けられた第２導電型（ｐ型）の薄膜半導体層１５からなるアノード領域１５Ａとを備えている。薄膜半導体層１４及び薄膜半導体層１５は例えば絶縁膜７上に設けられた多結晶シリコン層８に構成されている。温度センスダイオード１０１は、薄膜半導体層１４と薄膜半導体層１５とが平面方向に界面２３を有してｐｎ接合している。
　カソード領域１４Ａおよびアノード領域１５Ａは、半導体基板１の主面上に設けられた層間絶縁膜１６で覆われている。カソード領域１４Ａは、層間絶縁膜１６上に設けられ、層間絶縁膜１６を貫通する第１コンタクトホール１８を介してカソード電極２１と電気的にかつ機械的に接続されている。アノード領域１５Ａは、層間絶縁膜１６上に設けられ、層間絶縁膜１６を貫通する第２コンタクトホール１９を介してアノード電極２２と電気的にかつ機械的に接続されている。温度センスダイオード１０１のｐｎ接合の界面２３は、層間絶縁膜１６の第１コンタクトホール１８と第２コンタクトホール１９とで挟まれたコンタクトホール間配置部分１６ａの直下の多結晶シリコン層８に位置している。
　チャネル形成領域４及びソース領域１３は、層間絶縁膜１６上に設けられ、層間絶縁膜１６を貫通する第３コンタクトホール１７を介してソース電極２０と電気的にかつ機械的に接続されている。
　次に、第２の実施形態に係る半導体装置１００Ｂの製造方法について、図８乃至図１４を用いて説明する。
　まず、図８に示す半導体基板１を準備し、ドリフト層となる半導体基板１の主面から深さ方向に向かって延びるトレンチ３をドライエッチングにより形成し、その後、ゲート絶縁膜５を形成した後、ゲート電極６となる多結晶シリコン層をトレンチ３の内部にゲート絶縁膜５を介して充填する。次に、半導体基板１の主面上の多結晶シリコン層およびゲート絶縁膜５をエッチバックして選択的に除去する。次に、半導体基板１の主面の活性領域３０において、互いに隣り合うトレンチ３の間の領域にチャネル形成領域４を形成する。さらに、半導体基板１の主面の非活性領域３１にダイオード保護領域２を形成する。これらのダイオード保護領域２，チャネル形成領域４は、フォトレジストをマスクとするイオン注入により各々の不純物イオン注入層を所要のパターンで選択的に形成し、その後、各々のイオン注入層の不純物イオンを活性化させる熱処理を施すことにより所定の拡散深さで形成される。この結果、温度センスダイオード１０１の形成予定の領域には約８μｍの深さのダイオード保護領域（ウェル領域）２が形成される。
　次に、図９に示すように、半導体基板１の主面上の全面に、例えば厚さ３００ｎｍ程度の高温シリコン酸化膜（ＨＴＯ）などの酸化膜からなる絶縁膜７を形成し、その後、絶縁膜７上に例えば厚さ５００ｎｍのノンドープの多結晶シリコン層８を化学的気相堆積（ＣＶＤ）法で形成する。
　次に、図１０に示すように、多結晶シリコン層８の全面に第１不純物イオンとして例えばボロンイオン（１１Ｂ＋）９を注入して、多結晶シリコン層８の内部全体に不純物イオン注入層１５ｐを形成する。ボロンイオン（１１Ｂ＋）９の注入は、例えばドーズ量が２×１０14ｃｍ-2程度、加速エネルギが４５ｋｅＶ程度の条件で行う。
　次に、図示していないがフォトレジストをエッチングマスクとして使用し、ダイオード保護領域２上の多結晶シリコン層８と絶縁膜７を残して他の箇所をドライエッチングにより選択的に除去し、続いてフォトレジストを除去する。
　次に、図１２に示すように、フォトレジスト１１をイオン注入用マスクとして使用し、半導体基板１の主面の活性領域３０および多結晶シリコン層８の不純物イオン注入層８ｐに、ｎ型を呈する第２不純物イオンとして例えばヒ素イオン（７５Ａｓ＋）１２を選択的に注入して、半導体基板１の活性領域３０に不純物イオン注入層１３ｎを形成すると共に、不純物イオン注入層１５ｐの一部に不純物イオン注入層１４ｎを選択的に形成する。ヒ素イオン（７５Ａｓ＋）１２の注入は、例えばドーズ量が５×１０15ｃｍ-2程度、加速エネルギが１２０ｋｅＶ程度の条件で行う。
　次に、フォトレジスト１１を除去した後、活性領域３０の不純物イオン注入層１３ｎの不純物イオン（ヒ素イオン７５Ａｓ＋）１２、多結晶シリコン層８の不純物イオン注入層１４ｎの不純物イオン（ヒ素イオン７５Ａｓ＋）１２および不純物イオン注入層１５ｐの不純物イオン（ボロンイオン１１Ｂ＋）１１を活性化させる熱処理を施すことにより、図１３に示すように、活性領域３０にソース領域１３が形成されると共に、多結晶シリコン層８にｎ型を呈する不純物イオンを含むｎ型の薄膜半導体層１４からなるカソード領域１４Ａおよびｐ型を呈する不純物イオンを含むｐ型の薄膜半導体層１５からなるアノード領域１５Ａが形成される。この工程において、不純物イオンを活性化させる熱処理は、例えば１０００℃程度の温度雰囲気中で行う。
　次に、半導体基板１の主面上の全面に多結晶シリコン層８を覆うようにして層間絶縁膜１６を例えばＣＶＤ法で形成し、その後、図１４に示すように、層間絶縁膜１６を貫通し、ソース領域１３及びチャネル形成領域４の一部を露出する第３コンタクトホール１７と、層間絶縁膜１６を貫通し、カソード領域の一部を露出する第１コンタクトホール１８と、層間絶縁膜１６を貫通し、アノード領域の一部を露出する第２コンタクトホール１９を形成する。
　次に、第１コンタクトホール１８、第２コンタクトホール１９及び第３コンタクトホール１７のそれぞれの内部を埋め込むようにして層間絶縁膜１６上に例えばＡｌ又はＡｌ合金などの金属膜をスパッタ法で形成し、その後、この金属膜をパターンニングして、図７に示すように、カソード電極２１、アノード電極２２及びソース電極２０を形成する。カソード電極２１は第１コンタクトホール１８を介してカソード領域１４Ａと電気的にかつ金属学的に接続される。アノード電極２２は第２コンタクトホール１９を介してアノード領域１５Ａと電気的にかつ金属学的に接続される。ソース電極２０は第３コンタクトホール１７を介してソース領域１３及びチャネル形成領域４と電気的にかつ金属学的に接続される。ｐ型のアノード領域１５Ａとｎ型のカソード領域１４Ａが接触するｐｎ接合の界面２３は、第１コンタクトホール１８と第２コンタクトホール１９とで挟まれた層間絶縁膜１６のコンタクトホール間配置部分１６ａの直下に形成される。
　この後、半導体基板１の主面と反対側の裏面に、第１導電型のドレイン領域を形成することにより、電力用ＭＯＳＦＥＴを構成するトランジスタセル３５がほぼ完成する。
　上記のイオン注入時のドーズ量は、ボロンイオン９では１×１０14ｃｍ-2～５×１０14ｃｍ-2程度、砒素イオン１２では１×１０15ｃｍ-2～１×１０16ｃｍ-2程度とすると好ましい。ドーズ量が前記の範囲から小さい方に外れると、それぞれの領域の抵抗値が高くなり過ぎる。一方、高い方に外れるとシリコンに対する不純物の固溶限界に近づいて濃度の制御が困難になる。
　図１５は、本発明の第２の実施形態に係る半導体装置１００Ｂの製造方法で形成されたコンタクトホールを示す要部平面図である。第１コンタクトホール１８、第２コンタクトホール１９のそれぞれの大きさは、例えば、４０μｍ×３６０μｍである。ここでは温度センスダイオード１０１が１個の場合を示したが、この温度センスダイオード１０１を複数個直列接続して検出電圧を高めた半導体装置もある。
　アノード電極２２からｐｎ接合の界面２３を経由して流れる電流Ｉは第１コンタクトホール端１８ａと第２コンタクトホール端１９ａとの間で殆ど流れる。そのため、ｐ型のアノード領域１５Ａ内を流れる電流経路の長さＬｐｘは第２コンタクトホール端１９ａからｐｎ接合の界面２３までの間の距離であり、ｎ型のカソード領域１４Ａ内を流れる電流経路の長さＬｎｘは第１コンタクトホール端１８ａからｐｎ接合の界面２３までの間の距離である。従って、Ｌｎｘ＋Ｌｐｘ＝Ｌｏは第１コンタクトホール端１８ａと第２コンタクトホール端１９ａとの間の距離であり、層間絶縁膜１６端の間の距離である。
　図１６は、不純物濃度と深さの関係を示す図である。ここでは不純物濃度の測定はＳＩＭＳ（二次イオン質量分析法）で行なった。ボロン濃度は２×１０19ｃｍ-3程度であり、砒素濃度は１×１０20ｃｍ-3程度である。砒素濃度がボロン濃度より高いにもかかわらず、ｎ型のカソード領域１４Ａの抵抗値がｐ型のアノード領域１５Ａより高くなるのは、ｎ型のカソード領域１４Ａが補償型ポリシリコン抵抗体となり、キャリアの散乱が大きくなるためと推測される。
　図１７は、シート抵抗とばらつきの関係を示す図である。シート抵抗が大きくなると、ばらつきが大きくなる傾向が分かる。そのため、ｎ型のカソード領域１４Ａのシート抵抗Ｒｓｎがｐ型のアノード領域１５Ａのシート抵抗Ｒｓｐより大きい場合には、ＲｓｎのばらつきもＲｓｐのばらつきより大きくなる。上記のイオン注入条件では、上述したように、Ｒｓｎは４００Ω／□程度であり、Ｒｓｐは１５０Ω／□程度である。また、ばらつきは標準偏差ｓで表わしてＲｓｎが６０程度、Ｒｓｐが１．０程度である。
　このように、ｎ型のカソード領域１４Ａのシート抵抗Ｒｓｎはｐ型のアノード領域１５Ａのシート抵抗Ｒｓｐより大きくなり、このように相互補償でｎ型のカソード領域１４Ａを形成する場合には、ｐ型のアノード領域１５Ａの不純物濃度の影響を受けてｎ型のカソード領域１４Ａのシート抵抗Ｒｓｎのばらつきは大きくなる。
　そのため、ＬｎｘをＬｐｘより縮めて、Ｒｐｎｘの値とばらつきを小さくすることで、温度センスダイオード１０１のＶｆによる温度検出精度を向上させることができる。
　尚、ボロンイオン９のイオン注入と砒素イオン１２のイオン注入工程の順番を逆にするか砒素イオン１２のドーズ量をさらに増加することで、Ｒｓｎ＜Ｒｓｐとなった場合には、０．１≦Ｌｐｘ／Ｌｎｘ≦０．９とすることで、Ｖｆの値とそのばらつきを小さくすることができる。その結果、温度検出精度を向上させることができる。
　今回、温度センスダイオード１０１を１つのダイオードからなる場合で説明したが、温度センスダイオード１０１が複数のダイオードからなる場合でも同様である。つまり、複数個直列接続される場合、それぞれの温度センスダイオードユニットに対して本発明を適用することにより、ばらつきの低減が可能となる。
　なお、本発明の実施形態に係る半導体装置では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板を用いた半導体装置の場合であっても温度センスダイオードを薄膜半導体層で構成するのであれば適用することができる。
　また、本発明の実施形態に係る半導体装置では、温度センスダイオードが形成される薄膜半導体層として多結晶シリコン層を用いた場合について説明したが、冒頭で述べたとおり、本発明はこれに限定されるものではなく、例えばアモルファス半導体層を用いた半導体装置に適用することができる。
　以上のように、本発明に係る半導体装置は、温度センスダイオードの温度検出精度を向上することができ、パワー素子及び温度センスダイオードを有するインテリジェント化されたパワーデバイスやパワーＩＣなどの半導体装置に有用である。
　　　１…　半導体基板
　　　２…　ダイオード保護領域
　　　４…　チャネル形成領域
　　　３…　トレンチ
　　　５…　ゲート絶縁膜
　　　６…　ゲート電極
　　　７…　絶縁膜
　　　８…　多結晶シリコン層
　　　９…　ボロンイオン
　　１１…　フォトレジスト
　　１２…　砒素イオン
　　１３…　ソース領域
　　１４…　薄膜半導体層
　１４Ａ…　カソード領域
　　１５…　薄膜半導体層
　１５Ａ…　アノード領域
　　１６…　層間絶縁膜
　　１７…　第３コンタクトホール
　　１８…　第１コンタクトホール
　１８ａ…　第１コンタクトホール端
　　１９…　第２コンタクトホール
　１９ａ…　第２コンタクトホール端
　　２０…　ソース電極
　　２１…　カソード電極
　　２２…　アノード電極
　　２３…　ｐｎ接合の界面
　１００Ａ，１００Ｂ…半導体装置
　１０１…　温度センスダイオード
　Ｒｓｎ…　ｎ型領域のシート抵抗
　Ｒｓｐ…　ｐ型領域のシート抵抗
　Ｌｎ，Ｌｎｘ…　カソード領域の電流経路の長さ
　Ｌｐ，Ｌｐｘ…　アノード領域の電流経路の長さ
　Ｒｎ，Ｒｎｘ…　Ｌｎ，Ｌｎｘでの抵抗
　Ｒｐ，Ｒｐｘ…　Ｌｐ，Ｌｐｘでの抵抗
　Ｒｃｎ，Ｒｃｐ…　接触抵抗
　Ｌｏ　…　カソード領域とアノード領域の電流経路の合計の長さ

Claims (6)

  1. 　絶縁膜上に設けられた第１導電型の薄膜半導体層からなるカソード領域と、
    　前記絶縁膜上に、前記カソード領域とｐｎ接合をなすように設けられた第２導電型の薄膜半導体層からなるアノード領域と、
    　前記カソード領域と前記アノード領域とを覆う層間絶縁膜と、
    　前記層間絶縁膜上に設けられ、前記層間絶縁膜を貫通する第１コンタクトホールを介して前記カソード領域に接続するカソード電極と、
    　前記層間絶縁膜上に設けられ、前記層間絶縁膜を貫通する第２コンタクトホールを介して前記アノード領域に接続するアノード電極と、
    　を備え、
    　前記ｐｎ接合の界面に近い側の前記第１コンタクトホールの端部から前記界面までの電流経路の長さと、前記界面に近い側の前記第２コンタクトホールの端部から前記界面までの電流経路の長さのうち、前記カソード領域及び前記アノード領域のうちのシート抵抗の大きな方の長さが短いことを特徴とする半導体装置。
  2. 　前記カソード領域のシート抵抗が前記アノード領域のシート抵抗よりも大きく、前記カソード領域の前記電流経路の長さをＬｎｘとし、前記アノード領域の前記電流経路の長さをＬｐｘとしたとき、
    　０．１≦（Ｌｎｘ／Ｌｐｘ）≦０．９
    　とすることを特徴とする請求項１に記載の半導体装置。
  3. 　前記カソード領域のシート抵抗が前記アノード領域のシート抵抗よりも小さく、前記カソード領域の前記電流経路の長さをＬｎｘ、前記アノード領域の前記電流経路の長さをＬｐｘとしたとき、
    　０．１≦（Ｌｐｘ／Ｌｎｘ）≦０．９
    　とすることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１導電型および第２導電型の薄膜半導体層は、多結晶シリコン層であることを特徴とする請求項１に記載の半導体装置。
  5. 　絶縁膜上に設けられた薄膜半導体層に第１不純物イオンを注入する工程と、
    　前記第１不純物イオンが注入された前記薄膜半導体層の一部に第２不純物イオンを注入する工程と、
    　前記第１および第２不純物イオンを活性化し、前記第１不純物イオンが注入された領域でアノード領域、前記第２不純物イオンが注入された領域で前記アノード領域とｐｎ接合するカソード領域を形成する工程と、
    　前記薄膜半導体層を覆う層間絶縁膜を形成する工程と、
    　前記層間絶縁膜を貫通し、前記カソード領域の一部を露出する第１コンタクトホール、および前記層間絶縁膜を貫通し、前記アノード領域の一部を露出する工程と、
    　を含み、
    　前記ｐｎ接合の界面に近い側の前記第１コンタクトホールの端部から前記界面までの電流経路の長さをＬｎｘとし、前記界面に近い側の端部から前記界面までの電流経路の長さをＬｐｘとしたとき、
    　０．１≦（Ｌｎｘ／Ｌｐｘ）≦０．９
    　とすることを特徴とする半導体装置の製造方法。
  6. 　前記第１不純物イオンのドーズ量を１×１０14ｃｍ-2～５×１０14ｃｍ-2とし、前記第２不純物イオンのドーズ量を１×１０15ｃｍ-2～１×１０16ｃｍ-2とすることを特徴とする請求項５に記載の半導体装置の製造方法。
PCT/JP2014/005636 2013-12-12 2014-11-10 半導体装置およびその製造方法 WO2015087483A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201480032559.0A CN105308754B (zh) 2013-12-12 2014-11-10 半导体装置及其制造方法
US14/894,787 US9780012B2 (en) 2013-12-12 2014-11-10 Semiconductor device and method for manufacturing the same
JP2015552294A JP6132032B2 (ja) 2013-12-12 2014-11-10 半導体装置およびその製造方法
DE112014005661.8T DE112014005661B4 (de) 2013-12-12 2014-11-10 Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013256654 2013-12-12
JP2013-256654 2013-12-12

Publications (1)

Publication Number Publication Date
WO2015087483A1 true WO2015087483A1 (ja) 2015-06-18

Family

ID=53370817

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/005636 WO2015087483A1 (ja) 2013-12-12 2014-11-10 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US9780012B2 (ja)
JP (1) JP6132032B2 (ja)
CN (1) CN105308754B (ja)
DE (1) DE112014005661B4 (ja)
WO (1) WO2015087483A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041491A (ja) * 2015-08-18 2017-02-23 富士電機株式会社 半導体装置
JP7456268B2 (ja) 2020-04-28 2024-03-27 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016102493B3 (de) * 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
JP6640639B2 (ja) * 2016-03-31 2020-02-05 ルネサスエレクトロニクス株式会社 半導体デバイス及び半導体装置
CN106206323B (zh) * 2016-08-31 2019-02-12 中国科学院微电子研究所 碳化硅金属氧化物半导体场效应管及其制作方法
TWI655748B (zh) * 2016-12-16 2019-04-01 通嘉科技股份有限公司 具有熱敏單元的垂直雙擴散金氧半功率元件
CN109728081A (zh) * 2017-10-31 2019-05-07 比亚迪股份有限公司 一种igbt芯片及其制备方法
JP6954237B2 (ja) * 2018-07-04 2021-10-27 株式会社デンソー 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03188661A (ja) * 1989-12-18 1991-08-16 Toshiba Corp 樹脂封止型半導体装置
JP2000031290A (ja) * 1998-07-10 2000-01-28 Nissan Motor Co Ltd 半導体装置
US20080283955A1 (en) * 2005-07-13 2008-11-20 Jean-Michel Reynes Temperature Sensing Device
JP2011066184A (ja) * 2009-09-17 2011-03-31 Renesas Electronics Corp 半導体装置、及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06117942A (ja) 1992-10-06 1994-04-28 Fuji Electric Co Ltd 半導体装置
JPH07153920A (ja) 1993-11-30 1995-06-16 Nec Corp 半導体装置
JP2002190575A (ja) 2000-12-21 2002-07-05 Toyota Industries Corp 半導体装置およびその製造方法
JP4620889B2 (ja) 2001-03-22 2011-01-26 三菱電機株式会社 電力用半導体装置
US7659168B2 (en) * 2005-11-03 2010-02-09 International Business Machines Corporation eFuse and methods of manufacturing the same
JP5381420B2 (ja) * 2008-07-22 2014-01-08 富士電機株式会社 半導体装置
US9111751B2 (en) * 2010-12-21 2015-08-18 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method of fabricating same
JP5807722B2 (ja) * 2012-08-09 2015-11-10 富士電機株式会社 半導体装置及びその製造方法
JP6083470B2 (ja) * 2013-06-12 2017-02-22 富士電機株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03188661A (ja) * 1989-12-18 1991-08-16 Toshiba Corp 樹脂封止型半導体装置
JP2000031290A (ja) * 1998-07-10 2000-01-28 Nissan Motor Co Ltd 半導体装置
US20080283955A1 (en) * 2005-07-13 2008-11-20 Jean-Michel Reynes Temperature Sensing Device
JP2011066184A (ja) * 2009-09-17 2011-03-31 Renesas Electronics Corp 半導体装置、及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041491A (ja) * 2015-08-18 2017-02-23 富士電機株式会社 半導体装置
JP7456268B2 (ja) 2020-04-28 2024-03-27 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE112014005661B4 (de) 2023-01-12
CN105308754B (zh) 2018-02-13
JP6132032B2 (ja) 2017-05-24
DE112014005661T5 (de) 2016-09-15
US20160111348A1 (en) 2016-04-21
US9780012B2 (en) 2017-10-03
CN105308754A (zh) 2016-02-03
JPWO2015087483A1 (ja) 2017-03-16

Similar Documents

Publication Publication Date Title
JP6132032B2 (ja) 半導体装置およびその製造方法
JP5992094B2 (ja) 半導体装置
US9525057B2 (en) Semiconductor device
KR101638754B1 (ko) 반도체 장치
US11916069B2 (en) Semiconductor device and semiconductor module
US8187941B2 (en) Method of manufacturing semiconductor device
JP6083470B2 (ja) 半導体装置の製造方法
US9240358B2 (en) Semiconductor device provided with temperature sensing diode and manufacturing method thereof
US20110012132A1 (en) Semiconductor Device
TW201347190A (zh) 半導體裝置
US20150263107A1 (en) Semiconductor device
US9991310B2 (en) Semiconductor device and method of manufacturing thereof
JP5547022B2 (ja) 半導体装置
CN111512448A (zh) 半导体装置
JP6555284B2 (ja) 半導体装置
JP7113386B2 (ja) 半導体装置
JP6340993B2 (ja) 半導体装置
CN109952633B (zh) 半导体装置及其制造方法
JP2006319096A (ja) ショットキーバリアダイオード

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480032559.0

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14870583

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14894787

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2015552294

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 112014005661

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14870583

Country of ref document: EP

Kind code of ref document: A1