JP2017041491A - 半導体装置 - Google Patents

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Abstract

【課題】コンタクト電極の端部における電流集中を緩和する。
【解決手段】半導体層と、半導体層の表面側に設けた第１トレンチ電極と、半導体層の表面側において第１トレンチ電極と対向して設けた第２トレンチ電極とを備え、第１トレンチ電極がメッシュ状に形成された半導体装置を提供する。半導体層は、第１導電型領域と、第１導電型領域と異なる導電型を有する第２導電型領域とを更に備え、第１トレンチ電極は、第１導電型領域と電気的に接続して設けられ、第２トレンチ電極は、第２導電型領域と電気的に接続して設けられていてよい。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来、半導体装置におけるソース・ドレイン等の領域に接触するコンタクト電極として、トレンチ内にコンタクト電極を形成する構造が知られている（例えば特許文献１参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１２−５９９４５号公報
半導体装置においては、コンタクト電極の端部における電流集中を緩和することが好ましい。
本発明の一つの態様においては、半導体層と、半導体層の表面側に設けた第１トレンチ電極と、半導体層の表面側において第１トレンチ電極と対向して設けた第２トレンチ電極とを備え、第１トレンチ電極がメッシュ状に形成された半導体装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す平面図である。 半導体装置１００の断面の一例を示す図である。 半導体装置２００の一例を示す平面図である。 半導体装置２００の断面の一例を示す図である。 第１トレンチ電極５０の平面形状の他の例を示す図である。 第１トレンチ電極５０および第２トレンチ電極６０の平面形状の他の例を示す図である。 半導体装置１００の断面の他の例を示す図である。 第１平行部５２の断面形状の一例を示す図である。 第１直交部５４の断面形状の一例を示す図である。 ２以上の第１平行部５２の配置の一例を示す図である。 比較例に係る半導体装置３００を示す平面図である。 半導体装置３００の断面を示す図である。 半導体装置１００および半導体装置３００における、順方向電圧Ｖｆと電流との関係を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の一例を示す平面図である。半導体装置１００は、ダイオード等を有する半導体チップであってよい。図１は、半導体装置１００の表面の一部を示している。
半導体装置１００は、第１トレンチ電極５０および第２トレンチ電極６０を有する。トレンチ電極とは、電極を形成する金属材料の少なくとも一部が、絶縁層等に形成されたトレンチ内に設けられる電極を指す。
本例において、第１トレンチ電極５０は、第１導電型領域１０の表面側に設けられる。また、第２トレンチ電極６０は、第１導電型領域１０とは異なる導電型の第２導電型領域１２の表面側において、第１トレンチ電極５０と対向して設けられる。第１導電型領域１０および第２導電型領域１２は、半導体層の一例であり、例えばポリシリコンで形成される。
図１の例では、第１導電型領域１０はＰ型であり、第２導電型領域１２はＮ型である。ただし、第１導電型領域１０および第２導電型領域１２の導電型は逆であってもよい。第１導電型領域１０および第２導電型領域１２はＰＮ接合を形成する。
また、第１トレンチ電極５０および第２トレンチ電極６０が対向するとは、例えば、半導体層の表面側において、第１トレンチ電極５０および第２トレンチ電極６０の間に、他の電極が設けられていないことを指す。また、第１トレンチ電極５０と、第２トレンチ電極６０との間で電流が流れることを指してもよい。
本例の第１トレンチ電極５０は、第１導電型領域１０と電気的に接続して設けられる。また、第２トレンチ電極６０は第２導電型領域１２と電気的に接続して設けられる。つまり第１トレンチ電極５０および第２トレンチ電極６０は、ダイオードのカソード電極およびアノード電極として機能する。第１トレンチ電極５０および第２トレンチ電極６０の間には、ＰＮ接合を介して電流が流れる。
なお、第１導電型領域１０および第２導電型領域１２の表面には絶縁膜が形成されるが、図１では省略している。第１トレンチ電極５０および第２トレンチ電極６０の少なくとも一部分は、当該絶縁膜に形成されたトレンチ内に設けられる。
第１トレンチ電極５０は、第１導電型領域１０の表面側において、平面形状がメッシュ状に形成される。メッシュ状とは、第１方向に延伸する複数の第１部分と、第１方向とは異なる第２方向に延伸する複数の第２部分とが互いに交差するように設けられている状態を指す。本例の第１トレンチ電極５０は、半導体層の表面側において、第１導電型領域１０および第２導電型領域１２が形成するＰＮ接合の境界面１６と平行に延伸する２以上の第１平行部５２を有する。２以上の第１平行部５２は、第１導電型領域１０の表面に設けられた絶縁膜のトレンチ内に配置される。なお平行とは、必ずしも厳密に平行でなくともよく、１０度程度の誤差を有していてもよい。
それぞれの第１平行部５２は互いに離間して設けられる。ただし、それぞれの第１平行部５２は、第１平行部５２と同一層に形成された導電部材により接続される。つまり、第１平行部５２と導電部材の両方が、同一の絶縁膜に形成されたトレンチに設けられる。
本例の第１トレンチ電極５０は、２以上の第１平行部５２と交差するように、ＰＮ接合の境界面１６と垂直に延伸して形成された２以上の第１直交部５４を更に有する。２以上の第１直交部５４は、第１導電型領域１０の表面に設けられた絶縁膜のトレンチ内に配置される。それぞれの第１直交部５４は互いに離間して設けられる。なお垂直とは、厳密に垂直でなくともよく、１０度程度の誤差を有していてもよい。
複数の第１平行部５２は、均等な間隔で形成されてよく、不均一な間隔で形成されてもよい。また、複数の第１直交部５４は、均等な間隔で形成されてよく、不均一な間隔で形成されてもよい。複数の第１平行部５２の間隔と、複数の第１直交部５４の間隔は同一であってよく、異なっていてもよい。
一例として、第１平行部５２および第１直交部５４の幅は０．５μｍ程度であり、それぞれの間隔は１μｍ程度である。隣接する２つの第１平行部５２の間隔は、対向する２つの端部の距離を指す。
第２トレンチ電極６０も、第１トレンチ電極５０と同様のメッシュ形状を有してよい。つまり、第２トレンチ電極６０は、２以上の第２平行部６２および２以上の第２直交部６４を有する。２以上の第２平行部６２は、ＰＮ接合の境界面１６と平行に延伸し、且つ、互いに離間して設けられる。
２以上の第２直交部６４は、２以上の第２平行部６２と交差するようにＰＮ接合の境界面１６と垂直に延伸し、且つ、互いに離間して設けられる。第２平行部６２および第２直交部６４は、第１平行部５２および第１直交部５４と同一の絶縁膜のトレンチ内に設けられてよい。
図２は、半導体装置１００の断面の一例を示す図である。図２においては、ＰＮ接合の境界面１６と垂直な断面を示す。上述したように、第１導電型領域１０および第２導電型領域１２の表面には、トレンチを有する絶縁膜１４が形成されている。また、絶縁膜１４は、第１導電型領域１０および第２導電型領域１２の側面および底面にも形成されてよい。絶縁膜１４のトレンチ内に、図１に示した第１平行部５２、第２平行部６２、第１直交部５４および第２直交部６４が形成される。
第１平行部５２および第１直交部５４の端部は、第１導電型領域１０の表面に接触する。また、第２平行部６２および第２直交部６４の端部は、第２導電型領域１２の表面に接触する。また、第１トレンチ電極５０は、第１平行部５２および第１直交部５４の、第１導電型領域１０とは逆側の各端部と接続する第１接続部５６を更に有してよい。第２トレンチ電極６０は、第２平行部６２および第２直交部６４の、第２導電型領域１２とは逆側の各端部と接続する第２接続部６６を更に有してよい。一例として、第１接続部５６および第２接続部６６は、タングステンを含まないアルミニウム等の材料で形成され、第１平行部５２、第１直交部５４、第２平行部６２および第２直交部６４はタングステンを含む材料で形成される。
本例の半導体装置１００においては、Ｐ側の第１トレンチ電極５０から、Ｎ側の第２トレンチ電極６０に電流が流れる。このとき、各電極のうち、ＰＮ接合の境界面１６に近い部分に電流が集中しやすい。本例では、複数の第１平行部５２のうち、最も境界面１６に近い第１平行部５２と、複数の第２平行部６２のうち、最も境界面１６に近い第２平行部６２に電流が集中しやすくなる。
電流が流れる方向（本例では境界面１６と垂直な方向）において、電流が集中する電極部分の長さは伝搬長Ｌｔと称される。電極の端部から伝搬長Ｌｔの部分が、電流が流れる電極として実質的に機能できる。伝搬長Ｌｔは、流れる電流が大きくなれば長くなるが、ある長さで飽和し始める。例えば、タングステン等で形成された電極と、ポリシリコン等で形成された半導体部分との接触面が十分に大きい場合、伝搬長Ｌｔは約１０μｍ程度で飽和しはじめる。電流が集中する電極と半導体部分との接触面の長さが、伝搬長Ｌｔの飽和長さよりも短い場合、接触抵抗は急激に増加する。
第１トレンチ電極５０が、第１直交部５４を有さない場合、境界面１６に最も近い第１平行部５２に電流が集中する。第１平行部５２の、境界面１６と垂直な方向における幅が、第１トレンチ電極５０の伝搬長Ｌｔの飽和長さよりも短い場合、上述したように接触抵抗が急激に増加してしまう。
これに対して本例の第１トレンチ電極５０は、複数の第１平行部５２と同一平面上において複数の第１平行部５２を接続する複数の第１直交部５４を有する。例えば、最も境界面１６に近い第１平行部５２から、境界面１６から離れる方向に向かって伝搬長Ｌｔの飽和長さより長く、第１直交部５４で複数の第１平行部を接続してよい。複数の第１直交部５４を設けることで、境界面１６に最も近い第１平行部５２以外の第１平行部５２にも電流を流すことができ、電流の集中を分散することができる。このため、第１トレンチ電極５０全体における接触抵抗の増大を抑制することができる。
なお、第１直交部５４を電流が流れる方向と概ね平行に形成することで、第１直交部５４に沿って流れる電流の経路を短くできる。これにより、電流経路の抵抗を低減することができる。このため、第１直交部５４は、ＰＮ接合の境界面１６と垂直な方向に延伸して形成することが好ましい。
本例において、それぞれの第１平行部５２の境界面１６と垂直な方向における幅は、第１トレンチ電極５０の伝搬長Ｌｔの飽和長さよりも短い。例えば第１平行部５２の幅は、１μｍ以下であってよく、０．５μｍ以下であってもよい。このような場合であっても、第１直交部５４を設けることで、接触抵抗の増大を抑制することができる。なお、第２トレンチ電極６０においても同様に、第２直交部６４を設けることで、接触抵抗の増大を抑制することができる。
次に、半導体装置１００の製造方法の一例を説明する。シリコン等の所定の半導体基板の表面にノンドープのポリシリコンを堆積させ、所定の形状にパターニングする。次に、ポリシリコン層の全面に例えばボロン等の不純物をドープして、ポリシリコン層をＰ型にする。次に、ポリシリコン層の所定の領域に例えば砒素等の不純物をドープして、当該領域をＮ型に転化させる。これにより、第１導電型領域１０および第２導電型領域１２が形成できる。
次に、絶縁膜１４を堆積させて、所定の形状にパターニングし、且つ、所定の位置にトレンチを形成する。次に、トレンチ内にタングステンプラグを形成する。タングステンプラグの形成工程は、当該半導体基板に形成されるＩＧＢＴ等の半導体素子のＮ型エミッタ領域およびＰ型コンタクト領域の形成工程の後であってよい。
図３は、半導体装置２００の一例を示す平面図である。半導体装置２００は、半導体基板２０２を有する。半導体基板２０２には、活性領域２１０が形成される。活性領域２１０は、半導体装置２００の動作時に電流が流れる領域を指してよい。活性領域２１０には、複数の半導体素子２２０が形成される。半導体素子２２０は、例えば、大電流を流すＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含む。また、半導体装置２００は、図１および図２において示した半導体装置１００を更に備える。本例の半導体装置１００は、温度センサとして機能するダイオードである。
図４は、半導体装置２００の断面の一例を示す図である。図４においては、半導体装置１００および半導体素子２２０の近傍における半導体装置２００の断面を示す。また、半導体素子２２０については部分的な概要を示しており、詳細な構造は省略している。
半導体素子２２０は、半導体基板２０２の表面側に形成される。半導体素子２２０は、絶縁膜１４に設けられたコンタクトホール２０８を介して半導体基板２０２の表面に接触する電極２０６を有する。半導体基板２０２の表面には、例えば縦型ＩＧＢＴのＮ型エミッタ領域、Ｐ型コンタクト領域等が露出しており、電極２０６は当該領域と接触する。
ポリシリコンで形成される第１導電型領域１０および第２導電型領域１２と、半導体基板２０２の表面との間には、層間絶縁膜２０４が形成される。つまり、半導体装置１００は、半導体基板２０２と電気的に絶縁される。また、第１導電型領域１０および第２導電型領域１２の表面に形成された絶縁膜１４には、トレンチ１１が形成される。トレンチ１１の内部に、各電極が形成される。
コンタクトホール２０８と、トレンチ１１は、同一の幅を有することが好ましい。これにより、同一の工程でコンタクトホール２０８およびトレンチ１１を形成することができる。また、コンタクトホール２０８の内部の電極２０６は、タングステンを含む材料で形成されてよい。
ＩＧＢＴ等の半導体素子２２０は、微細化することで電気的特性を向上させることができる。例えば微細化によりチャネル密度を向上させることができる。一方で、半導体素子２２０を微細化すると、コンタクトホール２０８の大きさも小さくなる。
コンタクトホール２０８の幅が絶縁膜１４の厚さ以下、例えば０．６μｍ以下になると、アルミニウムではコンタクトホール２０８の深い位置まで入り込ませることが困難になる。この場合、チタンおよび窒化チタンを積層した後にタングステンを充填することで、微細なコンタクトホール２０８の端部まで導電材料を充填したタングステンプラグを形成することができる。
タングステンプラグを形成する場合、半導体装置２００の表面全体にチタン、窒化チタンおよびタングステンを蒸着する。蒸着後、半導体装置２００の表面に形成した導電材料をエッチバックして、コンタクトホール２０８内の導電材料以外を除去する。このとき、コンタクトホール２０８の幅が少なくとも絶縁膜１４の厚さ以上である０．６μｍ以上、さらには０．５μｍより大きいと、エッチバック時にコンタクトホール２０８内の導電材料も除去されてしまうので、タングステンプラグを形成する場合、コンタクトホール２０８の幅は少なくとも絶縁膜１４の厚さ以下、さらには０．５μｍ以下に設計することが好ましい。
この場合、トレンチ１１およびトレンチ１１内のタングステンプラグを、コンタクトホール２０８およびコンタクトホール２０８内のタングステンプラグと同一の工程で形成する場合、トレンチ１１の幅も０．５μｍ以下に設計することが好ましい。ただし、温度センサ等に用いる半導体装置１００においては、一般に、第１トレンチ電極５０および第２トレンチ電極６０と、半導体層（第１導電型領域１０および第２導電型領域１２）との接触面積が大きくなるように、各電極が形成される。
このため、コンタクトホール２０８と同一の幅を有するトレンチ１１を複数形成して、電極と半導体層との接触面積を大きくすることが考えられる。しかし上述したように、各トレンチ電極が直交部を有さない場合、第１トレンチ電極５０および第２トレンチ電極６０のうち、互いに最も近い平行部に電流が集中してしまい、接触抵抗が増大してしまう。これに対して本例の半導体装置１００によれば、各トレンチ電極が直交部を有するので、接触抵抗の増大を抑制することができる。
つまり、本例の半導体装置１００によれば、各トレンチ電極をメッシュ状に形成することで、電流を分散して流すことができ、接触抵抗の増大を抑制することができる。接触抵抗の増大を抑制することで、接触抵抗の増大による半導体装置１００の特性のばらつきを抑制することができる。例えば半導体装置１００が温度センサの場合には、温度検出精度を向上させることができる。
また、各トレンチ電極をメッシュ状に形成することで、大きな接触面積を有する電極を微細な幅のトレンチで形成することができる。このため、半導体素子２２０を微細化した場合であっても、コンタクトホール２０８およびトレンチ１１を同一の工程で形成することができる。また、微細なトレンチ１１を用いるので、エッチバックを行ってもトレンチ１１内の導電材料が除去されない。
図５は、第１トレンチ電極５０の平面形状の他の例を示す図である。本例では、ＰＮ接合の境界面１６との距離が小さいほど、隣接する第１平行部５２の間隔Ｐが狭くなるように配置されている。つまり、境界面１６との距離が近い領域ほど、第１平行部５２が密に配置されている。このような配置により、電流が集中しやすい領域における第１平行部５２の密度が高くなるので、効率よく電流を分散させることができる。なお複数の第１直交部５４は、均等な間隔で配置されてよい。
また、図５においては第１トレンチ電極５０を示したが、第２トレンチ電極６０も同様の形状を有してよい。つまり、境界面１６との距離が小さいほど、隣接する第２平行部６２の間隔が狭くなるように配置されてよい。複数の第２直交部６４は、均等な間隔で配置されてよい。図５に示した構造は、図１から図４に示したいずれの半導体装置１００に適用してもよい。
図６は、第１トレンチ電極５０および第２トレンチ電極６０の平面形状の他の例を示す図である。本例においては、第１トレンチ電極５０における複数の第１平行部５２の間隔は、第２トレンチ電極６０における複数の第２平行部６２の間隔よりも小さい。なお、複数の第１平行部５２は一定間隔で配置されている。また、複数の第２平行部６２は一定間隔で配置されている。また、複数の第１直交部５４の間隔は、複数の第２直交部６４の間隔と同一であってよい。
一般に、Ｐ型のポリシリコン層のほうが、Ｎ型のポリシリコン層よりも、チタン等の電極材料とのコンタクト抵抗は高い。本例のような電極配置により、Ｐ型のポリシリコン層に接触する第１トレンチ電極５０の電極密度を高くすることができるので、第１トレンチ電極５０と第１導電型領域１０とのコンタクト抵抗を効果的に下げることができる。図６に示した構造は、図１から図４に示したいずれの半導体装置１００に適用してもよい。
図７は、半導体装置１００の断面の他の例を示す図である。本例の半導体装置１００は、図２に示した半導体装置１００の構成に加えて、１以上のＰ型高濃度領域１８および１以上のＮ型高濃度領域２０を有する。Ｐ型高濃度領域１８は、第１導電型領域１０の表面側において、第１トレンチ電極５０と接する部分に設けられる。Ｐ型高濃度領域１８は、第１導電型領域１０の他の部分よりも不純物濃度が高い。このような構造により、第１トレンチ電極５０と第１導電型領域１０とのコンタクト抵抗を低減することができる。
Ｐ型高濃度領域１８は、少なくとも一つの第１平行部５２の底部に接して形成される。Ｐ型高濃度領域１８は、ＰＮ接合の境界面１６に最も近い第１平行部５２の底部に接して形成されてよい。また、ＰＮ接合の境界面１６に最も遠い第１平行部５２の底部には、Ｐ型高濃度領域１８が設けられなくともよい。また、第１直交部５４の底部にも、Ｐ型高濃度領域１８が設けられてよく、設けられなくともよい。
Ｎ型高濃度領域２０は、第２導電型領域１２の表面側において、第２トレンチ電極６０と接する部分に設けられる。Ｎ型高濃度領域２０は、第２導電型領域１２の他の部分よりも不純物濃度が高い。このような構造により、第２トレンチ電極６０と第２導電型領域１２とのコンタクト抵抗を低減することができる。
Ｎ型高濃度領域２０は、少なくとも一つの第２平行部６２の底部に接して形成される。Ｎ型高濃度領域２０は、ＰＮ接合の境界面１６に最も近い第２平行部６２の底部に接して形成されてよい。また、ＰＮ接合の境界面１６に最も遠い第２平行部６２の底部には、Ｎ型高濃度領域２０が設けられなくともよい。また、第２直交部６４の底部にも、Ｎ型高濃度領域２０が設けられてよく、設けられなくともよい。
また、ＰＮ接合の境界面１６に最も近いＰ型高濃度領域１８と、境界面１６との距離Ｄ１は、０．５μｍ以上であることが好ましい。これにより、Ｐ型高濃度領域１８と、ＰＮ接合の境界面とが接続してしまうことを防ぐことができる。距離Ｄ１は１μｍ以上であってもよい。同様に、ＰＮ接合の境界面１６に最も近いＮ型高濃度領域２０と、境界面１６との距離は、０．５μｍ以上であってよく、１μｍ以上であってもよい。
また、第１導電型領域１０はＰ型高濃度領域１８を有し、第２導電型領域１２はＮ型高濃度領域２０を有さなくともよい。電極との間のコンタクト抵抗が比較的に高くなるＰ型の第１導電型領域１０にＰ型高濃度領域１８を設けることで、コンタクト抵抗を効率よく低減することができる。図７に示した構造は、図１から図６に示したいずれの半導体装置１００に適用してもよい。
図８Ａは、第１平行部５２の断面形状の一例を示す図である。第１平行部５２に接するポリシリコンの第１導電型領域１０の表面は、第１平行部５２に接しない表面に対して窪み２２を有する。第１平行部５２は、窪み２２の内部まで充填される。
図８Ｂは、第１直交部５４の断面形状の一例を示す図である。図８Ｂは、第１直交部５４の延伸方向（境界面１６と垂直な方向）に沿った断面を示す。第１直交部５４に接するポリシリコンの第１導電型領域１０の表面は、第１直交部５４に接しない表面に対して窪み２２を有する。第１直交部５４は、窪み２２の内部まで充填される。
このような構成により、第１トレンチ電極５０と、第１導電型領域１０との間のコンタクト抵抗を低減することができる。図８Ａおよび図８Ｂに示した構造は、図１から図７に示したいずれの半導体装置１００に適用してもよい。また、第２トレンチ電極６０および第２導電型領域１２も同様の形状を有してよい。
図９は、２以上の第１平行部５２の配置の一例を示す図である。２以上の第１平行部５２は、絶縁膜１４に形成されたトレンチ内に設けられる。このため、２以上の第１平行部５２の間には、絶縁膜１４が配置される。
本例において、ＰＮ接合の境界面１６と垂直な方向における２以上の第１平行部５２の間隔Ｐは、２以上の第１平行部５２の間に設けられた絶縁膜１４の厚みＴよりも小さい。間隔Ｐは、隣接する２つの第１平行部５２の中心どうしの間隔であってよい。また、２以上の第１平行部５２の間隔が一定でない場合、間隔Ｐは、２以上の第１平行部５２の間隔のうち最も小さい間隔を指してよい。また、間隔Ｐは、厚みＴの０．６倍以上であってよい。例えば絶縁膜の厚みＴは０．６μｍ程度であり、間隔Ｐは０．５μｍ程度であってよい。図９に示した構造は、図１から図８Ｂに示したいずれの半導体装置１００に適用してもよい。
図１０は、比較例に係る半導体装置３００を示す平面図である。図１１は、半導体装置３００の断面を示す図である。半導体装置３００は、第１導電型領域３１０および第２導電型領域３１２を備える。第１導電型領域３１０および第２導電型領域３１２はＰＮ接合を形成する。
第１導電型領域３１０および第２導電型領域３１２の表面には絶縁膜３１４が形成される。絶縁膜３１４には複数のトレンチが形成され、トレンチ内に第１トレンチ電極３５２または第２トレンチ電極３６２が形成される。第１トレンチ電極３５２は、第１導電型領域３１０と接触し、且つ、ＰＮ接合の境界面３１６と平行な方向に延伸する。第２トレンチ電極３６２は、第２導電型領域３１２と接触し、且つ、ＰＮ接合の境界面３１６と平行な方向に延伸する。複数の第１トレンチ電極３５２の上端は、第１接続部３５６により電気的に接続され、複数の第２トレンチ電極３６２の上端は、第２接続部３６６により電気的に接続される。
半導体装置３００には、第１トレンチ電極３５２および第２トレンチ電極３６２と同一平面において、各トレンチ電極を接続する直交部が設けられない。このため、電流はＰＮ接合の境界面１６に最も近い第１トレンチ電極３５２および第２トレンチ電極３６２に集中する。第１トレンチ電極３５２および第２トレンチ電極３６２の幅が、伝搬長Ｌｔの飽和長さよりも小さいと、伝搬長Ｌｔが飽和するよりも前に、電極の幅により電流が流れる電極面積が制限されてしまう。このため、急激に接触抵抗が上昇してしまう。
これに対して半導体装置１００によれば、トレンチ電極が直交部を有するので、電流を複数の平行部に分散して流すことができる。このため、接触抵抗の上昇を抑制することができる。
図１２は、半導体装置１００および半導体装置３００における、順方向電圧Ｖｆと電流との関係を示す図である。半導体装置１００は、半導体装置３００に比べて、小さい順方向電圧Ｖｆで大きな電流を流すことができる。これは、半導体装置１００は、トレンチ電極と半導体層との接触抵抗が小さいためと考えられる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
なお、特許請求の範囲または明細書における「上」および「上方」と、「下」および「下方」とは、互いに逆の方向を指す。ただし、「上」および「上方」の用語は、重力方向と逆向きの方向に限定されない。また、「下」および「下方」の用語は、重力方向に限定されない。例えば、電気機器に実装された半導体装置において、ゲート電極等が、半導体基板の地面側の表面に配置されるような場合であっても、当該半導体装置が本発明に含まれうることは明らかである。
１０・・・第１導電型領域、１１・・・トレンチ、１２・・・第２導電型領域、１４・・・絶縁膜、１６・・・境界面、１８・・・Ｐ型高濃度領域、２０・・・Ｎ型高濃度領域、２２・・・窪み、５０・・・第１トレンチ電極、５２・・・第１平行部、５４・・・第１直交部、５６・・・第１接続部、６０・・・第２トレンチ電極、６２・・・第２平行部、６４・・・第２直交部、６６・・・第２接続部、１００・・・半導体装置、２００・・・半導体装置、２０２・・・半導体基板、２０４・・・層間絶縁膜、２０６・・・電極、２０８・・・コンタクトホール、２１０・・・活性領域、２２０・・・半導体素子、３００・・・半導体装置、３１０・・・第１導電型領域、３１２・・・第２導電型領域、３１４・・・絶縁膜、３１６・・・境界面、３５２・・・第１トレンチ電極、３５６・・・第１接続部、３６２・・・第２トレンチ電極、３６６・・・第２接続部

Claims (16)

  1. 半導体層と、
    前記半導体層の表面側に設けた第１トレンチ電極と、
    前記半導体層の前記表面側において前記第１トレンチ電極と対向して設けた第２トレンチ電極と
    を備え、
    前記第１トレンチ電極がメッシュ状に形成された半導体装置。
  2. 前記半導体層は、
    第１導電型領域と、
    前記第１導電型領域と異なる導電型を有する第２導電型領域と
    を更に備え、
    前記第１トレンチ電極は、前記第１導電型領域と電気的に接続して設けられ、
    前記第２トレンチ電極は、前記第２導電型領域と電気的に接続して設けられている
    請求項１に記載の半導体装置。
  3. 前記第１導電型領域および前記第２導電型領域はＰＮ接合を形成している
    請求項２に記載の半導体装置。
  4. 前記第１トレンチ電極は、前記ＰＮ接合の境界面と平行に延伸し、且つ、互いに離間して設けられた２以上の第１平行部を有する
    請求項３に記載の半導体装置。
  5. 前記ＰＮ接合の境界面との距離が小さいほど、隣接する前記第１平行部の間隔が狭い
    請求項４に記載の半導体装置。
  6. それぞれの前記第１平行部の間に形成された絶縁膜を更に備え、
    前記ＰＮ接合の境界面と垂直な方向における前記２以上の第１平行部の間隔は、前記絶縁膜の厚みよりも小さい
    請求項４または５に記載の半導体装置。
  7. 前記第１トレンチ電極は、前記２以上の第１平行部と交差するように前記ＰＮ接合の前記境界面と垂直に延伸し、且つ、互いに離間して設けられた２以上の第１直交部を更に有する
    請求項４から６のいずれか一項に記載の半導体装置。
  8. 前記第２トレンチ電極は、
    前記ＰＮ接合の境界面と平行に延伸し、且つ、互いに離間して設けられた２以上の第２平行部と、
    前記２以上の第２平行部と交差するように前記ＰＮ接合の前記境界面と垂直に延伸し、且つ、互いに離間して設けられた２以上の第２直交部と
    を有する請求項７に記載の半導体装置。
  9. 前記２以上の第１平行部の間隔は、前記２以上の第２平行部の間隔よりも小さい
    請求項８に記載の半導体装置。
  10. 前記第１導電型領域は、前記第１トレンチ電極と接する部分に、他の部分よりも不純物濃度が高い高濃度領域を有する
    請求項３から９のいずれか一項に記載の半導体装置。
  11. 前記ＰＮ接合の境界面に最も近い前記高濃度領域と、前記ＰＮ接合の前記境界面との距離は、０．５μｍ以上である
    請求項１０に記載の半導体装置。
  12. 前記半導体層は、ポリシリコン層である
    請求項３から１１のいずれか一項に記載の半導体装置。
  13. 前記ポリシリコン層が表面側に形成される半導体基板と、
    前記半導体基板の表面と前記ポリシリコン層との間に形成された層間絶縁膜と
    を更に備える請求項１２に記載の半導体装置。
  14. 前記第１トレンチ電極に接する前記ポリシリコン層の表面は、前記第１トレンチ電極に接しない前記ポリシリコン層の表面に対して窪んでいる
    請求項１２または１３に記載の半導体装置。
  15. 前記第１トレンチ電極は、タングステンを含む
    請求項１から１４のいずれか一項に記載の半導体装置。
  16. 前記第１平行部の、前記ＰＮ接合の境界面と垂直な方向における幅は、前記１トレンチ電極における伝搬長の飽和長さよりも小さい
    請求項４に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019092870A1 (ja) * 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129125B (zh) * 2019-12-18 2022-07-12 武汉华星光电半导体显示技术有限公司 Tft阵列基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150114A (ja) * 1997-11-19 1999-06-02 Ricoh Co Ltd 半導体装置及びその製造方法
JP2008198658A (ja) * 2007-02-08 2008-08-28 Denso Corp 半導体装置
JP2010027695A (ja) * 2008-07-15 2010-02-04 Denso Corp 半導体装置及びその製造方法
JP2011066184A (ja) * 2009-09-17 2011-03-31 Renesas Electronics Corp 半導体装置、及びその製造方法
WO2011093472A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置
WO2015087483A1 (ja) * 2013-12-12 2015-06-18 富士電機株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3160545B2 (ja) 1997-01-28 2001-04-25 松下電器産業株式会社 埋め込み配線の形成方法
EP1932182A2 (en) 2005-09-29 2008-06-18 Nxp B.V. Semiconductor device with improved contact pad and method for fabrication thereof
JP5612268B2 (ja) * 2008-03-28 2014-10-22 株式会社東芝 半導体装置及びｄｃ−ｄｃコンバータ
JP2012059945A (ja) 2010-09-09 2012-03-22 Toshiba Corp 半導体装置およびその製造方法
DE102014112322B4 (de) * 2014-08-27 2016-08-25 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldelektrode und Kontaktstruktur

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150114A (ja) * 1997-11-19 1999-06-02 Ricoh Co Ltd 半導体装置及びその製造方法
JP2008198658A (ja) * 2007-02-08 2008-08-28 Denso Corp 半導体装置
JP2010027695A (ja) * 2008-07-15 2010-02-04 Denso Corp 半導体装置及びその製造方法
JP2011066184A (ja) * 2009-09-17 2011-03-31 Renesas Electronics Corp 半導体装置、及びその製造方法
WO2011093472A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置
WO2015087483A1 (ja) * 2013-12-12 2015-06-18 富士電機株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019092870A1 (ja) * 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置
JP6529681B1 (ja) * 2017-11-13 2019-06-12 新電元工業株式会社 ワイドギャップ半導体装置

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