JP6494733B2 - 半導体装置 - Google Patents

Description

本発明は、ユニポーラトランジスタとしての電界効果トランジスタを有し、かつ、トレンチゲート構造を有する半導体装置に関する。

特許文献１は、ｎ⁻型ドリフト層とｐ型ボディ層とを含む半導体基板と、半導体基板の表面からｎ⁻型ドリフト層に達するように形成され、ストライプ状に配列された複数本の溝と、溝の内周面に形成されたゲート絶縁膜と、溝の内部にゲート絶縁膜を介して形成されたゲート電極と、ｐ型ボディ層の表面に溝の側面と接するように形成されたｎ^＋型ソース領域とを含む、トレンチゲートパワーＭＯＳＦＥＴを開示している。

特開２０１０−２６７６７７号公報

たとえば、特許文献１の図１のように、１つのトレンチゲート（ゲート電極）を挟んで相対する２つのＭＯＳＦＥＴが形成される構造では、各チャネルの通電に伴ってトレンチゲートの両側面で熱が発生する。各チャネルで発生した熱は、各ＭＯＳＦＥＴ間で相互に作用するため、トレンチゲートの両側面において、過渡的かつ局所的な熱が発生する問題がある。このような熱の発生は、ＭＯＳＦＥＴの安全動作領域を狭める原因となる。

特に、車載用途のＭＯＳＦＥＴでは、高精度なアクティブクランプ動作（コイルの駆動等で発生する逆起電力をＭＯＳＦＥＴによって吸収させる機能）が要求されるため、優れたアクティブクランプ耐量（アクティブクランプ動作の耐量）を確保して、極めて広い安全動作領域が実現されなければならない。
このような問題は、トレンチゲートの幅を広げてトレンチゲートを挟んで相対する各チャネル間に一定の距離を設定することにより低減することができるかもしれない。しかし、この場合には、単位面積当たりのチャネル幅が短くなるため、ＭＯＳＦＥＴのオン抵抗が増加するという問題が新たに生じる。

そこで、本発明の目的は、オン抵抗の増加を抑制できながらも、チャネルにおける過渡的かつ局所的な発熱を効果的に低減できる半導体装置を提供することである。
また、本発明の他の目的は、優れたアクティブクランプ耐量を実現できる半導体装置を提供することである。

本発明の一局面は、ユニポーラトランジスタとしての電界効果トランジスタを備えた半
導体装置であって、複数のゲートトレンチがストライプ状に形成された第１導電型の半導
体層と、ゲート絶縁膜を介して各前記ゲートトレンチに埋め込まれたゲート電極と、それ
ぞれが互いに隣り合う一対の前記ゲートトレンチの間に区画され、ストライプ状に配列さ
れた複数の単位セルと、各前記単位セルにおいて、前記半導体層の表面から露出し、前記
ゲートトレンチと交差する横方向に関して互いに隣り合う一対の前記ゲートトレンチのう
ちの一方側の前記ゲートトレンチの一方側の側面のみに沿うように形成され、前記ゲート
絶縁膜を挟んで前記ゲート電極と対向する第１導電型のソース領域と、前記半導体層にお
ける前記ソース領域の下方の領域において前記ソース領域に接するように形成され、前記
ゲート絶縁膜を挟んで前記ゲート電極と対向し、前記電界効果トランジスタのチャネルを
形成する第２導電型のボディ領域と、各前記単位セルにおいて、ストライプ方向に一定の間隔を空けながら、前記第１導電型のソース領域および前記第２導電型のボディ領域の境界を跨ぐように、かつ、ストライプ方向と交差する横方向に整列して形成された複数のソースコンタクトと、を含む、半導体装置を提供する。

この構成によれば、ゲートトレンチの一方側の側面のみにソース領域が形成されているので、ゲートトレンチのピッチを狭めることができる。これにより、単位面積当たりのチャネル幅を確保することができるから、電界効果トランジスタのオン抵抗が増加することを抑制することができる。

また、ゲートトレンチの一方側の側面のみにソース領域が形成されているので、ゲートトレンチを挟んで相対するチャネルを完全になくすか、減らすことができる。これにより、各単位セルのチャネルにおける熱が隣の単位セルに与える影響を低減できる。その結果、チャネルにおける過渡的かつ局所的な発熱を抑制することができる。よって、アクティブクランプ動作で求められる極めて広い安全動作領域を得ることができるため、優れたアクティブクランプ耐量を確保することができる。

図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１における切断面線II−IIから見た断面図である。 図３は、前記半導体装置のゲートトレンチのピッチを説明するためのグラフである。 図４Ａは、前記半導体装置の製造工程の一例を説明するための断面図である。 図４Ｂは、図４Ａの次の製造工程を示す図である。 図４Ｃは、図４Ｂの次の製造工程を示す図である。 図４Ｄは、図４Ｃの次の製造工程を示す図である。 図４Ｅは、図４Ｄの次の製造工程を示す図である。 図４Ｆは、図４Ｅの次の製造工程を示す図である。 図５は、参考例の半導体装置の図解的な平面図である。 図６は、本発明の前記半導体装置の図解的な平面図である。 図７は、本発明の他の実施形態に係る半導体装置の模式的な平面図である。 図８は、図７における切断面線VIII−VIIIから見た断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。また、図２は、図１における切断面線II−IIから見た断面図である。
半導体装置１は、ｎ^＋型の半導体基板２と、半導体基板２上に形成されたｎ⁻型のエピタキシャル層３とを含む。半導体基板２の不純物濃度は、たとえば、５．０×１０^１９ｃｍ^−３〜５．０×１０^２１ｃｍ^−３であり、エピタキシャル層３の不純物濃度は、たとえば、５．０×１０^１４ｃｍ^−３〜２．０×１０^１６ｃｍ^−３である。ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等が挙げられる。

エピタキシャル層３の表面には、ｐ⁻型ボディ領域４が形成されている。ｐ⁻型ボディ領域４は、エピタキシャル層３の表面から厚さ方向に向けて、１．０μｍ〜２．０μｍの深さに至るまで形成されている。ｐ⁻型ボディ領域４の不純物濃度は、たとえば、５．０×１０^１６ｃｍ^−３〜１．０×１０^１８ｃｍ^−３である。ｐ型の不純物としては、たとえば、Ｂ（ホウ素）が挙げられる。

エピタキシャル層３には、エピタキシャル層３の表面の法線方向から見た平面視においてストライプ状に形成された複数のゲートトレンチ５と、互いに隣り合う一対のゲートトレンチ５によって区画された、ストライプ状の単位セル６とが形成されている。
ゲートトレンチ５は、エピタキシャル層３の表面を厚さ方向に向けて掘り下げて形成されている。ゲートトレンチ５の側面は、エピタキシャル層３の表面に対してほぼ垂直に形成されている。また、ゲートトレンチ５の底部は、ｐ⁻型ボディ領域４を貫きエピタキシャル層３に至っており、ゲートトレンチ５の側面から丸みを帯びるように形成されている。

ゲートトレンチ５は、後述するように、互いに隣り合う一対のゲートトレンチ５の中心間のピッチＤが、２．０μｍ〜５．０μｍに形成されることが好ましく、また、ゲートトレンチ５の幅Ｗが、０．２μｍ〜０．８μｍに形成されることが好ましい。
ゲートトレンチ５には、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。ゲート絶縁膜７は、たとえば、ゲートトレンチ５の側面および底部におけるエピタキシャル層３を酸化させて形成したシリコン酸化膜である。また、ゲート電極８は、たとえば、ポリシリコンを含む電極材料からなる。ゲート電極８の表面には、エピタキシャル層３とほぼ面一な表面を有するシリコン酸化膜９が形成されている。

単位セル６には、エピタキシャル層３の表面から露出するようにｎ^＋型ソース領域１０と、ｐ^＋型ボディコンタクト領域１１とが形成されている。
ｎ^＋型ソース領域１０は、ゲートトレンチ５と交差する横方向の一方側のみに形成されており、隣り合う単位セル６との間に連続性を持って設けられている。つまり、ｎ^＋型ソース領域１０は、全ての単位セル６内において、ゲートトレンチ５と交差する横方向の一方側の側面に接するように形成されており、ゲート絶縁膜７を挟んでゲート電極８と対向している。

ｎ^＋型ソース領域１０は、互いに隣り合う一対のゲートトレンチ５の間の中央部に至るように、一方側のゲートトレンチ５の側面から他方側のゲートトレンチ５に向けて引き出されている。
ｎ^＋型ソース領域１０は、一方のゲートトレンチ５側に位置し、ゲート絶縁膜７を挟んでゲート電極８に対向する一方側端部と、他方のゲートトレンチ５側に位置する他方側端部（ゲート絶縁膜７とｎ^＋型ソース領域１０との界面の反対側の端部）とを有している。ｎ^＋型ソース領域１０の他方側端部は、他方のゲートトレンチ５の開口端のエッジ部分に位置していてもよい。すなわち、ｎ^＋型ソース領域１０は、ゲートトレンチ５の開口端のエッジ部分を起点として、他方側端部から一方側端部に向けて徐々に深くなるように形成されていてもよい。

ｎ^＋型ソース領域１０の他方側端部は、ｐ^＋型ボディコンタクト領域１１に選択的に覆われるように形成されている。ｎ^＋型ソース領域１０の底部は、エピタキシャル層３の表面から厚さ方向に向けて０．２μｍ〜１．０μｍの深さに至るまで形成されている。ｎ^＋型ソース領域１０の不純物濃度は、たとえば、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３である。

ｎ^＋型ソース領域１０の下方において、ゲートトレンチ５の側面を形成するｐ⁻型ボディ領域４がチャネル領域２０である。チャネル領域２０におけるチャネルの形成は、ゲート電極８により制御される。
ｐ^＋型ボディコンタクト領域１１は、ゲートトレンチ５と交差する横方向の他方側（ｎ^＋型ソース領域１０の反対側）のみに形成されている。ｐ^＋型ボディコンタクト領域１１は、ゲートトレンチ５の側面に接するように形成されており、ゲート絶縁膜７を挟んでゲート電極８と対向している。

ｐ^＋型ボディコンタクト領域１１のゲート電極８と対向しない側の端部は、ｎ^＋型ソース領域１０の端部を選択的に覆うように形成されている。すなわち、隣り合うゲートトレンチ５で挟まれた単位セル６の表面部には、エピタキシャル層３の表面の法線方向から見た平面視において、単位セル６を幅方向に２分割する直線状の境界によって分離されたｎ^＋型ソース領域１０およびｐ^＋型ボディコンタクト領域１１が互いに隣接して形成されている。そして、これらの領域１０，１１がそれぞれ別々のゲートトレンチ５の側面に露出している。

ｐ^＋型ボディコンタクト領域１１の底部は、ｎ^＋型ソース領域１０の底部よりも深く形成されており、エピタキシャル層３の表面から厚さ方向に向けて０．４μｍ〜２．０μｍの深さに至るまで形成されている。また、ｐ^＋型ボディコンタクト領域１１の不純物濃度は、たとえば、１．０×１０^１９ｃｍ^−３〜５．０×１０^２０ｃｍ^−３である。
単位セル６におけるエピタキシャル層３上には、ｎ^＋型ソース領域１０およびｐ^＋型ボディコンタクト領域１１を接続するソースコンタクト１２が形成されている。ソースコンタクト１２は、一定の間隔を空けながら、ｎ^＋型ソース領域１０およびｐ^＋型ボディコンタクト領域１１の境界（ゲートトレンチ５に平行なストライプ状の境界）を跨ぐように形成されている。ソースコンタクト１２は、たとえば、０．６μｍ〜４．０μｍの幅で形成されている。ソースコンタクト１２には、図示しない外部配線が接続されている。また、半導体基板２の裏面には、図示しない裏面メタルが接続されている。

このように、半導体装置１では、ゲートトレンチ５と交差する横方向の一方側のゲートトレンチ５の側面のみにユニポーラトランジスタとしてのＭＯＳＦＥＴ（電界効果トランジスタ）が形成される。
次に図３を参照して、半導体装置１におけるゲートトレンチ５のピッチＤおよび幅Ｗと、アクティブクランプ耐量Ｅとの関係について説明する。

図３は、半導体装置１とゲートトレンチ５のピッチＤとの関係を説明するためのグラフである。図３は、ゲートトレンチ５のピッチＤとＭＯＳＦＥＴのオン抵抗Ｒ_ｏｎとの関係を表したグラフＧ_１に、ゲートトレンチ５のピッチＤとアクティブクランプ耐量Ｅとの関係を表したグラフＧ_２〜Ｇ_４を追加して示したものである。
図３において、横軸は、ゲートトレンチ５のピッチＤを表しており、左側の縦軸は、１／Ｒ_ｏｎを表しており、右側の縦軸はアクティブクランプ耐量Ｅを表している。なお、実線で示したグラフＧ_２は、ゲートトレンチ５の幅Ｗが０．６μｍのときにおけるグラフであり、一点鎖線で示したグラフＧ_３およびグラフＧ_４は、ゲートトレンチ５の幅Ｗが０．８μｍおよび０．２μｍのときにおけるグラフである。

グラフＧ_１を参照すれば、ゲートトレンチ５のピッチＤの値が増加するにつれて、１／Ｒ_ｏｎの値が減少している。換言すれば、ゲートトレンチ５のピッチＤの値が増加するにつれて、ＭＯＳＦＥＴのオン抵抗Ｒ_ｏｎの値が増加している。したがって、良好なオン抵抗Ｒ_ｏｎの値を得るためには、ゲートトレンチ５のピッチＤの値は小さい方が好ましい。
他方、グラフＧ_２を参照すれば、ゲートトレンチ５のピッチＤの値が増加するにつれて、アクティブクランプ耐量Ｅの値が増加している。したがって、良好なアクティブクランプ耐量Ｅの値を得るためには、ゲートトレンチ５のピッチＤの値は大きい方が好ましい。

これらの関係から、良好なオン抵抗Ｒ_ｏｎの値およびアクティブクランプ耐量Ｅの値を得るためには、グラフＧ_１およびグラフＧ_２〜Ｇ_４が交差する点におけるゲートトレンチ５のピッチＤを求めればよいことが分かる。
グラフＧ_１とグラフＧ_２〜Ｇ_４とが交差する点におけるゲートトレンチ５のピッチＤの値を、それぞれＤ_１，Ｄ_２およびＤ_３とすれば、Ｄ_１は２．０μｍであり、Ｄ_２は３．０μｍであり、Ｄ_３は５．０μｍであった。

このようにして、各グラフの特性に基づきオン抵抗Ｒ_ｏｎの値の増加を抑制しながらも、良好なアクティブクランプ耐量Ｅの値を得ることのできるゲートトレンチ５のピッチＤおよび幅Ｗを定めることができる。ただし、トレンチ幅（ゲートトレンチ５の幅Ｗ）は、加工精度上の制約から決められることが多い。
次に、図４Ａ〜図４Ｆを参照して、半導体装置１の製造工程について説明する。図４Ａ〜図４Ｆは、本発明の半導体装置１の製造工程の一例を説明するための断面図である。

半導体装置１を製造するには、図４Ａに示すように、たとえば、シリコン基板である半導体基板２が用意される。次に、半導体基板２のシリコンがエピタキシャル成長されてエピタキシャル層３が形成される。次に、ｐ⁻型ボディ領域４を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｐ型の不純物イオンが注入される。これにより、エピタキシャル層３の表面にｐ⁻型ボディ領域４が形成される。ｐ⁻型ボディ領域４が形成された後、イオン注入マスクは除去される。

次に図４Ｂに示すように、エピタキシャル層３上にストライプ状のゲートトレンチ５を形成すべき領域に選択的に開口を有するハードマスク１３が形成される。そして、ハードマスク１３を介してエピタキシャル層３にエッチング処理を施される。これにより、ストライプ状に形成された複数のゲートトレンチ５と、互いに隣り合う一対のゲートトレンチ５によって区画された、ストライプ状の単位セル６とが形成される。ゲートトレンチ５が形成された後、ハードマスク１３は、除去される。

次に、図４Ｃに示すように、ゲートトレンチ５の側面および底部を含むエピタキシャル層３の表面に熱酸化処理が施されて酸化シリコンを含むゲート絶縁膜７が形成される。次に、ゲートトレンチ５を埋め戻して、エピタキシャル層３を覆うようにゲート電極８用の電極材料が堆積されて電極材料層１４が形成される。電極材料層１４は、たとえば、ＣＶＤ法によりポリシリコンを堆積させて形成することができる。

次に、図４Ｄに示すように、ゲートトレンチ５外の領域に形成された電極材料層１４およびゲート絶縁膜７の不要な部分が、たとえば、エッチング処理によって除去される。このとき、ゲート電極８の表面は、エピタキシャル層３の表面よりも深いところに位置するようにエッチングされる。この後、熱酸化工程を経ることにより、ゲート電極８の表面にエピタキシャル層３とほぼ面一な表面を有するシリコン酸化膜９が形成される。

次に、図４Ｅに示すように、ｐ^＋型ボディコンタクト領域１１を形成すべき領域に選択的に開口を有するイオン注入マスク１５が形成される。そして、イオン注入マスク１５を介してｐ型の不純物イオンがエピタキシャル層３に注入されてｐ^＋型ボディコンタクト領域１１が形成される。ｐ^＋型ボディコンタクト領域１１が形成された後、イオン注入マスク１５は、除去される。

次に、図４Ｆに示すように、ｎ^＋型ソース領域１０を形成すべき領域に選択的に開口を有するイオン注入マスク１６が形成される。そして、イオン注入マスク１６を介してｎ型の不純物イオンがエピタキシャル層３に注入されてｎ^＋型ソース領域１０が形成される。ｎ^＋型ソース領域１０が形成された後、イオン注入マスク１６は、除去される。
次に、単位セル６におけるエピタキシャル層３上に、ｎ^＋型ソース領域１０およびｐ^＋型ボディコンタクト領域１１の境界を跨ぐようにソースコンタクト１２が形成される。次に、図示しない外部配線および裏面メタルがソースコンタクト１２および半導体基板２の裏面に接続される。以上の工程を経て、図１および図２に示した半導体装置１が製造される。

次に、図５および図６を参照してゲートトレンチ５のピッチＤと単位面積当たりのチャネル幅との関係について、より具体的に説明する。
図５は、参考例の半導体装置１７の図解的な平面図である。また、図６は、本発明の半導体装置１の図解的な平面図である。図５および図６では、半導体装置１，１７に形成された単位面積当たりのＭＯＳＦＥＴを回路記号を用いて示した図である。

図５を参照すれば、参考例の半導体装置１７では、単位面積当たり５本のゲートトレンチ１８が形成されており、ゲートトレンチ１８を挟んで相対するチャネル領域１９（ＭＯＳＦＥＴ）が形成されている。すなわち、参考例の半導体装置１７では、チャネル領域１９が単位面積当たり合計１０本形成されている。
ゲートトレンチ１８のピッチＤ_５は、たとえば、４．０μｍである。また、チャネル領域１９の一つ当たりにおけるチャネル幅Ｗ_２は、たとえば、１０００μｍである。したがって、参考例の半導体装置１７では、合計１０本のチャネル領域１９が形成されているので、単位面積当たりのチャネル幅は、１００００μｍとなる。

これに対して、本発明の半導体装置１では、図６で示している通り、単位面積当たり８本のゲートトレンチ５が形成されており、各ゲートトレンチ５の一方側の側面（単位セル６において横方向の同じ側）にチャネル領域２０（ＭＯＳＦＥＴ）が形成されている。すなわち、本発明の半導体装置１では、チャネル領域２０が単位面積当たり合計８本形成されている。

本発明の半導体装置１によれば、参考例の半導体装置１７と異なり、ゲートトレンチ５の一方側の側面にｎ^＋型ソース領域１０を形成すればよく、ゲートトレンチ５の他方側の側面にｎ^＋型ソース領域１０を形成する必要がないので、ｎ^＋型ソース領域１０を形成しない領域の分だけゲートトレンチ５のピッチＤを狭めることができる。
これにより、半導体装置１におけるゲートトレンチ５のピッチＤを、たとえば、参考例の半導体装置１７におけるゲートトレンチ１８のピッチＤ_５の６０％程度である２．５μｍと設定することができ、単位面積当たりのゲートトレンチ５の数を、参考例の半導体装置１７よりも多い、８本に増加させることができる。チャネル領域２０の一つ当たりのチャネル幅Ｗ_３は、参考例の半導体装置１７と同様に、１０００μｍである。したがって、本発明の半導体装置１では、合計８本のチャネル領域２０が形成されているので、単位面積当たりのチャネル幅は、参考例の半導体装置１７におけるゲートトレンチ１８のチャネル幅の８０％程度である８０００μｍとなる。

以上のように、半導体装置１によれば、ゲートトレンチ５と交差する横方向の一方側のみにしかチャネル領域２０が形成されないので、参考例の半導体装置１７と異なり、ゲートトレンチ５を挟んで相対するチャネル領域２０（ＭＯＳＦＥＴ）は形成されない。これにより、各単位セル６のチャネル領域２０における発熱が隣りの単位セル６に影響を与えることを効果的に抑制することができる。その結果、ゲートトレンチ５の一方側の側面および他方側の側面における過渡的かつ局所的な発熱を効果的に抑制することができる。

また、半導体装置１の構成によれば、単位面積当たりのチャネル幅は、参考例の半導体装置１７の構成と比較して８０％程度になるものの、各単位セル６のチャネル領域２０における発熱が隣りの単位セル６に影響を与えることを効果的に抑制することができるので、アクティブクランプ耐量Ｅを参考例の半導体装置１７と比較して２倍〜５倍程度まで向上させることができる。その結果、アクティブクランプ動作で求められる極めて広い安全動作領域を得ることができるため、優れたアクティブクランプ耐量Ｅを確保することができる。

また、半導体装置１の構成によれば、全ての単位セル６にｎ^＋型ソース領域１０を設けてチャネル領域２０を形成することができるので、限られたＭＯＳＦＥＴの形成領域を有効活用することができる。その結果、単位面積当たりのチャネル幅を効果的に増加させることができ、ＭＯＳＦＥＴのオン抵抗Ｒ_ｏｎの増加を効果的に抑制することができる。
さらに、ゲートトレンチ５の幅Ｗを０．２μｍ〜０．８μｍと設定することにより、単純にトレンチ幅を拡大してアクティブクランプ耐量を稼ぐ場合に比べて、ゲートトレンチ５の底部における寄生容量の増加も効果的に抑制することができる。

次に、図７および図８を参照して、本発明の他の実施形態に係る半導体装置２１について説明する。
図７は、本発明の他の実施形態に係る半導体装置２１の模式的な平面図である。また、図８は、図７における切断面線VIII−VIIIから見た断面図である。図７および図８において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

半導体装置２１における単位セル６には、エピタキシャル層３の表面から露出するようにｎ^＋型ソース領域２２と、ｐ^＋型ボディコンタクト領域２３とが形成されている。
ｎ^＋型ソース領域２２は、エピタキシャル層３の表面を法線方向から見た平面視において、ｐ^＋型ボディコンタクト領域２３との境界の一部がゲートトレンチ５と交差する横方向に沿って形成されるように、当該横方向に突出した領域２４を選択的に有している。

換言すると、ｐ^＋型ボディコンタクト領域２３は、ｎ^＋型ソース領域２２との境界の一部がゲートトレンチ５と交差する横方向に沿って形成されるように、ｎ^＋型ソース領域２２の突出した領域２４とは反対の横方向に突出した領域２６を有している。そして、ｎ^＋型ソース領域２２の突出した領域２４およびｐ^＋型ボディコンタクト領域２３の突出した領域２６は、互いに挟み込むように形成されている。

ｐ^＋型ボディコンタクト領域２３の突出した領域２６は、当該横方向と直交する方向に向かって、ｎ^＋型ソース領域２２の突出した領域２４よりも長く形成されている。
単位セル６におけるエピタキシャル層３上には、ｎ^＋型ソース領域２２とｐ^＋型ボディコンタクト領域２３とを接続するソースコンタクト２５が形成されている。
ソースコンタクト２５は、ｎ^＋型ソース領域２２の突出した領域２４を覆い、互いに隣り合うｐ^＋型ボディコンタクト領域２３の突出した領域２６に跨るように形成されている。ソースコンタクト２５は、前述の一実施形態に係る半導体装置１のソースコンタクト１２よりも細く形成されている。ソースコンタクト２５の幅は、たとえば、０．１５μｍ〜０．６μｍである。

その他の構成は、前述の一実施形態に係る半導体装置１の構成と同様であるので、説明を省略する。
以上のように、本発明の他の実施形態によれば、半導体装置２１の製造工程時においてソースコンタクト２５がｎ^＋型ソース領域２２側またはｐ^＋型ボディコンタクト領域２３側に偏って配置される等の横方向のアライメントずれが発生したとしても、ソースコンタクト２５を、ｎ^＋型ソース領域２２の突出した領域を覆うように、かつ、ｐ^＋型ボディコンタクト領域２３に跨るように形成することができる。その結果、ｎ^＋型ソース領域２２およびｐ^＋型ボディコンタクト領域２３の良好な接続を確保できる半導体装置２１を提供することができる。

この半導体装置２１は、半導体装置１に比べてゲートピッチをより詰めることができ、Ｒ_ｏｎを低減する方向に調整したい場合に有用である。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の一実施形態および他の実施形態では、ｐ^＋型ボディコンタクト領域１１，２３がｎ^＋型ソース領域１０，２２と隣接するように形成された構成について説明したが、ｐ^＋型ボディコンタクト領域１１，２３が形成されていない構成であってもよい。このような構成であっても、ｎ^＋型ソース領域１０，２２の下方において、ゲートトレンチ５の側面を形成するｐ⁻型ボディ領域４がチャネル領域２０となるので、ゲートトレンチ５の一方側の側面だけにチャネル領域２０（ＭＯＳＦＥＴ）を形成することができる。

なお、この際において、ｎ^＋型ソース領域１０，２２のゲート電極８と対向しない側の端部（つまり、ゲート絶縁膜７とｎ^＋型ソース領域１０，２２との界面と反対側の端部）は、隣接するゲートトレンチ５の開口端のエッジ部分に位置していてもよい。すなわち、ｎ^＋型ソース領域１０，２２は、当該開口端のエッジ部分を起点として、ゲート電極８と対向する側に向けて徐々に深くなるように形成されている構成であってもよい。さらに、このような構成の下で、ｎ^＋型ソース領域１０，２２と接するようにｐ^＋型ボディコンタクト領域１１，２３が形成されていてもよい。

また、前述の一実施形態および他の実施形態では、ｎ^＋型ソース領域１０，２２のゲート電極８と対向する側と反対側の端部がｐ^＋型ボディコンタクト領域１１，２３に覆われている構成について説明したが、ｎ^＋型ソース領域１０，２２の当該端部は、ｐ^＋型ボディコンタクト領域１１，２３と接するように形成されていてもよい。また、ｎ^＋型ソース領域１０，２２とｐ^＋型ボディコンタクト領域１１，２３とは、同一の深さで形成されていてもよい。

また、前述の一実施形態および他の実施形態において、ストライプ状のゲートトレンチ５は、ゲートトレンチ５のピッチＤが２．０μｍ〜５．０μｍの範囲において、ほぼ等しい間隔を空けて形成されていてもよい。この場合、単位面積当たりのチャネル幅をより精確に調整することができる。
また、前述の一実施形態および他の実施形態において、ゲートトレンチ５の底部が側面から丸みを帯びるように形成されている構成について説明したが、ゲートトレンチ５の底部がエピタキシャル層３の表面と平行になるように形成された構成であってもよい。

また、前述の一実施形態および他の実施形態において、エピタキシャル層３の表面に対してほぼ垂直な側面を有するゲートトレンチ５について説明したが、エピタキシャル層３の表面から厚さ方向に向かうにつれて開口幅が徐々に狭まるテーパ型のゲートトレンチが形成されていてもよい。
また、前述の一実施形態および他の実施形態において、ｎ^＋型の半導体基板２が形成されている構成について説明したが、導電型を反転させたｐ^＋型の半導体基板２が形成された構成であってもよい。この場合、他の不純物領域等の導電型も反転された構成となる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
［項１］ユニポーラトランジスタとしての電界効果トランジスタを備えた半導体装置であって、複数のゲートトレンチがストライプ状に形成された第１導電型の半導体層と、ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極と、それぞれが互いに隣り合う一対の前記ゲートトレンチの間に区画され、ストライプ状に配列された複数の単位セルと、各前記単位セルにおいて、前記半導体層の表面から露出し、前記ゲートトレンチと交差する横方向に関して互いに隣り合う一対の前記ゲートトレンチのうちの一方側の前記ゲートトレンチの一方側の側面のみに沿うように形成され、一方側の前記ゲートトレンチにおいて前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第１導電型のソース領域と、前記半導体層における前記ソース領域の下方の領域において前記ソース領域に接するように形成され、前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第２導電型のボディ領域と、を含む、半導体装置。

この構成によれば、ゲートトレンチを挟んで相対するチャネルを完全になくすか、減らすことができる。また、ゲートトレンチのピッチ、つまり、単位セルの幅が２μｍ〜５μｍなので、各単位セルのチャネルにおける熱が隣の単位セルに与える影響が比較的少ない。そのため、チャネルにおける過渡的かつ局所的な発熱を抑制することができる。その結果、アクティブクランプ動作で求められる極めて広い安全動作領域を得ることができるため、優れたアクティブクランプ耐量を確保することができる。

さらに、この構成によれば、従来の半導体装置の構成と異なりゲートトレンチの両側面にソース領域を形成する必要がなく、ソース領域をゲートトレンチと交差する横方向の一方側のみに形成すればよい。これにより、ゲートトレンチのピッチを狭めることができるので、単位面積当たりのチャネル幅を確保することができる。その結果、ＭＯＳＦＥＴのオン抵抗が増加することを抑制することができる。

また、この構成によれば、半導体装置の製造工程時においてソースコンタクトがソース領域側またはボディ領域側に偏って配置される等の横方向のアライメントずれが発生したとしても、ソースコンタクトを、ソース領域の突出した領域を覆うように、かつ、ボディコンタクト領域に跨るように形成することができる。その結果、ソース領域およびボディコンタクト領域の良好な接続を確保できる半導体装置を提供することができる。

なお、ソース領域のゲート電極と対向しない側の端部（つまり、ゲート絶縁膜とソース領域との界面と反対側の端部）は、隣接するゲートトレンチの開口端のエッジ部分に位置していてもよい。すなわち、ソース領域は、当該開口端のエッジ部分を起点として、ゲート電極と対向する側に向けて徐々に深くなるように形成されていてもよい。
この構成によれば、ゲートトレンチを挟んで相対するチャネルは形成されないので、チャネルにおける過渡的かつ局所的な発熱を効果的に抑制することができる。

［項２］前記ソース領域は、隣り合う前記単位セルとの間に連続性を持って設けられている、項１に記載の半導体装置。
チャネルにおける過渡的かつ局所的な発熱を抑制する手段としては、前述のようにゲートトレンチの幅を広げる方法の他、たとえば、ソース領域をストライプ状の単位セルの一つ置きに形成する方法が考えられる。すなわち、選択した単位セルからソース領域を完全に間引くことによって、当該単位セルにはチャネルが形成されないようにし、これにより、ゲートトレンチを挟んで相対するチャネル領域をなくすものである。

しかし、この方法では、チャネルが全く形成されない単位セルが一つ置きに存在することになり、限られたＭＯＳＦＥＴの形成領域を有効活用できているとは言えない。また、他の面から見れば、単にゲートトレンチの幅を単位セル一本分広げたのと同じことであり、その結果、ゲートトレンチの幅を広げる方法と同じオン抵抗の増加の問題が発生する。
これに対して、項２に係る半導体装置では、チャネルにおける過渡的かつ局所的な発熱を抑制することができるので、全ての単位セルに連続性を持たせてソース領域を設けることができる。これにより、全ての単位セルにチャネルを形成できるので、限られたＭＯＳＦＥＴの形成領域を有効活用することができる。その結果、単位面積当たりのチャネル幅を効果的に増加させることができ、ＭＯＳＦＥＴのオン抵抗の増加を効果的に抑制することができる。

［項３］前記ゲートトレンチの幅は、０．２μｍ〜０．８μｍである、項１または２に記載の半導体装置。
この構成によれば、ゲートトレンチの寄生容量が増加することを効果的に抑制することができる。

１ 半導体装置
３ エピタキシャル層
４ ｐ⁻型ボディ領域
５ ゲートトレンチ
６ 単位セル
７ ゲート絶縁膜
８ ゲート電極
１０ ｎ^＋型ソース領域
１１ ｐ^＋型ボディコンタクト領域
１２ ソースコンタクト
２０ チャネル領域
２１ 半導体装置
２２ ｎ^＋型ソース領域
２３ ｐ^＋型ボディコンタクト領域
２４ 突出した領域
２５ ソースコンタクト

Claims (10)

1. ユニポーラトランジスタとしての電界効果トランジスタを備えた半導体装置であって、
   複数のゲートトレンチがストライプ状に形成された第１導電型の半導体層と、
   ゲート絶縁膜を介して各前記ゲートトレンチに埋め込まれたゲート電極と、
   それぞれが互いに隣り合う一対の前記ゲートトレンチの間に区画され、ストライプ状に
   配列された複数の単位セルと、
   各前記単位セルにおいて、前記半導体層の表面から露出し、前記ゲートトレンチと交差
   する横方向に関して互いに隣り合う一対の前記ゲートトレンチのうちの一方側の前記ゲー
   トトレンチの一方側の側面のみに沿うように形成され、前記ゲート絶縁膜を挟んで前記ゲ
   ート電極と対向する第１導電型のソース領域と、
   前記半導体層における前記ソース領域の下方の領域において前記ソース領域に接するよ
   うに形成され、前記ゲート絶縁膜を挟んで前記ゲート電極と対向し、前記電界効果トラン
   ジスタのチャネルを形成する第２導電型のボディ領域と、
   各前記単位セルにおいて、ストライプ方向に一定の間隔を空けながら、前記第１導電型のソース領域および前記第２導電型のボディ領域の境界を跨ぐように、かつ、ストライプ方向と交差する横方向に整列して形成された複数のソースコンタクトと、を含む、半導体装置。
2. 前記ソース領域は、互いに隣り合う一対の前記ゲートトレンチの間の中央部に至るよう
   に、一方側の前記ゲートトレンチの側面から他方側の前記ゲートトレンチに向けて引き出
   されている、請求項１に記載の半導体装置。
3. 前記ソース領域は、隣り合う前記単位セルとの間に連続性を持って設けられている、請
   求項１または２に記載の半導体装置。
4. 各前記単位セルにおいて、前記半導体層の表面から露出し、前記ソース領域に隣接し、
   前記横方向に関して互いに隣り合う一対の前記ゲートトレンチのうちの他方側の前記ゲー
   トトレンチの他方側の側面のみに沿うように形成され、他方側の前記ゲートトレンチにお
   いて前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第２導電型のボディコンタクト
   領域をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ボディ領域は、前記半導体層における前記ソース領域および前記ボディコンタクト
   領域の下方の領域において前記ソース領域および前記ボディコンタクト領域に接するよう
   に形成されている、請求項４に記載の半導体装置。
6. 前記ソース領域は、前記半導体層の表面の法線方向から見た平面視において、前記ボデ
   ィコンタクト領域との境界の一部が前記横方向に沿って形成されるように、前記横方向に
   突出した突出領域を選択的に有している、請求項５に記載の半導体装置。
7. 前記突出領域および前記ボディコンタクト領域の間の境界において前記横方向に沿う部
   分を横切り、かつ、前記突出領域および前記ボディコンタクト領域に跨るように前記半導
   体層の上に形成され、前記ソース領域および前記ボディコンタクト領域に接続されたソー
   スコンタクトをさらに含む、請求項６に記載の半導体装置。
8. 前記ソースコンタクトは、前記ソース領域の前記突出領域を横切るように前記単位セル
   のストライプ方向に沿って延びている、請求項７に記載の半導体装置。
9. 前記複数のゲートトレンチは、２μｍ〜５μｍのピッチのストライプ状に形成されてい
   る、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記ゲートトレンチの幅は、０．２μｍ〜０．８μｍである、請求項１〜９のいずれか
    一項に記載の半導体装置。

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