JP2022083790A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗の低減を図ることのできる半導体装置を提供する。【解決手段】ディープ層１８は、トレンチ１５の底面よりも深い位置に形成されるようにする。半導体基板には、一面側から第１不純物領域およびベース層を貫通してディープ層１８に達すると共に隣合うトレンチ１５と接し、第１電極２１と接続されると共に第２導電型とされた複数の接続柱領域１９が形成されるようにする。そして、複数の接続柱領域１９は、複数のディープ層１８が少なくとも１つの接続柱領域１９と接続される状態で形成されると共に、それぞれの接続柱領域１８が他の接続柱領域とトレンチ１５の長手方向において離れていると共に、トレンチ１５の長手方向と交差する方向において少なくとも２つのトレンチ１５が配置される状態で離れるようにする。【選択図】図３

Description

本発明は、トレンチゲート構造を有する半導体装置に関するものである。

従来より、トレンチゲート構造を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ｎ^＋型の基板上に、ｎ^－型のドリフト層、ｐ型のベース層、ｎ^＋型のソース領域が順に積層された半導体基板を用いて構成されている。そして、半導体基板には、ソース領域およびベース層を貫通するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。

ドリフト層の表層部には、ドリフト層とベース層との界面から離れた位置にｐ型層が形成されている。そして、半導体基板には、ソース領域およびベース層を貫通してｐ型層に達すると共にｐ型とされた接続柱領域が形成されている。詳しくは、この半導体装置では、接続柱領域がトレンチの長手方向と交差する方向に延設されている。

そして、この半導体装置では、ベース層およびソース領域と電気的に接続されるように上部電極が形成され、ｎ^＋型の基板と接続されるように下部電極が形成されている。

このような半導体装置は、ゲート電極に所定の閾値電圧以上の電圧が印加されることにより、ベース層のうちのトレンチと接する部分にチャネル領域（すなわち、反転層）が形成される。そして、半導体装置は、上部電極と接続されたソース領域からチャネル領域を介して電子がドリフト層に供給されることにより、上部電極と下部電極との間に電流が流れてオン状態となる。また、この半導体装置は、ゲート電極に所定の閾値電圧以上の電圧が印加されないようにすることにより、ベース層に形成されていたチャネル領域が消滅してオフ状態となる。そして、この半導体装置は、ｐ型層が形成されていることにより、オフ状態において、ゲート絶縁膜に高電界が印加されることを抑制できる。

特開２０１２－１６９３８４号公報

上記のような半導体装置において、電流が流れる領域（すなわち、アクティブ領域）を増加することでオン抵抗の低減を図りたいという要望がある。

本発明は上記点に鑑み、オン抵抗の低減を図ることのできる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、トレンチゲート構造を有する半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のベース層（１３）と、ドリフト層内においてドリフト層とベース層との界面から離れた位置に形成された複数の第２導電型のディープ層（１８）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、ドリフト層のうちのベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、第１不純物領域側の面を一面（１０ａ）とし、第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、半導体基板の一面側からベース層よりも深く形成されてドリフト層に達し、半導体基板の一面における一方向を長手方向として延設されたトレンチ（１５）が形成され、トレンチ内に、ゲート絶縁膜（１６）およびゲート電極（１７）が配置された複数のトレンチゲート構造と、半導体基板の一面側に形成され、ベース層および第１不純物領域と電気的に接続される第１電極（２１）と、半導体基板の他面側に形成され、第２不純物領域と電気的に接続される第２電極（２２）と、を備えている。そして、ディープ層は、トレンチの底面よりも深い位置に形成され、半導体基板には、一面側から第１不純物領域およびベース層を貫通してディープ層に達すると共に隣合うトレンチと接し、第１電極と接続されると共に第２導電型とされた複数の接続柱領域（１９）が形成され、複数の接続柱領域は、複数のディープ層が少なくとも１つの接続柱領域と接続される状態で形成されると共に、それぞれの接続柱領域が他の接続柱領域とトレンチの長手方向において離れていると共に、トレンチの長手方向と交差する方向において少なくとも２つのトレンチが配置される状態で離れている。

請求項７では、トレンチゲート構造を有する半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のベース層（１３）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、ドリフト層のうちのベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、第１不純物領域側の面を一面（１０ａ）とし、第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、半導体基板の一面側からベース層よりも深く形成されてドリフト層に達し、半導体基板の一面における一方向を長手方向として延設されたトレンチ（１５）が形成され、トレンチ内に、ゲート絶縁膜（１６）およびゲート電極（１７）が配置された複数のトレンチゲート構造と、半導体基板の一面側に形成され、ベース層および第１不純物領域と電気的に接続される第１電極（２１）と、半導体基板の他面側に形成され、第２不純物領域と電気的に接続される第２電極（２２）と、を備えている。そして、ドリフト層は、第２不純物領域よりも低不純物濃度とされた低濃度領域（１２ａ）と、低濃度領域上に配置されたＪＦＥＴ部（１２ｂ）と、ＪＦＥＴ部上に配置され、ベース層との界面を構成する電流分散層（１２ｃ）とを有し、ＪＦＥＴ部は、半導体基板の一面における一方向を長手方向とする複数の線状部分を有する構成とされ、ＪＦＥＴ部における線状部分の間には、第２導電型とされた複数の電界ブロック層（２３）がそれぞれ配置され、電流分散層は、ＪＦＥＴ部および電界ブロック層上に配置されており、トレンチは、底面が電流分散層に位置する状態で形成され、半導体基板には、一面側から第１不純物領域、ベース層、および電流分散層を貫通して電界ブロック層に達すると共に隣合うトレンチと接し、第１電極と接続されると共に第２導電型とされた複数の接続柱領域（１９）が形成され、複数の接続柱領域は、複数の電界ブロック層が少なくとも１つの接続柱領域と接続される状態で形成されると共に、それぞれの接続柱領域が他の接続柱領域とトレンチの長手方向において離れていると共に、トレンチの長手方向と交差する交差方向において少なくとも２つのトレンチが配置される状態で離れている。

これらの半導体装置によれば、複数の接続柱領域がトレンチの長手方向および長手方向と交差する方向に離れて配置されている。このため、例えば、接続柱領域がトレンチの長手方向に延設されている場合や、長手方向と交差する交差方向に延設されている場合と比較して、第１不純物領域が形成される領域を増加でき、電流が流れるアクティブ領域を増加できる。したがって、オン抵抗の低減を図ることができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の斜視断面図である。 図１中のII－II線に沿った断面図である。 図１に示す、ソース領域、トレンチ、ディープ層、接続柱領域の半導体基板の一面側におけるレイアウトを示す平面図である。 チャネル消失量と、Ｌ１／２＋Ｌ２／２との関係を示す図である。 図１に示す半導体装置の製造工程を示す斜視断面図である。 図５Ａに続く半導体装置の製造工程を示す斜視断面図である。 図５Ｂに続く半導体装置の製造工程を示す斜視断面図である。 図５Ｃに続く半導体装置の製造工程を示す斜視断面図である。 図５Ｄに続く半導体装置の製造工程を示す斜視断面図である。 図５Ｅに続く半導体装置の製造工程を示す斜視断面図である。 図５Ｆに続く半導体装置の製造工程を示す斜視断面図である。 第１実施形態の変形例におけるソース領域、トレンチ、ディープ層、接続柱領域の半導体基板の一面側におけるレイアウトを示す平面図である。 第１実施形態の変形例における示すソース領域、トレンチ、ディープ層、接続柱領域の半導体基板の一面側におけるレイアウトを示す平面図である。 第２実施形態におけるソース領域、トレンチ、ディープ層、接続柱領域の半導体基板の一面側におけるレイアウトを示す平面図である。 チャネル消失量と、Ｌ１／２＋Ｌ２／２との関係を示す図である。 第２実施形態の変形例におけるソース領域、トレンチ、ディープ層、接続柱領域の半導体基板の一面側におけるレイアウトを示す平面図である。 第３実施形態における半導体装置の斜視断面図である。 図１１中のXII－XII線に沿った断面図である。 図１１に示すソース領域、トレンチ、電界ブロック層、接続柱領域の半導体基板の一面側におけるレイアウトを示す平面図である。 図１１に示す半導体装置の製造工程を示す斜視断面図である。 図１４Ａに続く半導体装置の製造工程を示す斜視断面図である。 図１４Ｂに続く半導体装置の製造工程を示す斜視断面図である。 図１４Ｃに続く半導体装置の製造工程を示す斜視断面図である。 図１４Ｄに続く半導体装置の製造工程を示す斜視断面図である。 図１４Ｅに続く半導体装置の製造工程を示す斜視断面図である。 図１４Ｆに続く半導体装置の製造工程を示す斜視断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１～図３に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。以下では、半導体基板１０の面方向における一方向をＸ方向とし、半導体基板１０の面方向における一方向と直交する方向をＹ方向とし、Ｘ方向およびＹ方向と直交する半導体基板１０の厚さ方向をＺ方向として説明する。また、図３は、断面図ではないが、理解をし易くするため、後述するゲート絶縁膜１６、ゲート電極１７、および接続柱領域１９にハッチングを施してある。そして、後述の図３に対応する各図においても、断面図ではないが、理解をし易くするため、ゲート絶縁膜１６、ゲート電極１７、および接続柱領域１９にハッチングを施してある。

本実施形態の半導体装置は、ＳｉＣで構成されるｎ^＋型の基板１１を有する半導体基板１０を備えている。基板１１は、例えば、ｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされている。なお、本実施形態では、基板１１がＭＯＳＦＥＴにおけるドレイン領域を構成し、基板１１が第２不純物領域に相当する。

そして、この基板１１の表面には、例えば、ｎ型不純物濃度が３．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが５～１５μｍ程度とされたＳｉＣからなるｎ^－型のドリフト層１２が形成されている。ドリフト層１２の不純物濃度は、深さ方向において一定であってもよいが、濃度分布に傾斜を付け、ドリフト層１２のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、ドリフト層１２は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くなるようにするとよい。これにより、ドリフト層１２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。

ドリフト層１２上には、ドリフト層１２よりも高不純物濃度とされたｐ型のベース層１３が形成されており、ベース層１３上には、ベース層１３よりも高不純物濃度とされたｎ^＋型のソース領域１４が形成されている。なお、本実施形態では、ソース領域１４が第１不純物領域に相当する。

ベース層１３は、例えば、ｐ型不純物濃度が５．０×１０^１６～２．０×１０^１９／ｃｍ^３とされ、厚さが２．０μｍ程度で構成されている。ソース領域１４は、例えば、表層部におけるｎ型不純物濃度（すなわち、表面濃度）が１．０×１０^２０／ｃｍ^３とされ、厚さが０．３μｍ程度で構成されている。

そして、半導体基板１０には、ベース層１３およびソース領域１４を貫通してドリフト層１２に達するようにトレンチ１５が形成されている。そして、このトレンチ１５の側面と接するように、ベース層１３およびソース領域１４が配置されている。なお、ソース領域１４は、図３に示されるように、隣合うトレンチ１５の側面に接するように形成されている。また、トレンチ１５は、例えば、幅が０．５～２．０μｍ、深さが１．０μｍ以上（例えば２．４μｍ）とされる。

トレンチ１５は、内壁面にゲート絶縁膜１６が形成され、ゲート絶縁膜１６の表面は、ドープトＰｏｌｙ－Ｓｉにて構成されたゲート電極１７が配置されている。本実施形態では、このようにしてトレンチゲート構造が構成されている。そして、このトレンチゲート構造（すなわち、トレンチ１５）は、図１中のＹ方向を長手方向として延設され、図１中のＸ方向に等間隔に並べられることでストライプ状とされている。つまり、トレンチゲート構造の長手方向がＹ方向とされ、トレンチゲート構造の配列方向がＸ方向とされている。なお、トレンチゲート構造の配列方向とは、トレンチ１５の長手方向と交差する交差方向であって、半導体基板１０の面方向に沿った方向のことである。本実施形態では、トレンチ１５の長手方向と交差する交差方向は、トレンチ１５の長手方向と直交する方向となる。

また、ドリフト層１２には、ベース層１３との界面から離れた位置に複数のｐ型のディープ層１８が形成されている。本実施形態では、ディープ層１８は、図１～図３に示されるように、トレンチ１５の長手方向と交差する（具体的には、直交する）Ｘ方向に沿って延設されていると共に、トレンチ１５の長手方向であるＹ方向に平行に並べられることでストライプ状に配置されている。また、ディープ層１８は、トレンチ１５の底部よりも深く形成されており、例えば、ドリフト層１２とベース層１３との界面からの深さが０．６～１．０μｍ程度とされている。

そして、半導体基板１０には、ベース層１３およびソース領域１４を貫通してディープ層１８に達すると共に、隣合うトレンチ１５にそれぞれ接するように、ｐ型の接続柱領域１９が複数形成されている。つまり、本実施形態の半導体基板１０の一面１０ａは、トレンチ１５、ソース領域１４および接続柱領域１９が形成されている。そして、半導体基板１０は、接続柱領域１９が形成されていない領域にソース領域１４が形成された状態となっている。

具体的には、複数の接続柱領域１９は、各ディープ層１８が少なくとも１つの接続柱領域１９と接続されるように形成されていると共に、Ｘ方向およびＹ方向に点在して形成されている。つまり、本実施形態の接続柱領域１９は、Ｘ方向に沿って延設されつつ部分的に間引かれているともいえるし、Ｙ方向に沿って延設されつつ部分的に間引かれているともいえる。

本実施形態では、各接続柱領域１９は、隣合うトレンチ１５の間に少なくとも１つが配置されつつ、それぞれＹ方向において隣合う２つのディープ層１８と接続されるように形成されている。そして、各接続柱領域１９は、他の接続柱領域１９からＸ方向およびＹ方向に離れた位置に形成されている。なお、各接続柱領域１９は、Ｘ方向において少なくとも２つのトレンチ１５が配置されるように形成されている。

本実施形態では、図３に示されるように、各接続柱領域１９は、Ｘ方向において隣合う接続柱領域１９の間に４本のトレンチ１５が配置され、Ｙ方向において隣合う接続柱領域１９の間に６本のディープ層１８が配置されるように形成されている。また、１つの共通のトレンチ１５を挟んで両側に配置された接続柱領域１９は、異なるディープ層１８と接続されるように形成されている。

さらに、本実施形態の各接続柱領域１９は、Ｘ方向において隣合う接続柱領域の間隔Ｌ１がそれぞれ等しく、かつＹ方向において隣合う接続柱領域の間隔Ｌ２がそれぞれ等しくなるように形成されている。つまり、各接続柱領域１９は、Ｘ方向に進むにつれてＹ方向に順にずれるように配置されている。

図１および図２に示されるように、半導体基板１０の一面１０ａには、層間絶縁膜２０が形成されている。そして、層間絶縁膜２０上には、層間絶縁膜２０に形成されたコンタクトホール２０ａを介してソース領域１４および接続柱領域１９と電気的に接続される上部電極２１が形成されている。なお、ベース層１３およびディープ層１８は、接続柱領域１９と接続されており、接続柱領域１９を介して上部電極２１と電気的に接続されている。

本実施形態の上部電極２１は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、接続柱領域１９）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、本実施形態では、上部電極２１が第１電極に相当している。

基板１１の他面１０ｂ側には、基板１１と電気的に接続される下部電極２２が形成されている。なお、本実施形態では、下部電極２２が第２電極に相当している。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ^＋型、ｎ^－型が第１導電型に相当しており、ｐ型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板１０は、基板１１、ドリフト層１２、ベース層１３、ソース領域１４を含んで構成される。そして、本実施形態では、基板１１がＳｉＣで構成されると共に、ドリフト層１２やベース層１３等がＳｉＣで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。

次に、上記半導体装置の作動について説明する。

まず、上記半導体装置では、ゲート電極１７にゲート電圧が印加される前の状態では、ベース層１３にチャネル領域が形成されない。したがって、下部電極２２に正の電圧を印加したとしても、ソース領域１４から電子はベース層１３内に到達することはできず、上部電極２１と下部電極２２との間に電流が流れない。

次に、オフ時（例えば、ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、下部電極２２に電圧を印加しても逆バイアスになるため、ベース層１３とドリフト層１２との間より空乏層が広がる。この際、上記半導体装置では、ベース層１３の不純物濃度がドリフト層１２より高くされているため、空乏層がほぼドリフト層１２側に広がる。例えば、ベース層１３の不純物濃度をドリフト層１２の不純物濃度の１０倍とした場合、空乏層は、ベース層１３側に約０．７μｍ伸び、ドリフト層１２側に約７．０μｍ伸びるが、上記半導体装置では、ベース層１３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン電圧が０Ｖの場合より空乏層が広がっており、絶縁体として振舞う領域が更に広がっているため、上部電極２１と下部電極２２との間に電流が流れない。

また、ゲート電圧が０Ｖになっているため、ドレイン－ゲート間にも電界がかかる。このため、ゲート絶縁膜１６の底部にも電界集中が発生し得る。しかしながら、上記半導体装置は、トレンチ１５よりも深いディープ層１８を備えた構造としているため、ディープ層１８とドリフト層１２とのｐｎ接合部での空乏層がドリフト層１２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜１６に入り込み難くなる。これにより、ゲート絶縁膜１６内での電界集中、特にゲート絶縁膜１６のうちのトレンチ１５の底部での電界集中を緩和することが可能となり、ゲート絶縁膜１６が破壊されることを防止することが可能となる。

一方、オン時（例えば、ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極１７にゲート電圧として２０Ｖが印加されるため、ベース層１３のうちのトレンチ１５に接している表面にチャネル領域（すなわち、反転層）が形成される。このため、上部電極２１からソース領域１４に注入された電子がベース層１３に形成されたチャネル領域を介してドリフト層１２に達し、上部電極２１と下部電極２２との間に電流が流れる。

この際、複数の接続柱領域１９は、上記のようにＸ方向およびＹ方向に点在して形成されている。このため、例えば、接続柱領域１９がＸ方向に延設されてＹ方向に並べて配置されている場合や、Ｙ方向に延設されてＸ方向に並べて配置されている場合と比較して、ソース領域１４が形成される領域を増加でき、電流が流れるアクティブ領域を増加できる。したがって、オン抵抗の低減を図ることができる。

この場合、Ｘ方向において隣合う接続柱領域１９を結ぶ仮想線と、Ｙ方向において隣合う接続柱領域１９を結ぶ仮想線とが交差する４つの接続柱領域１９の中心は、Ｌ１／２＋Ｌ２／２の位置となる。そして、図４に示されるように、Ｌ１／２＋Ｌ２／２を長くするほどＸ方向またはＹ方向にて隣合う接続柱領域１９の間隔が長くなるため、チャネル消失量を少なくできる。但し、Ｌ１／２＋Ｌ２／２を短くするほど、ディープ層１８と接続柱領域１９との接続柱領域が増加するため、チャネル消失量が多くなるものの、ディープ層１８の電位を安定化させることができる。したがって、接続柱領域１９は、使用される用途に応じ、Ｘ方向において隣合う接続柱領域１９の間隔Ｌ１およびＹ方向において隣合う接続柱領域１９の間隔Ｌ２が調整されることが好ましい。なお、ここでは、上部電極２１から電子が注入されるソース領域１４の減少量をチャネル消失量としている。

次に、上記半導体装置の製造方法について、図５Ａ～図５Ｈを参照しつつ簡単に説明する。

まず、図５Ａに示されるように、基板１１上にドリフト層１２のうちの基板１１側の部分を構成する下層ドリフト層１２１を配置する。例えば、下層ドリフト層１２１は、基板１１の表面上にエピタキシャル成長等をすることによって形成される。

次に、図５Ｂに示されるように、下層ドリフト層１２１上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことによって下層ドリフト層１２１の表層部にディープ層１８を形成する。

その後、図５Ｃに示されるように、下層ドリフト層１２１上にドリフト層１２のうちのベース層１３側の部分を構成する上層ドリフト層１２１を配置することにより、下層ドリフト層１２１および上層ドリフト層１２２を有するドリフト層１２を構成する。本実施形態では、このようにしてドリフト層１２の内部にディープ層１８が配置された状態となる。

続いて、図５Ｄに示されるように、ドリフト層１２上に、ベース層１３、ソース領域１４を形成することで半導体基板１０を構成する。例えば、ベース層１３は、ドリフト層１２の表面上にエピタキシャル成長等をすることによって形成される。ソース領域１４は、ベース層１３上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことで形成される。

次に、図５Ｅに示されるように、ソース領域１４上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことによって接続柱領域１９を形成する。但し、ここでの接続柱領域１９は、トレンチ１５が形成される部分にもはみ出して形成される。

次に、図５Ｆに示されるように、ソース領域１４および接続柱領域１９上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとして異方性エッチングを行うことでトレンチ１５を形成する。この際、接続柱領域１９をトレンチ１５が形成される部分にも形成することにより、多少の位置ずれがあったとしても、隣合うトレンチ１５のそれぞれに接続柱領域１９が接する状態にできる。

その後は、図５Ｇに示されるように、一般的な製造プロセスを行い、ゲート絶縁膜１６、ゲート電極１７、層間絶縁膜２０、上部電極２１、下部電極２２等を形成することにより、上記図１に示す半導体装置が製造される。

なお、上記では、接続柱領域１９をイオン注入によって形成する方法を説明したが、次のように接続柱領域１９を形成してもよい。例えば、接続柱領域１９を構成する部分に接続柱用トレンチを形成し、接続柱用トレンチ内にｐ型ＳｉＣを埋め込んで接続柱領域１９を形成するようにしてもよい。

以上説明した本実施形態によれば、複数の接続柱領域１９のそれぞれは、Ｘ方向およびＹ方向に離れて配置されることにより、点在して配置されている。また、接続柱領域１９は、Ｘ方向においては、少なくとも２つのトレンチ１５が接続柱領域１９の間に配置されるように形成されている。接続柱領域１９は、Ｙ方向においては、複数のディープ層１８が配置されるように形成されている。このため、接続柱領域１９がＸ方向に延設されてＹ方向に並べて配置されている場合や、Ｙ方向に延設されてＸ方向に並べて配置されている場合と比較して、ソース領域１４が形成される領域を増加でき、電流が流れるアクティブ領域を増加できる。したがって、オン抵抗の低減を図ることができる。

（１）また、本実施形態では、ディープ層１８がＸ方向に沿って延設されている。このため、ディープ層１８とトレンチ１５との位置関係を詳細に制御する必要がなく、製造工程の簡略化を図ることができる。

（２）また、本実施形態では、隣合うトレンチ１５の間に少なくとも１つの接続柱領域１９が配置されている。このため、ディープ層１８の電位を安定化し易くできる。

（３）また、本実施形態では、１つの共通のトレンチ１５を挟んで両側に配置された接続柱領域１９が異なるディープ層１８と接続されている。このため、接続柱領域１９が密集して形成され難くなり、オン抵抗の低減を図ることができる。

（４）また、本実施形態では、複数の接続柱領域１９は、Ｘ方向において隣合う接続柱領域の間隔Ｌ１がそれぞれ等しく、かつＹ方向において隣合う接続柱領域の間隔Ｌ２がそれぞれ等しくなるように形成されている。つまり、複数の接続柱領域１９は、規則的なレイアウトとなるように形成されている。このため、ディープ層１８の電位を安定化し易くできる。

（第１実施形態の変形例）
第１実施形態の変形例について説明する。上記第１実施形態において、接続柱領域１９は、図６に示されるように、Ｘ方向において隣合う接続柱領域１９の間に３本のトレンチ１５が配置されるように形成されていてもよい。また、図７に示されるように、接続柱領域１９は、Ｘ方向において隣合う接続柱領域１９の間に２本のトレンチ１５が配置されるように形成されていてもよい。さらに、特に図示しないが、接続柱領域１９は、Ｘ方向において隣合う接続柱領域１９の間に５本以上のトレンチ１５が配置されるように形成されていてもよい。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、接続柱領域１９の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置は、図８に示されるように、各接続柱領域１９がそれぞれ１つのディープ層１８と接続されている。そして、本実施形態の各接続柱領域１９は、Ｘ方向において隣合う接続柱領域１９の間に４本のトレンチ１５が配置され、Ｙ方向において隣合う接続柱領域１９の間に２本のディープ層１８が配置されるように形成されている。

以上説明した本実施形態によれば、複数の接続柱領域１９のそれぞれは、Ｘ方向およびＹ方向に離れて配置されることにより、点在して配置されている。また、接続柱領域１９は、Ｘ方向においては、少なくとも２つのトレンチ１５が接続柱領域１９の間に配置されるように形成されている。接続柱領域１９は、Ｙ方向においては、複数のディープ層１８が配置されるように形成されている。このため、上記第１実施形態と同様の効果を得ることができる。

（１）また、本実施形態では、各接続柱領域１９は、１つのディープ層１８と接続されている。このため、図９に示されるように、上記第１実施形態と比較すると、Ｌ１／２＋Ｌ２／２を等しくした場合、チャネル消失量を低減できる。つまり、さらにオン抵抗の低減を図ることができる。

（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態において、接続柱領域１９は、図１０に示されるように、Ｘ方向において隣合う接続柱領域１９の間に２本のトレンチ１５が配置され、Ｙ方向において隣合う接続柱領域１９の間に１本のディープ層１８が配置されるように形成されていてもよい。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、電界ブロック層等を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置では、図１１および図１２に示されるように、ドリフト層１２は、基板１１側から順に、低濃度領域１２ａ、ＪＦＥＴ部１２ｂ、電流分散層１２ｃを有する構成とされている。ＪＦＥＴ部１２ｂは、Ｘ方向に沿って延設された複数の線状部分を有する構成とされている。

そして、ＪＦＥＴ部１２ｂにおける複数の線状部分の間には、ｐ型の電界ブロック層２３が配置されている。つまり、ＪＦＥＴ部１２ｂおよび電界ブロック層２３は、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。言い換えると、ＪＦＥＴ部１２ｂの線状部分と電界ブロック層２３は、それぞれストライプ状とされている。そして、電流分散層１２ｃは、ＪＦＥＴ部１２ｂおよび電界ブロック層２３上に形成されている。

なお、ＪＦＥＴ部１２ｂおよび電界ブロック層２３は、飽和電流抑制層を構成するものである。また、本実施形態では、ＪＦＥＴ部１２ｂが電界ブロック層２３よりも下方まで形成されたものとされている。そして、ＪＦＥＴ部１２ｂのうちのストライプ状とされている部分は、電界ブロック層２３の下方において連結した状態になっている。

ＪＦＥＴ部１２ｂのうちストライプ状とされている線状部分は、例えば、幅が０．２５μｍ、形成間隔となるピッチが０．６～２．０μｍとされている。また、ＪＦＥＴ部１２ｂの厚みは、例えば、１．５μｍとされており、ｎ型不純物濃度は、低濃度領域１２ａよりも高くされ、例えば、５．０×１０^１７～２．０×１０^１８／ｃｍ^３とされている。つまり、低濃度領域１２ａは、ＪＦＥＴ部１２ｂよりも低不純物濃度とされている。

電界ブロック層２３は、電界緩和層を構成する部分である。上記のように、電界ブロック層２３は、ストライプ状とされており、例えば、幅が０．１５μｍ、厚みが１．４μｍとされている。また、電界ブロック層２３は、例えば、不純物濃度が３．０×１０^１７～１．０×１０^１８／ｃｍ^３とされている。本実施形態の場合、電界ブロック層２３は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層２３は、低濃度領域１２ａと反対側の表面がＪＦＥＴ部１２ｂの表面と同一平面とされている。

電流分散層１２ｃは、後述するようにチャネル領域を通じて流れる電流がＸ方向に拡散できるようにする層であり、例えば、低濃度領域１２ａよりも不純物濃度が高くされている。つまり、低濃度領域１２ａは、電流分散層１２ｃよりも低不純物濃度とされている。本実施形態では、電流分散層１２ｃは、不純物濃度がＪＦＥＴ部１２ｂと同じかそれよりも高くされ、例えば、厚みが０．５μｍとされている。また、電流分散層１２ｃは、ｎ型不純物濃度が２．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。

そして、ベース層１３は、電流分散層１２ｃの上に形成され、ソース領域１４等は上記第１実施形態と同様とされている。また、トレンチ１５は、底面が電流分散層１２ｃ内に位置するように形成されている。

各接続柱領域１９は、ベース層１３、ソース領域１４、および電流分散層１２ｃを貫通して電界ブロック層２３に達するように形成されている。なお、図１３に示されるように、本実施形態におけるソース領域１４、トレンチ１５、接続柱領域１９、電界ブロック層２３のレイアウトは、図３のディープ層１８を電界ブロック層２３に変更したものと同様である。そして、接続柱領域１９は、上記第１実施形態と同様の形状で配置されている。

以上が本実施形態における半導体装置の構成である。次に、本実施形態における半導体装置の作動について説明する。

本実施形態の半導体装置では、上記第１実施形態と同様に、ゲート電極１７にゲート電圧が印加される前の状態では、上部電極２１と下部電極２２との間に電流が流れない。

そして、オン時（例えば、ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ベース層１３のうちのトレンチ１５に接している表面にチャネル領域（すなわち、反転層）が形成され、ソース領域１４と電流分散層１２ｃとの間が導通する。これにより、上部電極２１と下部電極２２との間に電流が流れる。この際、接続柱領域１９が上記第１実施形態と同様の構成とされているため、オン抵抗の低減を図ることができる。

一方、オフ時（例えば、ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、チャネル領域が無くなり、ソース領域１４と電流分散層１２ｃとの間が非導通となり、上部電極２１と下部電極２２との間の電流が遮断される。

この際、本実施形態では、ＪＦＥＴ部１２ｂおよび電界ブロック層２３が備えられている。このため、半導体装置がオン状態である場合には、ＪＦＥＴ部１２ｂおよび電界ブロック層２３が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、ＪＦＥＴ部１２ｂのうちストライプ状とされた部分と電界ブロック層２３とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。

まず、ドレイン電圧が例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、電界ブロック層２３側からＪＦＥＴ部１２ｂへ伸びる空乏層は、ＪＦＥＴ部１２ｂのうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部１２ｂ内へ空乏層が伸びても電流経路が確保される。そして、ＪＦＥＴ部１２ｂの不純物濃度が低濃度領域１２ａよりも高くされており、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。

また、負荷短絡等によってドレイン電圧が通常作動時の電圧よりも高くなると、電界ブロック層２３側からＪＦＥＴ部１２ｂへ伸びる空乏層がＪＦＥＴ部１２ｂのうちストライプ状とされた部分の幅よりも伸びる。そして、電流分散層１２ｃよりも先にＪＦＥＴ部１２ｂが即座にピンチオフされる。この際、ＪＦＥＴ部１２ｂのうちストライプ状とされた部分の幅および不純物濃度に基づいてドレイン電圧と空乏層の幅との関係が決まる。このため、本実施形態では，通常作動時のドレイン電圧よりも少し高い電圧となったときにＪＦＥＴ部１２ｂがピンチオフされるように、ＪＦＥＴ部１２ｂのうちストライプ状とされた部分の幅および不純物濃度が設定されている。したがって、低いドレイン電圧でもＪＦＥＴ部１２ｂをピンチオフすることが可能となる。このように、ドレイン電圧が通常作動時の電圧よりも高くなったときにＪＦＥＴ部１２ｂが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、更に負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

つまり、本実施形態の半導体装置では、ＪＦＥＴ部１２ｂおよび電界ブロック層２３が飽和電流抑制層として機能すると共に、飽和電流抑制効果を発揮することにより、低オン抵抗と低飽和電流を両立することができる。

さらに、ＪＦＥＴ部１２ｂを挟み込むように電界ブロック層２３を備えることにより、ＪＦＥＴ部１２ｂのうちストライプ状とされた部分と電界ブロック層２３とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧が高電圧になったとしても、下方から低濃度領域１２ａに伸びてくる空乏層の伸びが電界ブロック層２３によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。つまり、電界ブロック層２３が電界緩和層として機能する。したがって、ゲート絶縁膜１６に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１６が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ドリフト層１２の一部を構成する低濃度領域１２ａやＪＦＥＴ部１２ｂの不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。

次に、上記半導体装置における製造方法について、図１４Ａ～図１４Ｈを参照しつつ簡単に説明する。なお、上記第１実施形態と同様である部分の説明については省略する。

まず、図１４Ａに示されるように、基板１１を用意し、基板１１上に低濃度領域１２ａおよびＪＦＥＴ部１２ｂを配置する。なお、低濃度領域１２ａおよびＪＦＥＴ部１２ｂは、基板１１の表面上にエピタキシャル成長等をすることによって形成される。

次に、図１４Ｂに示されるように、ＪＦＥＴ部１２ｂ上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことにより、電界ブロック層２３を形成する。

なお、ここでは、電界ブロック層２３をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層２３を形成してもよい。例えば、ＪＦＥＴ部１２ｂを選択的に異方性エッチングして電界ブロック層２３と対応する位置に凹部を形成し、この上にｐ型ＳｉＣをエピタキシャル成長させた後、ＪＦＥＴ部１２ｂの上に位置する部分のｐ型ＳｉＣを除去して電界ブロック層２３を形成するようにしてもよい。

続いて、図１４Ｃに示されるように、ＪＦＥＴ部１２ｂおよび電界ブロック層２３の上に電流分散層１２ｃを形成することにより、ドリフト層１２を構成する。なお、電流分散層１２ｃは、エピタキシャル成長によって形成される。

その後、図１４Ｄに示されるように、電流分散層１２ｃの上に、ベース層１３およびソース領域１４を順に形成することによって半導体基板１０を構成する。なお、ベース層１３は、電流分散層１２ｃの表面上にエピタキシャル成長等をすることによって形成される。ソース領域１４は、ベース層１３上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことで形成される。

そして、図１４Ｅに示されるように、図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことによって接続柱領域１９を形成する。但し、ここでの接続柱領域１９は、トレンチ１５が形成される部分にもはみ出して形成される。

続いて、図１４Ｆに示されるように、ソース領域１４上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとして異方性エッチングを行うことでトレンチ１５を形成する。なお、本実施形態では、底面が電流分散層１２ｃ内に位置するようにトレンチ１５を形成する。

その後は、図１４Ｇに示されるように、一般的な製造プロセスを行い、ゲート絶縁膜１６、ゲート電極１７、層間絶縁膜２０、上部電極２１、下部電極２２等を形成することにより、上記図１１に示す半導体装置が製造される。

以上説明した本実施形態によれば、複数の接続柱領域１９のそれぞれは、Ｘ方向およびＹ方向に離れて配置されることにより、点在して配置されている。また、接続柱領域１９は、Ｘ方向においては、少なくとも２つのトレンチ１５が接続柱領域１９の間に配置されるように形成されている。接続柱領域１９は、Ｙ方向においては、複数の電界ブロック層２３が配置されるように形成されている。このため、上記第１実施形態と同様に、オン抵抗の低減を図ることができる。また、本実施形態の半導体装置によれば、ドリフト層１２が低濃度領域１２ａ、ＪＦＥＴ部１２ｂ、電流分散層１２ｃを有する構成とされ、ＪＦＥＴ部１２ｂの線状部分の間に電界ブロック層２３が配置されている。このため、上記のように、オン抵抗の低減を図りつつ、低飽和電流を維持できる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型のドレイン領域（すなわち、基板１１）をｐ^＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

また、上記各実施形態では、基板１１、ドリフト層１２、ベース層１３、ソース領域１４等がＳｉＣで構成されるＳｉＣ半導体装置について説明した。しかしながら、上記各実施形態における半導体装置は、基板１１、ドリフト層１２、ベース層１３、ソース領域１４等がシリコン等で構成されていてもよい。

さらに、上記第１、第２実施形態では、ディープ層１８がＸ方向に沿って延設されている例について説明したが、ディープ層１８がＹ方向に延設されていてもよい。同様に、上記第３実施形態では、電界ブロック層２３がＸ方向に沿って延設されている例について説明したが、電界ブロック層２３がＹ方向に沿って延設されていてもよい。

１０ 半導体基板
１０ａ 一面
１０ｂ 他面
１１ 基板（第２不純物領域）
１２ ドリフト層
１３ ベース層
１４ ソース領域（第１不純物領域）
１５ トレンチ
１６ ゲート絶縁膜
１７ ゲート電極
１８ ディープ層
１９ 接続柱領域
２１ 上部電極（第１電極）
２２ 下部電極（第２電極）

Claims (12)

1. トレンチゲート構造を有する半導体装置であって、
   第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、前記ドリフト層内において前記ドリフト層と前記ベース層との界面から離れた位置に形成された複数の第２導電型のディープ層（１８）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、前記第１不純物領域側の面を一面（１０ａ）とし、前記第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、
   前記半導体基板の一面側から前記ベース層よりも深く形成されて前記ドリフト層に達し、前記半導体基板の一面における一方向を長手方向として延設されたトレンチ（１５）が形成され、前記トレンチ内に、ゲート絶縁膜（１６）およびゲート電極（１７）が配置された複数のトレンチゲート構造と、
   前記半導体基板の一面側に形成され、前記ベース層および前記第１不純物領域と電気的に接続される第１電極（２１）と、
   前記半導体基板の他面側に形成され、前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
   前記ディープ層は、前記トレンチの底面よりも深い位置に形成され、
   前記半導体基板には、前記一面側から前記第１不純物領域および前記ベース層を貫通して前記ディープ層に達すると共に隣合う前記トレンチと接し、前記第１電極と接続されると共に第２導電型とされた複数の接続柱領域（１９）が形成され、
   前記複数の接続柱領域は、前記複数のディープ層が少なくとも１つの前記接続柱領域と接続される状態で形成されると共に、それぞれの前記接続柱領域が他の前記前記接続柱領域と前記トレンチの長手方向において離れていると共に、前記トレンチの長手方向と交差する交差方向において少なくとも２つのトレンチが配置される状態で離れている半導体装置。
2. 前記ディープ層は、前記トレンチの長手方向と交差する交差方向に延設されている請求項１に記載の半導体装置。
3. 前記複数の接続柱領域は、隣合う前記トレンチの間に少なくとも１つ配置されている請求項１または２に記載の半導体装置。
4. 前記複数の接続柱領域は、１つの共通の前記トレンチを挟んで両側に配置された前記接続柱領域が異なる前記ディープ層と接続されている請求項３に記載の半導体装置。
5. 前記複数のトレンチ、前記複数のディープ層、および前記複数の接続柱領域の前記半導体基板の一面側におけるレイアウトにおいて、前記複数の接続柱領域は、前記トレンチの長手方向において隣合う前記接続柱領域の間隔（Ｌ２）と、前記トレンチの長手方向と交差する交差方向において隣合う前記接続柱領域の間隔（Ｌ１）とがそれぞれ等しくされている請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記複数の接続柱領域は、それぞれ１つの前記ディープ層と接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
7. トレンチゲート構造を有する半導体装置であって、
   第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、前記第１不純物領域側の面を一面（１０ａ）とし、前記第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、
   前記半導体基板の一面側から前記ベース層よりも深く形成されて前記ドリフト層に達し、前記半導体基板の一面における一方向を長手方向として延設されたトレンチ（１５）が形成され、前記トレンチ内に、ゲート絶縁膜（１６）およびゲート電極（１７）が配置された複数のトレンチゲート構造と、
   前記半導体基板の一面側に形成され、前記ベース層および前記第１不純物領域と電気的に接続される第１電極（２１）と、
   前記半導体基板の他面側に形成され、前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
   前記ドリフト層は、前記第２不純物領域よりも低不純物濃度とされた低濃度領域（１２ａ）と、前記低濃度領域上に配置されたＪＦＥＴ部（１２ｂ）と、前記ＪＦＥＴ部上に配置され、前記ベース層との界面を構成する電流分散層（１２ｃ）とを有し、
   前記ＪＦＥＴ部は、前記半導体基板の一面における一方向を長手方向とする複数の線状部分を有する構成とされ、
   前記ＪＦＥＴ部における線状部分の間には、第２導電型とされた複数の電界ブロック層（２３）がそれぞれ配置され、
   前記電流分散層は、前記ＪＦＥＴ部および前記電界ブロック層上に配置されており、
   前記トレンチは、底面が前記電流分散層に位置する状態で形成され、
   前記半導体基板には、前記一面側から前記第１不純物領域、前記ベース層、および前記電流分散層を貫通して前記電界ブロック層に達すると共に隣合う前記トレンチと接し、前記第１電極と接続されると共に第２導電型とされた複数の接続柱領域（１９）が形成され、
   前記複数の接続柱領域は、前記複数の電界ブロック層が少なくとも１つの前記接続柱領域と接続される状態で形成されると共に、それぞれの前記接続柱領域が他の前記前記接続柱領域と前記トレンチの長手方向において離れていると共に、前記トレンチの長手方向と交差する交差方向において少なくとも２つのトレンチが配置される状態で離れている半導体装置。
8. 前記電界ブロック層は、前記トレンチの長手方向と交差する交差方向に延設されている請求項７に記載の半導体装置。
9. 前記複数の接続柱領域は、隣合う前記トレンチの間に少なくとも１つ配置されている請求項７または８に記載の半導体装置。
10. 前記複数の接続柱領域は、１つの共通の前記トレンチを挟んで両側に配置された前記接続柱領域が異なる前記電界ブロック層と接続されている請求項９に記載の半導体装置。
11. 前記複数のトレンチ、前記複数の電界ブロック層、および前記複数の接続柱領域の前記半導体基板の一面側におけるレイアウトにおいて、前記複数の接続柱領域は、前記トレンチの長手方向において隣合う前記接続柱領域の間隔（Ｌ２）と、前記トレンチの長手方向と交差する交差方向において隣合う前記接続柱領域の間隔（Ｌ１）とがそれぞれ等しくされている請求項７ないし１０のいずれか１つに記載の半導体装置。
12. 前記複数の接続柱領域は、それぞれ１つの前記電界ブロック層と接続されている請求項７ないし１１のいずれか１つに記載の半導体装置。

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