JP2008198658A - 半導体装置 - Google Patents

Abstract

【課題】ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置を提供する。
【解決手段】ソースセル１０２，１０３とドレインセル１０４，１０５が、それぞれ、コンタクトプラグ３１，３２によって、平坦化された第１配線層４１，４２に接続されてなり、コンタクト３１ｂで示されたソースコンタクトプラグが、コンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における最小幅Ｗ２より小さな最小幅Ｗ１を有するコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの複数個の組み合わせからなる半導体装置１１０とする。
【選択図】図２

Description

本発明は、ソースセルとドレインセルが市松模様状に配置された横型ＭＯＳトランジスタを有してなる半導体装置に関する。

ソースセルとドレインセルが市松模様状に配置された横型ＭＯＳトランジスタ（Lateral Diffused Metal OxideSemiconductor、以下ではＬＤＭＯＳと略記）を有してなる半導体装置が、例えば、特開２００４−９５７６１号公報（特許文献１）に開示されている。

図８は、特許文献１に開示されている半導体装置で、図８（ａ）は、ＬＤＭＯＳ９１を有する半導体装置９０の構造を模式的に示した平面図であり、図８（ｂ）は、図８（ａ）におけるＡ−Ａ’線に沿った断面を模式的に示した図である。

図８（ａ）に示す半導体装置９０では、半導体基板１の主面がメッシュに区切られ、正方形セルに分割されている。分割された正方形セルは、ＬＤＭＯＳ９１のソースセル９２，９３とドレインセル９４，９５で構成され、これらが図のように市松模様状に配置されている。この市松模様状に配置されたソースセル９２，９３とドレインセル９４，９５の隣り合ったセルを一組として、例えばソースセル９２とドレインセル９４から図８（ｂ）に示すＬＤＭＯＳ９１が構成される。

図８（ａ），（ｂ）に示すＬＤＭＯＳ９１では、符号５がｎ＋型ドレイン領域、符号８がｎ＋型ソース領域、符号９ａが高濃度ｐ＋型領域となっており、符号４がＬＯＣＯＳ酸化膜、符号１２が層間絶縁膜、符号１３がソース電極、符号１４がドレイン電極となっている。また、符号９６はドレイン電極１４のコンタクト、符号９７はソース電極１３のコンタクトを示している。図８（ａ）に示すように、ドレイン電極１４のコンタクト９６とソース電極１３のコンタクト９７は、どちらも正方形状である。ソース電極１３のコンタクト９７の面積は、高濃度ｐ＋型領域９ａとｎ＋型ソース領域８を共通に接続するため、一般的に、ドレイン電極１４のコンタクト９６の面積に較べて大きな面積が必要になる。

図８（ａ），（ｂ）に示す半導体装置９０では、正方形で同じ大きさのソースセル９２，９３とドレインセル９４，９５が市松模様状に配置されているため、例えばストライプ状のソースセルとドレインセルを用いる場合に較べて小型化することができ、これに伴ってＬＤＭＯＳのオン抵抗を低減することができる。例えば、市松模様状に配置されたソースセルとドレインセルを用いる場合には、ストライプ構造で作った場合に較べて、約２０％オン抵抗を低減できる。

図８（ａ），（ｂ）に示すソースセル９２，９３とドレインセル９４，９５を繰り返し多数配置した半導体装置は、半導体基板１上の上層配線でソースセル９２，９３同士およびドレインセル９４，９５同士をそれぞれ並列接続することにより、大電流制御のためのパワー素子とすることができる。この場合、上記半導体基板１上の上層配線は、できるだけ低抵抗にする必要がある。

一方、メモリセルやロジック回路が構成されたＩＣ（Integrated Circuit）で用いられるＬＤＭＯＳは、個々の制御電流が微小である反面、微細化によって高集積とすることが要求される。従って、回路を構成する上層配線についても、微細配線として、配線密度を高める必要がある。この配線密度を高める手段として、例えばタングステン（Ｗ）によるプラグ技術が知られている。このＷプラグを用いた半導体装置が、例えば、特開２００５−１４２４１４号公報（特許文献２）に開示されている。

図９は、特許文献２に開示されている半導体装置で、半導体装置８０の断面を模式的に示した図である。

図９に示す半導体装置８０では、半導体基板８１の表層部に、図のように多数のＬＤＭＯＳが形成されている。メモリセル部におけるＬＤＭＯＳのソース領域とドレイン領域には、コンタクトプラグ８２が配設されており、ロジック回路部におけるＬＤＭＯＳのソース領域とドレイン領域には、金属プラグ８３が配設されている。また、層間絶縁膜８４上には、配線層ＷＲ１、ＷＲ２、ＷＲ３およびＷＲ４が順に形成されており、各配線層間はコンタクトプラグＰＧによって電気的に接続されている。

図９に示す半導体装置８０のように、０．５μｍ以下で設計される配線の微細加工プロセスでは、通常、配線間をつなぐビアホールは、アルミニウム（Ａｌ）に代わり、タングステン（Ｗ）プラグ等が使用される。また、配線の微細加工を容易にするために、Ａｌの膜厚も０．４〜０．９μｍ程度の薄い配線層が使用される。
特開２００４−９５７６１号公報 特開２００５−１４２４１４号公報

図８に示したソースセルとドレインセルが繰り返し多数配置された半導体装置をパワー素子として用いる場合、例えば当該パワー素子を制御するための制御ＩＣが同じ半導体基板の別位置に形成されることが、全体を小型化する上で好ましい。また、小型化のためには、パワー素子と制御ＩＣが形成される半導体基板上の配線についても、できるだけ配線密度を高める必要がある。前述したように、図８に示した半導体装置９０におけるソースセルとドレインセルの市松模様状の配置は、ストライプ状のソースセルとドレインセルの交互配置に較べて、小型化とＬＤＭＯＳのオン抵抗低減に有利である。また、図９に示した半導体装置８０における金属プラグを用いた配線層間の接続は、配線密度を高め小型化する上で有利である。従って、上記２つの技術の融合は、同じ半導体基板にパワー素子と制御ＩＣが形成されてなる複合ＩＣを小型化する上で非常に有利である。しかしながら、上記２つの技術の融合は、パワー素子と制御ＩＣの取り扱う電流量が大きく異なるため、一般的に困難である。このため、上記２つの技術を組み込んだ複合ＩＣはまだ実現されておらず、現状のパワー素子と制御ＩＣを備える複合ＩＣにおいて、配線層間の接続に金属プラグを用いる場合には、ストライプ状のソースセルとドレインセルを採用せざるを得ない状況にある。

そこで本発明は、ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置を提供することを目的としている。

請求項１に記載の発明は、半導体基板にソースセルとドレインセルが市松模様状に配置された横型ＭＯＳトランジスタを有してなる半導体装置であって、前記ソースセルとドレインセルが、それぞれ、コンタクトプラグによって、平坦化された第１配線層に接続されてなり、前記ソースセルに接続するソースコンタクトプラグが、前記ドレインセルに接続するドレインコンタクトプラグのコンタクト面内における最小幅より小さな最小幅を有する小コンタクトプラグの複数個の組み合わせからなることを特徴としている。

上記半導体装置が有している横型ＭＯＳトランジスタは、半導体基板にソースセルとドレインセルが市松模様状に配置されてなる横型ＭＯＳトランジスタである。従って、当該横型ＭＯＳトランジスタは、例えばストライプ状のソースセルとドレインセルが交互に配置されてなる横型ＭＯＳトランジスタに較べて小型化することができ、これに伴ってオン抵抗を低減することができる。

また、上記半導体装置では高密度配線に有利なプラグ技術が採用されており、ソースセルとドレインセルが、それぞれ、ソースコンタクトプラグとドレインコンタクトプラグによって、平坦化された第１配線層に接続されている。このプラグ技術を採用するにあたっては、コンタクトホールへの金属埋め込み性が最も問題になると考えられる。

しかるに、当該横型ＭＯＳトランジスタをパワー素子として用いる場合には、大電流量を取り扱うため配線抵抗はできるだけ小さくする必要があり、そのためにはコンタクトプラグのコンタクト面積はできるだけ大きくする必要がある。また、市松模様状に配置されたソースセルとドレインセルからなる横型ＭＯＳトランジスタでは、ソースのコンタクトの面積は、ベース電位を固定するＰ導電型領域とＮ導電型のソース領域を共通に接続するため、ドレインのコンタクトの面積に較べて一般的に大きな面積が必要である。しかしながら、コンタクト面積を大きく設定するほど、上記したコンタクトホールの金属埋め込み性は悪化する。

この問題を解決するため、上記半導体装置においては、ソースコンタクトプラグを、ドレインコンタクトプラグのコンタクト面内における最小幅より小さな最小幅を有する小コンタクトプラグの複数個の組み合わせで構成している。これによって、ソースのコンタクト面積をドレインのコンタクト面積より大きく設定しても、ソースコンタクトプラグを構成する各小コンタクトプラグにおいて、金属埋め込み性が悪化することはない。

以上にようにして、上記半導体装置は、ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置とすることができる。

上記半導体装置においては、例えば請求項２に記載のように、前記ドレインコンタクトプラグのコンタクト面内における形状と前記小コンタクトプラグのコンタクト面内における形状が、いずれも、正方形状であるように構成することができる。また、この場合、請求項３に記載のように、前記ソースコンタクトプラグを、前記小コンタクトプラグの５個の組み合わせからなるように構成することが好ましい。

これによれば、市松模様状に配置された各ソースセルとドレインセルにおいて、ドレイン−ソース間に流れる電流を、４回対称の等方的な流れになるように制御することができる。

上記半導体装置においては、例えば請求項４に記載のように、前記ソースコンタクトプラグが、分離して配置された前記小コンタクトプラグの複数個の組み合わせからなるように構成することができる。これによれば、各小コンタクトプラグにおいて、確実な金属埋め込み性を確保することができる。

また、請求項５に記載のように、前記ソースコンタクトプラグが、連結して配置された前記小コンタクトプラグの複数個の組み合わせからなるように構成してもよい。これによれば、前記小コンタクトプラグを分離して配置する場合に較べて金属埋め込み性は劣るものの、小コンタクトプラグの配置密度を高めることができる。

上記半導体装置においては、請求項６に記載のように、前記第１配線層上に、平坦化された第２配線層と第３配線層が形成されてなり、前記第２配線層と第３配線層が、ビアホールプラグによって接続されてなるように構成することが好ましい。

上記半導体装置は、高密度配線に有利なプラグ技術を、コンタクトプラグだけでなく、第２配線層と第３配線層を接続するビアホールプラグにも採用したものである。これによって、上記半導体装置は、制御ＩＣ等との複合化により適した小型の半導体装置とすることができる。

上記第２配線層と第３配線層が形成されてなる半導体装置においては、請求項７に記載のように、ソースに対応した前記第２配線層と第３配線層およびドレインに対応した前記第２配線層と第３配線層が、前記市松模様状に配置されたソースセルとドレインセルからなるセル領域を２分するようにして、当該セル領域を覆ってなることが好ましい。これによって、以下に示すような種々の形状と配置を持ったビアホールプラグを採用することができる。

例えば、請求項８に記載のように、前記ビアホールプラグの接続面内における形状が、ストライプ形状であり、前記ソースとドレインのそれぞれに対応した第２配線層と第３配線層の間で、複数本並んで配置されてなる構成とすることができる。

これによれば、第２配線層と第３配線層が微細化のために薄厚化されている場合であっても、第３配線層のパッド部から上記ビアホールプラグのストライプに沿って大電流を流すことができ、実効的な断面積を増やして配線抵抗を全体として低減することができる。

請求項９に記載のように、前記ビアホールプラグの接続面内における形状が、格子形状であり、前記ソースとドレインのそれぞれに対応した第２配線層と第３配線層の間に配置されてなる構成とすることで、電流経路をより増大することができ、配線抵抗を全体としてさらに低減することができる。

また、後述するパッド部をセル領域の内部に配置する場合には、請求項１０に記載のように、前記ビアホールプラグの接続面内における形状が、ストライプ形状であり、前記ソースとドレインのそれぞれに対応した第２配線層と第３配線層の間で、放射状に配置されてなる構成としてもよい。

前記ソースとドレインのそれぞれに対応した第３配線層を露出するパッド部は、例えば請求項１１に記載のように、前記セル領域の外部に設けてもよいし、請求項１２に記載のように、前記セル領域の内部に設けてもよい。

ワイヤボンディング時における第３配線層の劣化を抑えるためには、パッド部の下方のビアホールプラグ密度を高めることが好ましい。このため、セル領域の外部にパッド部を設ける場合は、複数本並んで配置されてなるストライプ形状のビアホールプラグや格子形状のビアホールプラグが適している。これらは、セル領域の内部にパッド部を設ける場合にも適している。また、前述したように、セル領域の内部にパッド部を設ける場合には、ストライプ形状で放射状に配置されてなるビアホールプラグであってもよい。

前述したように、上記半導体装置は、ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる小型の半導体装置である。上記半導体装置における市松模様状に配置されたソースセルとドレインセルは、任意個数であってよい。従って、上記半導体装置は、請求項１３に記載のように、前記横型ＭＯＳトランジスタが、通常、数百〜数千個の単位セルを並列接続するパワー素子である場合に好適である。

前述したように、上記半導体装置は、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置である。従って、上記半導体装置は、請求項１４に記載のように、前記半導体基板における前記横型ＭＯＳトランジスタと別位置に、ＩＣが配置されてなる場合に好適である。

また、上記半導体装置は、請求項１５に記載のように、モータ等の大電流を制御するパワー素子が必要で、小型化が要求される車載用の半導体装置として好適である。

本発明は、半導体基板にソースセルとドレインセルが市松模様状に配置された横型ＭＯＳトランジスタ（Lateral Diffused Metal Oxide Semiconductor、以下ではＬＤＭＯＳと略記）を有してなる半導体装置に関し、高密度配線に有利なプラグ技術との融合を図るものである。以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、上記本発明の半導体装置を検討するにあたっての基本となる半導体装置を示した図で、図１（ａ）は、半導体装置１００の構造を模式的に示した平面図であり、図１（ｂ）は、図１（ａ）における二点鎖線Ｂ−Ｂに沿った断面を模式的に示した図である。

図１（ａ）に示す半導体装置１００は、図８（ａ）に示す半導体装置９０と類似した構造を有する半導体装置である。すなわち、図１（ａ）に示す半導体装置１００では、図中に一点鎖線で示したように、半導体基板１の主面がメッシュに区切られ、正方形セルに分割されている。分割された正方形セルは、ＬＤＭＯＳ１０１のソースセル１０２，１０３とドレインセル１０４，１０５で構成され、これらが図のように市松模様状に配置されている。この市松模様状に配置されたソースセル１０２，１０３とドレインセル１０４，１０５の隣り合ったセルを一組として、例えばソースセル１０２とドレインセル１０４から図１（ｂ）に示す横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）１０１が構成される。ＬＤＭＯＳ１０１では、符号２１がｎ＋型ドレイン領域、符号２２がｎ＋型ソース領域、符号２３が高濃度ｐ＋型領域となっており、符号２４がＬＯＣＯＳ酸化膜、符号２５がゲート電極、符号２６が層間絶縁膜となっている。尚、図８１（ａ）に示す半導体装置９０の平面図では、半導体基板１が図示されてゲート電極が図示されていないのに対し、図１（ａ）に示す半導体装置１００の平面図では、ゲート電極２５が図示されている。

図１（ａ）に示す半導体装置１００と図８（ａ）に示す半導体装置９０とでは、それぞれ、ＬＤＭＯＳ９１，１０１のソース領域とドレイン領域に接続する配線構造が異なっている。すなわち、図８（ａ）の半導体装置９０では、アルミニウム（Ａｌ）等からなる上層の配線層１３，１４が、それぞれ、ｎ＋型ソース領域８と高濃度ｐ＋型領域９ａおよびｎ＋型ドレイン領域５に直接コンタクトしていた。これに対して、図１（ａ）の半導体装置１００では、図１（ｂ）に示すように、ソースセル１０２，１０３におけるｎ＋型ソース領域２２と高濃度ｐ＋型領域２３およびドレインセル１０４，１０５におけるｎ＋型ドレイン領域２１が、それぞれ、タングステン（Ｗ）等からなるコンタクトプラグ３１，３２によって、アルミニウム（Ａｌ）等の平坦化された第１配線層４１，４２に接続されている。このコンタクトプラグ３１，３２は、例えば、第１配線層４１，４２と同じ材料のアルミニウム（Ａｌ）等で形成するようにしてもよい。この図１（ｂ）に示す平坦化された構造は、次の工程によって形成される。すなわち、層間絶縁膜２６に形成されたコンタクトホールＣｈ内をＷ等で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化し、その後に第１配線層４１，４２を形成する。尚、図１（ａ），（ｂ）における符号３１ａ，３２ａは、それぞれ、コンタクトプラグ３１，３２のｎ＋型ソース領域２２と高濃度ｐ＋型領域２３およびｎ＋型ドレイン領域２１へのコンタクトを示している。

図１（ａ）の半導体装置１００が有するＬＤＭＯＳ１０１は、図８（ａ）の半導体装置９０が有するＬＤＭＯＳ９１と同様で、半導体基板２０にソースセル１０２，１０３とドレインセル１０４，１０５が市松模様状に配置されてなるＬＤＭＯＳである。従って、図１（ａ）の半導体装置１００が有するＬＤＭＯＳ１０１についても、前述したように、例えばストライプ状のソースセルとドレインセルが交互に配置されてなるＬＤＭＯＳに較べて小型化することができ、これに伴ってオン抵抗を低減することができる。

一方、図８（ａ）の半導体装置９０と異なり、図１（ａ）の半導体装置１００では高密度配線に有利なプラグ技術が採用されており、ソースセル１０２，１０３とドレインセル１０４，１０５が、それぞれ、ソースコンタクトプラグ３１とドレインコンタクトプラグ３２によって、平坦化された第１配線層４１，４２に接続されている。このプラグ技術を採用するにあたっては、コンタクトホールＣｈへのタングステン（Ｗ）等の金属埋め込み性が最も問題になると考えられる。

しかるに、図１（ａ）の半導体装置１００におけるＬＤＭＯＳ１０１をパワー素子として用いる場合には、大電流量を取り扱うため配線抵抗はできるだけ小さくする必要があり、そのためにはコンタクトプラグ３１，３２のコンタクト面積はできるだけ大きくする必要がある。また、市松模様状に配置されたソースセル１０２，１０３とドレインセル１０４，１０５からなるＬＤＭＯＳ１０１では、ソースのコンタクト３１ａの面積は、ベース電位を固定するＰ導電型領域（高濃度ｐ＋型領域２３）とＮ導電型のソース領域（ｎ＋型ソース領域２２）を共通に接続するため、ドレインのコンタクト３２ａの面積に較べて一般的に大きな面積が必要である。しかしながら、コンタクト面積を大きく設定するほど、上記したコンタクトホールＣｈの金属埋め込み性は悪化する。

図２は、図１（ａ）に示した半導体装置１００における上記問題を解決する、本発明の半導体装置の一例を示す図で、半導体装置１１０の構造を模式的に示した平面図である。尚、図２の半導体装置１１０において、図１（ａ）に示した半導体装置１００と同様の部分については、同じ符号を付した。また、図２の半導体装置１１０が有するＬＤＭＯＳ１１１の断面構造は、図１（ｂ）に示した半導体装置１００が有するＬＤＭＯＳ１０１の断面構造と基本的に同様であり、図示を省略した。

図２に示す半導体装置１１０も、図１（ａ）に示した半導体装置１００と同様で、半導体基板２０にソースセル１０２，１０３とドレインセル１０４，１０５が市松模様状に配置されたＬＤＭＯＳ１１１を有してなる半導体装置である。また、ソースセル１０２，１０３とドレインセル１０４，１０５は、それぞれ、コンタクトプラグ３１，３２によって、平坦化された第１配線層４１，４２に接続されている。

一方、図２に示す半導体装置１１０のソースセル１０２，１０３に接続するコンタクト３１ｂで示されたソースコンタクトプラグは、ドレインセル１０４，１０５に接続するコンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における最小幅Ｗ２より小さな最小幅Ｗ１を有する、コンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの５個の組み合わせからなっている。これによって、ソースコンタクト３１ｂの面積をドレインコンタクト３２ａの面積より大きく設定しても、ソースコンタクトプラグを構成する各小コンタクト３１ｂ１〜３１ｂ５のプラグにおいて、金属埋め込み性が悪化することはない。

以上にようにして、図２に示す半導体装置１１０は、ソースセル１０２，１０３とドレインセル１０４，１０５が市松模様状に配置された低オン抵抗のＬＤＭＯＳ１１１を有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置とすることができる。

尚、図２に示す半導体装置１１０においては、コンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における形状とコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグのコンタクト面内における形状が、いずれも、正方形状であるように構成されている。また、コンタクト３１ｂで示されたソースコンタクトプラグは、コンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの５個の組み合わせから構成されている。これによれば、市松模様状に配置された各ソースセル１０２，１０３とドレインセル１０４，１０５において、ドレイン−ソース間に流れる電流を、４回対称の等方的な流れになるように制御することができる。

このように、ドレインコンタクトプラグのコンタクト面内における形状と小コンタクトプラグのコンタクト面内における形状は、いずれも、正方形状であることが好ましい。しかしながら、これに限らず、円形状や六方形状であってもよい。さらに、ソースセルとドレインセルが長方形状である場合には、ドレインコンタクトプラグのコンタクト面内における形状と小コンタクトプラグのコンタクト面内における形状も、長方形状であってよい。また、ソースコンタクトプラグを構成する小コンタクトプラグの組み合わせ数も、５個に限らず、任意の複数個であってよい。

図３は、本発明における半導体装置の別の例を示す図で、半導体装置１２０の構造を模式的に示した平面図である。尚、図３の半導体装置１２０においても、図１（ａ）に示した半導体装置１００と同様の部分については、同じ符号を付した。

図３に示す半導体装置１２０も、図２に示した半導体装置１１０と同様に、半導体基板２０にソースセル１０２，１０３とドレインセル１０４，１０５が市松模様状に配置されたＬＤＭＯＳ１２１を有してなる半導体装置である。

図２の半導体装置１１０においては、コンタクト３１ｂで示されたソースコンタクトプラグが、分離して配置されたコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの５個の組み合わせで構成されていた。これによって、コンタクト３１ｂ１〜３１ｂ５で示された各小コンタクトプラグにおいて、確実な金属埋め込み性を確保することができる。

一方、図３に示す半導体装置１２０においては、コンタクト３１ｃで示されたソースコンタクトプラグが、連結して配置されたコンタクト３１ｃ１〜３１ｃ５で示された小コンタクトプラグの５個の組み合わせで構成されている。これによれば、図２の半導体装置１１０のように小コンタクトプラグを分離して配置する場合に較べて金属埋め込み性は劣るものの、コンタクト３１ｃ１〜３１ｃ５で示された小コンタクトプラグの配置密度を高めることができる。

図２と図３に例示した半導体装置１１０，１２０においては、図１（ｂ）に示す第１配線層４１，４２の上層配線は、任意であってよい。以下では、本発明の半導体装置における好ましい上層配線の例を示す。

図４は、本発明における上記好ましい上層配線を有する半導体装置の一例で、半導体装置２００の断面を模式的に示した図である。尚、図４の半導体装置２００において、図１（ｂ）に示した半導体装置１００の各部と同様の部分については、同じ符号を付した。

図４に示す半導体装置２００は、埋め込み酸化膜２７を有するＳＯＩ（Silicon On Insulator）基板２０ａに形成されており、ソースセルとドレインセルが図２，３に示したように市松模様状に配置されたＬＤＭＯＳ２０１を有してなる半導体装置である。また、図４ではＬＤＭＯＳ２０１のソースコンタクトプラグ３１を簡略化して図示しているが、図４の半導体装置２００においても、ソースコンタクトプラグ３１は、図２や図３と同様ににして、ドレインセルに接続するドレインコンタクトプラグ３２のコンタクト面内における最小幅より小さな最小幅を有する小コンタクトプラグの複数個の組み合わせで構成される。半導体装置２００においては、ＬＤＭＯＳ２０１の第１配線層４１，４２上に、アルミニウム（Ａｌ）等からなる平坦化された第２配線層５１，５２と第３配線層６１，６２が形成されており、第２配線層５１，５２と第３配線層６１，６２が、タングステン（Ｗ）等からなるビアホールプラグ７０ａによって接続されている。尚、半導体装置２００においては、第１配線層４１，４２と第２配線層５１，５２の間も、タングステン（Ｗ）等からなるビアホールプラグ８０ａによって接続されている。

また、図４の半導体装置２００においては、パワー素子として用いられるＬＤＭＯＳ２０１だけでなく、ＳＯＩ基板２０ａの別位置に、ＣＭＯＳ（Complementary Metal OxideSemiconductor、相補型ＭＯＳ）２０２で代表して示したＩＣ（Integrated Circuit）が配置されている。ＣＭＯＳ２０２のソース領域とドレイン領域に接続するコンタクトプラグ３０は、ＬＤＭＯＳ２０１のソース領域とドレイン領域に接続するコンタクトプラグ３１，３２と同時に形成されたものである。ＣＭＯＳ２０２の第１配線層４０、第２配線層５０および第３配線層６０は、それぞれ、ＬＤＭＯＳ２０１の第１配線層４１，４２、第２配線層５１，５２および第３配線層６１，６２と同時に形成されたものである。また、ＣＭＯＳ２０２の第２配線層５０と第３配線層６０の間を接続するビアホールプラグ７０ｂおよび第１配線層４０と第２配線層５０の間を接続するビアホールプラグ８０ｂも、それぞれ、ＬＤＭＯＳ２０１のビアホールプラグ７０ａ，８０ａと同時に形成されたものである。尚、ＣＭＯＳ２０２の第１配線層４０、第２配線層５０および第３配線層６０は、一般的に、１μｍ厚以下の微細多層配線とされる。従って、ＬＤＭＯＳ２０１の第１配線層４１，４２、第２配線層５１，５２および第３配線層６１，６２についても、厚膜の配線層を追加することなしに、ＣＭＯＳ２０２の第１配線層４０、第２配線層５０および第３配線層６０と同時に形成したものを利用することが好ましい。

図４に示す半導体装置２００は、高密度配線に有利なプラグ技術を、コンタクトプラグ３０，３１，３２だけでなく、第２配線層５０，５１，５２と第３配線層６０，６１，６２（および第１配線層４０，４１，４２）を接続するビアホールプラグ７０ａ，７０ｂ（およびビアホールプラグ８０ａ，８０ｂ）にも採用したものである。これによって、当該半導体装置２００のように、ＬＤＭＯＳ２０１とＣＭＯＳ２０２で代表して示した制御ＩＣ等のＩＣとの複合化により適した小型の半導体装置とすることができる。

次に、図４に示す半導体装置２００を基にして、ＬＤＭＯＳ２０１の第２配線層５１，５２と第３配線層６１，６２を接続するビアホールプラグ７０ａの好ましい形状と配置について説明する。

図５は、上記ＬＤＭＯＳの第２配線層と第３配線層を接続するビアホールプラグの好ましい形状と配置の一例を示した模式的な平面図である。

図５において、一点鎖線で囲った符号２０３で示した領域は、市松模様状に配置されたソースセルとドレインセルからなるセル領域である。また、破線で囲った符号５１ａ，５２ａで示した部分が、それぞれソースとドレインに対応する第２配線層であり、実線で囲った符号６１ａ，６２ａで示した部分が、それぞれソースとドレインに対応する第３配線層である。ソースに対応した第２配線層５１ａと第３配線層６１ａおよびドレインに対応した第２配線層５１ｂと第３配線層６１ｂが、上記市松模様状に配置されたソースセルとドレインセルからなるセル領域２０３を２分するようにして、セル領域２０３を覆っている。これによって、以下に示すような種々の形状と配置を持ったビアホールプラグを採用することができる。尚、符号６１ａｐ，６２ａｐで示した部分は、ソースとドレインのそれぞれに対応した第３配線層６１ａ，６２ａを露出するパッド部である。

図５においては、第２配線層５１ａ，５２ａと第３配線層６１ａ，６２ａをそれぞれ接続するビアホールプラグ７１，７２の接続面内における形状が、ストライプ形状である。また、ビアホールプラグ７１，７２は、ソースとドレインのそれぞれに対応した第２配線層５１ａ，５２ａと第３配線層６１ａ，６２ａの間で、複数本並んで配置されている。尚、ストライプ形状のビアホールプラグ７１，７２における図中に示した最短幅Ｗ３は、ビアホールへの金属埋め込み性を損なわない範囲で、適宜設定される。

図５に示すビアホールプラグ７１，７２の形状と配置によれば、第２配線層５１ａ，５２ａと第３配線層６１ａ，６２ａが微細化のために１μｍ厚以下に薄厚化されている場合であっても、第３配線層６１ａ，６２ａのパッド部６１ａｐ，６２ａｐからビアホールプラグ７１，７２のストライプに沿って大電流を流すことができ、実効的な断面積を増やして配線抵抗を全体として低減することができる。

図６（ａ），（ｂ）は、それぞれ、ＬＤＭＯＳの第２配線層と第３配線層を接続するビアホールプラグの好ましい形状と配置の別の例を示した模式的な平面図である。尚、図６では、図５に示した各部と同様の部分については、同じ符号を付した。

図６（ａ）の第２配線層５１ａ，５２ａと第３配線層６１ａ，６２ａの間に配置されているビアホールプラグ７３，７４は、接続面内における形状が、格子形状である。図６（ｂ）の第２配線層５１ｂ，５２ｂと第３配線層６１ｂ，６２ｂの間に配置されているビアホールプラグ７３，７４も、接続面内における形状が、格子形状である。図６（ａ），（ｂ）に示すビアホールプラグ７３〜７６のように、接続面内における形状を格子形状とすることで、図５に示したビアホールプラグ７１，７２に較べて、電流経路の断面積をより増大することができ、配線抵抗を全体としてさらに低減することができる。

また、図６（ａ）では、パッド部６１ａｐ，６２ａｐが、セル領域２０３の外部に設けられており、図６（ｂ）では、パッド部６１ｂｐ，６２ｂｐが、セル領域２０４の外部に設けられている。尚、図５に示したストライプ形状のビアホールプラグ７１，７２が第２配線層５１ａ，５２ａと第３配線層６１ａ，６２ａの間で複数本並んで配置されている場合についても、セル領域２０３の内部にパッド部を配置することができる。

図７も、ＬＤＭＯＳの第２配線層と第３配線層を接続するビアホールプラグの好ましい形状と配置の別の例を示した模式的な平面図である。

図７の第２配線層５１ｃ，５２ｃと第３配線層６１ｃ，６２ｃの間に配置されているビアホールプラグ７７，７８は、接続面内における形状が図５と同じストライプ形状であるが、図７においては、これらが放射状に配置されている。尚、図７では、パッド部６１ｃｐ，６２ｃｐをセル領域２０５の内部に配置している。

このように、ソースとドレインのそれぞれに対応した第３配線層を露出するパッド部は、図５や図６（ａ）に示すようにセル領域の外部に設けてもよいし、図６（ｂ）や図７に示すように、セル領域の内部に設けてもよい。パッド部をセル領域の内部に設ける場合には、パッドに向かう電流経路が短くなるため、配線抵抗の低減に有利である。

ワイヤボンディング時における第３配線層の劣化を抑えるためには、パッド部の下方のビアホールプラグ密度を高めて、第３配線層の下部の強度を上げることが好ましい。このため、セル領域の外部にパッド部を設ける場合は、複数本並んで配置されてなるストライプ形状のビアホールプラグや格子形状のビアホールプラグが適している。これらは、セル領域の内部にパッド部を設ける場合にも適している。また、前述したように、セル領域の内部にパッド部を設ける場合には、ストライプ形状で放射状に配置されてなるビアホールプラグであってもよい。

前述したように、上記本発明の半導体装置は、ソースセルとドレインセルが市松模様状に配置された低オン抵抗のＬＤＭＯＳを有してなる小型の半導体装置である。上記半導体装置における市松模様状に配置されたソースセルとドレインセルは、任意個数であってよい。従って、上記半導体装置は、ＬＤＭＯＳが、通常、数百〜数千個の単位セルを並列接続するパワー素子である場合に好適である。また、前述したように、上記本発明の半導体装置は、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置である。従って、上記半導体装置は、前記半導体基板における前記ＬＤＭＯＳと別位置に、ＩＣが配置されてなる場合に好適である。従って、上記半導体装置は、モータ等の大電流を制御するパワー素子が必要で、小型化が要求される車載用の半導体装置として好適である。

本発明の半導体装置を検討するにあたっての基本となる半導体装置を示した図で、（ａ）は、半導体装置１００の構造を模式的に示した平面図であり、（ｂ）は、（ａ）における二点鎖線Ｂ−Ｂに沿った断面を模式的に示した図である。 本発明の半導体装置の一例を示す図で、半導体装置１１０の構造を模式的に示した平面図である。 別の半導体装置の例を示す図で、半導体装置１２０の構造を模式的に示した平面図である。 好ましい上層配線を有する半導体装置の一例で、半導体装置２００の断面を模式的に示した図である。 ＬＤＭＯＳの第２配線層と第３配線層を接続するビアホールプラグの好ましい形状と配置の一例を示した模式的な平面図である。 （ａ），（ｂ）は、それぞれ、ＬＤＭＯＳの第２配線層と第３配線層を接続するビアホールプラグの好ましい形状と配置の別の例を示した模式的な平面図である。 ＬＤＭＯＳの第２配線層と第３配線層を接続するビアホールプラグの好ましい形状と配置の別の例を示した模式的な平面図である。 特許文献１に開示されている半導体装置で、（ａ）は、ＬＤＭＯＳ９１を有する半導体装置９０の構造を模式的に示した平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’線に沿った断面を模式的に示した図である。 特許文献２に開示されている半導体装置で、半導体装置８０の断面を模式的に示した図である。

符号の説明

８０，９０，１００，１１０，１２０，２００ 半導体装置
９１，１０１，１１１，１２１，２０１ 横型ＭＯＳトランジスタ（ＬＤＭＯＳ）
９２，９３，１０２，１０３ ソースセル
９４，９５，１０４，１０５ ドレインセル
３０〜３２ コンタクトプラグ
３１ａ〜３１ｃ （ソース）コンタクト
３１ｂ１〜３１ｂ５，３１ｃ１〜３１ｃ５ 小コンタクト
３２ａ （ドレイン）コンタクト
４０〜４２ 第１配線層
５０〜５２，５１ａ〜５１ｃ，５２ａ〜５２ｃ 第２配線層
６０〜６２，６１ａ〜６１ｃ，６２ａ〜６２ｃ 第３配線層
７０ａ，７０ｂ，７１〜７８，８０ａ，８０ｂ ビアホールプラグ

Claims (15)

1. 半導体基板にソースセルとドレインセルが市松模様状に配置された横型ＭＯＳトランジスタを有してなる半導体装置であって、
   前記ソースセルとドレインセルが、それぞれ、コンタクトプラグによって、平坦化された第１配線層に接続されてなり、
   前記ソースセルに接続するソースコンタクトプラグが、前記ドレインセルに接続するドレインコンタクトプラグのコンタクト面内における最小幅より小さな最小幅を有する小コンタクトプラグの複数個の組み合わせからなることを特徴とする半導体装置。
2. 前記ドレインコンタクトプラグのコンタクト面内における形状と前記小コンタクトプラグのコンタクト面内における形状が、いずれも、正方形状であることを特徴とする請求項１に記載の半導体装置。
3. 前記ソースコンタクトプラグが、前記小コンタクトプラグの５個の組み合わせからなることを特徴とする請求項２に記載の半導体装置。
4. 前記ソースコンタクトプラグが、分離して配置された前記小コンタクトプラグの複数個の組み合わせからなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記ソースコンタクトプラグが、連結して配置された前記小コンタクトプラグの複数個の組み合わせからなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
6. 前記第１配線層上に、平坦化された第２配線層と第３配線層が形成されてなり、
   前記第２配線層と第３配線層が、ビアホールプラグによって接続されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. ソースに対応した前記第２配線層と第３配線層およびドレインに対応した前記第２配線層と第３配線層が、前記市松模様状に配置されたソースセルとドレインセルからなるセル領域を２分するようにして、当該セル領域を覆ってなることを特徴とする請求項６に記載の半導体装置。
8. 前記ビアホールプラグの接続面内における形状が、ストライプ形状であり、
   前記ソースとドレインのそれぞれに対応した第２配線層と第３配線層の間で、複数本並んで配置されてなることを特徴とする請求項７に記載の半導体装置。
9. 前記ビアホールプラグの接続面内における形状が、格子形状であり、
   前記ソースとドレインのそれぞれに対応した第２配線層と第３配線層の間に配置されてなることを特徴とする請求項７に記載の半導体装置。
10. 前記ビアホールプラグの接続面内における形状が、ストライプ形状であり、
    前記ソースとドレインのそれぞれに対応した第２配線層と第３配線層の間で、放射状に配置されてなることを特徴とする請求項７に記載の半導体装置。
11. 前記セル領域の外部に、前記ソースとドレインのそれぞれに対応した第３配線層を露出するパッド部が設けられてなることを特徴とする請求項８または９に記載の半導体装置。
12. 前記セル領域の内部に、前記ソースとドレインのそれぞれに対応した第３配線層を露出するパッド部が設けられてなることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
13. 前記横型ＭＯＳトランジスタが、パワー素子であることを特徴とする請求項１乃至１２のいずれか一項に記載の横型ＭＯＳトランジスタ。
14. 前記半導体基板における前記横型ＭＯＳトランジスタと別位置に、ＩＣが配置されてなることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
15. 前記半導体装置が、車載用であることを特徴とする請求項１乃至１４のいずれか一項に記載の横型ＭＯＳトランジスタ。

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