JP2009105160A - 半導体装置 - Google Patents
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Abstract
【解決手段】上下の配線層5間における層間絶縁膜6に設けられ、それぞれを接続する回路用Via7と、電極パッド4下の層間絶縁膜6に設けられ、一方が電極パッド4と接続された平面リング状の保護用Via9と、保護用Via9の他方のみと接続された配線層5から構成される保護用配線層10と、保護用配線層10の下方の半導体基板の主面に設けられた半導体素子とを有している。表面が露出した電極パッド4の下部を保護用Via9および保護用配線層10で囲み、保護用Via9の幅xが回路用Via7の幅y以上である。
【選択図】図4
Description
図1は本実施の形態における半導体装置(半導体チップ1C)の平面を示す模式図である。半導体チップ1Cを構成する半導体基板1Sの表面には、表面保護膜(パッシベーション膜)によって覆われた素子形成領域2と、その外周の外周領域3とが設けられている。素子形成領域2ではMISFETなどが形成されており、それらと電気的に接続された電極パッド(PAD)4が外部端子として設けられている。また外周領域3では半導体ウエハから半導体チップ1Cを切り出す際のマージン領域を含めて、外部から素子形成領域2内への水分侵入を防止する手段が施されている。
前記実施の形態1では、例えば図3に示したように、平面リングの形状が矩形状の保護用Via9の場合について説明した。これに対して本実施の形態では、保護用Via9の平面リングの形状を種々変形した場合について説明する。図20〜図22は本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9は、例えば図5を参照して説明したように、電極パッド4にプローブピン14が接触したときに発生したストレス16によって、平面リング状の保護用Via9および保護用配線層10の外側にクラック15を進行させないようにしたものである。以下に、保護用Via9の形状以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
前記実施の形態1では、例えば図3に示したように、平面リングの形状が矩形状の保護用Via9を1つ用いた場合について説明した。これに対して本実施の形態では、保護用Via9のリング内側に別のVia(以下、内側Viaという)を設ける場合について説明する。図23は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9および内側Via21は、例えば図5に示したように、平面リング状の保護用Via9上の電極パッド4にプローブピン14が接触したときに発生したストレス16によって、リング外側にクラック15を進行させないようにしたものである。以下に、内側Via21を設ける以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、内側Via21は、保護用Via9と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
本実施の形態では、前記実施の形態1で示した平面リング状の保護用Via9(例えば図3参照)のリング内側にVia(以下、内側Viaという)を設ける場合について説明する。図24〜図31は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9および内側Via21は、例えば図5に示したように、平面リング状の保護用Via9上の電極パッド4にプローブピン14が接触したときに発生したストレス16によって、保護用Via9の外側にクラック15を進行させないようにしたものである。以下に、内側Via21を設ける以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、内側Via21は、保護用Via9と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
本実施の形態では、前記実施の形態1で示した平面リング状の保護用Via9(例えば図3参照)のリング内側にVia(以下、内側Viaという)を設ける場合について説明する。図32〜図34は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9および内側Via21は、例えば図5に示したように、平面リング状の保護用Via9上の電極パッド4にプローブピン14が接触したときに発生したストレス16によって、保護用Via9の外側にクラック15を進行させないようにしたものである。以下に、内側Via21を設ける以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、内側Via21は、保護用Via9と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
図35は本実施の形態における半導体装置の要部の断面を示す模式図である。前記実施の形態1では、例えば図2に示したように、4層の配線層5のうち最上層である第4層の配線層5M4の一部に電極パッド4、その下の第3層の配線層5M3の一部に保護用配線層10、電極パッド4と保護用配線層10との間に保護用Via9を設けた場合について説明した。これに対して本実施の形態では、図35に示すように、配線層5M3ではなく、その下の第2層の配線層5M2に保護用配線層10を設け、電極パッド4と保護用配線層10との間に2つの保護用Via9、23およびそれらを接続する中間層22を設けている点のみが相違する。
図36は本実施の形態における半導体装置の要部の断面を示す模式図である。前記実施の形態1では、例えば図2に示したように、4層の配線層5のうち最上層である第4層の配線層5M4の一部に電極パッド4、その下の第3層の配線層5M3の一部に保護用配線層10、電極パッド4と保護用配線層10との間に保護用Via9を設けた場合について説明した。これに対して本実施の形態では、図36に示すように、第3層の配線層5M3ではなく、その下の第2層の配線層5M2に保護用配線層10を設け、電極パッド4と保護用配線層10との間に2つの保護用Via9、23を設けている点のみが相違する。
前記実施の形態1は、例えば図5を参照して説明したように、電極パッド4にプローブピン14が接触したときに電極パッド4下の層間絶縁膜6にクラック15が発生することを考慮して、平面リング状の保護用Via9および保護用配線層10の外側にクラック15を進行させないようにしたものである。本実施の形態は、電極パッド下の層間絶縁膜6にクラック15を発生させるのを防止して、保護用Via9および保護用配線層10の外側にクラック15を進行させないようにするものである。以下に、前記実施の形態1と相違する点を中心に説明する。
前記実施の形態8は、例えば図38を参照して説明したように、保護用Via9および保護用配線層10で囲まれた層間絶縁膜6に、内側Via21および空隙24を設けたものである。本実施の形態は、電極パッド4下において保護用Via9および保護用配線層10で囲まれた層間絶縁膜6に、空隙24のみを設けるものである。以下に、前記実施の形態8と相違する点を中心に説明する。
前記実施の形態8は、例えば図38を参照して説明したように、保護用Via9および保護用配線層10で囲まれた層間絶縁膜6に、内側Via21および空隙24を設けたものである。本実施の形態は、電極パッド4下において保護用Via9、23、保護用配線層10および中間層22で囲まれた層間絶縁膜6に、空隙24を有する内側配線層26を設けるものである。以下に、前記実施の形態8と相違する点を中心に説明する。
前記実施の形態1〜10では、配線層として、アルニミウムを主成分とする配線を例示したが、本実施の形態では、銅を主成分とする配線を含む場合について説明する。
前記実施の形態1〜11では、電極パッド4の下方の活性領域にMISFET12等の半導体素子や配線層5を形成した場合を例示したが、本実施の形態では図64に示すように、ダミー活性領域DLおよびダミー配線DMを形成した場合を例示している。
1S 半導体基板
2 素子形成領域
3 外周領域
4 電極パッド
4a 接触領域
5、5M1、5M2、5M3、5M4 配線層
5a 金属膜
6、6a、6b、6c 層間絶縁膜
7 回路用Via
7a 孔
8 表面保護膜
8a パッド開口部
9 保護用Via
9a 溝
10 保護用配線層
11 素子分離領域
12 MISFET
12a 絶縁膜
12b 導電性膜
12c 半導体領域
13 コンタクト
14 プローブピン
15 クラック
16 ストレス
17 配線層
18 電極
19 ホトレジスト膜
20 金属膜
21 内側Via
21a 溝
22 中間層
23 保護用Via
24 空隙
25 緩衝領域
26 内側配線層
27 溝
28 バリアメタル膜
29 材料膜
30 孔
DL ダミー活性領域
DM ダミー配線
Claims (19)
- 半導体基板上に、それぞれが層間絶縁膜を介して設けられた複数の配線層と、
前記複数の配線層のうち上下の配線層間における前記層間絶縁膜に設けられ、前記上下の配線層間を接続する回路用Viaと、
前記複数の配線層上に設けられた表面保護膜と、
前記複数の配線層の最上層の一部に設けられ、前記表面保護膜に設けられた開口部によって露出した電極パッドと、
前記電極パッド下の前記層間絶縁膜に設けられ、一方が前記電極パッドを構成する前記最上層と接続された平面リング状の第1保護用Viaと、
前記複数の配線層のうち、前記電極パッド下方に設けられ、前記第1保護用Viaの他方のみと接続された保護用配線層と、
前記保護用配線層の下方の前記半導体基板の主面に設けられた半導体素子と、
を有し、
前記第1保護用Viaの幅は前記回路用Viaの幅以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
平面リング状の前記第1保護用Viaで囲まれた平面領域は、前記開口部の平面領域より大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1保護用Viaの平面リング状は矩形状であって、角部の幅が辺部の幅より大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1保護用Viaの平面リング状は角部が8以上となる形状であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1保護用Viaの平面リング状は円形状であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1保護用Viaの平面リング状は長方形状であって、長辺の幅が短辺の幅より太いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
平面リング状の前記第1保護用Viaの内側には、前記第1保護用Viaより幅が小さい平面リング状の内側Viaが設けられていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
平面リング状の前記第1保護用Viaの内側には、内側Viaが設けられており、
前記第1保護用Viaと前記内側Viaとの距離は、前記内側Via間の距離より大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
平面リング状の前記第1保護用Viaの内側には、平面メッシュ状の内側Viaが設けられており、
前記平面メッシュ状の交点以外の前記内側Viaの幅が、前記回路用Viaの幅と同じであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
平面リング状の前記第1保護用Viaの内側には、平面リング状の多重の内側Viaが設けられており、
前記多重の内側Viaの一部の幅が、前記回路用Viaの幅と同じであることを特徴とする半導体装置。 - 半導体基板上に、それぞれが層間絶縁膜を介して設けられた複数の配線層と、
前記複数の配線層のうち上下の配線層間における前記層間絶縁膜に設けられ、前記上下の配線層間を接続する回路用Viaと、
前記複数の配線層上に設けられた表面保護膜と、
前記複数の配線層の最上層の一部に設けられ、前記表面保護膜に設けられた開口部によって露出した電極パッドと、
前記電極パッド下の前記層間絶縁膜に設けられ、一方が前記電極パッドを構成する前記最上層と接続された平面リング状の第1保護用Viaと、
前記複数の配線層のうち、前記電極パッド下方に設けられ、前記第1保護用Viaの他方と接続された平面リング状の中間層と、
前記中間層下の前記層間絶縁膜に設けられ、一方が前記中間層と接続された平面リング状の第2保護用Viaと、
前記複数の配線層のうち、前記電極パッド下方に設けられ、前記第2保護用Viaの他方のみと接続された保護用配線層と、
前記保護用配線層の下方の前記半導体基板の主面に設けられた半導体素子と、
を有し、
前記第1保護用Viaの幅および前記第2保護用Viaの幅は前記回路用Viaの幅以上であることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
平面リング状の前記第1保護用Viaで囲まれた平面領域は、前記開口部の平面領域より大きいことを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
平面リング状の前記中間層で囲まれ、前記複数の配線層のうち他の前記配線層とは電気的に分離された平面リング状の多重の内側配線層が設けられており、
前記多重の内側配線層間には、前記層間絶縁膜によって空隙が設けられていることを特徴とする半導体装置。 - 半導体基板上に、それぞれが層間絶縁膜を介して設けられた複数の配線層と、
前記複数の配線層のうち上下の配線層間における前記層間絶縁膜に設けられ、前記上下の配線層間を接続する回路用Viaと、
前記複数の配線層上に設けられた表面保護膜と、
前記複数の配線層の最上層の一部に設けられ、前記表面保護膜に設けられた開口部によって露出した電極パッドと、
前記電極パッド下の前記層間絶縁膜に設けられ、一方が前記電極パッドを構成する前記最上層と接続された平面リング状の第1保護用Viaと、
前記第1保護用Via下の前記層間絶縁膜に設けられ、一方が前記第1保護用Viaの他方と接続された平面リング状の第2保護用Viaと、
前記複数の配線層のうち、前記電極パッド下方に設けられ、前記第2保護用Viaの他方のみと接続された保護用配線層と、
前記保護用配線層の下方の前記半導体基板の主面に設けられた半導体素子と、
を有し、
前記第1保護用Viaの幅および前記第2保護用Viaの幅は前記回路用Viaの幅以上であることを特徴とする半導体装置。 - 請求項14記載の半導体装置において、
平面リング状の前記第1保護用Viaで囲まれた平面領域は、前記開口部の平面領域より大きいことを特徴とする半導体装置。 - 請求項14記載の半導体装置において、
前記保護用配線層は、前記最上層から2つ下の前記配線層に構成されており、
前記第1保護用Viaは、前記電極パッド下の前記層間絶縁膜から、前記最上層から1つ下の前記配線層と前記保護用配線層との間の前記層間絶縁膜まで設けられており、
前記第1保護用Viaの一部と、前記第2保護用Viaの一部とが重複して接続されていることを特徴とする半導体装置。 - 半導体基板上に、それぞれが層間絶縁膜を介して設けられた複数の配線層と、
前記複数の配線層のうち上下の配線層間における前記層間絶縁膜に設けられ、前記上下の配線層間を接続する回路用Viaと、
前記複数の配線層上に設けられた表面保護膜と、
前記複数の配線層の最上層の一部に設けられ、前記表面保護膜に設けられた開口部によって露出した電極パッドと、
前記電極パッド下の前記層間絶縁膜に設けられ、一方が前記電極パッドを構成する前記最上層と接続された平面リング状の第1保護用Viaと、
前記複数の配線層のうち、前記電極パッド下方に設けられ、前記第1保護用Viaの他方のみと接続された保護用配線層と、
前記保護用配線層の下方の前記半導体基板の主面に設けられた半導体素子と、
平面リング状の前記第1保護用Viaで囲まれた前記層間絶縁膜に設けられた溝と、
を有し、
前記溝の内部には、空隙が設けられていることを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
平面リング状の前記第1保護用Viaで囲まれた平面領域は、前記開口部の平面領域より大きいことを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
前記溝の幅が、前記回路用Viaの幅より大きく、
前記溝を埋め込む金属膜によって前記空隙が設けられていることを特徴とする半導体装置。
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012033796A (ja) * | 2010-08-02 | 2012-02-16 | Panasonic Corp | 半導体装置 |
JP2012216772A (ja) * | 2011-03-29 | 2012-11-08 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
JP2013084711A (ja) * | 2011-10-07 | 2013-05-09 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
JP2013236066A (ja) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
WO2013176203A1 (ja) * | 2012-05-25 | 2013-11-28 | 株式会社村田製作所 | 半導体装置 |
WO2013187187A1 (ja) * | 2012-06-15 | 2013-12-19 | セイコーインスツル株式会社 | 半導体装置 |
WO2014119348A1 (ja) * | 2013-02-01 | 2014-08-07 | セイコーインスツル株式会社 | 半導体装置 |
JP2015002234A (ja) * | 2013-06-14 | 2015-01-05 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
WO2015040798A1 (ja) * | 2013-09-20 | 2015-03-26 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
JP2015103776A (ja) * | 2013-11-28 | 2015-06-04 | 日本電信電話株式会社 | 多層配線用パッド構造 |
JP2017147475A (ja) * | 2017-06-06 | 2017-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10062655B2 (en) | 2012-12-13 | 2018-08-28 | Renesas Electronics Corporation | Semiconductor device |
JP2020004756A (ja) * | 2018-06-25 | 2020-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011033496A1 (en) * | 2009-09-16 | 2011-03-24 | Maradin Technologies Ltd. | Micro coil apparatus and manufacturing methods therefor |
KR20120069119A (ko) * | 2010-12-20 | 2012-06-28 | 에스케이하이닉스 주식회사 | 반도체 장치 |
JP5922331B2 (ja) * | 2011-02-02 | 2016-05-24 | ラピスセミコンダクタ株式会社 | 半導体装置の配線構造及びその製造方法 |
JP5837783B2 (ja) * | 2011-09-08 | 2015-12-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US20130320522A1 (en) * | 2012-05-30 | 2013-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Re-distribution Layer Via Structure and Method of Making Same |
JP2015032661A (ja) * | 2013-08-01 | 2015-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置とその製造方法および半導体装置の実装方法 |
JP6249960B2 (ja) | 2014-01-29 | 2017-12-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9230941B2 (en) * | 2014-03-28 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding structure for stacked semiconductor devices |
US10109599B2 (en) * | 2016-12-21 | 2018-10-23 | Globalfoundries Inc. | Integrated circuit structure with continuous metal crack stop |
CN108666287B (zh) * | 2017-04-01 | 2020-07-28 | 中芯国际集成电路制造(北京)有限公司 | 一种焊盘结构 |
JP2019054199A (ja) * | 2017-09-19 | 2019-04-04 | 東芝メモリ株式会社 | 半導体装置 |
US10896888B2 (en) * | 2018-03-15 | 2021-01-19 | Microchip Technology Incorporated | Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond |
US11004812B2 (en) * | 2018-09-18 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method of forming the same |
US11121047B2 (en) * | 2019-03-14 | 2021-09-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure |
US11217496B2 (en) * | 2019-05-07 | 2022-01-04 | Globalfoundries Singapore Pte. Ltd. | Test pad with crack stop protection |
JP2021044399A (ja) * | 2019-09-11 | 2021-03-18 | キオクシア株式会社 | 半導体装置およびその製造方法 |
US11309266B2 (en) * | 2020-05-28 | 2022-04-19 | Nanya Technology Corporation | Semiconductor device structure with air gap and method for forming the same |
KR20220033207A (ko) * | 2020-09-09 | 2022-03-16 | 삼성전자주식회사 | 반도체 칩 및 이를 포함하는 반도체 패키지 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07153922A (ja) * | 1993-08-05 | 1995-06-16 | At & T Corp | 集積回路 |
JP2000036510A (ja) * | 1998-05-04 | 2000-02-02 | Lucent Technol Inc | 集積回路用ボンド・パッド設計 |
JP2005116562A (ja) * | 2003-10-02 | 2005-04-28 | Renesas Technology Corp | 半導体装置 |
JP2005123587A (ja) * | 2003-09-26 | 2005-05-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2005142553A (ja) * | 2003-10-15 | 2005-06-02 | Toshiba Corp | 半導体装置 |
JP2005327913A (ja) * | 2004-05-14 | 2005-11-24 | Renesas Technology Corp | 半導体装置 |
JP2005327763A (ja) * | 2004-05-12 | 2005-11-24 | Nec Electronics Corp | 半導体装置 |
JP2006165419A (ja) * | 2004-12-10 | 2006-06-22 | Elpida Memory Inc | 半導体装置 |
JP2007019128A (ja) * | 2005-07-06 | 2007-01-25 | Sony Corp | 半導体装置 |
JP2007214349A (ja) * | 2006-02-09 | 2007-08-23 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0923126A1 (en) * | 1997-12-05 | 1999-06-16 | STMicroelectronics S.r.l. | Integrated electronic device comprising a mechanical stress protection structure |
US6955981B2 (en) * | 2002-09-13 | 2005-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pad structure to prompt excellent bondability for low-k intermetal dielectric layers |
US7049701B2 (en) * | 2003-10-15 | 2006-05-23 | Kabushiki Kaisha Toshiba | Semiconductor device using insulating film of low dielectric constant as interlayer insulating film |
US7057296B2 (en) * | 2003-10-29 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bonding pad structure |
KR100827653B1 (ko) * | 2004-12-06 | 2008-05-07 | 삼성전자주식회사 | 상변화 기억 셀들 및 그 제조방법들 |
-
2007
- 2007-10-22 JP JP2007274216A patent/JP5329068B2/ja not_active Expired - Fee Related
-
2008
- 2008-09-28 US US12/239,809 patent/US20090102059A1/en not_active Abandoned
-
2013
- 2013-06-21 US US13/924,175 patent/US20130285057A1/en not_active Abandoned
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07153922A (ja) * | 1993-08-05 | 1995-06-16 | At & T Corp | 集積回路 |
JP2000036510A (ja) * | 1998-05-04 | 2000-02-02 | Lucent Technol Inc | 集積回路用ボンド・パッド設計 |
JP2005123587A (ja) * | 2003-09-26 | 2005-05-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2005116562A (ja) * | 2003-10-02 | 2005-04-28 | Renesas Technology Corp | 半導体装置 |
JP2005142553A (ja) * | 2003-10-15 | 2005-06-02 | Toshiba Corp | 半導体装置 |
JP2005327763A (ja) * | 2004-05-12 | 2005-11-24 | Nec Electronics Corp | 半導体装置 |
JP2005327913A (ja) * | 2004-05-14 | 2005-11-24 | Renesas Technology Corp | 半導体装置 |
JP2006165419A (ja) * | 2004-12-10 | 2006-06-22 | Elpida Memory Inc | 半導体装置 |
JP2007019128A (ja) * | 2005-07-06 | 2007-01-25 | Sony Corp | 半導体装置 |
JP2007214349A (ja) * | 2006-02-09 | 2007-08-23 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012033796A (ja) * | 2010-08-02 | 2012-02-16 | Panasonic Corp | 半導体装置 |
JP2012216772A (ja) * | 2011-03-29 | 2012-11-08 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
JP2013084711A (ja) * | 2011-10-07 | 2013-05-09 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
JP2013236066A (ja) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
US10153307B2 (en) | 2012-04-13 | 2018-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with reduced electrostatic discharge (ESD) in a manufacturing process |
WO2013176203A1 (ja) * | 2012-05-25 | 2013-11-28 | 株式会社村田製作所 | 半導体装置 |
WO2013187187A1 (ja) * | 2012-06-15 | 2013-12-19 | セイコーインスツル株式会社 | 半導体装置 |
US10062655B2 (en) | 2012-12-13 | 2018-08-28 | Renesas Electronics Corporation | Semiconductor device |
WO2014119348A1 (ja) * | 2013-02-01 | 2014-08-07 | セイコーインスツル株式会社 | 半導体装置 |
JP2014150190A (ja) * | 2013-02-01 | 2014-08-21 | Seiko Instruments Inc | 半導体装置 |
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