JP2015032661A - 半導体装置とその製造方法および半導体装置の実装方法 - Google Patents

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一仁 一之瀬
Kazuhito Ichinose
一仁 一之瀬
誠志 村中
Masashi Muranaka
誠志 村中
和幸 大森
Kazuyuki Omori
和幸 大森
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、半導体基板上に第１絶縁膜ＩＮＳ３を介して形成された第１配線Ｍ３と、第１配線Ｍ３を覆い、ＣＭＰが施された平坦の上面を有する無機膜からなる第２絶縁膜ＰＶ２と、第２絶縁膜ＰＶ２上に形成された第２絶縁膜ＰＶ２よりも耐湿性の高い無機膜からなる第３絶縁膜ＰＶ３と、第３絶縁膜ＰＶ３上に形成された第２配線ＷＭとを有する。そして、第２配線ＷＭの膜厚は、第１配線Ｍ３の膜厚の１０倍以上であり、第２配線ＷＭは、第３絶縁膜ＰＶ３との間に有機絶縁膜を介在させることなく第３絶縁膜ＰＶ３上に位置している。【選択図】図３

Description

本発明は、半導体装置とその製造方法および半導体装置の実装方法に関し、例えば、Ｃｕからなる厚膜の最上層配線を備えた半導体装置とその製造方法および半導体装置の実装方法に好適に利用できるものである。
近年では、1つの半導体チップを様々な実装形態に対応させたいという要求が有る。例えば、ワイヤボンディング用に狭ピッチに配置された外部端子を、ＷＰＰ等のバンプ電極用の比較的広いピッチの外部端子に変換する際に、半導体チップ表面にＣｕからなる厚膜の再配線（再配線層、最上層配線）が使用されている。
この再配線層は、上記のような外部端子のピッチ変換という用途以外にも使用されており、例えば、特開２００７−７３６１１号公報（特許文献１）には、半導体ウエハ（基板）上に、再配線を用いて受動素子とそれに接続された配線とを形成する技術が開示されている。具体的には、基板上に形成されたアルミニウムＡｌからなる下層配線を覆うように、酸化シリコン膜、窒化シリコン膜およびポリイミド樹脂膜からなる３層絶縁膜が形成されている。下層配線は、この３層絶縁膜に形成された開口部の底部にパッド部を有し、Ｃｕからなる再配線の一端は、パッド部に接続しており、他端部は３層絶縁膜上に延在し、バンプ電極に接続されている。バンプ電極にかかる応力を緩和するために、酸化シリコン膜と窒化シリコン膜の積層構造の膜厚より、その上に形成されたポリイミド膜の膜厚は、相対的に厚くなっている。
また、特開平１０−９２８１７号公報（特許文献２）には、誘電率の低い埋め込み絶縁膜と誘電率が高く耐吸湿性の高いパッシベーション膜とを順次堆積し、これらの複合膜で配線の表面保護膜を形成することが開示されている。そして、誘電率の低い埋め込み絶縁膜としては、プラズマＣＶＤで堆積したＴＥＯＳ膜、パッシベーション膜としては、プラズマＣＶＤで堆積した窒化シリコン膜が開示されており、窒化シリコン膜堆積前にＴＥＯＳ膜にＣＭＰを施して平坦化することが開示されている。特許文献２によれば、パッシベーション膜は、段差部のカバレジ不良を考慮する必要がなく、ピンホールやクラックの発生、局所的なストレス増大などの心配が不要となり、パッシベーションの膜厚を必要最小限の厚さに設定できるとの記載が有る。つまり、ＣＭＰによるＴＥＯＳ膜の平坦化は、その上に形成するパッシベーション膜を薄くするために実施されている。
特開２００７−７３６１１号公報 特開平１０−９２８１７号公報
本発明者らは、再配線層を配線として利用することにより半導体装置の高速化を検討している。本発明者らの検討によれば、特許文献１のように再配線の下にポリイミド樹脂膜を有する構造では、再配線層の高密度配置が困難であることが判明した。更に、単純にポリイミド樹脂膜を取り除いた構造にすると、再配線層の下層の絶縁膜にクラックが発生し、例えば、耐湿性等の観点で半導体装置の信頼性が低下することが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に第１絶縁膜を介して形成された第１配線と、第１配線を覆い、ＣＭＰが施された平坦の上面を有する無機膜からなる第２絶縁膜と、第２絶縁膜上に形成された第２絶縁膜よりも耐湿性の高い無機膜からなる第３絶縁膜と、第３絶縁膜上に形成された第２配線とを有する。そして、第２配線の膜厚は、第１配線の膜厚の１０倍以上であり、第２配線は、第３絶縁膜との間に有機絶縁膜を介在させることなく第３絶縁膜上に位置している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の全体構造を示す断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置に係るウエハの平面図である。 一実施の形態の半導体装置の実装方法を示すプロセスフロー図である。 一実施の形態の半導体装置に係る技術的課題を示す要部断面図である。 一実施の形態の半導体装置に係るウエハ厚さとウエハ反り量の関係を示した図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置を、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図である。図１は、半導体装置の最上層配線である再配線層の平面パターンを示しており、半導体装置（半導体チップ）のコーナー部における一部分のみの平面パターンを示している。
図１に示すように、再配線層（再配線）ＷＭは、矩形状のボンディングパッドＢＰ部分とボンディングパッドＢＰから延びる配線ＷＭＷ部分とを有する。ボンディングパッドＢＰは、半導体装置ＳＤの端部に沿って配置され、ボンディングパッドＢＰから半導体装置ＳＤの内部方向に配線ＷＭＷ部分が延びている。図示しないが、半導体装置ＳＤには、後述するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されており、配線ＷＭＷ部分の一端は、このＭＩＳＦＥＴに電気的に接続されている。配線ＷＭＷ部分の他端は、ボンディングパッドＢＰに接続されており、ボンディングパッドＢＰと一体になっている。図示しないが、ボンディングパッドＢＰには、後述するボンディングワイヤが電気的に接続されている。
図２は、本実施の形態の半導体装置ＳＤの全体構造の断面図である。半導体装置ＳＤは、ＣｕリードフレームからなるダイパッドＤＰに搭載されており、ダイパッドＤＰの周囲には、Ｃｕリードフレームからなる複数のリード端子ＬＴが放射状に配置されている。半導体装置ＳＤのボンディングパッドＢＰとリード端子ＬＴとは、ＣｕからなるボンディングワイヤＢＷにより電気的に接続されている。半導体装置ＳＤ、ボンディングワイヤＢＷ、ダイパッドＤＰおよび複数のリード端子ＬＴは、エポキシ樹脂からなる封止体ＲＢにより封止されている。半導体装置ＳＤ、ボンディングワイヤＢＷ、ダイパッドＤＰ、複数のリード端子ＬＴおよび封止体ＲＢで構成された半導体装置ＳＤの全体構造を封止型半導体装置と呼ぶが、封止型半導体装置を単に半導体装置ＳＤと呼ぶ場合もある。封止型半導体装置は矩形形状を有し、底面では、封止体ＲＢから複数のリード端子ＬＴの各々の一部分とダイパッドＤＰの一部分とが露出している。また、複数のリード端子ＬＴは、封止型半導体装置ＳＤの側面においても封止体ＲＢから露出している。
図３は、本実施の形態の半導体装置ＳＤの要部断面図である。シリコンからなるＰ型半導体基板ＳＢの主面（表面）には、複数のＰ型ウエル領域ＰＷと複数のＮ型ウエル領域ＮＷが形成されており、Ｐ型ウエル領域ＰＷ内には、Ｎ型ＭＩＳＦＥＴが形成され、Ｎ型ウエル領域ＮＷにはＰ型ＭＩＳＦＥＴが形成される。半導体基板ＳＢの表面には酸化シリコン膜等の絶縁膜で構成された素子分離膜（素子分離領域）ＳＴＩが部分的に形成されている。素子分離膜ＳＴＩはＰ型ウエル領域ＰＷ内およびＮ型ウエル領域ＮＷ内において、Ｎ型ＭＩＳＦＥＴ形成領域およびＰ型ＭＩＳＦＥＴ形成領域を規定している。つまり、平面視において、Ｐ型ウエル領域ＰＷ内の素子分離膜ＳＴＩに囲まれた領域にＮ型ＭＩＳＦＥＴが１つまたは複数形成される。また、平面視において、Ｎ型ウエル領域ＮＷ内の素子分離膜ＳＴＩに囲まれた領域にＰ型ＭＩＳＦＥＴが１つまたは複数形成される。Ｎ型ＭＩＳＦＥＴは、素子分離膜ＳＴＩに接するＮ型のソース領域ＮＳＤおよびＮ型のドレイン領域ＮＳＤと、ソース領域ＮＳＤとドレイン領域ＮＳＤの間のチャネル形成領域ＮＣＨと、チャネル形成領域ＮＣＨ上にゲート絶縁膜ＮＧＩを介して形成されたゲート電極ＮＧとからなる。Ｐ型ＭＩＳＦＥＴは、素子分離膜ＳＴＩに接するＰ型のソース領域ＰＳＤおよびＰ型のドレイン領域ＰＳＤと、ソース領域ＰＳＤとドレイン領域ＰＳＤの間のチャネル形成領域ＰＣＨと、チャネル形成領域ＰＣＨ上にゲート絶縁膜ＰＧＩを介して形成されたゲート電極ＰＧとからなる。
Ｎ型ＭＩＳＦＥＴ、Ｐ型ＭＩＳＦＥＴおよび素子分離膜ＳＴＩは、窒化シリコン膜からなるエッチングストッパ膜ＥＳＴで覆われている。更に、エッチングストッパ膜ＥＳＴ上には、第１層間絶縁膜ＩＮＳ１が形成されており、第１層間絶縁膜ＩＮＳ１は、サブ層間絶縁膜ＳＩＮＳ１１とサブ層間絶縁膜ＳＩＮＳ１２の積層構造で構成されている。サブ層間絶縁膜ＳＩＮＳ１１は、エッチングストッパ膜ＥＳＴ上に形成されたＢＰ（Ｂｏｒｏｎ，Ｐｈｏｓｐｈｏｒｕｓ）−ＴＥＯＳ膜からなり、サブ層間絶縁膜ＳＩＮＳ１２は、サブ層間絶縁膜ＳＩＮＳ１１上にプラズマＣＶＤ法にて形成されたＰ−ＳｉＯ膜からなる。サブ層間絶縁膜ＳＩＮＳ１２、サブ層間絶縁膜ＳＩＮＳ１１およびエッチングストッパ膜ＥＳＴには複数のコンタクトホールＣＴが形成され、コンタクトホールＣＴはタングステン膜を有する第１プラグ電極ＰＬＵＧ１で埋められている。第１プラグ電極ＰＬＵＧ１は、例えば、Ｎ型ＭＩＳＦＥＴのソース領域ＮＳＤおよびドレイン領域ＮＳＤおよびＰ型ＭＩＳＦＥＴのソース領域ＰＳＤに電気的に接続されている。コンタクトホールＣＴ開口に際し、エッチングストッパ膜ＥＳＴは、サブ層間絶縁膜ＳＩＮＳ１１とサブ層間絶縁膜ＳＩＮＳ１２に対してエッチング選択比が大となる条件でエッチングを行うことにより、コンタクトホールＣＴ形成時の半導体基板ＳＢの削れを低減できる。
第１層間絶縁膜ＩＮＳ１上には、複数の第１配線Ｍ１が形成されており、第１配線Ｍ１は、銅（Ｃｕ）を含有するアルミニウム（Ａｌ）配線であり、アルミニウム配線の下層には、チタンＴｉと窒化チタンＴｉＮの積層膜、アルミニウム配線の上層には窒化チタンＴｉＮを有する。つまり、第１配線Ｍ１は、下層からチタンＴｉ、窒化チタンＴｉＮ、銅を含有するアルミニウム配線および窒化チタンＴｉＮの積層構造である。因みに、第１配線Ｍ１の膜厚は、４００ｎｍ〜５００ｎｍ程度であり、銅を含有するアルミニウム配線が３５０ｎｍ〜４５０ｎｍ程度の膜厚を有している。第１配線Ｍ１は、第１プラグ電極ＰＬＵＧ１の上に位置して、電気的に第１プラグ電極ＰＬＵＧ１に接続されている。
また、第１配線Ｍ１は、複数の第１ダミー配線ＭＤ１を有している。第１ダミー配線ＭＤ１は、第１プラグ電極ＰＬＵＧ１に接続されず、電気的にはフローティングである。複数の第１ダミー配線ＭＤ１の各々は、第１配線Ｍ１が存在しない領域において、所定の間隔をもって等しいピッチで行列状に配置されている。第１ダミー配線ＭＤ１は、平面視において矩形形状を有する。
第１配線Ｍ１および第１ダミー配線ＭＤ１を覆うように第２層間絶縁膜ＩＮＳ２が形成されており、第２層間絶縁膜ＩＮＳ２は、サブ層間絶縁膜ＳＩＮＳ２１とサブ層間絶縁膜ＳＩＮＳ２２の積層構造で構成されている。下層のサブ層間絶縁膜ＳＩＮＳ２１は、酸化シリコン膜であり、段差被覆性の良いHigh Density Plasma CVD法により成膜したＵＳＧ（Undope Silicate Glass）膜（ＨＤＰ−ＵＳＧ）であり、上層のサブ層間絶縁膜ＳＩＮＳ２２は、プラズマＣＶＤ法により成膜したＴＥＯＳ膜（Ｐ−ＴＥＯＳ）である。第２層間絶縁膜ＩＮＳ２は、ＣＭＰにより平坦化された平らな表面を有する。第２層間絶縁膜ＩＮＳ２には複数の第１ビアホールＶ１が形成され、第１ビアホールＶ１はタングステン膜を有する第２プラグ電極ＰＬＵＧ２で埋められている。第２プラグ電極ＰＬＵＧ２は、第１配線Ｍ１に電気的に接続されている。
第２層間絶縁膜ＩＮＳ２上には、複数の第２配線Ｍ２が形成されており、第２配線Ｍ２は第１配線Ｍ１と同様の部材で同様の構造であり、第２プラグ電極ＰＬＵＧ２を介して第１配線Ｍ１に電気的に接続されている。また、第１ダミー配線ＭＤ１と同様の第２ダミー配線ＭＤ２が第２層間絶縁膜ＩＮＳ２上に形成されている。
第２配線Ｍ２および第２ダミー配線ＭＤ２を覆うように第３層間絶縁膜ＩＮＳ３が形成されており、第３層間絶縁膜ＩＮＳ３は、サブ層間絶縁膜ＳＩＮＳ３１とサブ層間絶縁膜ＳＩＮＳ３２の積層構造で構成されている。第３層間絶縁膜ＩＮＳ３は、第２層間絶縁膜ＩＮＳ２と同様の構成であり、ＣＭＰが施された平坦な面を有し、第３層間絶縁膜ＩＮＳ３には、複数の第２ビアホールＶ２が形成され、第２ビアホールＶ２はタングステン膜を有する第３プラグ電極ＰＬＵＧ３で埋められている。第３プラグ電極ＰＬＵＧ３は、第２配線Ｍ２に電気的に接続されている。
第３層間絶縁膜ＩＮＳ３上には、複数の第３配線Ｍ３が形成されており、第３配線Ｍ３は第２配線Ｍ２と同様の部材で同様の構造であり、第３プラグ電極ＰＬＵＧ３を介して第２配線Ｍ２に電気的に接続されている。また、第２ダミー配線ＭＤ２と同様の構造を有する第３ダミー配線ＭＤ３が第３層間絶縁膜ＩＮＳ３上に形成されている。
第３配線Ｍ３および第３ダミー配線ＭＤ３を覆うようにパッシベーション膜ＰＶが形成されており、このパッシベーション膜ＰＶは、下層から、各々が無機絶縁膜からなる、第１パッシベーション膜ＰＶ１、第２パッシベーション膜ＰＶ２および第３パッシベーション膜ＰＶ３の積層構造で構成されている。第１パッシベーション膜ＰＶ１は、ＨＤＰ−ＵＳＧ膜であり、第２パッシベーション膜ＰＶ２は、プラズマＣＶＤ法により成膜した第２パッシベーション膜ＰＶ２（Ｐ−ＴＥＯＳ）である。ここで、第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２の積層膜の表面はＣＭＰが施された平坦な面を有し、積層膜の合計膜厚は、９００ｎｍ以上で３０００ｎｍ以下とする。ここで、第３配線Ｍ３間における第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２の積層膜の膜厚をｄ１、第３配線Ｍ３上における第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２の積層膜の膜厚をｄ２、第３配線Ｍ３の膜厚をｄ３とする。第３層間絶縁膜ＩＮＳ３の表面が平坦な面を有しているので、ｄ１はｄ２とｄ３の和とほぼ等しく（ｄ１≒ｄ２＋ｄ３）となる。ここで、ほぼ等しいとは、次の関係式（ｄ２＋ｄ３−ｄ１≦ｄ３×２０％）が成り立つことを意味する。
このようにＣＭＰ処理を施して平坦化した第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２の積層膜の表面上に膜厚６００ｎｍ〜２０００ｎｍの窒化シリコン膜からなる第３パッシベーション膜ＰＶ３が形成されている。この窒化シリコン膜は、５００ＭＰａ〜１ＧＰａの範囲の圧縮応力を有しており、その線膨張係数は３×１０-6／Ｋ程度である。圧縮応力とは、窒化シリコン膜によって半導体基板ＳＢが圧縮応力を受けるという意味である。第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２の積層膜には、第３ビアホールＶ３が、第３パッシベーション膜ＰＶ３には第４ビアホールＶ４が形成されており、第３ビアホールＶ３内、第４ビアホールＶ４内およびパッシベーション膜ＰＶ上に再配線層ＷＭが形成されている。無機絶縁膜からなるパッシベーション膜ＰＶ上に直接再配線層ＷＭが形成されている。つまり、再配線層ＷＭと無機絶縁膜からなるパッシベーション膜ＰＶとの間には有機絶縁膜は介在していない。この再配線層ＷＭは、メッキシード膜ＭＳＤ、Ｃｕメッキ膜ＣＭおよびＮｉメッキ膜ＮＭの積層構造で構成されている。因みに、メッキシード膜ＭＳＤは、スパッタ法で形成したクロムＣｒ膜とスパッタ法で形成した銅Ｃｕの積層膜からなり、この積層膜の膜厚は４００〜５００ｎｍである。Ｃｕメッキ膜ＣＭは、メッキ法により形成された銅（Ｃｕ）膜であり、その膜厚は８μｍ程度、Ｎｉメッキ膜ＮＭは、メッキ法により形成されたニッケル（Ｎｉ）膜であり、その膜厚は４μｍ程度である。Ｎｉメッキ膜ＮＭは、Ｃｕメッキ膜ＣＭの酸化を防止するために形成されている。再配線層ＷＭの膜厚は、１２．５μｍ程度であり、第３配線Ｍ３の膜厚が５００ｎｍ程度であるので、再配線層ＷＭは第３配線Ｍ３の１０倍以上の膜厚を有する低抵抗の配線と言うことができる。
Ｎｉメッキ膜ＮＭ上には、メッキ法で形成したＮｉメッキ薄膜ＮＴＭとメッキ法で形成したＡｕメッキ膜ＡＵＭとの積層膜が部分的に形成されている。さらに、パッシベーション膜ＰＶ、再配線層ＷＭの上面並びに側面、及びＮｉメッキ薄膜ＮＴＭとＡｕメッキ膜ＡＵＭの積層膜の上面および側面を覆うように、例えば、ポリイミド膜からなる保護膜ＰＲＯが形成されている。保護膜には、Ａｕメッキ膜ＡＵＭの一部を露出する開口ＯＰが設けられており、開口ＯＰ内のＡｕメッキ膜ＡＵＭに、例えば、銅（Ｃｕ）からなるボンディングワイヤＢＷが接続されている。Ａｕメッキ膜ＡＵＭの開口ＯＰから露出した部分がボンディングパッドＢＰとなっている。
図４〜図１２は、本実施の形態に係る半導体装置ＳＤの製造方法を示す要部断面図である。図４は、第３配線Ｍ３および第３ダミー配線ＭＤ３の形成が完了した段階の要部断面図であり、ここまでの製造方法を簡単に説明する。先ず、Ｐ型の半導体基板ＳＢを準備し、半導体基板ＳＢの表面にＮ型ＭＩＳＦＥＴ（Ｎ−ＭＩＳＦＥＴ）とＰ型ＭＩＳＦＥＴ（Ｐ−ＭＩＳＦＥＴ）を形成する。次に、半導体基板ＳＢの表面上に、エッチングストッパ膜ＥＳＴと第１層間絶縁膜ＩＮＳ１を形成し、第１層間絶縁膜ＩＮＳ１に対してＣＭＰ処理を施し、第１層間絶縁膜ＩＮＳ１の表面を平坦化しておく。次に、第１層間絶縁膜ＩＮＳ１およびエッチングストッパ膜ＥＳＴに複数のコンタクトホールＣＴを開口し、コンタクトホールＣＴ内部に導電性の第１プラグ電極ＰＬＵＧ１を形成する。例えば、コンタクトホールＣＴ内および第１層間絶縁膜ＩＮＳ１上にタングステン膜を形成し、タングステン膜にＣＭＰ処理を施すことにより、第１層間絶縁膜ＩＮＳ１上のタングステン膜を除去し、コンタクトホールＣＴ内にのみ、選択的にタングステン膜を残すことにより、第１プラグ電極ＰＬＵＧ１を形成する。次に、第１層間絶縁膜ＩＮＳ１上および第１プラグ電極ＰＬＵＧ１上に第１配線Ｍ１および第１ダミー配線ＭＤ１を形成する。第１配線Ｍ１および第１ダミー配線ＭＤ１は、図示しないが、第１層金属配線層を形成した後、ホトリソグラフィによるパターニング処理を施こすことにより形成する。第１層金属配線層は、下層からチタンＴｉ、窒化チタンＴｉＮ、銅を含有するアルミニウム配線および窒化チタンＴｉＮの積層構造であり、各層の金属膜はスパッタ法により形成される。
次に、第１配線Ｍ１および第１ダミー配線ＭＤ１を覆うように第２層間絶縁膜ＩＮＳ２を形成し、第２層間絶縁膜ＩＮＳ２にＣＭＰ処理を施し、第２層間絶縁膜ＩＮＳ２の表面を平坦化する。次に、第２層間絶縁膜ＩＮＳ２に複数の第１ビアホールＶ１を開口し、第１ビアホールＶ１内部に導電性の第２プラグ電極ＰＬＵＧ２を形成する。第２プラグ電極ＰＬＵＧ２は、第１プラグ電極ＰＬＵＧ１と同様の部材で同様の方法で形成される。したがって、第２プラグ電極ＰＬＵＧ２もタングステン膜で形成されている。次に、第２層間絶縁膜ＩＮＳ２上および第２プラグ電極ＰＬＵＧ２上に第２配線Ｍ２および第２ダミー配線ＭＤ２を形成する。第２配線Ｍ２は、第１配線Ｍ１と同様の材料で同様の構造で形成されている。
次に、第２配線Ｍ２および第２ダミー配線ＭＤ２を覆うように第３層間絶縁膜ＩＮＳ３を形成し、第３層間絶縁膜ＩＮＳ３にＣＭＰ処理を施し、第３層間絶縁膜ＩＮＳ３の表面を平坦化する。次に、第３層間絶縁膜ＩＮＳ３に複数の第２ビアホールＶ２を開口し、第２ビアホールＶ２内部に導電性の第３プラグ電極ＰＬＵＧ３を形成する。第３プラグ電極ＰＬＵＧ３は、第１プラグ電極ＰＬＵＧ１と同様の部材で同様の方法で形成される。したがって、第３プラグ電極ＰＬＵＧ３もタングステン膜で形成されている。次に、第３層間絶縁膜ＩＮＳ３上および第３プラグ電極ＰＬＵＧ３上に第３配線Ｍ３および第３ダミー配線ＭＤ３を形成する。第３配線Ｍ３は、第２配線Ｍ２と同様の材料で同様の構造で形成されている。
次に、図５に示すように、第３配線Ｍ３および第３ダミー配線ＭＤ３を覆うように第１パッシベーション膜ＰＶ１としてＨＤＰ−ＵＳＧ膜を、膜厚５００ｎｍ〜２０００ｎｍの範囲で形成する。ＨＤＰ−ＵＳＧ膜の膜厚は、第３配線Ｍ３の膜厚以上とすることが好ましく、ＨＤＰ−ＵＳＧ膜の膜厚を厚くすることにより、第３配線Ｍ３上のＨＤＰ−ＵＳＧ膜の膜厚と、第３配線Ｍ３間におけるＨＤＰ−ＵＳＧ膜の膜厚との差を小さくすることができる。つまり、ＨＤＰ−ＵＳＧ膜の膜厚を増加させるほど、ＨＤＰ−ＵＳＧ膜の表面の段差は低減できるが、あまり厚くするとＨＤＰ−ＵＳＧ膜自体に割れが発生するなどの弊害が発生するので、２０００ｎｍ以下とすることが好ましい。ここでは、ＨＤＰ−ＵＳＧ膜の形成時間も考慮し、５００ｎｍとする。
ＨＤＰ−ＵＳＧ膜上に、第２パッシベーション膜ＰＶ２としてプラズマＣＶＤ法を用いてＴＥＯＳ膜を１２００ｎｍ形成する。ＴＥＯＳ膜の膜厚は、後述するＴＥＯＳ膜のＣＭＰ研磨量を考慮し、膜厚を１２００ｎｍ〜２０００ｎｍの範囲とする。
次に、図６に示すように、第２パッシベーション膜ＰＶ２にＣＭＰ処理を施し、ＴＥＯＳ膜を８００ｎｍ程度研磨し平坦面を形成する。ＣＭＰ研磨量は、研磨面の平坦性を考慮し、８００ｎｍ〜１０００ｎｍ程度とするのが好ましく、その結果、第２パッシベーション膜ＰＶ２は、前述の関係式（ｄ２＋ｄ３−ｄ１≦ｄ３×２０％）を満足する平坦な表面となる。次に、第２パッシベーション膜ＰＶ２の平坦面上にプラズマＣＶＤ法により圧縮応力を有する窒化シリコン膜からなる第３パッシベーション膜ＰＶ３を形成する。この第３パッシベーション膜ＰＶも第２パッシベーション膜ＰＶ２の表面と同等の平坦な表面（上面）を有する。この窒化シリコン膜の膜厚は、６００ｎｍ〜２０００ｎｍの範囲とする。
次に、図７に示すように、第３パッシベーション膜ＰＶ３上に第１パターンを有する第１ホトレジスト膜ＰＲ１を形成し、第１ホトレジスト膜ＰＲ１をマスクとして、第３パッシベーション膜ＰＶ３に第４ビアホールＶ４を、第２パッシベーション膜ＰＶ２および第１パッシベーション膜ＰＶ１に第３ビアホールＶ３を形成する。第３パッシベーション膜ＰＶ３に対してドライエッチングを施こすことにより第４ビアホールＶ４を形成し、その後、第２パッシベーション膜ＰＶ２および第１パッシベーション膜ＰＶ１にドライエッチングを施すことにより第３ビアホールＶ３を形成する。第４ビアホールＶ４の開口径は、第３ビアホールＶ３の開口径よりも大きく加工する。第４ビアホールＶ４および第３ビアホールＶ３により、第３配線Ｍ３の表面がパッシベーション膜ＰＶから露出する。
次に、図８に示すように、パッシベーション膜ＰＶ上並びに第４ビアホールＶ４及び第３ビアホールＶ３の側壁に沿って、メッキシード膜ＭＳＤを形成する。メッキシード膜ＭＳＤは、下層のクロムＣｒ膜と上層の銅Ｃｕ膜の積層膜であり、両者はスパッタ法で形成する。第４ビアホールＶ４の径を第３ビアホールＶ３の径よりも大きくしておくことで、メッキシード膜ＭＳＤの断線を低減できる。メッキシード膜ＭＳＤは、第３ビアホールＶ３内で第３配線Ｍ３と接触しており、電気的に接続している。
次に、図９に示すように、メッキシード膜ＭＳＤ上に、第２パターンを有する第２ホトレジスト膜ＰＲ２を形成する。第２ホトレジスト膜ＰＲ２は、再配線層ＷＭを形成する部分が開口となった第２パターンを有する。次に、メッキシード膜ＭＳＤを用いた電解メッキ法により、第２ホトレジスト膜ＰＲ２の開口部分に、Ｃｕメッキ膜ＣＭおよびＮｉメッキ膜ＮＭを形成する。Ｃｕメッキ膜ＣＭは、第３ビアホールＶ３内および第４ビアホールＶ４内にも形成される。
次に、図１０に示すように、第２ホトレジスト膜ＰＲ２およびＮｉメッキ膜ＮＭ上に第３パターンを有する第３ホトレジスト膜ＰＲ３を形成する。第３ホトレジスト膜ＰＲ３は、ボンディングパッド形成領域を開口する第３パターンを有する。次に、メッキシード膜ＭＳＤを用いた電解メッキ法により、第３ホトレジスト膜ＰＲ３の開口部分に順に、Ｎｉメッキ薄膜ＮＴＭおよびＡｕメッキ膜ＡＵＭを形成する。
次に、図１１に示すように、第３ホトレジスト膜ＰＲ３および第２ホトレジスト膜ＰＲ２を除去する。次に、第２ホトレジスト膜ＰＲ２で覆われていた領域、つまり、Ｃｕメッキ膜ＣＭおよびＮｉメッキ膜ＮＭが存在しない領域のメッキシード膜ＭＳＤをウエットエッチングにより除去することにより、メッキシード膜ＭＳＤ、Ｃｕメッキ膜ＣＭおよびＮｉメッキ膜ＮＭの積層構造からなる再配線層ＷＭが形成できる。
次に、図１２に示すように、パッシベーション膜ＰＶの上面、再配線層ＷＭの上面および側面、およびＮｉメッキ薄膜ＮＴＭとＡｕメッキ膜ＡＵＭの上面および側面を覆うようにポリイミド膜からなる保護膜ＰＲＯを形成する。保護膜ＰＲＯには、ボンディングパッドＢＰの形成領域に開口が形成されており、Ａｕメッキ膜ＡＵＭの上面が保護膜ＰＲＯから露出している。以上の工程を経て、半導体装置ＳＤが完成される。
図１３は、本実施の形態の半導体装置ＳＤに係るウエハの平面図である。図１３に示すように、複数の半導体装置ＳＤは、ウエハＷＦの表面（主面）に行列状に配置されて形成されており、半導体装置ＳＤ間には格子状にダイシング領域ＤＲが設けられている。図４〜図１２を用いて説明した製造工程で使用したウエハＷＦの膜厚は、ウエハＷＦの直径が３００ｍｍの場合、およそ７７５μｍである。
図１４は、半導体装置ＳＤの実装方法を示すプロセスフローである。言い換えると、封止型半導体装置ＳＤの製造工程を示すプロセスフロー図である。以下、図１４を用いて、半導体装置ＳＤの実装方法を説明する。ステップＳ１は、前述の図４〜図１２で説明した製造方法で製造した半導体装置ＳＤが複数配置されたウエハＷＦを準備する工程である。この段階で、ウエハＷＦは、例えば、３００ｍｍφのウエハであれば、７７５μｍ程度の厚さを有している。ステップＳ２は、次の工程であるウエハ裏面研磨（バックグラインド、ＢＧとも言う）工程でウエハＷＦの主面を保護するために、ウエハＷＦの主面に樹脂フィルムで形成されたＢＧテープ（支持部材）を貼り付ける工程である。ステップＳ３は、ウエハＷＦの主面にＢＧテープを貼り付けた状態で、ウエハＷＦの裏面を砥石で研磨し、ウエハＷＦを、例えば、厚さ３００μｍ程度まで薄くする工程である。ステップＳ４は、薄くなったウエハＷＦからＢＧテープを剥がす工程である。ステップＳ５は、薄くなったウエハＷＦを洗浄する工程である。例えば、ウエハＷＦ表面に付着したＢＧテープの接着剤、ウエハ裏面研磨工程でウエハＷＦに付着した研磨カスなどを除去するために行う。ステップＳ６では、薄くなったウエハＷＦをダイシングテープに貼り付ける工程であり、ウエハＷＦの裏面側を樹脂フィルムで形成されたダイシングテープ（支持部材）に貼り付ける。ウエハＷＦ裏面とダイシングテープの間に、後述するペレットボンディング時に接着材となるテープ状の接着層を介在させるのが好ましい。ステップＳ７は、ウエハＷＦ表面に格子状に配置されたダイシング領域ＤＲに沿ってダイシングブレードを走査することにより、ウエハＷＦをダイシングする工程である。このダイシングにより、ウエハＷＦの主面に形成された複数の半導体装置ＳＤが個々の半導体装置ＳＤに分割される。ダイシングの際に、ウエハＷＦ裏面の配置したテープ状の接着層も同時に切断する。ステップＳ８は、ダイボンディング工程であり、個々に分割された半導体装置ＳＤと接着層とを、例えば、図２のダイパッドＤＰ上に搭載して接着する工程である。ステップＳ９は、ワイヤボンディング工程であり、半導体装置ＳＤのボンディングパッドＢＰと図２のリード端子ＬＴとを、例えば、銅ＣｕからなるボンディングワイヤＢＷで接続する工程である。ステップＳ１０は、樹脂封止工程であり、図２に示すように、半導体装置ＳＤ、ボンディングワイヤＢＷ、ダイパッドＤＰ、複数のリード端子ＬＴを、例えば、エポキシ樹脂で封止する工程である。以上の工程を経て、封止型半導体装置が完成する。
次に、本実施の形態を採用するに至った経緯並びに本実施の形態の主要な特徴と効果について説明する。
まず、本発明者らは、再配線層を配線として利用することにより半導体装置ＳＤの高速化及び高性能化を検討した。その結果、例えば、特許文献１のように再配線層の下にポリイミド樹脂膜を有する構造では、再配線層の高密度配置が困難であることが判明した。これはポリイミド樹脂膜が、酸化シリコン膜または窒化シリコン膜等の無機絶縁膜に比べて非常に厚膜であることに起因している。例えば、ポリイミド膜に設けた開口径が、無機絶縁膜に設けた開口径よりも大きくなってしまう。また、開口部分のポリイミド膜側壁に形成するメッキシード膜の断線を考慮すると、開口形状は、ポリイミド樹脂膜の側壁が傾斜を持つ構造になる。傾斜部分に再配線層の端部が重なる構造となった場合、再配線層のパターニングにおいて再配線層の寸法制御が困難となり、再配線層の端部はポリイミド樹脂膜の傾斜部分と重ならないように、傾斜部分を完全に覆う形状になってしまう。一部ではあるが、これらの要因が再配線層の高密度配置を妨げていることが判明し、再配線層の下のポリイミド膜を廃止することを検討した。
図１５は、再配線層の下のポリイミド膜を廃止した場合に発生する技術的課題を示す図面である。簡略化して、第３層間絶縁膜ＩＮＳ３より下の層は省略している。第３層間絶縁膜ＩＮＳ３上に２つの隣接する第３配線Ｍ３が所定のスペースを隔てて配置されており、第３配線Ｍ３を覆うようにパッシベーション膜ＰＶが形成されている。パッシベーション膜ＰＶは、下層の酸化シリコン膜と上層の窒化シリコン膜の２層で構成されており、パッシベーション膜ＰＶ上には再配線層ＷＭが形成されている。本発明者らの検討により、次の課題が認識された。パッシベーション膜ＰＶの表面には凹部が存在する。この凹部は、第３配線Ｍ３のない部分に存在しており、再配線層ＷＭの端部がこの凹部に重なった構造となった場合、パッシベーション膜ＰＶにクラックが発生し、耐湿性の点で半導体装置ＳＤの信頼性が低下することが判明した。例えば、再配線層ＷＭの収縮応力は、再配線層ＷＭの内部よりも端部で大きくなるため、再配線層ＷＭの端部がパッシベーション膜ＰＶの凹部に位置すると、凹部に非常に大きな応力がかかるためにクラックが発生するものと思われる。クラックを防止するためには、再配線層ＷＭの端部がパッシベーション膜ＰＶの凹部を覆う構造、または、凹部に達しない構造とする必要があり、第３配線Ｍ３の端部と再配線層ＷＭの端部とは所定の距離だけ離さなければいけないので、再配線層ＷＭを配置する場合の大きな制約となり、再配線層ＷＭの高密度配置が実現出来ない。つまり、クラック発生の問題は、半導体装置ＳＤの信頼性低下だけでなく、再配線層ＷＭの高密度配置を妨げる要因にもなっていることが判明した。
本実施の形態では、第３配線Ｍ３を覆う第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２からなる積層膜にＣＭＰ処理を施すことにより、第２パッシベーション膜ＰＶ２の表面を平坦化した後に第３パッシベーション膜ＰＶ３を形成する。そして、第３パッシベーション膜ＰＶ３上に再配線層ＷＭを形成した構造としたことにより、パッシベーションクラックの発生を防止することができ、耐湿性の観点で半導体装置ＳＤの信頼性を向上することができる。ここでは、第１パッシベーション膜ＰＶ１と第２パッシベーション膜ＰＶ２からなる積層膜にＣＭＰ処理を施す例で説明したが、第１パッシベーション膜ＰＶ１または第２パッシベーション膜ＰＶ２の単層にＣＭＰ処理を施してもよい。
また、パッシベーション膜ＰＶは無機絶縁膜で構成されており、その上に再配線層ＷＭが配置された構造である。つまり、第３配線Ｍ３と再配線層ＷＭとの間には有機絶縁膜が介在していないので、再配線層ＷＭの高密度配置を実現でき、半導体装置ＳＤの高速化を実現できる。
また、第３配線Ｍ３と同層で第３ダミー配線ＭＤ３を配置しているので、平面視における半導体装置ＳＤ全域にわたって、パッシベーション膜ＰＶが平坦化されているのでパッシベーションクラック防止による半導体装置ＳＤの信頼性向上並びに再配線層ＷＭの高密度配置を実現できる。
次に、再配線層ＷＭの高密度配置した際の、本実施の形態に至った更なる課題と本実施形態の特徴及び効果について説明する。
再配線層ＷＭを高密度配置すると、例えば、再配線層ＷＭの圧縮に伴う応力によりウエハＷＦに反りが発生し、例えば、図１４のステップＳ４以降の工程で、ウエハＷＦのハンドリングが困難になるという問題が発生した。前述したように、図１４のウエハ裏面研磨工程で、当初７７５μｍ厚のウエハＷＦが３００μｍ厚と薄くなってしまうため、再配線層ＷＦの持つ収縮応力によりウエハＷＦの反りが大きくなってしまうことが原因である。例えば、図１４のステップＳ５のウエハ洗浄工程およびステップＳ６のダイシングテープ貼り付け工程では、薄くなったウエハＷＦを真空ピンセットまたは真空パッド等で真空吸着保持して薄くなったウエハＷＦ移動させる操作が有る。しかしながら、ウエハＷＦの反り量が大きくなると、真空吸着保持が困難となってしまう。また、薄くなったウエハＷＦが反る際に、前述のパッシベーションクラックが発生することも判明した。
本実施の形態では、ＣＭＰ処理が施された平坦面を有する第２パッシベーション膜の上に、第２パッシベーション膜ＰＶ２より耐湿性の高い第３パッシベーション膜ＰＶ３を形成する。そして、第３パッシベーション膜ＰＶ３上に再配線層ＷＭを設けた構造を有するウエハＷＦを用いて、図１４のステップＳ４以降の工程を実施するので、薄くなったウエハＷＦであってもパッシベーションクラックが発生することがなく、半導体装置ＳＤの信頼性を向上できる。
本実施の形態では、ＣＭＰ処理が施された平坦面を有する第２パッシベーション膜上に、窒化シリコン膜からなる第３パッシベーション膜ＰＶ３を形成し、その上に再配線層ＷＭを設けた構造を有するウエハＷＦを用いて、図１４のステップＳ４以降の工程を実施するので、ウエハＷＦが薄くなった後でも反りを低減でき、ウエハのハンドリングが可能となる。第３パッシベーション膜ＰＶ３を構成する窒化シリコン膜は、５００ＭＰａ〜１ＧＰａの圧縮応力を有し、６００ｎｍ以上の膜厚とすることが好ましい。第３パッシベーション膜ＰＶ３を構成する窒化シリコン膜の応力は、再配線層ＷＭが収縮することによって半導体基板ＳＢが受ける応力の向きと反対方向の応力を有しているため、ウエハＷＦが薄くなった後でも反りを防止できる。また、第３パッシベーション膜ＰＶ３を構成する窒化シリコン膜がシリコンからなる半導体基板ＳＢとほぼ同程度の線膨張係数を有しているため、ウエハＷＦが薄くなった後でも反りを防止できる。因みに、各材料の線膨張係数（×１０-6／℃）について言及しておくと、シリコンは２．６、窒化シリコン膜は３．０、銅は１６．８、ニッケルは１２．８である。つまり、図１４のステップＳ３のウエハ裏面研磨工程で、７７５μｍ厚のシリコンからなるウエハＷＦが３００μｍ厚まで研磨されるが、上記の窒化シリコン膜をパッシベーション膜ＰＶの一部として形成しておくことで、薄くなったウエハＷＦが大きく反ってしまうのを防止することができる。
図１６は、本実施の形態の半導体装置ＳＤに係る裏面研磨後のウエハ厚さとウエハ反り量の関係を表した図である。因みに、図３の構造の半導体装置ＳＤであって、第３パッシベーション膜ＰＶ３として、５００ＭＰａの圧縮応力と６００ｎｍの膜厚を有する窒化シリコン膜を用いている。ウエハＷＦの裏面研磨後の厚さが３００μｍとなっても、ウエハＷＦ反り量が、ハンドリング可能な範囲である２．０ｍｍ以下となっていることを検証した。
（実施の形態２）
本実施の形態２は、上記の実施の形態１の変形例に対応している。
図４の説明において、第３配線Ｍ３および第２配線Ｍ２は、第１配線Ｍ１と同様の部材で同様の構造に形成されることを説明した。つまり、第３配線Ｍ３は、下層からチタンＴｉ、窒化チタンＴｉＮ、銅を含有するアルミニウム配線および窒化チタンＴｉＮの積層構造であり、各層の金属膜はスパッタ法により形成される。
本実施の形態２は、アルミニウム配線の上層に位置する窒化チタン膜ＴｉＮを高指向性スパッタ法にて形成するものである。高指向性スパッタ法としては、公知のロングスロースパッタ法またはコリメートスパッタ法などを用いる。このような方法で形成した窒化チタン膜ＴｉＮは、通常のスパッタ法で形成した膜に比べ、高い内部応力を有しているので、ウエハＷＦの反りを低減する効果が得られる。
また、図８では、メッキシード膜ＭＳＤが下層のクロムＣｒ膜と上層の銅Ｃｕ膜の積層膜で構成されていることを説明した。本実施の形態２では、下層のクロムＣｒ膜に代えて高指向性スパッタ法で形成した窒化チタン膜ＴｉＮを使用しても良い。この窒化チタン膜ＴｉＮの有する内部応力により、より一層のウエハＷＦの反りを低減する効果が得られる。
アルミニウム配線の上層に位置する窒化チタン膜ＴｉＮを高指向性スパッタ法にて形成する例と、メッキシード膜ＭＳＤの一部に高指向性スパッタ法による窒化チタン膜を形成する例は、同時に適用しても良い。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡＵＭ Ａｕメッキ膜
ＢＰ ボンディングパッド
ＢＷ ボンディングワイヤ
ＣＴ コンタクトホール
ＣＭ Ｃｕメッキ膜
ＤＰ ダイパッド
ＤＲ ダイシング領域
ＥＳＴ エッチングストッパ膜
ＩＮＳ１ 第１層間絶縁膜
ＩＮＳ２ 第２層間絶縁膜
ＩＮＳ３ 第３層間絶縁膜
ＬＴ リード端子
Ｍ１ 第１配線
Ｍ２ 第２配線
Ｍ３ 第３配線
ＭＤ１ 第１ダミー配線
ＭＤ２ 第２ダミー配線
ＭＤ３ 第３ダミー配線
ＭＳＤ メッキシード膜
ＮＣＨ、ＰＣＨ チャネル形成領域
ＮＧ、ＰＧ ゲート電極
ＮＧＩ、ＰＧＩ ゲート絶縁膜
ＮＳＤ、ＰＳＤ ソース領域またはドレイン領域
ＮＭ Ｎｉメッキ膜
ＮＴＭ Ｎｉメッキ薄膜
ＮＷ Ｎ型ウエル領域
Ｎ−ＭＩＳＦＥＴ Ｎ型ＭＩＳＦＥＴ
ＯＰ 開口
ＰＬＵＧ１ 第１プラグ電極
ＰＬＵＧ２ 第２プラグ電極
ＰＬＵＧ３ 第３プラグ電極
ＰＲ１ 第１ホトレジスト膜
ＰＲ２ 第２ホトレジスト膜
ＰＲ３ 第３ホトレジスト膜
ＰＲＯ 保護膜
ＰＶ パッシベーション膜
ＰＶ１ 第１パッシベーション膜
ＰＶ２ 第２パッシベーション膜
ＰＶ３ 第３パッシベーション膜
ＰＷ Ｐ型ウエル領域
Ｐ−ＭＩＳＦＥＴ Ｐ型ＭＩＳＦＥＴ
ＲＢ 封止体
ＳＢ 半導体基板
ＳＤ 半導体装置
ＳＩＮＳ１１、ＳＩＮＳ１２、ＳＩＳＮ２１、ＳＩＮＳ２２、ＳＩＮＳ３１、ＳＩＮＳ３２ サブ層間絶縁膜
ＳＴＩ 素子分離膜
Ｖ１ 第１ビアホール
Ｖ２ 第２ビアホール
Ｖ３ 第３ビアホール
Ｖ４ 第４ビアホール
ＷＦ ウエハ
ＷＭ 再配線層
ＷＭＷ 配線

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１膜厚を有する複数の第１配線と、
    前記複数の第１配線を覆う無機絶縁膜からなり、ＣＭＰが施された平坦表面を有する第２絶縁膜と、
    前記第２絶縁膜の前記平坦表面上に形成された無機絶縁膜からなる第３絶縁膜と、
    前記第３絶縁膜上に形成された第２膜厚を有する複数の第２配線と、
    を有し、
    前記第３絶縁膜は、前記第２絶縁膜よりも耐湿性が高く、
    前記第２膜厚は、前記第１膜厚の１０倍以上であり、
    前記第２配線は、前記第３絶縁膜との間に有機絶縁膜を介在させることなく前記第３絶縁膜上に位置している、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１配線間の領域における前記第２絶縁膜の膜厚は、前記第１配線の上方における前記第２絶縁膜の膜厚と、前記第１膜厚との和にほぼ等しい。
  3. 請求項２に記載の半導体装置において、
    前記第１配線間の領域における前記第２絶縁膜の膜厚をｄ１、前記第１配線の上方における前記第２絶縁膜の膜厚をｄ２、前記第１膜厚をｄ３とすると、ｄ２＋ｄ３−ｄ１≦ｄ３×２０％の関係となる。
  4. 請求項１に記載の半導体装置において、
    前記第３絶縁膜は、前記第２配線が収縮することによって前記半導体基板が受ける応力の向きと反対方向の応力を有する。
  5. 請求項４に記載の半導体装置において、
    前記第３絶縁膜は、圧縮応力を有する。
  6. 請求項５に記載の半導体装置において、
    前記第３絶縁膜は、窒化シリコン膜からなり、その膜厚は６００ｎｍ以上２０００ｎｍ以下である。
  7. 請求項４に記載の半導体装置において、
    前記第３絶縁膜は窒化シリコン膜からなり、前記第２配線は銅膜からなる。
  8. 請求項７に記載の半導体装置において、
    前記第２配線は、銅膜とニッケル膜の積層膜からなる。
  9. 請求項７に記載の半導体装置において、
    前記第２配線には、ボンディングワイヤが接続されている。
  10. （ａ）半導体基板上に、第１絶縁膜を介して、第１膜厚を有する複数の第１配線を形成する工程、
    （ｂ）前記第１配線上に無機絶縁膜からなる第１表面を有する第２絶縁膜を形成する工程、
    （ｃ）前記第２絶縁膜の前記第１表面にＣＭＰ処理を施し、平坦化された第２表面を形成する工程、
    （ｄ）前記第２表面上に、前記第２絶縁膜よりも耐湿性が高い無機絶縁膜からなる第３絶縁膜を形成する工程、
    （ｅ）前記第３絶縁膜上に、前記第１膜厚の１０倍以上である第２膜厚を有する複数の第２配線を形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｂ）の前記第２絶縁膜形成工程は、
    （ｂ−１）前記第１配線上にＨＤＰ−ＣＶＤ法により第１サブ絶縁膜を形成する工程、
    （ｂ−２）前記第１サブ絶縁膜上にＰ−ＴＥＯＳ膜からなる第２サブ絶縁膜を形成する工程、
    を有する。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、
    （ｅ−１）前記第３絶縁膜上にスパッタ法により銅シード膜を形成する工程、
    （ｅ−２）前記銅シード膜上に前記第２配線の形成領域に開口を有するホトレジスト膜を形成する工程、
    （ｅ−３）前記ホトレジスト膜の前記開口部分にメッキ法により銅配線膜を形成する工程、
    を有する。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ｅ−３）の後に、
    （ｅ−４）前記銅配線膜上に、メッキ法によりニッケル配線膜を形成する工程、
    を有する。
  14. 請求項１０に記載の半導体装置の製造方法において、
    前記第３絶縁膜は、窒化シリコン膜からなり、前記第２配線が収縮することによって前記半導体基板が受ける応力の向きと反対方向の応力を有する。
  15. 請求項１０に記載の半導体装置の製造方法において、
    前記第１絶縁膜上には、前記第１配線と隣接するようにダミー配線が形成されており、前記ダミー配線は、平面的に、前記第２配線と重なる。
  16. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ｅ−１）の前に、更に、
    （ｅ−５）前記第３絶縁膜上に、高指向性スパッタ法により窒化チタン膜を形成する工程、
    を有する。
  17. （ａ）主面と、裏面とを有し、第３膜厚を有する半導体基板からなり、前記主面には、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１膜厚を有する複数の第１配線と、
    前記複数の第１配線を覆う無機絶縁膜からなり、ＣＭＰが施された平坦表面を有する第２絶縁膜と、
    前記第２絶縁膜の前記平坦表面上に形成された無機絶縁膜からなる第３絶縁膜と、
    前記第３絶縁膜上に形成された第２膜厚を有する複数の第２配線と、
    を有し、
    前記第３絶縁膜は、前記第２絶縁膜よりも耐湿性が高く、
    前記第２膜厚は、前記第１膜厚の１０倍以上であり、
    前記第２配線は、前記第３絶縁膜との間に有機絶縁膜を介在させることなく前記第３絶縁膜上に位置している半導体装置、
    が複数形成された半導体ウエハを準備する工程、
    （ｂ）前記半導体ウエハの前記主面側に第１テープを貼り付け、前記半導体ウエハの前記裏面に研磨を施すことにより、前記第３膜厚よりも薄い第４膜厚を有する薄型半導体ウエハを形成する工程、
    （ｃ）前記薄型半導体ウエハから前記第１テープを剥離した後、前記薄型半導体ウエハの裏面に第２テープを貼り付け、前記半導体装置の各々を分離する為に、前記薄型半導体ウエハの前記主面側にダイシングを施す工程、
    を有する、半導体装置の実装方法。
  18. 請求項１７に記載の半導体装置の実装方法において、
    前記第３絶縁膜は、窒化シリコン膜からなり、前記第２配線が収縮することによって前記半導体基板が受ける応力の向きと反対方向の応力を有する。
  19. 請求項１７に記載の半導体装置の実装方法において、
    前記工程（ｃ）の後に、
    （ｄ）前記半導体装置を、第１リード上に搭載する工程、
    （ｅ）前記第２配線と第２リードとをボンディングワイヤで接続する工程、
    を有する。
  20. 請求項１９に記載の半導体装置の実装方法において、
    前記工程（ｅ）の後に、
    （ｆ）前記半導体装置、前記第１リード、前記第２リードおよび前記ボンディングワイヤを樹脂で封止する工程、
    を有する。
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