JP2016174021A - 半導体装置 - Google Patents

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wiring
lower layer
protective film
semiconductor device
layer wiring
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English (en)
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吉晴 秀徳
Yoshiharu Shutoku
吉晴 秀徳
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

【課題】プレート配線にかかる熱応力を低減することが可能な半導体装置を提供する。【解決手段】プレート配線３４のインコーナ部には、インコーナ部の応力を緩和する面取り部Ｋ１が設けられ、面取り部Ｋ１は、パターン設計時にプレート配線３４のインコーナ部が９０度に設定される場合に比べて、インコーナ部の応力を緩和する。【選択図】図３

Description

本発明の実施形態は半導体装置に関する。
パワートランジスタなどの大電流が流れる半導体素子では、オン抵抗を低減するために、Ｃｕプレート配線を用いることがあった。
特開２００１−１４４１３５号公報
本発明の一つの実施形態は、プレート配線にかかる熱応力を低減することが可能な半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、半導体チップと、下層配線と、保護膜と、上層配線と、応力緩和部を備える。下層配線は、前記半導体チップ上に形成されている。保護膜は、前記下層配線上に設けられている。上層配線は、前記下層配線に接続され、前記下層配線よりも配線幅および配線厚が大きく、複数の下層配線に跨るように前記保護膜上に配置されている。応力緩和部は、前記保護膜上の上層配線のインコーナ部が９０度に設定される場合に比べて前記インコーナ部の応力を緩和する。
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。 図２（ａ）は、図１の半導体チップの配線レイアウトの一例を示す平面図、図２（ｂ）は、図２（ａ）のＢ部を拡大して示す平面図である。 図３（ａ）は、図２のＡ部を拡大して示す平面図、図３（ｂ）は、図３（ａ）のＥ−Ｅ線で切断した構成を示す断面図である。 図４は、第２実施形態に係る半導体装置に適用される上層配線のレイアウトの一例を示す平面図である。 図５（ａ）は、面取り形状またはアール形状を変えた時の２５０°Ｃにおける熱応力分布を示す図、図５（ｂ）は、面取り形状またはアール形状を変えた時の３９０°Ｃにおける熱応力分布を示す図である。
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体チップ１は、はんだ材３を介してヒートシンク２にはんだ付けされている。なお、半導体チップ１には、例えば、１Ａ以上の電流が流れるパワートランジスタを形成することができる。このパワートランジスタは、耐圧を確保しつつオン抵抗を低減するために、ＤＭＯＳ（Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタを用いることができる。はんだ材３は、例えば、Ｐｂ／Ｓｎ合金などを用いることができる。ヒートシンク２は、例えば、ＡｕめっきされたＣｕなどを用いることができる。半導体チップ１は、ボンディングワイヤ５を介してリード端子４に接続されている。そして、半導体チップ１、はんだ材３およびボンディングワイヤ５は封止樹脂６にて封止されている。この時、ボンディングワイヤ５とリード端子４との接合面も封止樹脂６にて封止することができる。リード端子４は、例えば、ＡｕめっきされたＣｕなどを用いることができる。ボンディングワイヤ５は、例えば、Ｃｕワイヤなどを用いることができる。封止樹脂６は、例えば、エポキシ樹脂などの熱硬化性樹脂を用いることができる。
図２（ａ）は、図１の半導体チップの配線レイアウトの一例を示す平面図、図２（ｂ）は、図２（ａ）のＢ部を拡大して示す平面図である。
図２（ａ）において、半導体チップ１上には下層配線ＨＡが形成されている。下層配線ＨＡ上には保護膜３０が形成されている。保護膜３０上には、下層配線ＨＡに接続された上層配線ＨＢが形成されている。ここで、保護膜３０には開口部３０Ｋが形成されている。そして、開口部３０Ｋを介して上層配線ＨＢを下層配線ＨＡに接続することができる。上層配線ＨＢは、下層配線ＨＡよりも配線幅および配線厚を大きくすることができる。上層配線ＨＢは、例えば、下層配線ＨＡに比べて配線幅および配線厚をそれぞれ１０倍以上に設定することができる。この時、下層配線ＨＡの配線幅および配線厚はそれぞれ１μｍ以下、上層配線ＨＢの配線幅は１０μｍ以上、上層配線ＨＢの配線厚は５μｍ以上に設定することができる。上層配線ＨＢは、半導体チップ１に形成されるパワートランジスタのオン抵抗を低減するために用いることができる。上層配線ＨＢは、配線厚を厚くするため、めっきにて成膜することができる。この上層配線ＨＢは、複数の下層配線ＨＡに跨るように配置することができ、プレート配線を構成することができる。
ここで、図２（ｂ）に示すように、保護膜３０上のインコーナ部には、インコーナ部の応力を緩和する面取り部Ｋ１が設けられている。面取り部Ｋ１は、パターン設計時に上層配線ＨＢのインコーナ部が９０度に設定される場合に比べて、インコーナ部の応力を緩和することができる。ここで、インコーナ部の応力を効果的に緩和するために、面取りは５μｍ以上に設定することが好ましく、さらに好ましくは２０μｍ以上にするのがよい。
上層配線ＨＢは、３層構造で構成することができる。この時、上層配線ＨＢの１層目は、下層配線ＨＡと同等以上の導電率を有する材料を用いることができる。上層配線Ｈの２層目は、上層配線ＨＡの１層目の腐食を防止するとともに、上層配線ＨＡの３層目の下地となる材料を用いることができる。上層配線ＨＡの３層目は、ボンディングワイヤと密着可能な材料を用いることができる。例えば、上層配線ＨＡは、Ｃｕ／Ｎｉ／Ａｕからなる３層構造を用いることができる。高価なＡｕを用いないようにするため、上層配線ＨＡは、Ｃｕ／Ｎｉ／Ｐｄからなる３層構造を用いるようにしてもよい。保護膜３０の材料は、例えば、ＳｉＯ２またはＳｉＮなどの有機膜を用いるようにしてもよいし、ポリイミド（ＰＩ）などの無機膜を用いるようにしてもよい。
ここで、ＮｉはＣｕに比べてヤング率が大きい。このため、上層配線ＨＢにＮｉとＣｕが用いられている場合、上層配線ＨＢに熱応力がかかると、上層配線ＨＢのインコーナ部に熱応力が集中する。一方、上層配線ＨＢと保護膜３０との密着性は上層配線ＨＢと下層配線ＨＡとの密着性よりも悪い。このため、上層配線ＨＢ下に保護膜３０があると、上層配線ＨＢのインコーナ部に熱応力が集中した時に上層配線ＨＢが保護膜３０から剥がれ、上層配線ＨＢのＮｉにクラックが入ることがある。この時、インコーナ部に面取り部Ｋ１を設けることにより、上層配線ＨＢのインコーナ部に熱応力が集中するのを緩和することができる。このため、上層配線ＨＢが保護膜３０から剥がれるのを防止することが可能となり、上層配線ＨＢのＮｉにクラックが入るのを防止することができる。このため、図１に示すように、半導体チップ１がヒートシンク２にはんだ付けされる場合においても、半導体チップ１の信頼性を保証することができる。
図３（ａ）は、図２のＡ部を拡大して示す平面図、図３（ｂ）は、図３（ａ）のＥ−Ｅ線で切断した構成を示す断面図である。なお、図３（ａ）および図３（ｂ）では、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）オフセットＤＭＯＳトランジスタを半導体チップ１に形成した例を示した。
図３（ａ）および図３（ｂ）において、半導体基板１１上には、エピタキシャル半導体層１３が形成されている。半導体基板１１とエピタキシャル半導体層１３との境界には高濃度不純物拡散層１２が埋め込まれている。半導体基板１１およびエピタキシャル半導体層１３の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＩｎＧａＡｓＰなどを用いることができる。半導体基板１１の導電型はＰ型、エピタキシャル半導体層１３の導電型はＮ型、高濃度不純物拡散層１２の導電型はＮ＋型に設定することができる。
エピタキシャル半導体層１３には、ＳＴＩ１５が埋め込まれている。ＳＴＩ１５の周囲には、エピタキシャル半導体層１３を貫通して半導体基板１１に到達するようにＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１４が埋め込まれている。ＳＴＩ１５およびＤＴＩ１４の材料は、例えば、ＳｉＯ２などを用いることができる。
エピタキシャル半導体層１３において、ＤＴＩ１４間のアクティブ領域にはソース層Ｓおよびドレイン層Ｄが形成されている。ソース層Ｓおよびドレイン層Ｄの導電型はＰ＋型に設定することができる。ソース層Ｓとドレイン層Ｄとの間のアクティブ領域上には、ゲート電極１６が配置されている。この時、ＤＭＯＳトランジスタの耐圧を上げるため、ゲート電極１６下のチャネル領域とドレイン層Ｄとの間には、ＳＴＩ１５の分だけオフセットを持たせることができる。
エピタキシャル半導体層１３上には、ゲート電極１６が埋め込まれるように層間絶縁膜１９が形成されている。層間絶縁膜１９には、ゲート電極１６上に配置されるように配線２１Ｓ、２１Ｄが埋め込まれている。配線２１Ｓはプラグ電極２０Ｓを介してソース層Ｓに接続され、配線２１Ｄはプラグ電極２０Ｄを介してドレイン層Ｄに接続されている。配線２１Ｓ、２１Ｄ上には層間絶縁膜２２が形成されている。層間絶縁膜２２には配線２４Ｓ、２４Ｄが埋め込まれている。配線２４Ｓはプラグ電極２３Ｓを介して配線２１Ｓに接続され、配線２４Ｄはプラグ電極２３Ｄを介して配線２１Ｄに接続されている。配線２４Ｓ、２４Ｄ上には層間絶縁膜２５が形成されている。層間絶縁膜２５には配線２７Ｓ、２７Ｄが埋め込まれている。配線２７Ｓはプラグ電極２６Ｓを介して配線２４Ｓに接続され、配線２７Ｄはプラグ電極２６Ｄを介して配線２４Ｄに接続されている。配線２７Ｓ、２７Ｄ上には層間絶縁膜２８が形成されている。層間絶縁膜２８には、配線２７Ｄを露出させる開口部２８Ｋが形成されている。層間絶縁膜２８上にはパッド電極２９が形成されている。パッド電極２９は、開口部２８Ｋを介して配線２７Ｄに接続されている。この時、オン抵抗を下げるため、配線２１Ｄ、２４Ｄ、２７Ｄを介して複数のドレイン層Ｄを並列接続することができる。ゲート電極１６の材料は、例えば、多結晶シリコンを用いることができる。配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄの材料は、例えば、ＡｌまたはＣｕなどの金属を用いることができる。プラグ電極２０Ｓ、２０Ｄ、２３Ｓ、２３Ｄ、２６Ｓ、２６Ｄの材料は、例えば、Ｗ、ＡｌまたはＣｕなどの金属を用いることができる。パッド電極２９の材料は、例えば、Ａｌなどの金属を用いることができる。層間絶縁膜１９、２２、２５、２８の材料は、例えば、ＳｉＯ２などを用いることができる。配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄの配線幅は、例えば、０．５〜１μｍ程度に設定することができる。配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄの配線厚は、例えば、０．２〜０．３μｍ程度に設定することができる。配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄは、スパッタまたはＣＶＤにて成膜することができる。
パッド電極２９上には、保護膜３０が形成されている。保護膜３０には、パッド電極２９を露出させる開口部３０Ｋが形成されている。保護膜３０上には、アンダーバリアメタル膜３３を介してプレート配線３４が形成されている。プレート配線３４は、開口部３０Ｋを介してパッド電極２９に接続されている。プレート配線３４は、配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄよりも配線幅および配線厚を大きくすることができる。プレート配線３４は複数の配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄに跨るように配置することができる。ＤＭＯＳトランジスタの放熱性を向上させるため、プレート配線３４はＤＭＯＳトランジスタを覆うように配置してもよい。プレート配線３４は、配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄに比べて配線幅および配線厚をそれぞれ１０倍以上に設定することができる。この時、プレート配線３４の配線幅は１０μｍ以上、プレート配線３４の配線厚は５μｍ以上に設定することができる。アンダーバリアメタル膜３３の材料は、例えば、Ｔｉ／Ｃｕの２層構造を用いることができる。配線２１Ｓ、２１Ｄ、２４Ｓ、２４Ｄ、２７Ｓ、２７Ｄは、図２（ａ）の下層配線ＨＡに用いることができる。プレート配線３４は、図２（ａ）の上層配線ＨＢに用いることができる。
（第２実施形態）
図４は、第２実施形態に係る半導体装置に適用される上層配線のレイアウトの一例を示す平面図である。
図４において、上層配線ＨＢのインコーナ部には、図３（ｃ）の面取り部Ｋ１の代わりにアール部Ｋ２が設けられている。アール部Ｋ２は、パターン設計時に上層配線ＨＢのインコーナ部が９０度に設定される場合に比べて、インコーナ部の応力を緩和することができる。ここで、インコーナ部の応力を効果的に緩和するために、アールは５μｍ以上に設定することが好ましく、さらに好ましくは２０μｍ以上にするのがよい。
図５（ａ）は、面取り形状またはアール形状を変えた時の２５０°Ｃにおける熱応力分布を示す図、図５（ｂ）は、面取り形状またはアール形状を変えた時の３９０°Ｃにおける熱応力分布を示す図である。なお、図５（ａ）および図５（ｂ）では、Ｓｉ／ＰＩ／Ｃｕ／Ｎｉ／Ａｕからなる５層構造において、Ｎｉ／Ａｕにパターンが形成されたモデルを用いてＮｉにかかる応力をシミュレーションで求めた。また、図５（ａ）および図５（ｂ）において、Ｐ１、Ｐ１´は面取りなし、Ｐ２、Ｐ２´は５μｍ面取り、Ｐ３、Ｐ３´は２０μｍ面取り、Ｐ４、Ｐ４´はアール５μｍ、Ｐ５、Ｐ５´はアール２０μｍに対応する。また、横軸は、応力のピーク位置からの距離である。
図５（ａ）および図５（ｂ）において、３９０°Ｃでは２５０°ＣよりもＮｉにかかる応力が大きい。面取りまたはアールを大きくすると、応力が低下する。アールは角がないため、面取りに比べて応力の緩和効果が大きい。このため、パターン設計時において、上層配線ＨＢのインコーナ部には、５μｍ以上のアールを設けることが好ましく、さらに好ましくは２０μｍ以上にするのがよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体チップ、２ ヒートシンク、３ はんだ材、４ リード端子、５ ボンディングワイヤ、６ 封止樹脂、ＨＡ 下層配線、ＨＢ 上層配線、Ｋ１ 面取り部、Ｋ２ アール部

Claims (5)

  1. 半導体チップと、
    前記半導体チップ上に形成された下層配線と、
    前記下層配線上に設けられた保護膜と、
    前記下層配線に接続され、前記下層配線よりも配線幅および配線厚が大きく、複数の下層配線に跨るように前記保護膜上に配置された上層配線と、
    前記保護膜上の上層配線のインコーナ部が９０度に設定される場合に比べて前記インコーナ部の応力を緩和する応力緩和部とを備える半導体装置。
  2. 前記応力緩和部は、前記インコーナ部に設けられた面取り部またはアール部である請求項１に記載の半導体装置。
  3. 前記上層配線は、
    前記下層配線の材料と同等以上の導電率を有する第１配線と、
    前記第１配線上に形成され、前記第１配線の腐食を防止する第２配線と、
    前記第２配線上に形成され、ボンディングワイヤと密着可能な第３配線とを備える請求項１または２に記載の半導体装置。
  4. 前記上層配線はＣｕ／Ｎｉ／Ａｕ構造である請求項３に記載の半導体装置。
  5. 半導体チップと、
    前記半導体チップに形成されたＤＭＯＳ（Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタと、
    前記ＤＭＯＳトランジスタのドレインに並列接続される複数の下層配線と、
    前記下層配線上に設けられた保護膜と、
    前記複数の下層配線に接続され、前記下層配線よりも配線幅および配線厚が大きく、前記ＤＭＯＳトランジスタを覆うように前記保護膜上に配置された上層配線と、
    前記保護膜上の上層配線のインコーナ部が９０度に設定される場合に比べて前記インコーナ部の応力を緩和する応力緩和部と、
    前記上層配線に接続されたボンディングワイヤと、
    前記半導体チップにはんだ付けされたヒートシンクとを備える半導体装置。
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