JP2005019798A - モールド型半導体装置及びその製造方法 - Google Patents

モールド型半導体装置及びその製造方法 Download PDF

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Abstract

【課題】熱サイクルに起因して発生する応力によって半導体チップの電極が破壊されるのを防止する。
【解決手段】半導体回路が形成された半導体基板２の表面に、エミッタ電極１６が形成されており、このエミッタ電極１６は、回路配線用電極１３と、バリアメタル層１４と、素子表面保護膜１５とを備えて構成されている。そして、素子表面保護膜１５は、ヤング率の大きい、すなわち硬い材質にて形成されており、回路配線用電極１３の表面および端面を完全に覆っている。また、素子表面保護膜１５は、素子表面保護膜１５のヤング率をＥ、膜厚をｔとして、半導体基板２のヤング率をＥｓｕｂ、膜厚をｔｓｕｂとしたとき、Ｅ・ｔ≒Ｅｓｕｂ・ｔｓｕｂを満たすように設計される。このような構成とすることで、回路回線用電極１３が応力の影響を受けないようにすることができ、回路配線用電極１３の破壊を防止できる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと記す）などの半導体素子を備える半導体チップを実装したモールド型半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体素子が形成された半導体チップを樹脂にて封止した半導体パッケージが提案されている（特許文献１参照）。図１１に、この従来の半導体パッケージ３６を示す。
【０００３】
半導体パッケージ３６は、半導体基板上にＩＧＢＴを備えた半導体チップ３７と、ＩＧＢＴのコレクタ電極に接続される下側ヒートシンク３８と、ＩＧＢＴのエミッタ電極に接続される上側ヒートシンク３９と、半導体チップ３７の上面に設置された内部ヒートシンク４０とを備えて構成されている。各部材は、はんだ４１を介して電気的に接続されている。また、半導体チップ３７のゲート電極とリードフレーム４２とが、ゲートワイヤ４３を介して接続されている。そして、下側および上側ヒートシンク３８、３９のそれぞれの片面とリードフレーム４２の一部が露出するように樹脂４４にて封止され、半導体パッケージ３６が形成されている。
【０００４】
【特許文献１】
特開２００３−１１００６４号公報
【０００５】
【発明が解決しようとする課題】
上述した半導体パッケージ３６は、各部材を型内に設置したのち、溶かした樹脂４４をその型に流し込むことで形成される。このとき、樹脂４４が１８０℃とされることから、樹脂４４の熱により、半導体パッケージ３６を構成する各部材が高温になる。このとき、各部材の線膨張係数の差によって応力が発生するが、各部材を接合しているはんだ４１によりその応力が吸収される。
【０００６】
しかしながら、線膨張係数の差によって発生した応力が大きい場合、はんだ４１がその応力を吸収しきれなくなり、この応力がＩＧＢＴのエミッタ電極やＩＧＢＴが形成された半導体基板に印加されることになる。そして、エミッタ電極や半導体基板がこの応力を受けると、エミッタ電極に用いられるＡｌ層にクラックが入り、エミッタ電極が破壊されるという問題が生じる。このような場合、ＩＧＢＴが動作しなくなったり、動作したとしても、クラック箇所でのギャップにより熱伝導が良好に行われなくなり、放出されるはずの熱がＩＧＢＴから放出されず、ＩＧＢＴが破壊されたりするという問題も生じる。
【０００７】
また、当該半導体パッケージ３６の実際の使用時においては、半導体素子の動作によって高温になったり、使用雰囲気の温度変動によって低温にさらされたりするため、当該半導体パッケージ３６には大きな熱サイクルが印加される。この熱サイクルによっても同様に電極部には応力、あるいは歪みが生じ、前述と同様、電極の剥離、ひいてはＩＧＢＴの動作不良や破壊に至るという問題も懸念される。
【０００８】
また、近年では、鉛フリーはんだなどの硬い材質のはんだが用いられるようになっている。このような硬いはんだを使用した場合、上記した問題がより生じ易くなる。
【０００９】
本発明は上記点に鑑みて、さまざまな熱変化によって生じる応力によって半導体チップの電極が破壊されることを防止できるモールド型半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体素子が形成された半導体チップ（１）の表面に導電体層（１６）および接合部材（２８）を介して金属部材（２４）が接合されてなるモールド型半導体装置において、半導体チップは、半導体素子が備えられた半導体基板（２、３）と、半導体基板の表面に形成され、半導体素子と電気的に接続された導電体層の一部を構成する第１の導電体層（１３）と、第１の導電体層のうち半導体基板が接続された面とは反対の面に形成された導電体層の一部を構成する第２の導電体層（１５）とを有し、第２の導電体層のヤング率は、半導体基板のヤング率と同等もしくはそれ以上であり、第１の導電体層の表面および端面が覆われていることを特徴としている。
【００１１】
このように、半導体チップに備えられた導電体層において、硬い第２の導電体層が第１の導電体層の表面および端面を覆う構造となっている。これにより、この半導体チップを樹脂部材にて封止したとしても、第２の導電体層により線膨張係数の差による応力が第１の導電体層におよばないようにすることができる。したがって、応力によって半導体チップの電極となる第１の導電体層が破壊されることを防止することができる。
【００１２】
請求項２に示す発明では、第１の導電体層は、Ａｌ（アルミニウム）を含む金属材料であることを特徴とし、請求項３に示す発明では、第２の導電体層は、Ｎｉ（ニッケル）もしくはＣｕ（銅）を含む金属材料であることを特徴としている。このように、ヤング率が高い、すなわち硬いＮｉもしくはＣｕを含む金属材料により、軟らかいＡｌを含む金属材料を覆うことができる。
【００１３】
請求項４に記載の発明では、第２の導電体層の膜厚は５μｍ以上であることを特徴としている。このように、第２の導電体層の膜厚を大きくすることで、熱サイクルによって生じる応力を第１の導電体層に伝わらないようにすることができる。さらに、半導体チップを実装させる際、第２の導電体層の上部がはんだの熱によって合金になってしまうが、第２の導電体層の上部が合金になったとしても、第２の導電体層の膜厚を大きくすることで、第２の導電体層としての膜厚を確保することができる。
【００１４】
請求項５に記載の発明では、半導体基板のヤング率をＥｓｕｂ、半導体基板の膜厚をｔｓｕｂ、第２の導電体層のヤング率をＥ、第２の導電体層の膜厚をｔとしたときに、Ｅ・ｔ≒Ｅｓｕｂ・ｔｓｕｂが成立するように構成したことを特徴としている。
【００１５】
これにより、半導体基板と第２の導電体層との線膨張係数の差が小さくなるので、第２の導電体層と半導体基板とに印加される応力がほぼ等しくなる。したがって、半導体基板と第２の導電体層と挟まれている第１の導電体層は、応力の影響を受けずに済む。
【００１６】
請求項６乃至請求項１１に記載の発明は、請求項１に記載のモールド型半導体装置（２１）の製造方法に関する。請求項６に記載の発明では、半導体素子が形成された半導体基板（２、３）を用意し、この半導体基板の表面に金属層（２９）を形成する工程と、半導体チップのうち半導体素子が形成された領域をセル部とすると、金属層のうちセル部に位置する部分を覆うように第１のレジスト（３０）を形成する工程と、この第１のレジストを用いて金属層のエッチングを行い、第１の導電体層を形成する工程と、第１のレジストを除去する工程と、第１の導電体層の表面および端面を覆うように、ヤング率が半導体基板のヤング率と同等もしくはそれ以上である第２の導電体層（１５）を形成する工程とを有することを特徴としている。
【００１７】
これによると、半導体素子に接続された第１の導電体層と、第１の導電体層の表面および端面を覆う第２の導電体層を形成させることができる。したがって、第１の導電体層が第２の導電体層に覆われた構成とすることができ、熱サイクルによって生じる応力を第２の導電体層により第１の導電体層におよばないようにすることができる。したがって、応力によって第１の導電体層が破壊されるのを防ぐことができる。
【００１８】
請求項８に記載の発明では、第２の導電体層を形成する工程は、第１の導電体層の表面に第３の導電体層（１４）を形成する工程と、第３の導電体層の表面に第２の導電体層を形成する工程とを含むことを特徴としている。このように、第１の導電体層の表面および端面に第３の導電体層を形成させ、その第３の導電体層の表面に第２の導電体層を形成させることも可能である。
【００１９】
請求項９に記載の発明では、第１のレジストを除去する工程ののち、外周耐圧部に保護膜（１９）を形成する工程を有し、第２の導電体層を形成する工程は、第１の導電体層と共に保護膜を覆うように第２の導電体層を形成することを特徴としている。
【００２０】
このような工程によって第２の導電体層を形成させても、第１の導電体層の表面および端面を覆うように形成させることができる。
【００２１】
請求項１０に記載の発明では、第２の導電体層を形成する工程では、第２の導電体層を湿式無電解メッキによって第３の導電体層の表面に形成することを特徴としている。
【００２２】
このように、膜厚を大きくしやすい湿式無電解メッキによって第３の導電体層の表面に第２の導電体層を形成させることができる。
【００２３】
請求項１１に記載の発明では、第３の導電体層を形成する工程は、第１の導電体層の表面に第２のレジスト（３２）を形成する工程を含み、第１のレジストをパターニングしたマスクと同じマスクを用いて第２のレジストを形成することを特徴としている。
【００２４】
このように、第１の導電体層を形成させるための第１のレジストと、第１の導電体層を覆う第２のレジストとを、同じマスクを用いて形成させることもできる。したがって、異なるマスクを用いなくても第２のレジストを形成させることができる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２６】
【発明の実施の形態】
以下、本発明の各実施形態を図に基づいて説明する。
【００２７】
（第１実施形態）
図１は、本発明の一実施形態が適用された半導体チップ１の断面構造を示す図である。また、図２は、半導体チップ１のレイアウト構成を示す平面図である。なお、図１は図２のＡ−Ａ断面に対応している。
【００２８】
半導体チップ１は、ｐ＋型基板２の主表面上にｎ−型ドリフト層３を形成した半導体基板を用いて形成されたものであり、半導体チップ１は、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。
【００２９】
セル部には、多数のＩＧＢＴが形成されている。ｎ−型ドリフト層３の表層部にはｐ型ベース層４が形成され、ｐ型ベース層４の表層部にはｎ＋型ソース層６が形成されている。これら、ｎ＋型ソース層６とｐ型ベース層４とを貫通してｎ−型ドリフト層３に達するようにトレンチ７が形成され、このトレンチ７の内壁表面にゲート絶縁膜８とゲート層９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート層９からなるトレンチゲート構造が構成されている。また、ｎ＋型ソース層６の一部とトレンチゲート構造とが絶縁膜１２ａにて覆われている。ｐ＋型基板２の裏面には、当該裏面と接するようにコレクタ電極２０が形成されている。
【００３０】
さらに、ＩＧＢＴの表面に回路配線用電極１３と、回路配線用電極１３の表面に形成されたバリアメタル（シード）層１４と、バリアメタル層１４の表面に形成された素子表面保護用膜１５とが形成され、これら回路配線用電極１３とバリアメタル層１４と素子表面保護用膜１５とによりエミッタ電極１６が構成されている。このエミッタ電極１６が素子表面保護用電極を構成している。エミッタ電極は、本発明における導電体層に相当する。このエミッタ電極１６のうち素子表面保護用膜１５の膜厚は例えば５μｍ以上となっている。
【００３１】
回路配線用電極１３は、ｐ＋型基板２のセル部の表面において、複数のトレンチゲート構造上にまたがるように形成され、ｐ型ベース層４とｎ＋型ソース層６に接するように形成され、多数のＩＧＢＴを共通に接続している。この回路配線用電極１３が、本発明における第１の導電体層に相当する。この回路配線用電極１３は、膜厚が約３μｍとされ、例えばＡｌ−Ｓｉ−Ｃｕ等のＡｌを主成分とするＡｌ合金からなる金属材料で例えばスパッタリングにより形成される。
【００３２】
バリアメタル層１４は、回路配線用電極１３と電気的に接続される導電性の金属層であり、例えば、Ｔｉ（チタン）層と、Ｔｉ層の表面に形成されたＴｉＮ（チタンナイトライド）層とを備え、例えばスパッタリングにより形成されている。バリアメタル層１４は、湿式無電解メッキによって素子表面保護膜１５を形成させる際に、その下地（メッキのシード層）として用いられる。このバリアメタル層１４が、本発明における第３の導電体層に相当する。バリアメタル層１４は、回路配線用電極１３の表面および端面を完全に覆うように形成されている。
【００３３】
素子表面保護膜１５は、バリアメタル層１４の表面にのみ形成され、バリアメタル層１４と電気的に接続される金属体である。この素子表面保護膜１５が、本発明における第２の導電体層に相当する。素子表面保護膜１５は、回路配線用電極１３の表面および端面を完全に覆うように形成されており、図２に示す点線にて囲まれた領域に形成されている。この素子表面保護膜１５は湿式無電解メッキによって形成され、はんだ付け可能で、かつ、ヤング率が大きい、すなわち硬い材料である例えばＮｉ（ニッケル）もしくはＣｕ（銅）などの金属材料で構成されている。
【００３４】
ここで、素子表面保護膜１５のヤング率をＥ、膜厚をｔとして、半導体基板（ｐ＋型基板２及びＮ−層３）のヤング率をＥｓｕｂ、膜厚をｔｓｕｂとしたとき、素子表面保護膜１５はＥ・ｔ≒Ｅｓｕｂ・ｔｓｕｂを満たすように設計される。このようにすることで、半導体チップ１を樹脂部２７（図３参照）にて封止する際、あるいは当該半導体パッケージ２１に種々の熱サイクルが作用する際、線膨張係数の差が小さくなるので、素子表面保護膜１５と半導体基板とに印加される応力がほぼ等しくなる。つまり、回路配線用電極１３は線膨張係数の差に基づく応力の影響を受けずに済む。したがって、回路配線用電極１３にクラックが生じることを防止でき、回路配線用電極１３が破壊されることを防止できる。
【００３５】
また、素子表面保護膜１５の膜厚は、例えば５μｍ以上となっているが、半導体チップ１と内部ヒートシンク２４とをはんだ２８で接合する際、高温になったＳｎ系のはんだ２８が素子表面保護膜１５の上部を例えばＮｉＳｎなどの合金にしてしまう。したがって、素子表面保護膜１５の上部にＮｉ−Ｓｎ系の合金が形成されることを考慮して、素子表面保護膜１５の合金になる膜厚分を除いた部分の膜厚をｔとしている。このように膜厚を大きくすることで、素子表面保護膜１５の上部が合金化されたとしても、素子表面保護膜１５としての膜厚を確保することができる。
【００３６】
一方、外周耐圧部には、ｎ−型ドリフト層３の表層部に形成されたｐ型層５と、ＬＯＣＯＳ酸化膜１１および絶縁膜１２ｂを介して、ｐ型層５の上に形成されたフィールドプレートとしての第１の電極１７とが備えられている。また、ｎ−型ドリフト層３の表層部に形成されたｎ＋型層１０と、このｎ＋型１０と接するように形成された最外周リングとしての第２の電極１８が備えられている。これら第１、第２の電極１７、１８により、半導体チップ１にサージが印加されたときにＩＧＢＴ内部に発生する電界集中を緩和させ、電界強度を低下させられるようになっている。そして、第１、第２の電極１７、１８を覆うパッシベーション膜１９が形成され、外周耐圧部の表面が保護されている。
【００３７】
図３に、上記構成の半導体チップ１を樹脂封止して形成した半導体パッケージ２１の断面図を示す。この図に示すように、半導体パッケージ２１は、半導体チップ１と共に、下側ヒートシンク２２、上側ヒートシンク２３、内部ヒートシンク２４、リード端子２６を樹脂部２７にて封止した構成となっている。また、ゲートワイヤ２５を介してＩＧＢＴのゲート電極パッド（図２の紙面下方に描かれた矩形領域が相当する）とリード端子２６とが接続されており、下側および上側ヒートシンク２２、２３のそれぞれの片面とリード端子２６の端部とが樹脂部２７から露出している。
【００３８】
また、下側ヒートシンク２２の上面と半導体チップ１の下面との間、半導体チップ１の上面と内部ヒートシンク２４の下面との間、内部ヒートシンク２４の上面と上側ヒートシンク２３の下面との間には、本発明の接合部材に相当するはんだ２８が設置されている。このため、半導体チップ１に形成されたＩＧＢＴのエミッタ電極１６は上側ヒートシンク２３を介して、また、ＩＧＢＴのコレクタ電極２０は下側ヒートシンク２２を介して外部と電気的に接続できるようになっている。
【００３９】
下側および上側ヒートシンク２２、２３は、半導体チップ１から発せられる熱を放出するための放熱板としても機能するため、熱伝導性が良く、電気抵抗が低いＣｕなどで構成される。
【００４０】
内部ヒートシンク２４は半導体チップ１から発せられる熱をエミッタ電極１６を介して上側ヒートシンク２３側へ逃がすためのものであり、例えばＣｕなどで構成される。この内部ヒートシンク２４は、本発明における金属部材に相当する。
【００４１】
このように、上述した構成のエミッタ電極を備えた半導体チップ１ならば、樹脂部２７にて封止したとしても、エミッタ電極１６を破壊させることなく実装可能である。
【００４２】
次に、図１に示す半導体チップ１の製造工程を図４〜図５を用いて説明する。
【００４３】
まず、ｐ＋型基板２の主表面上にｎ−型ドリフト層３を形成させた半導体基板を用意しＩＧＢＴを形成する。製造工程図は示さないが、ｎ−型ドリフト層３の表層部にｐ型ベース層４とｎ＋型ソース層６とを形成する。そして、ｎ＋型ソース層６とｐ型ベース層４とを貫通してｎ−型ドリフト層３に達するようにトレンチ７を形成し、このトレンチ７の内壁表面にゲート絶縁膜８とゲート層９とを形成する。また、ｎ＋型ソース層６の一部とトレンチ７を覆う絶縁膜１２ａを形成する。
【００４４】
そして、図４（ａ）に示す工程では、ＩＧＢＴが形成された基板の主表面側に約３μｍの厚さの金属層２９を形成する。この金属層２９には、Ａｌなどの材料が用いられる。
【００４５】
図４（ｂ）に示す工程では、この金属層２９の表面にフォトレジスト３０を塗布して、露光によってパターニングする。これにより、フォトレジスト３０のうち図に示した回路配線用電極１３と外周耐圧部の第１および第２の電極１７、１８とが形成されない領域を開口させる。
【００４６】
図４（ｃ）に示す工程では、このフォトレジスト３０をマスクとしてウェットエッチングを行い、金属層２９をパターニングして、セル部における回路配線用電極１３と外周耐圧部における第１の電極および第２の電極１７、１８とを形成する。このとき、ウェットエッチング工程により、金属層２９がサイドエッチングされるので、フォトレジスト３０の開口部の内側まで金属層２９が除去される。その後、フォトレジスト３０を除去する。
【００４７】
次に、図４（ｄ）に示す工程では、金属薄膜層３１であるＴｉ層とＴｉＮ層とを形成する。このとき、回路配線用電極１３および外周耐圧部の各電極１７、１８を完全に覆うように金属薄膜層３１が形成される。
【００４８】
図５（ａ）に示す工程では、回路配線用電極１３の表面及び端部を完全に覆うように、回路配線用電極１３の端部輪郭より大きめに金属薄膜層３１上にフォトレジスト３２を形成してエッチングを行い、その他の表面上に形成された金属薄膜層３１を除去し、回路配線用電極１３をその表面及び端部において覆うバリアメタル層１４を形成する。
【００４９】
そして、フォトレジスト３２を除去した後、図５（ｂ）に示す工程で、例えばポリイミドなどを用いて保護膜３３を形成した後、図５（ｃ）に示す工程で、バリアメタル層１４の表面上の保護膜３３を除去し、外周耐圧部を含む表面上にパッシベーション膜１９を形成する。
【００５０】
そして、製造工程図は示さないが、湿式無電解メッキによりメッキ処理を行い、はんだ付け可能で、ヤング率が高いＮｉもしくはＣｕなどの金属材料で構成され、膜厚が５μｍ以上の素子表面保護膜１５を形成する。このとき、素子表面保護膜１５は、バリアメタル層１４の表面にのみ選択的に形成され、パッシベーション膜１９の表面に形成されない。なお、ｐ＋型基板２の裏面側にはコレクタ電極２０を適宜形成する。その後、ダイシングカット等を施すことで、図１に示す半導体チップ１が完成する。
【００５１】
このように製造された半導体チップ１に対し、はんだ２８を介して下側ヒートシンク２２、内部ヒートシンク２４を接続した後、さらに、ゲートワイヤ２５を介して半導体チップ１のゲート電極パッドとリード端子２６とを接続する。そして、はんだ２８を介して上側ヒートシンク２３を接合した後、各部材を半導体パッケージ２１を形作る型の中に設置して、その型の中に溶かした樹脂部２７を流し込んで封止する。このようにして、図３に示す半導体パッケージ２１を形成することができる。
【００５２】
このように、半導体パッケージ２１を形成したとしても、半導体基板の表面を回路配線用電極１３が覆い、回路配線用電極１３の表面および端面を硬い素子表面保護膜１５が完全に覆っていることや、素子表面保護膜１５と半導体基板が受ける応力の強度がほぼ等しいことから、素子表面保護膜１５に覆われた回路配線用電極１３が受ける応力が緩和される。したがって、回路配線用電極１３の破壊を防止することができる。また、回路配線用電極１３が破壊されることによって引き起こされる不具合、例えば電流が流れなくなったり、熱の流れが止まるなどによってＩＧＢＴが熱破壊されたりすることも防止することができる。
【００５３】
（第２実施形態）
図６は、本発明の第２実施形態における半導体チップの断面図である。本実施形態における半導体チップの電極構造の基本構造は、第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５４】
図６に示すように、素子表面保護膜１５とパッシベーション膜１９が密着していることが第１実施形態と異なる。このように、素子表面保護膜１５とパッシベーション膜１９を密着させることも可能である。
【００５５】
本実施形態における半導体チップ１の製造方法は、第１実施形態に対して、図５（ｂ）に示す工程まで同様であるが、バリアメタル層１４の表面に形成させるフォトレジストのマスクが第１実施形態のものと異なる。以下、本実施形態の電極構造の製造方法について図７を用いて説明する。
【００５６】
まず、図５（ｂ）に示す工程まで行って、バリアメタル層１４の表面に保護膜３３を形成した後、図７に示す工程において、図５（ａ）で用いたマスクと異なるマスクを用いて、回路配線用電極１３上の保護膜３３を除去する。すると、バリアメタル層１４の端の上にパッシベーション膜１９が形成される。
【００５７】
その後、製造工程図は示さないが、湿式無電解メッキによってバリアメタル層１４の表面に素子表面保護膜１５を形成する。このとき、バリアメタル層１４は、パッシベーション膜１９の内部にまで形成されているので、素子表面保護膜１５は図６に示すようにパッシベーション膜１９と密着するように形成される。このようにして、図６に示す半導体チップが完成する。
【００５８】
このような構造の半導体チップとしても、第１実施形態と同様に、素子表面保護膜１５にて回路配線用電極１３の表面および端面を覆うことができる。これにより、回路配線用電極１３は応力を受けず、回路配線用電極１３は破壊されない。
【００５９】
（第３実施形態）
図８は、本発明の第３実施形態における半導体チップ１の断面図であり、図９は、半導体チップ１のレイアウト構成を示す図である。なお、図８は、図９のＢ−Ｂ断面に対応している。本実施形態では、第１および第２実施形態と異なる部分についてのみ説明する。
【００６０】
図８に示すように、バリアメタル層１４が回路配線用電極１３およびパッシベーション膜１９を覆って形成されていることが、第１および第２実施形態と異なる。つまり、セル部および外周耐圧部の全体にエミッタ電極１６が形成されている。なお、外周耐圧部において耐圧を確保するために、チップ最外周部の半導体基板（ｎ−領域３）表面にはｐ型領域および絶縁膜（本実施形態ではＬＯＣＯＳ酸化膜１１および絶縁膜１２ｂ）が配置されている。本実施形態の半導体チップ１では、湿式無電解メッキによって形成される素子表面保護膜１５は、図９に示すように、点線にて囲まれた領域に形成されることになる。
【００６１】
次に、本実施形態における半導体チップ１の製造方法について説明する。本実施形態における半導体チップ１の製造方法では、まず、図４（ｃ）に示す工程までを行う。その後の製造方法を、図１０を用いて説明する。
【００６２】
まず、図４（ｃ）に示す工程まで行い、セル部における回路配線用電極１３と、外周耐圧部における第１および第２の電極１７、１８を形成して、フォトレジスト３０を除去した後、図１０（ａ）に示す工程において、半導体基板の表面全体に保護膜３５を形成する。その後、回路配線用電極１３の表面に形成された保護膜３５を除去して、外周耐圧部にパッシベーション膜１９を形成する。
【００６３】
図１０（ｂ）に示す工程では、半導体基板の表面全体にバリアメタル層１４を形成する。そして、製造工程図は示さないが、湿式無電解メッキにてバリアメタル層１４の表面に素子表面保護膜１５を形成する。このようにして、図８に示す半導体チップ１が完成する。
【００６４】
このような構造の半導体チップとしても、第１および第２実施形態と同様に、素子表面保護膜１５によって回路配線用電極１３の表面および端面を完全に覆うことができる。したがって、回路配線用電極１３に印加される応力を抑制することができ、回路配線用電極１３が破壊されずに済む。また、ＩＧＢＴの破壊も防止できる。
【００６５】
（他の実施形態）
素子表面保護膜１５を形成させる際、第１実施形態に示した式を必ずしも満たす必要はなく、素子表面保護膜１５は半導体チップ１外部からの応力に耐えられる電極であればよい。具体的には、素子表面保護膜１５のヤング率は、少なくとも半導体基板のヤング率以上あればよい。このようにすることで、樹脂封止によって発生した応力あるいは種々の熱サイクルによって発生した応力が素子表面保護膜１５にて抑制され、その応力が回路配線用電極１３にまで伝わることを防ぐことができる。
【００６６】
図５（ａ）に示す工程において、回路配線用電極１３を覆うフォトレジスト３２を形成させる際、回路配線用電極１３を形成させるためのフォトレジスト３０を形成させたマスクと同じマスクを用いてフォトレジスト３２を形成させることも可能である。回路配線用電極１３をエッチングにて形成させる際、フォトレジスト３０が形成された金属層２９の端部がサイドエッチングされる。このため、このとき使用したマスクと同じマスクを用いて回路配線用電極１３を覆うフォトレジスト３２を形成させると、回路配線用電極１３の表面および端面を覆うようにフォトレジスト３２が形成されることになる。したがって、金属導電体層３１をエッチングする際に、金属導電体層３１のうち回路配線用電極１３の端部に位置する部分が除去されないため、バリアメタル層１４によって回路配線用電極１３が完全に覆われる。これにより、フォトレジスト３０を形成させるマスクと同じマスクを用いたとしても回路配線用電極１３を完全に覆うように素子表面保護膜１５を形成させることができる。
【００６７】
なお、この場合、回路配線用電極１３をフォトレジスト３２で覆う時、フォトレジスト３２が外周耐圧部における第１および第２の電極も覆うように形成される（図示しない）。そして、金属導電体層３１を除去すると、第１および第２の電極１７、１８の表面に金属導電体層３１が残されるが、これを完全に覆うように外周耐圧部にパッシベーション膜１９が形成されるので、外周耐圧部に残された金属導電体層３１は問題にならない。
【００６８】
なお、上記第１、第２実施形態においてバリアメタル層１４を形成しているが、回路配線用電極１３のＡｌ系電極上に直接素子表面保護膜１５のメッキ層は析出可能であり、バリアメタル層１４を省略することも可能である。上記第３実施形態では外周耐圧部のパッシベーション膜（ポリイミド）１９上にも素子表面保護膜１５をメッキ析出させる必要があるため、メッキのシード層としての役割を有するバリアメタル層１４をパッシベーション膜（ポリイミド）１９配置後に形成する必要がある。
【００６９】
また、上記種々の実施形態においては素子表面保護膜１５をメッキ形成するものであったが、スパッタリングなど他の形成方法も適用可能である。しかしながら、素子表面保護膜１５にはある程度厚さが必要であり、厚膜化が容易なメッキ形成が好ましい。
【００７０】
また、上記実施形態において、半導体素子としてＩＧＢＴを例に説明を行ったが、ＩＧＢＴに限らず、パワーＭＯＳＦＥＴやダイオードなどのパワーデバイス全般に適用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体チップの断面図である。
【図２】図１に示した半導体チップの平面図である。
【図３】図１に示した半導体チップを備えた半導体パッケージの断面図である。
【図４】図１における半導体装置の電極構造の製造工程を示した図である。
【図５】図４に続く半導体装置の電極構造の製造工程を示した図である。
【図６】本発明の第２実施形態における半導体チップの断面図である。
【図７】図６における半導体装置の電極構造の製造工程を示した図である。
【図８】本発明の第３実施形態における半導体チップの断面図である。
【図９】図８における半導体チップの平面図である。
【図１０】図８における半導体装置の電極構造の製造工程を示した図である。
【図１１】従来における半導体パッケージの断面図である。
【符号の説明】
１…半導体チップ、２…ｐ＋型基板、１３…回路配線用電極、
１４…バリアメタル層、１５…素子表面保護膜、１６…エミッタ電極、
２１…半導体パッケージ、２２…下側ヒートシンク、２３…上側ヒートシンク、
２４…内部ヒートシンク、２７…樹脂部、２８…はんだ。

Claims (11)

  1. 半導体素子が形成された半導体チップ（１）の表面に導電体層（１６）および接合部材（２８）を介して金属部材（２４）が接合されてなるモールド型半導体装置において、
    前記半導体チップは、
    前記半導体素子が備えられた半導体基板（２、３）と、
    前記半導体基板の表面に形成され、前記半導体素子と電気的に接続された前記導電体層の一部を構成する第１の導電体層（１３）と、
    前記第１の導電体層のうち前記半導体基板が接続された面とは反対の面に形成された前記導電体層の一部を構成する第２の導電体層（１５）とを有し、
    前記第２の導電体層のヤング率は、前記半導体基板のヤング率と同等もしくはそれ以上であり、前記第１の導電体層の表面および端面が前記第２の導電体層にて覆われていることを特徴とするモールド型半導体装置。
  2. 前記第１の導電体層は、Ａｌ（アルミニウム）を含む金属材料であることを特徴とする請求項１に記載のモールド型半導体装置。
  3. 前記第２の導電体層は、Ｎｉ（ニッケル）もしくはＣｕ（銅）を含む金属材料であることを特徴とする請求項１又は２に記載のモールド型半導体装置。
  4. 前記第２の導電体層の膜厚は５μｍ以上であることを特徴とする請求項１乃至３のいずれか１つに記載のモールド型半導体装置。
  5. 前記半導体基板のヤング率をＥｓｕｂ、前記半導体基板の膜厚をｔｓｕｂ、前記第２の導電体層のヤング率をＥ、前記第２の導電体層の膜厚をｔとしたときに、
    Ｅ・ｔ≒Ｅｓｕｂ・ｔｓｕｂ
    が成立するように構成したことを特徴とする請求項１乃至４のいずれか１つに記載のモールド型半導体装置。
  6. 半導体素子が形成された半導体チップ（１）の表面に導電体層（１６）および接合部材（２８）を介して金属部材（２４）が形成されてなるモールド型半導体装置の製造方法であって、
    半導体素子が形成された半導体基板（２、３）を用意し、この半導体基板の表面に金属層（２９）を形成する工程と、
    前記半導体チップのうち前記半導体素子が形成された領域をセル部とすると、前記金属層のうち前記セル部に位置する部分を覆うように第１のレジスト（３０）を形成する工程と、
    この第１のレジストを用いて前記金属層のエッチングを行い、第１の導電体層を形成する工程と、
    前記第１のレジストを除去する工程と、
    前記第１の導電体層の表面および端面を覆うように、ヤング率が前記半導体基板のヤング率と同等もしくはそれ以上である第２の導電体層（１５）を形成する工程とを有することを特徴とするモールド型半導体装置の製造方法。
  7. 前記半導体チップのうち前記セル部の外周に位置する領域を外周耐圧部とすると、
    前記セル部における前記第１の導電体層を形成する工程は、
    前記外周耐圧部の電極（１７、１８）を形成する工程を含むことを特徴とする請求項６に記載のモールド型半導体装置の製造方法。
  8. 前記第２の導電体層を形成する工程は、
    前記第１の導電体層の表面に第３の導電体層（１４）を形成する工程と、
    前記第３の導電体層の表面に前記第２の導電体層を形成する工程とを含むことを特徴とする請求項６又は７に記載のモールド型半導体装置の製造方法。
  9. 前記第１のレジストを除去する工程ののち、
    前記外周耐圧部に保護膜（１９）を形成する工程を有し、
    前記第２の導電体層を形成する工程は、
    前記第１の導電体層と共に前記保護膜を覆うように前記第２の導電体層を形成することを特徴とする請求項８に記載のモールド型半導体装置の製造方法。
  10. 前記第２の導電体層を形成する工程では、
    前記第２の導電体層を湿式無電解メッキによって前記第３の導電体層の表面に形成することを特徴とする請求項８又は９に記載のモールド型半導体装置の製造方法。
  11. 前記第３の導電体層を形成する工程は、
    前記第１の導電体層の表面に第２のレジスト（３２）を形成する工程を含み、
    前記第１のレジストをパターニングしたマスクと同じマスクを用いて前記第２のレジストを形成することを特徴とする請求項７乃至１０のいずれか１つに記載のモールド型半導体装置の製造方法。
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