JP2005019798A - モールド型半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体回路が形成された半導体基板2の表面に、エミッタ電極16が形成されており、このエミッタ電極16は、回路配線用電極13と、バリアメタル層14と、素子表面保護膜15とを備えて構成されている。そして、素子表面保護膜15は、ヤング率の大きい、すなわち硬い材質にて形成されており、回路配線用電極13の表面および端面を完全に覆っている。また、素子表面保護膜15は、素子表面保護膜15のヤング率をE、膜厚をtとして、半導体基板2のヤング率をEsub、膜厚をtsubとしたとき、E・t≒Esub・tsubを満たすように設計される。このような構成とすることで、回路回線用電極13が応力の影響を受けないようにすることができ、回路配線用電極13の破壊を防止できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、絶縁ゲート型バイポーラトランジスタ(以下IGBTと記す)などの半導体素子を備える半導体チップを実装したモールド型半導体装置とその製造方法に関するものである。
【0002】
【従来の技術】
従来、半導体素子が形成された半導体チップを樹脂にて封止した半導体パッケージが提案されている(特許文献1参照)。図11に、この従来の半導体パッケージ36を示す。
【0003】
半導体パッケージ36は、半導体基板上にIGBTを備えた半導体チップ37と、IGBTのコレクタ電極に接続される下側ヒートシンク38と、IGBTのエミッタ電極に接続される上側ヒートシンク39と、半導体チップ37の上面に設置された内部ヒートシンク40とを備えて構成されている。各部材は、はんだ41を介して電気的に接続されている。また、半導体チップ37のゲート電極とリードフレーム42とが、ゲートワイヤ43を介して接続されている。そして、下側および上側ヒートシンク38、39のそれぞれの片面とリードフレーム42の一部が露出するように樹脂44にて封止され、半導体パッケージ36が形成されている。
【0004】
【特許文献1】
特開2003−110064号公報
【0005】
【発明が解決しようとする課題】
上述した半導体パッケージ36は、各部材を型内に設置したのち、溶かした樹脂44をその型に流し込むことで形成される。このとき、樹脂44が180℃とされることから、樹脂44の熱により、半導体パッケージ36を構成する各部材が高温になる。このとき、各部材の線膨張係数の差によって応力が発生するが、各部材を接合しているはんだ41によりその応力が吸収される。
【0006】
しかしながら、線膨張係数の差によって発生した応力が大きい場合、はんだ41がその応力を吸収しきれなくなり、この応力がIGBTのエミッタ電極やIGBTが形成された半導体基板に印加されることになる。そして、エミッタ電極や半導体基板がこの応力を受けると、エミッタ電極に用いられるAl層にクラックが入り、エミッタ電極が破壊されるという問題が生じる。このような場合、IGBTが動作しなくなったり、動作したとしても、クラック箇所でのギャップにより熱伝導が良好に行われなくなり、放出されるはずの熱がIGBTから放出されず、IGBTが破壊されたりするという問題も生じる。
【0007】
また、当該半導体パッケージ36の実際の使用時においては、半導体素子の動作によって高温になったり、使用雰囲気の温度変動によって低温にさらされたりするため、当該半導体パッケージ36には大きな熱サイクルが印加される。この熱サイクルによっても同様に電極部には応力、あるいは歪みが生じ、前述と同様、電極の剥離、ひいてはIGBTの動作不良や破壊に至るという問題も懸念される。
【0008】
また、近年では、鉛フリーはんだなどの硬い材質のはんだが用いられるようになっている。このような硬いはんだを使用した場合、上記した問題がより生じ易くなる。
【0009】
本発明は上記点に鑑みて、さまざまな熱変化によって生じる応力によって半導体チップの電極が破壊されることを防止できるモールド型半導体装置およびその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、半導体素子が形成された半導体チップ(1)の表面に導電体層(16)および接合部材(28)を介して金属部材(24)が接合されてなるモールド型半導体装置において、半導体チップは、半導体素子が備えられた半導体基板(2、3)と、半導体基板の表面に形成され、半導体素子と電気的に接続された導電体層の一部を構成する第1の導電体層(13)と、第1の導電体層のうち半導体基板が接続された面とは反対の面に形成された導電体層の一部を構成する第2の導電体層(15)とを有し、第2の導電体層のヤング率は、半導体基板のヤング率と同等もしくはそれ以上であり、第1の導電体層の表面および端面が覆われていることを特徴としている。
【0011】
このように、半導体チップに備えられた導電体層において、硬い第2の導電体層が第1の導電体層の表面および端面を覆う構造となっている。これにより、この半導体チップを樹脂部材にて封止したとしても、第2の導電体層により線膨張係数の差による応力が第1の導電体層におよばないようにすることができる。したがって、応力によって半導体チップの電極となる第1の導電体層が破壊されることを防止することができる。
【0012】
請求項2に示す発明では、第1の導電体層は、Al(アルミニウム)を含む金属材料であることを特徴とし、請求項3に示す発明では、第2の導電体層は、Ni(ニッケル)もしくはCu(銅)を含む金属材料であることを特徴としている。このように、ヤング率が高い、すなわち硬いNiもしくはCuを含む金属材料により、軟らかいAlを含む金属材料を覆うことができる。
【0013】
請求項4に記載の発明では、第2の導電体層の膜厚は5μm以上であることを特徴としている。このように、第2の導電体層の膜厚を大きくすることで、熱サイクルによって生じる応力を第1の導電体層に伝わらないようにすることができる。さらに、半導体チップを実装させる際、第2の導電体層の上部がはんだの熱によって合金になってしまうが、第2の導電体層の上部が合金になったとしても、第2の導電体層の膜厚を大きくすることで、第2の導電体層としての膜厚を確保することができる。
【0014】
請求項5に記載の発明では、半導体基板のヤング率をEsub、半導体基板の膜厚をtsub、第2の導電体層のヤング率をE、第2の導電体層の膜厚をtとしたときに、E・t≒Esub・tsubが成立するように構成したことを特徴としている。
【0015】
これにより、半導体基板と第2の導電体層との線膨張係数の差が小さくなるので、第2の導電体層と半導体基板とに印加される応力がほぼ等しくなる。したがって、半導体基板と第2の導電体層と挟まれている第1の導電体層は、応力の影響を受けずに済む。
【0016】
請求項6乃至請求項11に記載の発明は、請求項1に記載のモールド型半導体装置(21)の製造方法に関する。請求項6に記載の発明では、半導体素子が形成された半導体基板(2、3)を用意し、この半導体基板の表面に金属層(29)を形成する工程と、半導体チップのうち半導体素子が形成された領域をセル部とすると、金属層のうちセル部に位置する部分を覆うように第1のレジスト(30)を形成する工程と、この第1のレジストを用いて金属層のエッチングを行い、第1の導電体層を形成する工程と、第1のレジストを除去する工程と、第1の導電体層の表面および端面を覆うように、ヤング率が半導体基板のヤング率と同等もしくはそれ以上である第2の導電体層(15)を形成する工程とを有することを特徴としている。
【0017】
これによると、半導体素子に接続された第1の導電体層と、第1の導電体層の表面および端面を覆う第2の導電体層を形成させることができる。したがって、第1の導電体層が第2の導電体層に覆われた構成とすることができ、熱サイクルによって生じる応力を第2の導電体層により第1の導電体層におよばないようにすることができる。したがって、応力によって第1の導電体層が破壊されるのを防ぐことができる。
【0018】
請求項8に記載の発明では、第2の導電体層を形成する工程は、第1の導電体層の表面に第3の導電体層(14)を形成する工程と、第3の導電体層の表面に第2の導電体層を形成する工程とを含むことを特徴としている。このように、第1の導電体層の表面および端面に第3の導電体層を形成させ、その第3の導電体層の表面に第2の導電体層を形成させることも可能である。
【0019】
請求項9に記載の発明では、第1のレジストを除去する工程ののち、外周耐圧部に保護膜(19)を形成する工程を有し、第2の導電体層を形成する工程は、第1の導電体層と共に保護膜を覆うように第2の導電体層を形成することを特徴としている。
【0020】
このような工程によって第2の導電体層を形成させても、第1の導電体層の表面および端面を覆うように形成させることができる。
【0021】
請求項10に記載の発明では、第2の導電体層を形成する工程では、第2の導電体層を湿式無電解メッキによって第3の導電体層の表面に形成することを特徴としている。
【0022】
このように、膜厚を大きくしやすい湿式無電解メッキによって第3の導電体層の表面に第2の導電体層を形成させることができる。
【0023】
請求項11に記載の発明では、第3の導電体層を形成する工程は、第1の導電体層の表面に第2のレジスト(32)を形成する工程を含み、第1のレジストをパターニングしたマスクと同じマスクを用いて第2のレジストを形成することを特徴としている。
【0024】
このように、第1の導電体層を形成させるための第1のレジストと、第1の導電体層を覆う第2のレジストとを、同じマスクを用いて形成させることもできる。したがって、異なるマスクを用いなくても第2のレジストを形成させることができる。
【0025】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0026】
【発明の実施の形態】
以下、本発明の各実施形態を図に基づいて説明する。
【0027】
(第1実施形態)
図1は、本発明の一実施形態が適用された半導体チップ1の断面構造を示す図である。また、図2は、半導体チップ1のレイアウト構成を示す平面図である。なお、図1は図2のA−A断面に対応している。
【0028】
半導体チップ1は、p+型基板2の主表面上にn−型ドリフト層3を形成した半導体基板を用いて形成されたものであり、半導体チップ1は、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。
【0029】
セル部には、多数のIGBTが形成されている。n−型ドリフト層3の表層部にはp型ベース層4が形成され、p型ベース層4の表層部にはn+型ソース層6が形成されている。これら、n+型ソース層6とp型ベース層4とを貫通してn−型ドリフト層3に達するようにトレンチ7が形成され、このトレンチ7の内壁表面にゲート絶縁膜8とゲート層9とが順に形成され、これらトレンチ7、ゲート絶縁膜8、ゲート層9からなるトレンチゲート構造が構成されている。また、n+型ソース層6の一部とトレンチゲート構造とが絶縁膜12aにて覆われている。p+型基板2の裏面には、当該裏面と接するようにコレクタ電極20が形成されている。
【0030】
さらに、IGBTの表面に回路配線用電極13と、回路配線用電極13の表面に形成されたバリアメタル(シード)層14と、バリアメタル層14の表面に形成された素子表面保護用膜15とが形成され、これら回路配線用電極13とバリアメタル層14と素子表面保護用膜15とによりエミッタ電極16が構成されている。このエミッタ電極16が素子表面保護用電極を構成している。エミッタ電極は、本発明における導電体層に相当する。このエミッタ電極16のうち素子表面保護用膜15の膜厚は例えば5μm以上となっている。
【0031】
回路配線用電極13は、p+型基板2のセル部の表面において、複数のトレンチゲート構造上にまたがるように形成され、p型ベース層4とn+型ソース層6に接するように形成され、多数のIGBTを共通に接続している。この回路配線用電極13が、本発明における第1の導電体層に相当する。この回路配線用電極13は、膜厚が約3μmとされ、例えばAl−Si−Cu等のAlを主成分とするAl合金からなる金属材料で例えばスパッタリングにより形成される。
【0032】
バリアメタル層14は、回路配線用電極13と電気的に接続される導電性の金属層であり、例えば、Ti(チタン)層と、Ti層の表面に形成されたTiN(チタンナイトライド)層とを備え、例えばスパッタリングにより形成されている。バリアメタル層14は、湿式無電解メッキによって素子表面保護膜15を形成させる際に、その下地(メッキのシード層)として用いられる。このバリアメタル層14が、本発明における第3の導電体層に相当する。バリアメタル層14は、回路配線用電極13の表面および端面を完全に覆うように形成されている。
【0033】
素子表面保護膜15は、バリアメタル層14の表面にのみ形成され、バリアメタル層14と電気的に接続される金属体である。この素子表面保護膜15が、本発明における第2の導電体層に相当する。素子表面保護膜15は、回路配線用電極13の表面および端面を完全に覆うように形成されており、図2に示す点線にて囲まれた領域に形成されている。この素子表面保護膜15は湿式無電解メッキによって形成され、はんだ付け可能で、かつ、ヤング率が大きい、すなわち硬い材料である例えばNi(ニッケル)もしくはCu(銅)などの金属材料で構成されている。
【0034】
ここで、素子表面保護膜15のヤング率をE、膜厚をtとして、半導体基板(p+型基板2及びN−層3)のヤング率をEsub、膜厚をtsubとしたとき、素子表面保護膜15はE・t≒Esub・tsubを満たすように設計される。このようにすることで、半導体チップ1を樹脂部27(図3参照)にて封止する際、あるいは当該半導体パッケージ21に種々の熱サイクルが作用する際、線膨張係数の差が小さくなるので、素子表面保護膜15と半導体基板とに印加される応力がほぼ等しくなる。つまり、回路配線用電極13は線膨張係数の差に基づく応力の影響を受けずに済む。したがって、回路配線用電極13にクラックが生じることを防止でき、回路配線用電極13が破壊されることを防止できる。
【0035】
また、素子表面保護膜15の膜厚は、例えば5μm以上となっているが、半導体チップ1と内部ヒートシンク24とをはんだ28で接合する際、高温になったSn系のはんだ28が素子表面保護膜15の上部を例えばNiSnなどの合金にしてしまう。したがって、素子表面保護膜15の上部にNi−Sn系の合金が形成されることを考慮して、素子表面保護膜15の合金になる膜厚分を除いた部分の膜厚をtとしている。このように膜厚を大きくすることで、素子表面保護膜15の上部が合金化されたとしても、素子表面保護膜15としての膜厚を確保することができる。
【0036】
一方、外周耐圧部には、n−型ドリフト層3の表層部に形成されたp型層5と、LOCOS酸化膜11および絶縁膜12bを介して、p型層5の上に形成されたフィールドプレートとしての第1の電極17とが備えられている。また、n−型ドリフト層3の表層部に形成されたn+型層10と、このn+型10と接するように形成された最外周リングとしての第2の電極18が備えられている。これら第1、第2の電極17、18により、半導体チップ1にサージが印加されたときにIGBT内部に発生する電界集中を緩和させ、電界強度を低下させられるようになっている。そして、第1、第2の電極17、18を覆うパッシベーション膜19が形成され、外周耐圧部の表面が保護されている。
【0037】
図3に、上記構成の半導体チップ1を樹脂封止して形成した半導体パッケージ21の断面図を示す。この図に示すように、半導体パッケージ21は、半導体チップ1と共に、下側ヒートシンク22、上側ヒートシンク23、内部ヒートシンク24、リード端子26を樹脂部27にて封止した構成となっている。また、ゲートワイヤ25を介してIGBTのゲート電極パッド(図2の紙面下方に描かれた矩形領域が相当する)とリード端子26とが接続されており、下側および上側ヒートシンク22、23のそれぞれの片面とリード端子26の端部とが樹脂部27から露出している。
【0038】
また、下側ヒートシンク22の上面と半導体チップ1の下面との間、半導体チップ1の上面と内部ヒートシンク24の下面との間、内部ヒートシンク24の上面と上側ヒートシンク23の下面との間には、本発明の接合部材に相当するはんだ28が設置されている。このため、半導体チップ1に形成されたIGBTのエミッタ電極16は上側ヒートシンク23を介して、また、IGBTのコレクタ電極20は下側ヒートシンク22を介して外部と電気的に接続できるようになっている。
【0039】
下側および上側ヒートシンク22、23は、半導体チップ1から発せられる熱を放出するための放熱板としても機能するため、熱伝導性が良く、電気抵抗が低いCuなどで構成される。
【0040】
内部ヒートシンク24は半導体チップ1から発せられる熱をエミッタ電極16を介して上側ヒートシンク23側へ逃がすためのものであり、例えばCuなどで構成される。この内部ヒートシンク24は、本発明における金属部材に相当する。
【0041】
このように、上述した構成のエミッタ電極を備えた半導体チップ1ならば、樹脂部27にて封止したとしても、エミッタ電極16を破壊させることなく実装可能である。
【0042】
次に、図1に示す半導体チップ1の製造工程を図4〜図5を用いて説明する。
【0043】
まず、p+型基板2の主表面上にn−型ドリフト層3を形成させた半導体基板を用意しIGBTを形成する。製造工程図は示さないが、n−型ドリフト層3の表層部にp型ベース層4とn+型ソース層6とを形成する。そして、n+型ソース層6とp型ベース層4とを貫通してn−型ドリフト層3に達するようにトレンチ7を形成し、このトレンチ7の内壁表面にゲート絶縁膜8とゲート層9とを形成する。また、n+型ソース層6の一部とトレンチ7を覆う絶縁膜12aを形成する。
【0044】
そして、図4(a)に示す工程では、IGBTが形成された基板の主表面側に約3μmの厚さの金属層29を形成する。この金属層29には、Alなどの材料が用いられる。
【0045】
図4(b)に示す工程では、この金属層29の表面にフォトレジスト30を塗布して、露光によってパターニングする。これにより、フォトレジスト30のうち図に示した回路配線用電極13と外周耐圧部の第1および第2の電極17、18とが形成されない領域を開口させる。
【0046】
図4(c)に示す工程では、このフォトレジスト30をマスクとしてウェットエッチングを行い、金属層29をパターニングして、セル部における回路配線用電極13と外周耐圧部における第1の電極および第2の電極17、18とを形成する。このとき、ウェットエッチング工程により、金属層29がサイドエッチングされるので、フォトレジスト30の開口部の内側まで金属層29が除去される。その後、フォトレジスト30を除去する。
【0047】
次に、図4(d)に示す工程では、金属薄膜層31であるTi層とTiN層とを形成する。このとき、回路配線用電極13および外周耐圧部の各電極17、18を完全に覆うように金属薄膜層31が形成される。
【0048】
図5(a)に示す工程では、回路配線用電極13の表面及び端部を完全に覆うように、回路配線用電極13の端部輪郭より大きめに金属薄膜層31上にフォトレジスト32を形成してエッチングを行い、その他の表面上に形成された金属薄膜層31を除去し、回路配線用電極13をその表面及び端部において覆うバリアメタル層14を形成する。
【0049】
そして、フォトレジスト32を除去した後、図5(b)に示す工程で、例えばポリイミドなどを用いて保護膜33を形成した後、図5(c)に示す工程で、バリアメタル層14の表面上の保護膜33を除去し、外周耐圧部を含む表面上にパッシベーション膜19を形成する。
【0050】
そして、製造工程図は示さないが、湿式無電解メッキによりメッキ処理を行い、はんだ付け可能で、ヤング率が高いNiもしくはCuなどの金属材料で構成され、膜厚が5μm以上の素子表面保護膜15を形成する。このとき、素子表面保護膜15は、バリアメタル層14の表面にのみ選択的に形成され、パッシベーション膜19の表面に形成されない。なお、p+型基板2の裏面側にはコレクタ電極20を適宜形成する。その後、ダイシングカット等を施すことで、図1に示す半導体チップ1が完成する。
【0051】
このように製造された半導体チップ1に対し、はんだ28を介して下側ヒートシンク22、内部ヒートシンク24を接続した後、さらに、ゲートワイヤ25を介して半導体チップ1のゲート電極パッドとリード端子26とを接続する。そして、はんだ28を介して上側ヒートシンク23を接合した後、各部材を半導体パッケージ21を形作る型の中に設置して、その型の中に溶かした樹脂部27を流し込んで封止する。このようにして、図3に示す半導体パッケージ21を形成することができる。
【0052】
このように、半導体パッケージ21を形成したとしても、半導体基板の表面を回路配線用電極13が覆い、回路配線用電極13の表面および端面を硬い素子表面保護膜15が完全に覆っていることや、素子表面保護膜15と半導体基板が受ける応力の強度がほぼ等しいことから、素子表面保護膜15に覆われた回路配線用電極13が受ける応力が緩和される。したがって、回路配線用電極13の破壊を防止することができる。また、回路配線用電極13が破壊されることによって引き起こされる不具合、例えば電流が流れなくなったり、熱の流れが止まるなどによってIGBTが熱破壊されたりすることも防止することができる。
【0053】
(第2実施形態)
図6は、本発明の第2実施形態における半導体チップの断面図である。本実施形態における半導体チップの電極構造の基本構造は、第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0054】
図6に示すように、素子表面保護膜15とパッシベーション膜19が密着していることが第1実施形態と異なる。このように、素子表面保護膜15とパッシベーション膜19を密着させることも可能である。
【0055】
本実施形態における半導体チップ1の製造方法は、第1実施形態に対して、図5(b)に示す工程まで同様であるが、バリアメタル層14の表面に形成させるフォトレジストのマスクが第1実施形態のものと異なる。以下、本実施形態の電極構造の製造方法について図7を用いて説明する。
【0056】
まず、図5(b)に示す工程まで行って、バリアメタル層14の表面に保護膜33を形成した後、図7に示す工程において、図5(a)で用いたマスクと異なるマスクを用いて、回路配線用電極13上の保護膜33を除去する。すると、バリアメタル層14の端の上にパッシベーション膜19が形成される。
【0057】
その後、製造工程図は示さないが、湿式無電解メッキによってバリアメタル層14の表面に素子表面保護膜15を形成する。このとき、バリアメタル層14は、パッシベーション膜19の内部にまで形成されているので、素子表面保護膜15は図6に示すようにパッシベーション膜19と密着するように形成される。このようにして、図6に示す半導体チップが完成する。
【0058】
このような構造の半導体チップとしても、第1実施形態と同様に、素子表面保護膜15にて回路配線用電極13の表面および端面を覆うことができる。これにより、回路配線用電極13は応力を受けず、回路配線用電極13は破壊されない。
【0059】
(第3実施形態)
図8は、本発明の第3実施形態における半導体チップ1の断面図であり、図9は、半導体チップ1のレイアウト構成を示す図である。なお、図8は、図9のB−B断面に対応している。本実施形態では、第1および第2実施形態と異なる部分についてのみ説明する。
【0060】
図8に示すように、バリアメタル層14が回路配線用電極13およびパッシベーション膜19を覆って形成されていることが、第1および第2実施形態と異なる。つまり、セル部および外周耐圧部の全体にエミッタ電極16が形成されている。なお、外周耐圧部において耐圧を確保するために、チップ最外周部の半導体基板(n−領域3)表面にはp型領域および絶縁膜(本実施形態ではLOCOS酸化膜11および絶縁膜12b)が配置されている。本実施形態の半導体チップ1では、湿式無電解メッキによって形成される素子表面保護膜15は、図9に示すように、点線にて囲まれた領域に形成されることになる。
【0061】
次に、本実施形態における半導体チップ1の製造方法について説明する。本実施形態における半導体チップ1の製造方法では、まず、図4(c)に示す工程までを行う。その後の製造方法を、図10を用いて説明する。
【0062】
まず、図4(c)に示す工程まで行い、セル部における回路配線用電極13と、外周耐圧部における第1および第2の電極17、18を形成して、フォトレジスト30を除去した後、図10(a)に示す工程において、半導体基板の表面全体に保護膜35を形成する。その後、回路配線用電極13の表面に形成された保護膜35を除去して、外周耐圧部にパッシベーション膜19を形成する。
【0063】
図10(b)に示す工程では、半導体基板の表面全体にバリアメタル層14を形成する。そして、製造工程図は示さないが、湿式無電解メッキにてバリアメタル層14の表面に素子表面保護膜15を形成する。このようにして、図8に示す半導体チップ1が完成する。
【0064】
このような構造の半導体チップとしても、第1および第2実施形態と同様に、素子表面保護膜15によって回路配線用電極13の表面および端面を完全に覆うことができる。したがって、回路配線用電極13に印加される応力を抑制することができ、回路配線用電極13が破壊されずに済む。また、IGBTの破壊も防止できる。
【0065】
(他の実施形態)
素子表面保護膜15を形成させる際、第1実施形態に示した式を必ずしも満たす必要はなく、素子表面保護膜15は半導体チップ1外部からの応力に耐えられる電極であればよい。具体的には、素子表面保護膜15のヤング率は、少なくとも半導体基板のヤング率以上あればよい。このようにすることで、樹脂封止によって発生した応力あるいは種々の熱サイクルによって発生した応力が素子表面保護膜15にて抑制され、その応力が回路配線用電極13にまで伝わることを防ぐことができる。
【0066】
図5(a)に示す工程において、回路配線用電極13を覆うフォトレジスト32を形成させる際、回路配線用電極13を形成させるためのフォトレジスト30を形成させたマスクと同じマスクを用いてフォトレジスト32を形成させることも可能である。回路配線用電極13をエッチングにて形成させる際、フォトレジスト30が形成された金属層29の端部がサイドエッチングされる。このため、このとき使用したマスクと同じマスクを用いて回路配線用電極13を覆うフォトレジスト32を形成させると、回路配線用電極13の表面および端面を覆うようにフォトレジスト32が形成されることになる。したがって、金属導電体層31をエッチングする際に、金属導電体層31のうち回路配線用電極13の端部に位置する部分が除去されないため、バリアメタル層14によって回路配線用電極13が完全に覆われる。これにより、フォトレジスト30を形成させるマスクと同じマスクを用いたとしても回路配線用電極13を完全に覆うように素子表面保護膜15を形成させることができる。
【0067】
なお、この場合、回路配線用電極13をフォトレジスト32で覆う時、フォトレジスト32が外周耐圧部における第1および第2の電極も覆うように形成される(図示しない)。そして、金属導電体層31を除去すると、第1および第2の電極17、18の表面に金属導電体層31が残されるが、これを完全に覆うように外周耐圧部にパッシベーション膜19が形成されるので、外周耐圧部に残された金属導電体層31は問題にならない。
【0068】
なお、上記第1、第2実施形態においてバリアメタル層14を形成しているが、回路配線用電極13のAl系電極上に直接素子表面保護膜15のメッキ層は析出可能であり、バリアメタル層14を省略することも可能である。上記第3実施形態では外周耐圧部のパッシベーション膜(ポリイミド)19上にも素子表面保護膜15をメッキ析出させる必要があるため、メッキのシード層としての役割を有するバリアメタル層14をパッシベーション膜(ポリイミド)19配置後に形成する必要がある。
【0069】
また、上記種々の実施形態においては素子表面保護膜15をメッキ形成するものであったが、スパッタリングなど他の形成方法も適用可能である。しかしながら、素子表面保護膜15にはある程度厚さが必要であり、厚膜化が容易なメッキ形成が好ましい。
【0070】
また、上記実施形態において、半導体素子としてIGBTを例に説明を行ったが、IGBTに限らず、パワーMOSFETやダイオードなどのパワーデバイス全般に適用可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態における半導体チップの断面図である。
【図2】図1に示した半導体チップの平面図である。
【図3】図1に示した半導体チップを備えた半導体パッケージの断面図である。
【図4】図1における半導体装置の電極構造の製造工程を示した図である。
【図5】図4に続く半導体装置の電極構造の製造工程を示した図である。
【図6】本発明の第2実施形態における半導体チップの断面図である。
【図7】図6における半導体装置の電極構造の製造工程を示した図である。
【図8】本発明の第3実施形態における半導体チップの断面図である。
【図9】図8における半導体チップの平面図である。
【図10】図8における半導体装置の電極構造の製造工程を示した図である。
【図11】従来における半導体パッケージの断面図である。
【符号の説明】
1…半導体チップ、2…p+型基板、13…回路配線用電極、
14…バリアメタル層、15…素子表面保護膜、16…エミッタ電極、
21…半導体パッケージ、22…下側ヒートシンク、23…上側ヒートシンク、
24…内部ヒートシンク、27…樹脂部、28…はんだ。
Claims (11)
- 半導体素子が形成された半導体チップ(1)の表面に導電体層(16)および接合部材(28)を介して金属部材(24)が接合されてなるモールド型半導体装置において、
前記半導体チップは、
前記半導体素子が備えられた半導体基板(2、3)と、
前記半導体基板の表面に形成され、前記半導体素子と電気的に接続された前記導電体層の一部を構成する第1の導電体層(13)と、
前記第1の導電体層のうち前記半導体基板が接続された面とは反対の面に形成された前記導電体層の一部を構成する第2の導電体層(15)とを有し、
前記第2の導電体層のヤング率は、前記半導体基板のヤング率と同等もしくはそれ以上であり、前記第1の導電体層の表面および端面が前記第2の導電体層にて覆われていることを特徴とするモールド型半導体装置。 - 前記第1の導電体層は、Al(アルミニウム)を含む金属材料であることを特徴とする請求項1に記載のモールド型半導体装置。
- 前記第2の導電体層は、Ni(ニッケル)もしくはCu(銅)を含む金属材料であることを特徴とする請求項1又は2に記載のモールド型半導体装置。
- 前記第2の導電体層の膜厚は5μm以上であることを特徴とする請求項1乃至3のいずれか1つに記載のモールド型半導体装置。
- 前記半導体基板のヤング率をEsub、前記半導体基板の膜厚をtsub、前記第2の導電体層のヤング率をE、前記第2の導電体層の膜厚をtとしたときに、
E・t≒Esub・tsub
が成立するように構成したことを特徴とする請求項1乃至4のいずれか1つに記載のモールド型半導体装置。 - 半導体素子が形成された半導体チップ(1)の表面に導電体層(16)および接合部材(28)を介して金属部材(24)が形成されてなるモールド型半導体装置の製造方法であって、
半導体素子が形成された半導体基板(2、3)を用意し、この半導体基板の表面に金属層(29)を形成する工程と、
前記半導体チップのうち前記半導体素子が形成された領域をセル部とすると、前記金属層のうち前記セル部に位置する部分を覆うように第1のレジスト(30)を形成する工程と、
この第1のレジストを用いて前記金属層のエッチングを行い、第1の導電体層を形成する工程と、
前記第1のレジストを除去する工程と、
前記第1の導電体層の表面および端面を覆うように、ヤング率が前記半導体基板のヤング率と同等もしくはそれ以上である第2の導電体層(15)を形成する工程とを有することを特徴とするモールド型半導体装置の製造方法。 - 前記半導体チップのうち前記セル部の外周に位置する領域を外周耐圧部とすると、
前記セル部における前記第1の導電体層を形成する工程は、
前記外周耐圧部の電極(17、18)を形成する工程を含むことを特徴とする請求項6に記載のモールド型半導体装置の製造方法。 - 前記第2の導電体層を形成する工程は、
前記第1の導電体層の表面に第3の導電体層(14)を形成する工程と、
前記第3の導電体層の表面に前記第2の導電体層を形成する工程とを含むことを特徴とする請求項6又は7に記載のモールド型半導体装置の製造方法。 - 前記第1のレジストを除去する工程ののち、
前記外周耐圧部に保護膜(19)を形成する工程を有し、
前記第2の導電体層を形成する工程は、
前記第1の導電体層と共に前記保護膜を覆うように前記第2の導電体層を形成することを特徴とする請求項8に記載のモールド型半導体装置の製造方法。 - 前記第2の導電体層を形成する工程では、
前記第2の導電体層を湿式無電解メッキによって前記第3の導電体層の表面に形成することを特徴とする請求項8又は9に記載のモールド型半導体装置の製造方法。 - 前記第3の導電体層を形成する工程は、
前記第1の導電体層の表面に第2のレジスト(32)を形成する工程を含み、
前記第1のレジストをパターニングしたマスクと同じマスクを用いて前記第2のレジストを形成することを特徴とする請求項7乃至10のいずれか1つに記載のモールド型半導体装置の製造方法。
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