JP2008016818A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】表裏両面に電極を有する半導体素子の各電極を電気的に外部に取り出すようにした半導体装置において、簡素な工程で製造可能であって小型化を可能とする。
【解決手段】半導体素子１０は、表面１１と裏面１２とに電極１３〜１５を有するパワー素子であり、半導体素子１０の表面１１と裏面１２とに金属層２１、２２を接続することで、表裏両面１１、１２の電極１３〜１５を、それぞれの面に位置する金属層２１、２２と電気的に接続し、当該金属層２１、２２を介して外部と接続可能とした。
【選択図】図１

Description

本発明は、パワー素子やトランジスタ素子など、チップの表裏両面の少なくとも一方の面に電極を有する半導体素子を備える半導体装置およびそのような半導体装置の製造方法に関する。
従来より、この種の半導体装置としては、たとえば、表裏両面に電極を有する半導体素子をヒートシンクに搭載し、半導体素子におけるヒートシンクとは反対側の面を、ボンディングワイヤを介してリードフレームに接続するようにしたものが一般的である。
このような構成においては、ヒートシンク、ボンディングワイヤ、リードフレームがそれぞれ、半導体素子の電極を電気的に外部に取り出す接続部材として構成されており、半導体素子における表裏各面の電極は、これら接続部材を介して外部に取り出されるようになっている。
しかしながら、このような従来の半導体装置は、半導体素子を半導体ウェハからチップ単位に切り出した後、ヒートシンク上へ実装したり、ワイヤボンディングを行ったりすることで形成するため、製造工程が煩雑である。また、ボンディングワイヤをリードフレームに接続する構成を採るため、装置のサイズが半導体素子よりも大きくなるという問題も生じる。
ちなみに、従来では、ウェハ状態の半導体素子に対して、当該ウェハの両面に絶縁板を貼り付けた後、これらをチップ単位にカットする方法（例えば、特許文献１参照）が提案されている。
特開２００１−１３５６５４号公報
しかしながら、このような半導体素子の両面に絶縁板を貼り付ける方法では、表裏両面に電極を有する半導体素子において、当該表裏両面からの電極の取り出しを行うことができない。
また、チップの表裏両面の一方の面にのみ電極を有する半導体素子の場合においても、上記した従来の半導体装置の構成では、ボンディングワイヤやリードフレームを介した電極の取り出しが同様に行われることになるため、これらを含めた装置のサイズが増大するという問題が同様に発生する。
本発明は、上記問題に鑑みてなされたものであり、半導体よりなり表裏両面の少なくとも一方の面に電極を有する半導体素子を備え、この半導体素子の電極を電気的に外部に取り出すようにした半導体装置において、簡素な工程で製造可能であって小型化を可能とすることを目的とする。
上記目的を達成するため、本発明は、半導体よりなり表裏両面（１１、１２）の少なくとも一方の面に電極（１３、１４、１５）を有する半導体素子（１０）を備え、この半導体素子（１０）の表面（１１）と裏面（１２）とに金属層（２１、２２）を接続し、電極（１３〜１５）を、当該電極（１３〜１５）を有する半導体素子（１０）の面に接続された金属層（２１、２２）と電気的に接続し、当該金属層（２１、２２）を介して外部と接続可能としたことを、第１の特徴とする。
このように半導体素子（１０）の電極（１３〜１５）を外部に取り出すための金属層（２１、２２）により半導体素子（１０）の表裏両面（１１、１２）を挟む構造としているため、半導体素子（１０）の表裏両面（１１、１２）に金属層（２１、２２）を接続することで、本半導体装置を容易に製造することができ、また、電極取り出し部としての金属層（２１、２２）も含めた平面サイズは、実質的に半導体素子（１０）の平面サイズに収まる。よって、本発明によれば、簡素な工程で製造可能であって小型化を可能とすることができる。
この第１の特徴を有する半導体装置においては、半導体素子（１０）を、表裏両面（１１、１２）に電極（１３〜１５）を有するものとし、これら表裏両面（１１、１２）の電極（１３〜１５）を、それぞれの面に位置する金属層（２１、２２）と電気的に接続し、当該金属層（２１、２２）を介して外部と接続可能としてもよい（後述の図１等参照）。
この場合、半導体素子（１０）の表裏両面（１１、１２）に設けられた各電極（１３〜１５）は、金属層（２１、２２）を介して外部と接続可能なものとなるため、表裏両面（１１、１２）に電極（１３〜１５）を有する半導体素子（１０）を備えるものにおいて、簡素な工程で製造可能であって小型化を可能とすることができる。
また、この場合、半導体素子（１０）の表裏両面（１１、１２）に位置する金属層（２１、２２）のうち一方の金属層側から他方の金属層側へ延びる導電部材（６０）を設け、この導電部材（６０）を介して当該一方の金属層が当該他方の金属層側へ電気的に取り出されるようにしてもよい（後述の図１１参照）。
また、この場合、半導体素子（１０）の一部を、当該半導体素子（１０）の厚さ方向に電気的に導通する導体部（７０）として構成し、この導体部（７０）を介して、半導体素子（１０）の表裏両面（１１、１２）に位置する金属層（２１、２２）のうち一方の金属層が他方の金属層側へ電気的に取り出されるようにしてもよい（後述の図１２参照）。
半導体素子（１０）における表裏両面（１１、１２）の電極（１３〜１５）は、それぞれの面において金属層（２１、２２）により取り出されるが、これら導電部材（６０）や導体部（７０）を用いた構成とすれば、半導体素子（１０）の片面側のみで外部との電気的な接続を行うことができる。
また、上記第１の特徴を有する半導体装置において、半導体素子（１０）の表裏両面（１１、１２）の少なくとも一方の面に設けられた電極（１４、１５）が、複数個のものよりなるものとした場合には、この複数個の電極（１４、１５）が設けられている面に接続される金属層（２２）を、当該複数個の電極（１４、１５）の配置パターンに対応したパターンとなるように分割された複数個の分割部よりなるものとし、この分割された金属層（２２）における個々の分割部の間を、樹脂（３０）により封止するものにできる（後述の図２参照）。
このように電極（１４、１５）が複数個のものよりなる場合、金属層（２２）もそれに対応して複数個の分割部より構成し、さらに個々の分割部の間を樹脂（３０）で封止すれば、複数個の分割部間の短絡の防止等が可能となる。
また、上記の各構成において、金属層（２１、２２）と電極（１３〜１５）との電気的接続は、導電性接合部材（４０）を介して行われているものにできる。
また、上記の各構成において、電極（１３〜１５）に電気的に接続される金属層（２１、２２）としては、当該電極（１３〜１５）上に形成されたメッキ膜よりなるものにしてもよい（後述の図１３参照）。
また、上記の各構成においては、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）のそれぞれの厚さを、半導体素子（１０）と同等以下とすれば、金属層（２１、２２）の熱膨張などによる半導体素子（１０）の変形を抑制することができる。
また、上記の各構成においては、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）を同じ材料よりなるものとし、その厚さを、互いに同じであるものにすれば、金属層（２１、２２）の熱膨張などによる半導体素子（１０）の反りを抑制することができる。
また、上記の各構成においては、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）の端面の間に位置する半導体素子（１０）の端面を、電気絶縁性の樹脂（５０）で被覆することが好ましい（後述の図７参照）。
それによれば、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）の端面の間に位置する半導体素子（１０）の端面の保護がなされるとともに、この樹脂（５０）により、両金属層（２１、２２）同士の半導体素子（１０）の端面を介した短絡を抑制することができる。
また、上記の各構成においては、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）の少なくとも一方の金属層のうち半導体素子（１０）の周辺部に位置する端面の全周囲に、樹脂（３０）を設け、この樹脂（３０）によって、当該少なくとも一方の金属層と半導体素子（１０）との接続部を補強するようにしてもよい（後述の図８、図９参照）。
それによれば、この樹脂（３０）により補強された金属層（２１、２２）の接続強度を、より向上させることができる。
この場合、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）ともに、半導体素子（１０）の周辺部に位置する端面の全周囲に、樹脂（５０）を設ければ、両方の金属層（２１、２２）と半導体素子（１０）との接続強度を、より向上させることができる。
また、上記の各構成においては、半導体素子（１０）の表裏両面（１１、１２）に位置する両金属層（２１、２２）の少なくとも一方の金属層の外面を、フィン形状とすれば、このフィン形状をなす金属層（２１、２２）を介した放熱性が向上する（後述の図１０参照）。
また、本発明は、半導体よりなり表裏両面（１１、１２）の少なくとも一方の面に電極（１３、１４、１５）を有する半導体素子（１０）を備え、電極（１３〜１５）を有する半導体素子（１０）の面に金属層（２１、２２）を接続し、電極（１３〜１５）を、金属層（２１、２２）と電気的に接続し、当該金属層（２１、２２）を介して外部と接続可能としたことを、第２の特徴とする。
それによれば、半導体素子（１０）の電極（１３〜１５）を外部に取り出すための金属層（２１、２２）を、半導体素子（１０）における電極（１３〜１５）を有する面に接続することで、本半導体装置を容易に製造することができ、また、電極取り出し部としての金属層（２１、２２）も含めた平面サイズは、実質的に半導体素子（１０）の平面サイズに収まる。よって、本発明によれば、簡素な工程で製造可能であって小型化を可能とすることができる。
ここで、上記第２の特徴を有する半導体装置においては、金属層（２１、２２）を、半導体素子（１０）の表裏両面（１１、１２）に接続してもよいし（後述の図１等参照）、半導体素子（１０）の表裏両面（１１、１２）の一方にのみ接続してもよい（後述の図１６、図１７参照）。
また、当該一方にのみ金属層を接続する場合、さらに、当該金属層（２１）が接続されている半導体素子（１０）の面側から当該面とは反対側の半導体素子（１０）の面側へ延びる導電部材（６０）を設け、この導電部材（６０）を介して金属層（２１）が当該反対側の半導体素子（１０）の面側へ電気的に取り出されるようにしてもよい（後述の図１８参照）。
また、当該一方にのみ金属層を接続する場合、半導体素子（１０）の一部を、当該半導体素子（１０）の厚さ方向に電気的に導通する導体部（７０）として構成し、この導体部（７０）を介して、金属層（２１）が、当該金属層（２１）とは反対側の半導体素子（１０）の面側へ電気的に取り出されるようにしてもよい（後述の図２０参照）。
これら導電部材（６０）や導体部（７０）を用いた構成とすれば、半導体素子（１０）の片面側のみで外部との電気的な接続を行うことができる。
また、当該一方にのみ金属層を接続する場合においても、金属層（２１）の端面および半導体素子（１０）の端面を、電気絶縁性の樹脂（５０）で被覆すれば（後述の図１６参照）、半導体素子（１０）の端面の保護がなされる。
また、本発明は、半導体よりなり表裏両面（１１、１２）の少なくとも一方の面に電極（１３〜１５）を有する半導体素子（１０）が複数個設けられた半導体ウェハ（２００）を用意し、この半導体ウェハ（２００）の表面（２０１）および裏面（２０２）の各面に金属層（２１、２２）を接続した後、金属層（２１、２２）とともに半導体ウェハ（２００）を半導体素子（１０）の単位にカットすることを、第３の特徴とする（後述の図３、図４参照）。
この第２の特徴を有する半導体装置の製造方法によれば、ウェハ状態の半導体素子（１０）を金属層（２１、２２）で挟んで、一括してカットするという簡素な工程にて、上記した第１の特徴を有する半導体装置を適切に製造することができる。
また、この製造方法において、半導体素子（１０）として、表裏両面（１１、１２）の少なくとも一方の面に設けられた電極（１４、１５）が複数個のものよりなるものを用いた場合には、半導体ウェハ（２００）のうち複数個の電極（１４、１５）を有する面に、金属層（２２）として、当該複数個の電極（１４、１５）の配置パターンに対応したパターンとなるように分割されたものを接続し、この分割された金属層（２２）における個々の分割部の間を、樹脂（３０）により封止する（後述の図４参照）。
さらに、分割された金属層（２２）を接続する工程としては、当該分割される金属層（２２）の素材となる板材（３０２）に対して、その一面から厚さ方向の途中まで凹んだ凹部（２２ａ）を、分割された金属層（２２）における分割のパターンにて形成し、板材（３０２）の一面を半導体ウェハ（２００）に接続した後、凹部（２２ａ）の底部側を除去して凹部（２２ａ）を板材（３０２）の他面側に開口させることにより行える。それにより、分割された金属層（２２）を適切に形成できる（後述の図３参照）。
また、分割された金属層（２２）を接続する工程としては、分割された金属層（２２）における個々の分割部を、フィルム部材（３５０）で一体に固定した状態で半導体ウェハ（２００）に接続し、しかる後、フィルム部材（３５０）を剥がすことにより行うようにしてもよい（後述の図１５参照）。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の全体構成を示す概略断面図である。ここで、図１中の半導体装置１００のうち半導体素子１０の上面１１を表面１１、下面１２を裏面１２とする。
また、図２（ａ）は、図１中の半導体素子１０の表面１１側における金属層としての表面側金属層２１の平面図、図２（ｂ）は、同半導体素子１０の表面１１側の電極１３の平面形状を示す図、図２（ｃ）は、同半導体素子１０の裏面１２側の電極１４、１５の平面形状を示す図、図２（ｄ）は、同半導体素子１０の裏面１２側における金属層としての裏面側金属層２２および樹脂３０の平面形状を示す図である。なお、図２（ｄ）では、裏面側金属層２２と樹脂３０とを識別するため便宜上、樹脂３０の表面にハッチングを施してある。
本実施形態の半導体装置１００は、半導体よりなり表裏両面１１、１２に電極１３、１４、１５を有する半導体素子１０を備える。このような半導体素子１０としては、電力用半導体スイッチング素子いわゆるパワー素子や、通常のＬＳＩ、トランジスタ、ダイオードなどの素子が挙げられる。
具体的に、このような半導体素子１０は、シリコンなどの半導体ウェハに、公知の半導体プロセスを用いて製造し、ダイシングカットすることにより製造される。半導体素子１０として用いられるパワー素子の通常のサイズは、□１０ｍｍ（１辺が１０ｍｍの正方形）程度で、厚みは０．１ｍｍ程度である。
本例では、半導体素子１０は、シリコンチップよりなるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラ・トランジスタ）であり、その厚み５０〜２００μｍ程度のものである。
図２に示されるように、本例の半導体素子１０の表面１１には、ほぼチップの面積と同程度の１個の電極１３が設けられている。この電極１３は、アルミニウムなどよりなるＩＧＢＴにおけるコレクタ電極１３である。
一方、図２に示されるように、本例の半導体素子１０の裏面１２にも、アルミニウムなどよりなる電極１４、１５が設けられているが、この裏面側の電極１４、１５は、分割された複数個のものよりなる。
ここでは、複数個の電極１４、１５は、ＩＧＢＴにおけるエミッタ電極１４とゲート電極１５であり、図２（ｃ）においては、エミッタ電極１４は、比較的大きな１個の平面矩形状のものであり、コレクタ電極１５は比較的小さな複数個の平面矩形状のものとして示されている。
また、図１、図２（ｃ）に示されるように、半導体素子１０の裏面１２のうち裏面側の電極１４、１５が配置されている以外の部位には、電気絶縁性の保護膜１６が設けられている。
この保護膜１６は、たとえばポリイミドやポリアミドなどの樹脂よりなるもので、これにより、半導体素子１０におけるシリコン部分の露出を防ぎ、素子の強度や耐電圧の増加を図っている。
また、この保護膜１６は、樹脂３０との密着性を確保する機能も有する。なお、これらＩＧＢＴとしての半導体素子１０の詳細構成、作動については公知であるため、ここでは、省略する。
そして、この半導体素子１０の表面１１、裏面１２には、それぞれ表面側金属層２１、裏面側金属層２２が接続されている。これら金属層２１、２２は、電気伝導度や熱伝導率などの特性に優れた金属よりなるものである。
このような金属層２１、２２としては、前記の特性を考慮すれば、Ｃｕが望ましいが、その他に黄銅、青銅、鉄、Ｎｉ、鉄Ｎｉ合金、Ｍｏ（モリブデン）などであってもよい。本例では、金属層２１、２２はＣｕよりなる板状のもので、その厚みは、ともに０．１５ｍｍ程度のものである。
さらに述べるならば、金属層２１、２２の材料としては、半導体素子１０の信頼性を考慮した場合、熱膨張の小さいＭｏ、Ｗ、Ｎｉアロイなどが望ましい。また、本半導体装置１００をプリント基板上に実装する場合、その実装の信頼性を考慮すると、金属層２１、２２の材料としては、プリント基板の熱膨張率に近いＣｕなどが望ましい。
そして、図１に示されるように、各金属層２１、２２は、半導体素子１０の表裏のそれぞれの面１１、１２において、電極１３〜１５と電気的に接続されている。本実施形態では、表面側金属層２１とコレクタ電極１３との電気的な接続、および、裏面側金属層２２とエミッタ電極１４およびゲート電極１５との電気的な接続は、導電性接合部材４０を介して行われている。
この導電性接合部材４０としては、導電性と接着性とを確保できるものであればよいが、具体的には、はんだやロウ材、あるいは導電性接着剤、さらには、異方性導電性フィルムなどが挙げられる。本例においては、導電性接合部材４０として、はんだ４０を用いている。
このはんだ４０は、共晶はんだなどの低融点はんだでもよいが、Ｓｎ−Ｎｉ系はんだなど、２５０℃以上好ましくは３００℃以上の融点を持つはんだの方が好ましい。これは、たとえば、この半導体装置１００を後で基板などに、はんだ付けにて実装する際に（後述の図５、図６参照）、はんだ４０が再溶融しないようにするためである。
なお、このように半導体素子１０の各電極１３〜１５は、金属層２１、２２とはんだ４０により接続されるため、これら各電極１３〜１５の表面には、はんだ付け可能な表面処理が施されている。たとえば、アルミニウムよりなる各電極１３〜１５の表面にＮｉ、Ｃｕ、Ａｕメッキなどが施されている。
ここで、半導体素子１０の表面１１側では、１個の大きなコレクタ電極１３に対応して、表面側金属層２１も同程度の大きさとしている。本例では、図２に示されるように、表面側金属層２１は、平面矩形状のコレクタ電極１３とほぼ同じ大きさをもつ平面矩形状のものである。
また、半導体素子１０の裏面１２側では、電極１４、１５が複数個のものよりなるため、この複数個の電極１４、１５に接続される裏面側金属層２２は、当該複数個の電極１４、１５の配置パターンに対応したパターンとなるように分割された複数個の分割部よりなる。
本例では、図２（ｃ）、（ｄ）に示されるように、裏面側金属層２２は、裏面１２側の複数個の電極１４、１５に対応して大小の矩形に分割されたものより構成されている。そして、これら分割部が、はんだ４０を介して裏面側の各電極１４、１５に電気的に接続されている。
このようにして、半導体素子１０の表面１１側のコレクタ電極１３は表面側金属層２１を介して、一方、裏面１２側のエミッタ電極１４、ゲート電極１５は裏面側金属層２２を介して外部と接続可能となっている。つまり、各電極１３〜１５は各金属層２１、２２を介して外部に取り出し可能となっている。
また、この分割された金属層である裏面側金属層２２における個々の分割部の間は、図１、図２に示されるように、樹脂３０により封止されている。
この樹脂３０は、各分割部間の短絡防止や半導体素子１０の保護などの役割を担うものであり、たとえばエポキシ系樹脂などよりなる。以下、この裏面側金属層２２における分割部間を封止する樹脂３０を封止樹脂３０ということにする。
ここで、半導体素子１０の厚さおよび金属層２１、２２の厚さについて、さらに述べておく。
半導体素子１０の厚さは任意の厚みでよいが、特に、組付け時すなわち金属層２１、２２と半導体素子１０とのはんだ付け時の熱応力を緩和し、半導体素子１０の特性変動や信頼性を上げるためには、半導体がシリコンの場合には、０．１ｍｍ以下であることが望ましい。
半導体素子１０の厚さが０．１ｍｍ以下であれば、金属層２１、２２の熱挙動に対し、比較的低応力で半導体素子１０が収縮可能である。また、金属層２１、２２の厚みの影響も少なく済む可能性が高い。
また、表面側金属層２１の厚さを、半導体素子１０の厚さと同じかそれよりもちいさいものにするとともに、裏面側金属層２２の厚さも、以半導体素子１０の厚さと同じかそれよりもちいさいものにすることが望ましい。これは、半導体素子１０上に、シリコン窒化膜やシリコン酸化膜などの比較的脆い膜がある場合には、半導体素子１０を縮ませない方がよいためである。
このように半導体素子１０の表裏両面１１、１２に位置する両金属層２１、２２のそれぞれの厚さを、ともに半導体素子１０と同等以下にすれば、加熱時における金属層２１、２２の熱膨張などによる半導体素子１０の変形を抑制することができる。
また、表面側金属層２１と裏面側金属層２２とが、本例の銅のように同じ材料よりなる場合には、表面側金属層２１の厚さと裏面側金属層２２の厚さとを、互いに同じものにすることが望ましい。
このように半導体素子１０の表裏両面１１、１２に位置する両金属層２１、２２が同じ材料よりなる場合に、これら両金属層２１、２２の厚さを互いに同じものにすれば、加熱時における金属層２１、２２の熱膨張などによる半導体素子１０の反りを低減することができる。
なお、両金属層２１、２２が互いに異なる材料よりなる場合には、その熱収縮率やヤング率を考慮して、両金属層２１、２２を、半導体素子１０が反らないような厚さに設計することが望ましい。
次に、本実施形態の半導体装置の製造方法について、図３および図４も参照して述べる。図３（ａ）〜（ｄ）は、本製造方法を示す工程図であり、図４（ａ）〜（ｃ）は、図３に続く本製造方法の工程図であり、各工程に供されているワークを断面的に示したものである。
まず、図３（ａ）に示されるように、半導体プロセスにより製造され、表裏両面１１、１２の両面に電極１３〜１５を有する半導体素子１０が複数個設けられた半導体ウェハ２００を用意する。なお、この半導体ウェハ２００は、ウェハ状態の半導体素子１０であり、当該ウェハ２００の表面２０１、裏面２０２は、半導体素子１０の表面１１、裏面１２に一致する。
このウェハ２００においては、最後に分割される部分を、仮想線であるダイシングラインＤＬとして示している。そして、半導体ウェハ２００には、このダイシングラインＤＬにて区画された半導体素子１０が、複数個形成されている。
個々の半導体素子１０には、表面１１および裏面１２にそれぞれ各電極１３〜１５が形成されるとともに、裏面１２には上記保護膜１６が形成されている。また、各電極１３〜１５の表面には、上述したようなはんだ付け性を向上させるためのメッキ処理がなされている。
次に、この半導体ウェハ２００の表面２０１および裏面２０２のそれぞれの面に、上記した金属層２１、２２を接続する。ここで、本例においては、図３（ｂ）に示されるように、表面側金属層２１の素材としては、両面が平坦面である銅板としての板材３０１を用いる。
一方、裏面側金属層２２としては、半導体素子１０の裏面１２側の複数個の電極１４、１５の配置パターンに対応して分割された金属層、すなわち本例では分割された銅板を、ウェハ２００の裏面２０２に接続して形成する。この分割された銅板の素材すなわち裏面側金属層２２の素材となる板材３０２が、図３（ｂ）に示されている。
この板材３０２は、図３（ｂ）に示されるように、ウェハ２００への接続面にハーフエッチングあるいはプレス加工などにより、当該接続面から厚さ方向の途中まで凹んだ凹部２２ａを形成した銅板である。
そして、この凹部２２ａの平面パターンは、上記図２に示されるような裏面側金属層２２の分割のパターンと一致する。つまり、この凹部２２ａによって、裏面側金属層２２の分割部が画定されたものとなっており、当該分割部は、凹部２２ａの底部側の部分によって連結された状態となっている。
また、この裏面側の板材３０２においては、凹部２２ａの底部に、当該凹部２２ａに封止樹脂３０を注入するための穴３０２ａが、穴あけ加工などにより形成されている。また、この穴３０２ａは、後で行うはんだ付けの際に、はんだ４０から凹部２２ａ内に発生するガスを抜く穴としても機能する。なお、この穴３０２ａの数や形状、サイズなどについては、上記した穴３０２ａの特性を発揮可能な範囲で任意である。
そして、これら金属層２１、２２の素材である板材３０１、３０２を、半導体ウェハ２００にはんだ付けする。図３（ｃ）に示されるように、はんだ４０を各板材３０１、３０２におけるウェハ２００への接続面に配設する。
ここで、板材３０１、３０２にはんだ４０を配設する方法としては、たとえば、銅板としての板材３０１、３０２に、はんだメッキを行う方法が挙げられる。
なお、このはんだメッキは、板材３０１、３０２におけるウェハ２００への接続面だけでなく、これとは反対側の面に行ってもよい。ただし、裏面側金属層２２となる板材３０２において、凹部２２ａの内面すなわち封止樹脂３０に接触する部位には、はんだメッキがされないようにすることが望ましい。
その他、板材３０１、３０２にはんだ４０を配設する方法としては、上記のはんだメッキ以外にも、板材３０１、３０２をはんだ槽に浸漬させてはんだ付けを行い、その後、フラックスなどの残渣物を洗浄により除去する方法や、板材３０１、３０２にはんだペーストを印刷した後、リフロー、フラックスなどの残渣物を洗浄により除去する方法などが挙げられる。
こうして、板材３０１、３０２のウェハ２００への接続面にはんだ４０を付けた後、はんだ４０を介して、各板材３０１、３０２をウェハ２００の各面２０１、２０２へ接触させ、図３（ｄ）に示されるように、リフローによるはんだ付けを行う。それにより、半導体素子１０の表裏両面１１、１２すなわち半導体ウェハ２００の表裏両面２０１、２０２に、はんだ４０を介して板材３０１、３０２が接続される。
なお、このはんだリフローでは、板材３０１、３０２や半導体ウェハ２００の反りの発生を防止するため、研磨などにより平面度を高くしたセラミック板などでワークを挟み込むようにするとよい。また、さらに、錘を載せ、反りを防止することが望ましい。また、はんだボイドを減らすため、真空引きを行ってはんだ４０中のガス抜きをした後、リフローを行ってもよい。
次に、このはんだ４０による両板材３０１、３０２の接続を行った後、図４（ａ）に示されるように、裏面側金属層となる板材３０２における凹部２２ａ内に、上記穴３０２ａを介して、トランスファーモールド法などにより、封止樹脂３０を注入する。
そして、封止樹脂３０を硬化させた後、図４（ｂ）に示されるように、裏面側金属層となる板材３０２における凹部２２ａの底部側の部位を、研磨することにより除去する。ここでは、当該板材３０２における接続面とは反対側の面において、凹部２２ａの底部２２ａの板厚分、当該反対側の面の全体を研磨して除去する。
それにより、凹部２２ａが当該板材３０２における接続面とは反対側の面に開口するとともに、凹部２２ａにて画定された部分が分離される。
こうして、この凹部２２ａの開口に伴い、半導体ウェハ２００の表面２０１においては、表面側金属層２１が接続されており、裏面２０１側においては、分割された金属層としての裏面側金属層２２が接続されている状態となる。
なお、この研磨は、裏面側金属層２２だけでなく、表裏両方の金属層２１、２２に対して行い、両金属層２１、２２の外面を平坦化させるようにしてもよい。そして、この研磨の後、必要に応じて、金属層２１、２２の外面にはんだメッキなどを行う。例えば、このはんだメッキは、できあがった半導体装置１００を、基板上へはんだ実装する場合に、金属層２１、２２のはんだ濡れ性を改善するために行う。
続いて、図４（ｂ）に示されるように、ダイシングラインＤＬに沿って、両金属層２１、２２とともに半導体ウェハ２００を半導体素子１０の単位にカットする。このカットは、通常のダイシング装置により行える。
こうして、半導体ウェハ２００が両金属層２１、２２とともに個片化されたチップとなり、図４（ｃ）に示されるように、本実施形態の半導体装置１００ができあがる。
なお、上記製造方法において、ダイシングラインに沿ってカットを行っていくとき、カット部分には、銅、シリコン、封止樹脂３０と異なる材料が混在する。ここで、このダイシングカットは、１個のブレードで異なる材料を切ってもよいが、材料毎にブレードを変えてカットを行ってもよい。
また、上記製造例では、裏面側の板材３０２をウェハ２００にはんだ付けした後に、上記穴３０２ａから凹部２２ａ内へ封止樹脂３０を注入したが、封止樹脂３０の注入のタイミングはこれに限定されるものではない。
たとえば、裏面側の板材３０２のウェハ２００へのはんだ付けを行う前に、予め裏面側の板材３０２の凹部２２ａに封止樹脂３０を注入しておき、その後、このものを、はんだ４０を介してウェハ２００に接続してもよい。
また、封止樹脂３０の注入は、凹部２２ａの開口後に、この開口部分から行うようにしてもよい。この場合には、上記した板材３０２における穴３０２ａは無いものであってもよい。
また、この場合、封止樹脂３０による凹凸が発生する可能性があるため、封止樹脂３０の注入後には、封止樹脂３０も含めて裏面側の板材３０２の外面の研磨を行い、平坦化することが好ましい。
このようにして製造された本実施形態の半導体装置１００は、たとえば、上述したように基板等に実装されて使用される。その基板４００への実装形態の一例について、図５、図６に示しておく。
図５（ａ）および（ｂ）は金属製のリード４１０を用いた場合の実装構造を示す概略断面図であり、図６（ａ）および（ｂ）はボンディングワイヤ４２０を用いた場合の実装構造を示す概略断面図である。ここで、基板４００としては、セラミック基板、プリント基板など各種の配線基板、あるいは金属板などを採用できる。
図５（ａ）に示される例では、半導体装置１００は、裏面側金属層２２を基板４００に向けて基板４００に搭載されている。そして、半導体装置１００の裏面側金属層２２およびリード４１０の一端側は、基板４００に対して、たとえば、はんだ４３０を介して電気的・機械的に接続されている。
そして、半導体装置１００は、表面側金属層２１にて、はんだ４４０を介してリード４１０に電気的に接続されている。これにより、半導体装置１００における半導体素子１０の電極１３〜１５は、各金属層２１、２２、リード４１０、はんだ４３０、４４０を介して基板４００へ取り出されるようになっている。
また、図５（ｂ）に示される例では、図５（ａ）とは逆に、半導体装置１００は、表面側金属層２１を基板４００に向けて基板４００に搭載されている。
そして、半導体装置１００は、表面側金属層２１にてはんだ４３０を介して基板４００に接続され、裏面側金属層２２にてはんだ４４０を介してリード４１０に接続されている。ここで、リード４１０は、エミッタ電極１４、ゲート電極１５に応じて複数本設けられている。
この図５（ｂ）に示される例でも、図５（ａ）と同様に、リード４１０を介した電気的な取り出し経路が形成される。なお、このリード４１０と半導体装置１００の金属層２１、２２との電気的接続は、はんだ４４０に限定されるものではなく、それ以外にも溶接やロウ付けなどにより行ってもよい。
また、図６（ａ）に示される例では、半導体装置１００は、裏面側金属層２２にてはんだ４３０を介して基板４００に接続され、表面側金属層２１においてボンディングワイヤ４２０が接続されている。
また、図６（ｂ）に示される例では、半導体装置１００は、表面側金属層２１にてはんだ４３０を介して基板４００に接続され、裏面側金属層２２においてボンディングワイヤ４２０が接続されている。これらの例では、半導体装置１００における半導体素子１０の電極１３〜１５は、各金属層２１、２２、ワイヤ４２０、はんだ４３０を介して基板４００へ取り出されるようになっている。
ところで、本実施形態の半導体装置１００は、表裏両面１１、１２に電極１３、１４、１５を有する半導体素子１０と、この半導体素子１０の表面１１に接続された表面側金属層２１と、半導体素子１０の裏面１２に接続された裏面側金属層２２とを備え、半導体素子の電極１３〜１５を、当該電極１３〜１５が位置する半導体素子１０の面に接続された金属層２１、２２と電気的に接続することで、当該金属層２１、２２を介して外部に取り出すようにしたものである。
このように半導体素子１０の電極１３〜１５を外部に取り出すための金属層２１、２２により半導体素子１０の表裏両面１１、１２を挟む構造としているため、上記製造方法のように、ウェハ状態の半導体素子１０を金属層２１、２２で挟んで、一括してカットすることで、本半導体装置１００の製造を容易に行える。
また、半導体素子１０の表裏両面１１、１２に設けられた電極１３〜１５は、金属層２１、２２を介して外部に取り出すことが可能なため、従来のようなワイヤボンディングを用いることがなくなる。
そのため、金属層２１、２２も含めた装置の平面サイズは、上記図２に示されるように、実質的に半導体素子１０の平面サイズ、すなわちチップの平面サイズに収めることができる。具体的には、上記図２などに示されるように、両金属層２１、２２の平面サイズは、半導体素子１０の平面サイズと同等もしくはそれ以下である。
よって、本実施形態によれば、表裏両面１１、１２に電極１３〜１５を有する半導体素子１０を備え、この半導体素子１０の電極１３〜１５を電気的に外部に取り出すようにした半導体装置１００において、簡素な工程で製造可能であって小型化を可能とすることができる。
また、本実施形態の半導体装置１００では、半導体素子１０の裏面１２側の電極１４、１５が複数個に分割され、その分割パターンに対応して裏面側金属層２２も分割しているが、これらの分割部の間を、電気絶縁性の封止樹脂３０で封止しているため、当該分割部間の短絡等を防止できる。
（第２実施形態）
図７は、本発明の第２実施形態に係る半導体装置１１０の全体構成を示す概略断面図である。
本実施形態の半導体装置１１０は、上記図１に示されるものにおいて、さらに、前記半導体素子１０の表裏両面１１、１２に位置する両金属層２１、２２の端面の間に位置する半導体素子１０の端面を、電気絶縁性の樹脂５０で被覆したものである。以下、この樹脂５０を被覆樹脂５０という。
この被覆樹脂５０は、電気絶縁性の樹脂よりなるものであり、上記した封止樹脂３０と同様のエポキシ系樹脂などのモールド材料であってもよいが、それとは異なる樹脂材料よりなるものであってもよい。この被覆樹脂５０は、上記した製造方法において、ダイシングカット後に、半導体装置の端面に塗布するなどにより配置できる。
図７に示される例では、被覆樹脂５０は、半導体素子１０の端面だけでなく、両金属層２１、２２の端面、および、各金属層２１、２２と半導体素子１０との境界部分であるはんだ４０の端面までも被覆している。つまり、ここでは、半導体装置１１０の端面の実質的に全体が被覆樹脂５０にて被覆されている。
このように、被覆樹脂５０により半導体素子１０の端面を被覆することにより、半導体素子１０の端面の保護がなされるとともに、この被覆樹脂５０により、両金属層２１、２２同士の半導体素子１０の端面を介した短絡、つまり、沿面放電を抑制することができ、耐圧が増加する。
（第３実施形態）
図８は、本発明の第３実施形態に係る半導体装置における要部構成を示す概略平面図であり、上記図１に示される半導体装置における裏面側金属層２２側の平面構成に相当するものである。
図８に示されるように、裏面側金属層２２のうち半導体素子１０の周辺部に位置する端面の全周囲に、封止樹脂３０を設け、当該裏面側金属層２２の端面の全周囲を封止樹脂３０で被覆している。
封止樹脂３０は、少なくとも裏面側金属層２２における個々の分割部間を封止すればよく、当該分割部間のみに配置されたものでもよいが、それに加えて、さらに裏面側金属層２２の上記端面の全周囲にも、設けてかまわない。
このようにすることで、裏面側金属層２２は、はんだ４０だけでなく、封止樹脂３０によっても半導体素子１０と接続された形となる。つまり、この封止樹脂３０によって、裏面側金属層２１と半導体素子１０とのはんだ４０による接続部が補強された状態となっている。そして、この裏面側金属層２２の半導体素子１０に対する接続強度を向上させることができる。
また、図９は、本実施形態の他の例としての半導体装置１２０の全体構成を示す概略断面図である。
上記図８では、裏面側金属層２２側のみ、半導体素子１０の周辺部に位置する端面の全周囲を、封止樹脂３０で被覆したが、図９に示されるように、表裏両面の金属層２１、２２ともに、半導体素子１０の周辺部に位置する端面の全周囲を、封止樹脂３０にて被覆してもよい。それによれば、両金属層２１、２２の半導体素子１０に対する接続強度を、向上させることができる。
ここで、上記図８、図９において金属層２１、２２の端面を被覆する封止樹脂３０は、上記した製造方法において封止樹脂３０が注入される板材３０２の凹部３０２ａ（上記図３参照）と同様の凹部を、表面側の板材３０１の方にも設けたり、あるいは、ダイシングカット後に別途塗布したりすることで配設できる。
また、このような端面の封止樹脂３０は、表面側金属層２１の方にのみ設けられていてもよく、それによって、表面側金属層２１の半導体素子１０に対する接続強度を向上させてもよい。
つまり、本実施形態においては、半導体素子１０の表裏両面１１、１２に位置する両金属層２１、２２の少なくとも一方の金属層において、半導体素子１０の周辺部に位置する端面の全周囲に、樹脂が設けられ、この樹脂によって、上述したような接続部の補強がなされていればよい。
そして、この接続部の補強をなす樹脂としては、封止樹脂３０と同じ樹脂でなくてもよく、異なる材料の樹脂であってもよい。
（第４実施形態）
図１０は、本発明の第４実施形態に係る半導体装置１３０の全体構成を示す概略断面図である。
本実施形態の半導体装置１３０では、表面側金属層２１の外面にフィン形状をなすフィン部２１ａが構成されている。このフィン部２１ａによって放熱面積の増加がなされ、表面側金属層２１を介した放熱性を向上させることができる。
なお、図１０では、フィン部２１ａは平板状のフィン形状であるが、放熱性を向上できるような形状であれば、これ以外のフィン形状でもよい。このようなフィン部２１ａは、エッチングやプレスなどにより形成することができる。
また、半導体装置の放熱性を向上させるためには、両金属層２１、２２の少なくとも一方の金属層の外面がフィン形状となっていればよく、例えば裏面側金属層２２の外面をフィン形状としてもよい。さらには、両方の金属層２１、２２の外面をフィン形状としてもよい。なお、本実施形態は、上記の各実施形態に適用が可能である。
（第５実施形態）
図１１は、本発明の第５実施形態に係る半導体装置１４０の全体構成を示す概略断面図である。
本実施形態の半導体装置１４０は、図１１に示されるように、半導体素子１０の表裏両面１１、１２に位置する両金属層２１、２２のうち表面側金属層２１側から裏面側金属層２２側へ延びる導電部材６０を備えている。そして、この導電部材６０を介して表面側金属層２１が裏面側金属層２２側へ電気的に取り出されるようになっている。
具体的には、導電部材６０は、Ｃｕや鉄などの導電性材料よりなる柱状のもので、半導体素子１０に設けられた通し部６１を介して、半導体素子１０を越えて半導体素子１０の表面１１側から裏面１２側へ延びている。なお、図１１では、ゲート電極１５は省略してある。
ここで、通し部６１は、例えば半導体素子１０をその厚さ方向に貫通する貫通穴や、半導体素子１０の周辺部の切り欠き部などにより構成することができる。また、導電部材６０は、一端側が表面側金属層２１に対して、はんだ付け、ロウ付け、あるいは溶接などにより電気的に接続され、中間部が封止樹脂３０で封止され、他端部が外部に接続可能となっている。
本実施形態によれば、半導体素子１０における表裏両面１１、１２の電極１３〜１５を、半導体素子１０の裏面１２側に取り出すことができ、電極の取り出しを片面に集約させた構造を実現できる。
なお、図１１とは逆に、裏面側金属層２２に導電部材６０を接続し、この導電部材６０を介して裏面側金属層２２を表面側金属層２１側へ取り出すようにしてもよい。そして、このような本実施形態の構成は、上記した各実施形態に適用が可能である。
（第６実施形態）
図１２は、本発明の第６実施形態に係る半導体装置１５０の全体構成を示す概略断面図である。なお、図１２ではゲート電極１５は省略してある。
本実施形態の半導体装置１５０では、図１２に示されるように、半導体素子１０の一部を、当該半導体素子１０の厚さ方向に電気的に導通する導体部７０として構成することで、この導体部７０を介して、表面側金属層２１を裏面側金属層２２側へ取り出すようにしている。
具体的には、導体部７０は、半導体素子１０の周辺部において、その厚み方向の全体に高濃度イオン注入領域を形成したものである。このような導体部７０は、たとえば、半導体素子１０を構成するウェハの導電型に応じてＢ（ボロン）やＰ（リン）などの不純物を注入・拡散するという半導体プロセスの手法を用いることにより形成できる。
この導体部７０において半導体素子１０の表裏両面１１、１２に、アルミニウムなどよりなる取り出し電極７１を形成し、この取り出し電極７１と導体部７０とを電気的に接続する。
そして、表面１１側の取り出し電極７１に対し、表面側金属層２１をはんだ４０を介して接続し、裏面１２側の取り出し電極７１に対し、リード電極７２をはんだ４０を介して接続する。
このリード電極７２は、例えば上記製造方法において、裏面側金属層２２を形成するための板材３０２の一部として形成することができる。また、リード電極７２の中間部は封止樹脂３０により封止されている。
これにより、半導体素子１０における表面１１の電極１３は、表面側金属層２１から、はんだ４０、取り出し電極７１、導体部７０、取り出し電極７１、はんだ４０、リード電極７２を介して、半導体素子１０の裏面１２側に取り出される。このように、本実施形態においても、電極の取り出しを片面に集約させた構造を実現できる。
なお、図１２とは逆に、裏面側金属層２２に導体部７０を接続し、この導体部７０を介して裏面側金属層２２を表面側金属層２１側へ取り出すようにしてもよい。そして、このような本実施形態の構成は、上記した各実施形態に適用が可能である。
（第７実施形態）
図１３は、本発明の第７実施形態に係る半導体装置の製造方法の要部を示す概略断面図である。
両金属層２１、２２は、半導体素子１０の表面１１と裏面１２とにそれぞれ接続されるとともに、各面において電極１３〜１５と電気的に接続されていればよく、これら電極１３〜１５が各金属層２１、２２を介して、外部と接続可能となっていればよい。
上記各実施形態では、各金属層２１、２２と電極１３〜１５との電気的接続は導電性接合部材４０を介して行われていたが、これに限定されるものではない。本実施形態では、電極１３〜１５に電気的に接続される金属層２１、２２は、当該電極１３〜１５上に形成されたメッキ膜よりなるものとしている。
このようなメッキ膜としての金属層２１、２２は、上記半導体ウェハ２００（図３（ａ）参照）に対して、Ｃｕなどによる公知のメッキ法を用いて形成することができる。このようなメッキ法によれば、電極１３〜１５の表面に選択的にメッキ膜を析出させ、金属層２１、２２を形成することができる。ここまでの状態が図１３に示される。
具体的なメッキ法について、一例を述べておく。上記半導体ウェハの全面にＣｕメッキを形成した後、部分エッチングを行って、電極１３〜１５を分離する。この場合、たとえば、半導体ウェハの全面にＣｕを真空蒸着により０．０１μｍ程度析出させ、電気メッキにてＣｕメッキを厚付けする。その後、Ｃｕメッキの上にフォトマスクを形成し、エッチングにより、電極１３〜１５を分離すればよい。
また、電極１３〜１５の部分のみ選択的に析出する無電解Ｃｕメッキにより、電極１３〜１５を分離した状態で当該電極１３〜１５の表面にＣｕメッキを析出することで、金属層２１、２２を形成してもよい。
こうして、金属層２１、２２を形成した後は、上記製造方法と同様に、分割された裏面側金属層２２における分割部の間への封止樹脂３０の注入、金属層２１、２２の外面の研磨などを行い、最終的にダイシングカットを行う。それにより、本実施形態においては、金属層２１、２２がメッキ膜よりなる半導体装置が提供される。
なお、この半導体装置においても、メッキ膜よりなる金属層２１、２２の厚さについては、上記第１実施形態にて述べたような金属層２１、２２の熱膨張などによる半導体素子１０の変形や反りを抑制する厚さを適用できる。また、本実施形態は、上記第２実施形態〜第６実施形態に適用できる。
（第８実施形態）
図１４は、本発明の第８実施形態に係る半導体装置の製造方法の要部を示す概略断面図である。
上記第１実施形態に示した製造方法では、裏面側金属層２２となる板材３０２のうち半導体ウェハ２００との接続面とは反対側の面において、凹部２２ａの底部２２ａの板厚分、当該反対側の面の全体を研磨して除去するものであった（上記図４（ｂ）参照）。
ここで、当該反対側の面の全体に渡って除去を行うのではなく、分割された金属層として裏面側金属層２２が形成されればよく、凹部２２ａの底部２２ａのみを実質的に除去するという部分的な除去方法を採用してもよい。
本実施形態の製造方法においては、上記図３および図４に示した製造方法と同様にして、板材３０１、３０２のはんだ付け、封止樹脂３０の注入までを行う（上記図４（ａ）参照）。
この後、ダイシング装置などを用いて、図１４に示されるように、板材３０２における上記反対側の面のうち実質的に凹部２２ａの底部２２ａのみ、すなわち封止樹脂３０に対応する部分のみに切り込みを入れる。
それにより、板材３０２が分割され、裏面側金属層２２として形成される。なお、この場合、図１４に示されるように、封止樹脂３０の一部にも切り込みが入りやすいが、特に問題はない。
その後は、本実施形態の製造方法においては、金属層２１、２２の外面の研磨などを行い、最終的にダイシングカットを行うことにより、上記図１に示されるものと同様の半導体装置ができあがる。
なお、本実施形態においては、上記の部分的な除去の方法は、ダイシング装置以外にも、例えば、サンドブラストやエッチングなどにより行ってもよい。そして、本実施形態の製造方法は、上記第２実施形態〜第６実施形態の半導体装置の製造において適用が可能である。
（第９実施形態）
図１５は、本発明の第９実施形態に係る半導体装置の製造方法の要部を示す概略断面図である。
上記図３、図４に示した製造方法では、分割された裏面側金属層２２を半導体素子１０に接続する工程としては、凹部２２ａを形成した板材３０２を用い、これを半導体素子１０にはんだ付けした後、板材３０２を分割するものであった。
それに対して、本実施形態の製造方法では、図１５（ａ）に示されるように、分割された裏面側金属層２２における個々の分割部を、フィルム部材３５０で一体に固定した状態の一体化部材を用いる。
ここで、フィルム部材３５０としては、ポリイミドなどよりなる粘着テープなどを用いることができる。このような一体化部材は、例えば分割された銅板をフィルム部材３５０に貼り付けて固定したり、予め銅板の一面にフィルム部材３５０を貼り付けて、当該銅板をフィルム部材３５０とは反対側の他面側からエッチングなどにより分割したりすることで形成される。
そして、この一体化部材となった裏面側金属層２２を、図１５（ａ）に示されるように、半導体ウェハ２００の裏面２０２に、はんだ４０を介して接続する。また、同時に、半導体ウェハ２００の表面２０１に板材３０１を、はんだ４０を介して接続する。
その後、図１５（ｂ）に示されるように、裏面側金属層２２からフィルム部材３５０を剥がす。それにより、半導体ウェハ２００の表面２０１においては、表面側金属層２１が接続されるとともに、裏面２０１側においては、分割された金属層としての裏面側金属層２２が接続された状態となる。
次に、図示しないが、裏面側金属層２２における分割部の間に上記封止樹脂３０を注入する。この封止樹脂３０の注入は、トランスファーモールド法やスキージによる埋め込みなどの方法により行える。
その後は、必要に応じて、裏面側の板材３０２の表面研磨など行う。そして、最終的に、ダイシングカットを行うことにより、本実施形態においても、上記図１に示されるものと同様の半導体装置ができあがる。
ここで、本実施形態の製造方法では、上記一体化部材において裏面側金属層２２の分割部の間に、予め封止樹脂３０を注入しておき、このものを半導体ウェハ２００に、はんだ付けするようにしてもよい。
また、上記一体化部材においては、フィルム部材３５０のうち裏面側金属層２２の分割部の間に位置する部位に、穴を設けておき、一体化部材を半導体ウェハ２００にはんだ付けした後、当該フィルム部材３５０の穴から、封止樹脂３５０を注入してもよい。この場合、封止樹脂３０の充填後にフィルム部材３５０を剥がすことになる。
そして、このような本実施形態の製造方法は、上記第２実施形態〜第６実施形態の半導体装置の製造においても適用が可能である。
（第１０実施形態）
図１６は、本発明の第１０実施形態に係る半導体装置１６０の全体構成を示す概略断面図である。ここでも、図１６中の半導体装置１６０のうち半導体素子１０の上面１１を表面１１、下面１２を裏面１２とする。
上記各実施形態の半導体装置では、金属層２１、２２が半導体素子１０の表裏両面１１、１２に接続されていたが、本実施形態の半導体装置１６０では、半導体素子１０の表裏両面１１、１２の一方にのみ金属層２１が設けられている。
ここでは、この金属層２１は上記表面側金属層２１と同じであり、半導体素子１０の表面１１においてコレクタ電極１３に、導電性接合部材４０を介して接続されている。この場合も、表面側金属層２１の平面サイズは半導体素子１０の平面サイズ以下であり、半導体素子１０の平面サイズの範囲に収まっている。
なお、半導体素子１０の表裏両面１１、１２の一方にのみ金属層を設ける場合、半導体素子１０の裏面１２にのみ金属層を設けてもよい。この場合は、上記図１などにおける半導体素子１０の裏面１２側の構成と同様に、エミッタ電極１４およびゲート電極１５に導電性接合部材４０を介して、上記裏面側金属層を接続すればよい。
また、本実施形態においても、表面側金属層２１は、上記図１３のものと同様に、コレクタ電極１３上にメッキにより形成したものでもよいし、上記図１０に示したようなフィン形状のものであってもよい。
また、図１６に示されるように、本実施形態においても、表面側金属層２１の端面および半導体素子１０の端面が電気絶縁性の被覆樹脂５０で被覆して、これら端面を保護している。この被覆樹脂５０は上記図７に示したものと同様であるが、本実施形態において、この被覆樹脂５０は無いものであってもよい。
また、図１６に示されるように、本実施形態では、半導体素子１０の裏面１２側においてエミッタ電極１４およびゲート電極１５にはんだバンプ４５０が設けられている。これは、この半導体装置１６０をプリント基板などに搭載するときに、このはんだバンプ４５０を介して当該プリント基板との電気的な接続を行うためである。
このはんだバンプ４５０は、予め半導体装置１６０側に設けられてもよいし、プリント基板側に設けられていてもよい。はんだバンプ４５０は、たとえば印刷法やメッキなどにより、形成することができる。
本実施形態の半導体装置１６０は、たとえば上記図３および図４に示した製造方法において裏面側金属層を設けない場合の製造方法を使用することにより、製造できる。すなわち、上記半導体ウェハ２００の表面２０１のみに、はんだ４０を介して、金属層２１となる板材３０１を接続し、次に、ダイシングカットを行うことにより、本実施形態の半導体装置１６０ができあがる。
このようにして製造された本実施形態の半導体装置１６０は、上記した半導体素子１０の裏面１２側のはんだバンプ４５０を介して基板に実装される。ここで、図１７（ａ）は、本実施形態の半導体装置１６０において、はんだバンプ４５０を分割して設けた例を示す概略断面図であり、（ｂ）は（ａ）に示される半導体装置１６０を基板４００へ実装した構造を示す概略断面図である。
図１７に示されるように、半導体素子１０の裏面１２側のエミッタ電極１４において、はんだバンプ４５０が、分割された複数個のものとして設けられている。ここでは、各はんだバンプ４５０の間は、上記保護膜１６により絶縁している。そして、各はんだバンプ４５０は、基板４００のランド４０１に接合されている。この実装構造においては、半導体装置１６０と基板４００の間のうち各はんだバンプ４５０の間に、アンダーフィル樹脂４０２が充填され、接続信頼性を高めている。
ここで、はんだバンプ４５０を分割する理由は、次の通りである。広い面積の電極の場合、基板にはんだ付けするとボイドが多く発生するため、市場の環境ストレスで、はんだクラックが入りやすくなり、接続寿命が大きくばらつく。また、ゲート電極１５に比べてエミッタ電極１４の電極面積が大きいため、実装時に半導体装置が大きく傾き、ゲート電極１５用のはんだバンプ４５０が基板４００のランド４０１とオープンしやすくなる。
また、ランド４０１が分割されていた方が、アンダーフィル樹脂４０２を充填する際の注入性がよくなり、さらに、アンダーフィル樹脂４０２が基板４００や半導体装置１６０と接触する面積が増えるため、アンダーフィル樹脂４０２による接続信頼性の向上効果がおおきくなる。
このとき、個々のはんだバンプ４５０のサイズをすべて同じにすると、アンダーフィル樹脂４０２の注入性が均一となり、アンダーフィル樹脂４０２のボイドの発生が起こりにくい。これらのことから、はんだバンプ４５０を分割することが望ましい。
本実施形態によれば、金属層２１を、半導体素子１０におけるコレクタ電極１３を有する表面１２に接続することで、半導体装置１６０を容易に製造でき、また、金属層２１も含めた平面サイズを、実質的に半導体素子１０の平面サイズに収めることができるため、簡素な工程で製造可能であって小型化を可能とすることができる。
（第１１実施形態）
図１８（ａ）は、本発明の第１１実施形態に係る半導体装置１７０の全体構成を示す概略断面図であり、（ｂ）は（ａ）中のＡ−Ａ概略断面図、（ｃ）は（ａ）中の矢印Ｂ方向から見た概略平面図である。
本実施形態の半導体装置１７０も、半導体素子１０の表面１１のみに表面側金属層２１を接続した構成である。ここにおいて、本実施形態では、さらに、半導体素子１０の表面１１側から裏面１２側へ延びる導電部材６０を設けている。そして、この導電部材６０を介して表面側金属層２１が裏面１２側へ電気的に取り出されている。
この導電部材６０は上記図１１に示したものと同様のものであり、一端側が表面側金属層２１に電気的に接続され、半導体素子１０に設けられた通し部６１を介して、半導体素子１０を越えて半導体素子１０の表面１１側から裏面１２側へ延びている。また、導電部材６０の中間部は封止樹脂３０で封止されている。
ここで、半導体素子１０の通し部６１は、図１８（ｂ）に示されるように、半導体素子１０の厚さ方向すなわち表裏両面１１、１２の間を貫通する穴である。この通し部６１は、たとえばウェハの状態にてエッチングなどにより予め設けておけばよい。なお、この通し部６１は上記図１１に示した構成においても、図１８（ｂ）と同様のものにできる。
そして、本実施形態によっても、半導体素子１０における表面１１の電極１３を、半導体素子１０の裏面１２側に取り出すことができ、電極の取り出しを片面に集約させた構造を実現できる。
また、図１９は、本実施形態の半導体装置１７０において、半導体素子１０の裏面１２の電極１４、１５および導電部材６０に、はんだバンプ４５０を設けた状態を示す概略断面図であり、（ａ）はエミッタ電極１４のはんだバンプ４５０を分割しない例、（ｂ）は分割した例である。このようにして、本半導体装置１７０も、はんだバンプ４５０を介して基板等に実装できる。
（第１２実施形態）
図２０は、本発明の第１２実施形態に係る半導体装置１８０の全体構成を示す概略断面図である。また、図２１は、本半導体装置１８０において、半導体素子１０の裏面１２の電極１４、１５に、はんだバンプ４５０を設けた状態を示す概略断面図であり、（ａ）はエミッタ電極１４のはんだバンプ４５０を分割しない例、（ｂ）は分割した例を示している。
本実施形態の半導体装置１８０も、半導体素子１０の表面１１のみに表面側金属層２１を接続した構成である。ここにおいて、本実施形態では、さらに、半導体素子１０の一部を、当該半導体素子１０の厚さ方向に電気的に導通する導体部７０として構成し、この導体部７０を介して、表面側金属層２１が、半導体素子１０の裏面１２側へ電気的に取り出されるようにしている。
この導体部７０は上記図１２に示されるものと同様のものであり、半導体素子１０の周辺部に高濃度イオン注入領域を形成したものである。そして、ここでも、導体部７０において半導体素子１０の表裏両面１１、１２に、上記取り出し電極７１を形成している。
これにより、図２１に示されるように、表面側金属層２１は、表面１１の取り出し電極７１、導体部７０、裏面１２の取り出し電極７１を介して、はんだバンプ４５０と電気的に接続される。そして、本実施形態の半導体装置１８０も、このはんだバンプ４５０を介して基板等に実装される。
そして、本実施形態によっても、半導体素子１０における表面１１の電極１３を、半導体素子１０の裏面１２側に取り出すことができ、電極の取り出しを片面に集約させた構造を実現できる。
（他の実施形態）
以下に、本発明の他の実施形態として種々の例を示す。半導体装置１００の基板４００への実装構造としては、上記図５や図６等に示されたものに限定されるものではなく、図２２に示されるように、半導体素子１０を基板４００上に立てた状態となるように、半導体装置１００を基板４００に搭載してもよい。
また、図２３は他の実施形態としての製造方法を示す概略断面図である。これは、上記図７等に示した半導体装置の端面を被覆する被覆樹脂５０の形成方法である。この場合、ダイシング工程の前までは、上記第１実施形態に示した製造方法と同様に行う。
そして、ダイシング工程では、図２３（ａ）に示されるように、裏面側金属層２２の側から、半導体素子１０の境界を分断するとともに、表面側金属層２１を構成する板材の一部が残るようにする。このとき、少なくとも半導体素子１０は完全に切断されている必要がある。
その後、当該板材の一部が残っている部分に形成された溝に、図２３（ａ）に示されるように、被覆樹脂５０を注入・硬化する。その後、当該板材の一部が残っている部分および被覆樹脂５０の部分を、ダイシングラインに沿って切断する。これにより、図２３（ｂ）に示されるように、端面が被覆樹脂５０にて被覆された半導体装置ができあがる。
また、図２４も他の実施形態としての製造方法を示す概略断面図である。これは、上記金属層となる板材３０１を上記半導体ウェハ２００に、はんだ４０を介して貼り合わせる場合の位置あわせや、はんだ付けもしくはメッキなどにより当該ウェハ２００上に設けられた板材３０１を、エッチングして分離する場合のフォトマスクの位置決めに効果を奏するものである。
図２４（ａ）に示されるように、はんだ４０を介して、板材３０１を上記半導体ウェハ２００に位置あわせするが、このとき、図２４（ｂ）に示されるように、板材３０１のうち半導体ウエハ２００と貼り合わされない部分３０１ａを設けている。ここでは、この部分３０１ａは切りかけ３０１ａである。
一方、半導体ウェハ２００のうち板材３０１と貼り合わされない部分には、認識マーク２００ａが設けてある。そして、この認識マーク２００ａを利用して、板材３０１の位置決めを行いリフローによりはんだ付けする。
次に、図２４（ｃ）に示されるように、当該ウェハ２００上に設けられた板材３０１を、エッチングして分離する。このとき、上記ウエハ２００上の認識マーク２００ａを利用して、フォトマスクの位置決めを実施する。このように、図２４に示される製造方法では、板材３０１と半導体ウェハ２００との位置あわせ、および、上記フォトマスクの位置決めに関して、作業の容易化が図れる。
なお、図２４において、Ｘ線を利用すれば、板材３０１を透過して認識マーク２００ａを確認することができ、上記した切りかけ３０１ａのような部位を設けずに、位置あわせが可能である。
また、上記図３、図４に示した製造方法のように、板材３０２に予めハーフエッチングなどにより凹部２２ａが形成してあるものについては、板材３０２と半導体ウェハ２００との位置あわせにおいて、はんだのセルフアライメント性を利用すれば、詳細な位置あわせを自動的に行える。
また、上記した各実施形態では、半導体素子１０は、その表裏両面１１、１２に電極１３〜１５を有するものであり、表面１１側の電極１３は１個のものであり、裏面１２側の電極１４、１５は複数個のものであった。
ここにおいて、半導体素子１０としては、表裏両面１１、１２の両面の電極がともに１個ずつのものであってもよいし、表裏両面１１、１２の電極がともに複数個のものであってもよい。
これらの場合にも、各面の金属層２１、２２は、対応する電極の配置パターンに対応した形状であればよく、金属層が複数個の分割部によりなる場合には、上記の封止樹脂３０で当該分割部間を封止すればよい。
また、半導体素子１０の表裏両面１１、１２の両方の電極が１個の電極である場合には、両金属層２１、２２はともに、たとえば上記図２（ａ）に示されるようなものとなるため、この場合には、封止樹脂３０は省略された構成としてよい。
また、半導体素子１０としては、半導体よりなり表裏両面１１、１２の少なくとも一方の面に電極を有するものであればよい。上記実施形態では表裏両面１１、１２に電極１３〜１５が設けられていたが、表面１１のみ、あるいは裏面１２のみに電極を有するような片面電極構成の半導体素子であってもよい。
このような片面電極構成の場合、その片面の電極が１個のものであっても、複数のものであってもよい。また、この片面電極構成の場合、電極が無い方の半導体素子の面に接続される金属層は、半導体素子の放熱などの役割を果たすものにできる。また、半導体素子の表裏両面に金属層を設けることで、片面のみに設ける場合よりも半導体素子の反りの抑制に効果的である。
この片面電極構成の場合も、片面電極構成の半導体素子が複数個形成された半導体ウェハを用意し、たとえば上記した各種の製造方法を行うことにより、半導体素子の表裏両面を金属層で挟み、電極は当該電極側の金属層から取り出しが可能な半導体装置を製造することができる。
また、上記実施形態における製造方法では、ウェハ状態の半導体素子１０を金属層２１、２２で挟んで、これを一括してカットすることで、半導体装置を製造しているが、このような半導体装置は、半導体ウェハを分断した１個もしくは複数単位の半導体チップについて、金属層を接続するなどの上記製造方法に示した工程を行うことにより製造するようにしてもよい。
本発明の第１実施形態に係る半導体装置の全体概略断面図である。 （ａ）は、図１中の半導体素子の表面側金属層の平面図、（ｂ）は、同半導体素子の表面側の電極の平面形状を示す図、（ｃ）は、同半導体素子の裏面側の電極の平面形状を示す図、（ｄ）は、同半導体素子の裏面側金属層および封止樹脂の平面形状を示す図である。 第１実施形態の半導体装置の製造方法を示す工程図である。 図３に続く製造方法の工程図である。 リードを用いた場合の半導体装置の基板への実装形態を示す概略断面図である。 ボンディングワイヤを用いた場合の半導体装置の基板への実装形態を示す概略断面図である。 本発明の第２実施形態に係る半導体装置の全体概略断面図である。 本発明の第３実施形態に係る半導体装置の要部概略平面図である。 第３実施形態の他の例としての半導体装置の全体概略断面図である。 本発明の第４実施形態に係る半導体装置の全体概略断面図である。 本発明の第５実施形態に係る半導体装置の全体概略断面図である。 本発明の第６実施形態に係る半導体装置の全体概略断面図である。 本発明の第７実施形態に係る半導体装置の製造方法の要部を示す概略断面図である。 本発明の第８実施形態に係る半導体装置の製造方法の要部を示す概略断面図である。 本発明の第９実施形態に係る半導体装置の製造方法の要部を示す概略断面図である。 本発明の第１０実施形態に係る半導体装置の全体構成を示す概略断面図である。 （ａ）は上記第１０実施形態の半導体装置において、はんだバンプを分割して設けた例を示す概略断面図であり、（ｂ）は（ａ）に示される半導体装置の基板への実装構造を示す概略断面図である。 （ａ）は本発明の第１１実施形態に係る半導体装置の全体構成を示す概略断面図であり、（ｂ）は（ａ）中のＡ−Ａ概略断面図、（ｃ）は（ａ）中のＢ矢視方向の概略平面図である。 上記第１１実施形態の半導体装置に対して、はんだバンプを設けた状態を示す概略断面図である。 本発明の第１２実施形態に係る半導体装置の全体構成を示す概略断面図である。 上記第１２実施形態の半導体装置に対して、はんだバンプを設けた状態を示す概略断面図である。 半導体素子を基板上に立てた状態で半導体装置を基板に搭載した構造を示す概略断面図である。 本発明の他の実施形態としての製造方法を示す概略断面図である。 本発明の他の実施形態としての製造方法を示す概略断面図である。
符号の説明
１０…半導体素子、１１…半導体素子の表面、１２…半導体素子の裏面、
１３…半導体素子の表面の電極としてのコレクタ電極、
１４…半導体素子の裏面の電極としてのエミッタ電極、
１５…半導体素子の裏面の電極としてのゲート電極、
２１…表面側金属層、２２…裏面側金属層、２２ａ…凹部、
３０…封止樹脂、４０…導電性接合部材としてのはんだ、５０…被覆樹脂、
６０…導電部材、７０…導体部、２００…半導体ウェハ、
２０１…半導体ウェハの表面、２０２…半導体ウェハの裏面、
３０１…表面側金属層の素材となる板材、
３０２…裏面側金属層の素材となる板材、３５０…フィルム部材。

Claims (25)

  1. 半導体よりなり表裏両面（１１、１２）の少なくとも一方の面に電極（１３、１４、１５）を有する半導体素子（１０）を備え、
    この半導体素子（１０）の表面（１１）と裏面（１２）とには金属層（２１、２２）が接続されており、
    前記電極（１３〜１５）は、当該電極（１３〜１５）を有する前記半導体素子（１０）の面に接続された前記金属層（２１、２２）と電気的に接続され、前記金属層（２１、２２）を介して外部と接続可能となっていることを特徴とする半導体装置。
  2. 前記半導体素子（１０）は、前記表裏両面（１１、１２）に前記電極（１３〜１５）を有するものであり、これら表裏両面（１１、１２）の前記電極（１３〜１５）は、それぞれの面に位置する前記金属層（２１、２２）と電気的に接続され、前記金属層（２１、２２）を介して外部と接続可能となっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記金属層（２１、２２）のうち一方の金属層側から他方の金属層側へ延びる導電部材（６０）を備え、この導電部材（６０）を介して当該一方の金属層が当該他方の金属層側へ電気的に取り出されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体素子（１０）の一部は、当該半導体素子（１０）の厚さ方向に電気的に導通する導体部（７０）として構成されており、この導体部（７０）を介して、前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記金属層（２１、２２）のうち一方の金属層が他方の金属層側へ電気的に取り出されていることを特徴とする請求項２に記載の半導体装置。
  5. 前記半導体素子（１０）の表裏両面（１１、１２）の少なくとも一方の面に設けられた前記電極（１４、１５）は、複数個のものよりなるものであり、
    この複数個の電極（１４、１５）が設けられている面に接続される前記金属層（２２）は、当該複数個の電極（１４、１５）の配置パターンに対応したパターンとなるように分割された複数個の分割部よりなるものであり、
    この分割された前記金属層（２２）における個々の分割部の間は、樹脂（３０）により封止されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記金属層（２１、２２）と前記電極（１３〜１５）との電気的接続は導電性接合部材（４０）を介して行われていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記電極（１３〜１５）に電気的に接続される前記金属層（２１、２２）は、当該電極（１３〜１５）上に形成されたメッキ膜よりなるものであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
  8. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）のそれぞれの厚さは、前記半導体素子（１０）と同等以下であることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）は同じ材料よりなり、その厚さは、互いに同じであることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）の端面の間に位置する前記半導体素子（１０）の端面が、電気絶縁性の樹脂（５０）で被覆されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
  11. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）の少なくとも一方の金属層のうち前記半導体素子（１０）の周辺部に位置する端面の全周囲に、樹脂（３０）を設け、この樹脂（３０）によって、当該少なくとも一方の金属層と前記半導体素子（１０）との接続部が補強されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）ともに、前記半導体素子（１０）の周辺部に位置する端面の全周囲に前記樹脂（３０）が設けられ、前記両金属層（２１、２２）と前記半導体素子（１０）との接続部が補強されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）の少なくとも一方の前記金属層の外面がフィン形状となっていることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置。
  14. 前記半導体素子（１０）の表裏両面（１１、１２）に位置する前記両金属層（２１、２２）の平面サイズは、前記半導体素子（１０）の平面サイズ以下であることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体装置。
  15. 半導体よりなり表裏両面（１１、１２）の少なくとも一方の面に電極（１３、１４、１５）を有する半導体素子（１０）を備え、
    前記電極（１３〜１５）を有する前記半導体素子（１０）の面には金属層（２１、２２）が接続されており、
    前記電極（１３〜１５）は、前記金属層（２１、２２）と電気的に接続され、前記金属層（２１、２２）を介して外部と接続可能となっていることを特徴とする半導体装置。
  16. 前記金属層（２１、２２）は、前記表裏両面（１１、１２）に接続されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記表裏両面（１１、１２）の一方には、前記電極（１３）が設けられており、前記金属層（２１）は当該一方の面にのみ接続されていることを特徴とする請求項１５に記載の半導体装置。
  18. 前記金属層（２１）が接続されている前記半導体素子（１０）の面側から当該面とは反対側の前記半導体素子（１０）の面側へ延びる導電部材（６０）を備え、この導電部材（６０）を介して前記金属層（２１）が当該反対側の前記半導体素子（１０）の面側へ電気的に取り出されていることを特徴とする請求項１７に記載の半導体装置。
  19. 前記半導体素子（１０）の一部は、当該半導体素子（１０）の厚さ方向に電気的に導通する導体部（７０）として構成されており、この導体部（７０）を介して、前記金属層（２１）が、前記金属層（２１）とは反対側の前記半導体素子（１０）の面側へ電気的に取り出されていることを特徴とする請求項１７に記載の半導体装置。
  20. 前記金属層（２１）の端面および前記半導体素子（１０）の端面が、電気絶縁性の樹脂（５０）で被覆されていることを特徴とする請求項１７ないし１９いずれか１つに記載の半導体装置。
  21. 前記電極（１３〜１５）を有する前記半導体素子（１０）の面に位置する前記金属層（２１、２２）の平面サイズは、前記半導体素子（１０）の平面サイズ以下であることを特徴とする請求項１５ないし２０のいずれか１つに記載の半導体装置。
  22. 半導体よりなり表裏両面（１１、１２）の少なくとも一方の面に電極（１３〜１５）を有する半導体素子（１０）が複数個設けられた半導体ウェハ（２００）を用意し、
    この半導体ウェハ（２００）の表面（２０１）および裏面（２０２）の各面に金属層（２１、２２）を接続した後、前記金属層（２１、２２）とともに前記半導体ウェハ（２００）を前記半導体素子（１０）の単位にカットすることを特徴とする半導体装置の製造方法。
  23. 前記半導体素子（１０）として、表裏両面（１１、１２）の少なくとも一方の面に設けられた前記電極（１４、１５）が複数個のものよりなるものを用い、
    前記半導体ウェハ（２００）のうち前記複数個の電極（１４、１５）を有する面には、前記金属層（２２）として、当該複数個の電極（１４、１５）の配置パターンに対応したパターンとなるように分割されたものを接続し、
    この分割された金属層（２２）における個々の分割部の間を、樹脂（３０）により封止することを特徴とする請求項２２に記載の半導体装置の製造方法。
  24. 前記分割された金属層（２２）を接続する工程は、当該分割される金属層（２２）の素材となる板材（３０２）に対して、その一面から厚さ方向の途中まで凹んだ凹部（２２ａ）を、前記分割された金属層（２２）における分割のパターンにて形成し、
    前記板材（３０２）の一面を前記半導体ウェハ（２００）に接続した後、前記凹部（２２ａ）の底部側を除去して前記凹部（２２ａ）を前記板材（３０２）の他面側に開口させることにより行うことを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記分割された金属層（２２）を接続する工程は、前記分割された金属層（２２）における個々の分割部を、フィルム部材（３５０）で一体に固定した状態で半導体ウェハ（２００）に接続し、しかる後、前記フィルム部材（３５０）を剥がすことにより行うことを特徴とする請求項２３に記載の半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
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JP2009290186A (ja) * 2008-05-30 2009-12-10 Powertech Technology Inc 半導体素子の製作方法
JP2010010505A (ja) * 2008-06-30 2010-01-14 Hitachi Ltd パワーモジュール及び電力変換装置
US7932132B2 (en) 2008-03-07 2011-04-26 Denso Corporation Semiconductor device and method of manufacturing the same
JP2011138851A (ja) * 2009-12-28 2011-07-14 Hitachi Ltd 半導体装置
JP2013149834A (ja) * 2012-01-20 2013-08-01 Toyota Motor Corp 半導体装置
JP2014528646A (ja) * 2011-10-15 2014-10-27 ダンフォス・シリコン・パワー・ゲーエムベーハー 金属成形体とパワー半導体の間に、太径ワイヤ又はストリップとのボンディングに使用する接続部を形成する方法
JP2014532308A (ja) * 2011-10-15 2014-12-04 ダンフォス・シリコン・パワー・ゲーエムベーハー 太径ワイヤ又はストリップに接するための金属成形体を備えたパワー半導体チップ及びその製造方法
US10607962B2 (en) 2015-08-14 2020-03-31 Danfoss Silicon Power Gmbh Method for manufacturing semiconductor chips

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5413829B2 (ja) * 2008-11-10 2014-02-12 サンデン株式会社 インバータ一体型電動圧縮機
EP2421032A1 (en) * 2010-08-18 2012-02-22 Nxp B.V. Semiconductor Device Packaging Method and Semiconductor Device Package
JP5558595B2 (ja) * 2012-03-14 2014-07-23 株式会社東芝 半導体装置及び半導体装置の製造方法
JP6028810B2 (ja) 2012-11-20 2016-11-24 トヨタ自動車株式会社 半導体装置
DE102013216709B4 (de) * 2013-08-22 2021-03-25 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
JP6338937B2 (ja) 2014-06-13 2018-06-06 ローム株式会社 パワーモジュールおよびその製造方法
JP6244272B2 (ja) * 2014-06-30 2017-12-06 株式会社日立製作所 半導体装置
US20160190045A1 (en) * 2014-12-24 2016-06-30 Rohm Co., Ltd. Semiconductor device and method of making the same
EP3065172A1 (en) 2015-03-06 2016-09-07 Nxp B.V. Semiconductor device
DE102015205704B4 (de) * 2015-03-30 2024-07-11 Robert Bosch Gmbh Kontaktanordnung und Verfahren zu Herstellung der Kontaktanordnung
US10256168B2 (en) 2016-06-12 2019-04-09 Nexperia B.V. Semiconductor device and lead frame therefor
DE102017102035A1 (de) 2017-02-02 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung, Verfahren zum Fertigen einer Halbleitervorrichtung und Verfahren zum Verstärken eines Die in einer Halbleitervorrichtung
DE102019130778A1 (de) 2018-11-29 2020-06-04 Infineon Technologies Ag Ein Package, welches ein Chip Kontaktelement aus zwei verschiedenen elektrisch leitfähigen Materialien aufweist
DE102019108443A1 (de) * 2019-04-01 2020-10-01 Infineon Technologies Ag Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102019124953B4 (de) * 2019-09-17 2023-09-07 Danfoss Silicon Power Gmbh Verfahren zum Herstellen einer kohäsiven Verbindung zwischen einem Halbleiter und einem Metallformkörper
DE102019132230B4 (de) 2019-11-28 2024-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleitervorrichtung
JP2022143295A (ja) * 2021-03-17 2022-10-03 株式会社東芝 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040008A (ja) * 2002-07-08 2004-02-05 Nec Electronics Corp 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5834951A (ja) * 1981-08-26 1983-03-01 Nec Home Electronics Ltd ダブルヒ−トシンク形半導体装置の製造方法
US5237199A (en) * 1989-04-13 1993-08-17 Seiko Epson Corporation Semiconductor device with interlayer insulating film covering the chip scribe lines
US4997792A (en) * 1989-11-21 1991-03-05 Eastman Kodak Company Method for separation of diode array chips during fabrication thereof
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JP3604108B2 (ja) * 1997-02-17 2004-12-22 株式会社シチズン電子 チップ型光半導体の製造方法
JPH10303151A (ja) 1997-04-28 1998-11-13 Sony Corp 電子部品の製造方法
JPH11204700A (ja) 1998-01-19 1999-07-30 Hitachi Ltd 放熱フィン一体型パワーモジュール
JP3932743B2 (ja) 1999-11-08 2007-06-20 株式会社デンソー 圧接型半導体装置の製造方法
JP3778256B2 (ja) * 2000-02-28 2006-05-24 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
JP4480108B2 (ja) 2000-06-02 2010-06-16 大日本印刷株式会社 半導体装置の作製方法
JP4408006B2 (ja) * 2001-06-28 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP2003046048A (ja) * 2001-07-30 2003-02-14 Hitachi Ltd 半導体装置
JP2004014811A (ja) * 2002-06-07 2004-01-15 Renesas Technology Corp 半導体装置の製造方法
DE102004021838A1 (de) * 2004-05-04 2005-09-08 Infineon Technologies Ag Halbleiterbauelement mit Kühlvorrichtung
JP4262672B2 (ja) * 2004-12-24 2009-05-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
DE102006012007B4 (de) * 2005-03-16 2013-05-16 Infineon Technologies Ag Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
US7479691B2 (en) * 2005-03-16 2009-01-20 Infineon Technologies Ag Power semiconductor module having surface-mountable flat external contacts and method for producing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040008A (ja) * 2002-07-08 2004-02-05 Nec Electronics Corp 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932132B2 (en) 2008-03-07 2011-04-26 Denso Corporation Semiconductor device and method of manufacturing the same
US8008768B2 (en) 2008-03-07 2011-08-30 Denso Corporation Semiconductor device having heat radiating configuration
JP2009290186A (ja) * 2008-05-30 2009-12-10 Powertech Technology Inc 半導体素子の製作方法
JP2010010505A (ja) * 2008-06-30 2010-01-14 Hitachi Ltd パワーモジュール及び電力変換装置
JP2011138851A (ja) * 2009-12-28 2011-07-14 Hitachi Ltd 半導体装置
JP2014528646A (ja) * 2011-10-15 2014-10-27 ダンフォス・シリコン・パワー・ゲーエムベーハー 金属成形体とパワー半導体の間に、太径ワイヤ又はストリップとのボンディングに使用する接続部を形成する方法
JP2014532308A (ja) * 2011-10-15 2014-12-04 ダンフォス・シリコン・パワー・ゲーエムベーハー 太径ワイヤ又はストリップに接するための金属成形体を備えたパワー半導体チップ及びその製造方法
US9318421B2 (en) 2011-10-15 2016-04-19 Danfoss Silicon Power Gmbh Power semiconductor chip with a metallic moulded body for contacting thick wires or strips and method for the production thereof
US9786627B2 (en) 2011-10-15 2017-10-10 Danfoss Silicon Power Gmbh Method for creating a connection between metallic moulded bodies and a power semiconductor which is used to bond to thick wires or strips
JP2013149834A (ja) * 2012-01-20 2013-08-01 Toyota Motor Corp 半導体装置
US10607962B2 (en) 2015-08-14 2020-03-31 Danfoss Silicon Power Gmbh Method for manufacturing semiconductor chips

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