KR20080111397A - 전자 장치의 제조 방법 및 전자 장치 - Google Patents

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KR20080111397A
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다카하루 야마노
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신꼬오덴기 고교 가부시키가이샤
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Abstract

기판(101A)에 형성된 전극 패드(103) 위에 돌기부(104B)를 갖는 범프(104)를 형성하는 공정, 상기 기판(101A) 위에 절연층(105)을 형성하고, 상기 돌기부(104B)의 일부를 상기 절연층(105)의 윗면에 노출시키는 공정, 상기 절연층(105)의 윗면 및 상기 돌기부(104B)의 노출된 부분에 증착법을 사용하여 제1 도전 패턴(107)을 형성하는 공정, 상기 제1 도전 패턴(107)을 전기 공급층으로 사용하는 전해 도금을 실시하고, 그에 의해 제2 도전 패턴(108)을 형성하는 공정, 및, 상기 제2 도전 패턴(108)을 패터닝하여 상기 범프(104)에 접속하는 도전 패턴(106)을 형성하는 공정을 갖는다.
전극 패드, 범프, 돌기부, 증착법, 도전 패턴

Description

전자 장치의 제조 방법 및 전자 장치{ELECTRONIC DEVICE MANUFACTURING METHOD AND ELECTRONIC DEVICE}
본 발명은 전자 장치의 제조 방법 및 전자 장치에 관한 것으로, 특히 기판 본체와 그 위에 절연층을 거쳐 형성된 도전 패턴이 서로 범프(bump)를 사용하여 접속되는 구조를 갖는 전자 장치의 제조 방법 및 전자 장치에 관한 것이다.
예를 들어, 반도체 기판 등의 기판 본체 위에 전극 및 도전 패턴이 형성되어 있는 전자 기기가 다양하게 제공되어 왔다. 그 중 한 종류로서, 칩 사이즈 패키지로 불리는 반도체 장치가 제공되어 왔다.
칩 사이즈 패키지는 반도체 기판인 웨이퍼를 다이싱(dicing)하여 얻어진 반도체 칩의 장치 형성면 위에 절연층(보호층)을 거쳐 재배선(도전층)이 형성된 구조를 갖는다.
칩 사이즈 패키지를 제조하기 위하여, 먼저 반도체 웨이퍼의 반도체 칩 영역 위에 복수의 전극이 형성되고, 각 전극의 위에 범프가 형성된다. 범프는 접합 장치를 사용한 접합 와이어에 의하여 형성된다.
또한, 웨이퍼 위에 형성된 회로면을 보호하기 위하여, 범프가 그 위에 형성 된 반도체 웨이퍼 위에 절연층이 형성된다. 이 경우, 범프의 끝 부분은 절연층으로부터 노출되도록 형성된다.
이어서, 예를 들어, 도금법 또는 인쇄법 등을 사용하여 절연층의 상부에 재배선이 형성된다. 범프에 재배선을 전기적으로 접합하는 방법으로, 압접을 통하여 범프를 재배선에 접속하는 방법, 또는 특허문헌 1에 개시되어 있는 것과 같이 도전성 풀(paste)을 사용하여 이들을 접속하는 방법이 사용되어 왔다.
그 후, 웨이퍼는 다이싱을 통하여 조각들로 분할되어 칩 사이즈 패키지가 형성된다.
[특허문헌 1] JP-A-2005-353913
그러나, 압접 또는 도전성 풀을 통하여 범프를 재배선에 접합하는 방법에서는, 범프와 재배선의 전기적 접속이 충분하지 않아 접속 저항이 증가한다. 따라서, 반도체 칩이 고속인 경우, 높은 접속 임피던스에 기인하여 전기적 특성이 열화될 가능성이 있다. 또한, 압접 또는 도전성 풀을 통하여 범프를 재배선에 접합하는 방법에서는, 범프와 재배선의 기계적 접속성이 충분하지 않아 충분한 신뢰성을 얻을 수 없다는 문제점이 있다.
상기 사항을 감안하여, 본 발명은 전기적 및 기계적 신뢰성을 향상시킬 수 있는 전자 장치의 제조 방법 및 전자 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태에 의하면, 전자 장치의 제조 방법에 있어서,
기판 본체에 형성된 전극 패드 위에 돌기부를 갖는 범프를 형성하는 제1 공정;
상기 기판 본체 위에 절연층을 형성하고, 상기 돌기부의 일부를 상기 절연층의 윗면에 노출시키는 제2 공정;
상기 절연층의 윗면 및 상기 돌기부의 노출된 부분에 증착법을 사용하여 도전층을 형성하는 제3 공정;
상기 도전층을 전기 공급층으로 사용하는 전해 도금에 의하여 배선층을 형성 하는 제4 공정; 및,
상기 배선층을 패터닝하여 상기 범프에 접속하는 도전 패턴을 형성하는 제5 공정을 포함하는 것을 특징으로 한다.
본 발명의 제2 형태에 의하면, 상기 제1 형태에 의한 전자 장치의 제조 방법에 있어서,
상기 기판 본체는 반도체 기판인 것을 특징으로 한다.
본 발명의 제3 형태에 의하면, 상기 제1 또는 제2 형태에 의한 전자 장치의 제조 방법에 있어서,
상기 제3 공정에서 실시되는 상기 증착법은 물리 증착법인 것을 특징으로 한다.
본 발명의 제4 형태에 의하면, 상기 제1 내지 제3 형태 중 어느 하나에 의한 전자 장치의 제조 방법에 있어서,
상기 제3 공정에서 상기 도전층으로서 먼저 티타늄 등의 밀착 금속막이 형성되고, 그 후, 상기 밀착 금속막 위에 동(銅)막이 형성되는 것을 특징으로 한다.
본 발명의 제5 형태에 의하면, 상기 제1 내지 제3 형태 중 어느 하나에 의한 전자 장치의 제조 방법에 있어서,
상기 제3 공정에서 상기 도전층으로서 동막이 형성되는 것을 특징으로 한다.
본 발명의 제6 형태에 의하면, 상기 제1 내지 제5 형태 중 어느 하나에 의한 전자 장치의 제조 방법에 있어서,
상기 제1 공정에서 상기 범프가 접합 와이어에 의해 형성되는 것을 특징으로 한다.
또한, 본 발명의 제7 형태에 의하면, 전자 장치에 있어서,
전극 패드가 그 위에 형성되어 있는 기판 본체;
상기 전극 패드 위에 형성된 범프;
상기 기판 본체 위에 형성된 절연층; 및,
상기 절연층 위에 형성되고 상기 범프에 접속된 도전 패턴을 포함하고,
상기 범프와 상기 도전 패턴은 서로 금속 접합된 것을 특징으로 한다.
본 발명의 제8 형태에 의하면, 상기 제7 형태에 의한 전자 장치에 있어서,
상기 기판 본체는 반도체 칩인 것을 특징으로 한다.
본 발명에 의하면, 상기 증착법을 사용하여 상기 도전층은 형성된다. 따라서, 상기 범프(상기 돌기부)를 상기 도전층에 금속 접합하는 것이 가능하다. 따라서, 상기 범프와 상기 도전층의 전기적 및 기계적 접속이 우수한 상태로 될 수 있으며, 상기 범프와 상기 도전층의 접합 위치에서의 전기적 및 기계적 신뢰성을 향상시킬 수 있다.
다음으로, 본 발명을 실시하기 위한 최적의 형태를 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 의한 전자 장치를 나타낸다. 본 실시예에서는 전자 장치의 예로서 칩 사이즈를 갖도록 설정된 반도체 장치(CSP(100))를 갖고 설명 할 것이다.
본 실시예에 의한 반도체 장치(100)는 전극 패드(103)가 형성되어 있는 반도체 칩(101)의 보호층(패시베이션(passivation)층(102)) 위에 절연층(105)과 도전 패턴(106)이 적층되어 형성된 구조를 갖는다. 또한, 예를 들어, Au로 구성된 범프(104)가 전극 패드(103) 위에 형성된다. 범프(104)는, 예를 들어, 와이어 접합 장치를 사용함에 의한 접합 와이어로 형성된다.
도전 패턴(106)은 어떤 경우에는 소위 재배선으로 불리며, 반도체 칩(101)의 전극 패드(103)의 위치로 하여금 외부 접속 단자의 역할을 하는 땜납 범프(110)의 위치와 다르게 하도록(확장 및 임의의 위치에서의 단자 배치를 수행하기 위하여) 설치된다. 또한, 절연층(105)은 예를 들어, 에폭시계의 수지로 구성되고, 반도체 칩(101)의 회로가 형성되는 표면(주(主)면)을 보호하도록 사용되고, 도전 패턴(106)의 구성에서 기초 재료로서 사용된다.
도전 패턴(106)은 제1 도전 패턴(107)과 제2 도전 패턴(108)이 적층된 구성을 가지며, 또한, 제1 도전 패턴(107)은 도 2의 확대도에서 나타낸 바와 같이 Ti막(114)과 Cu막(115)이 적층된 구성을 갖는다.
본 실시예는 제1 도전 패턴(107, Ti막(114), Cu막(115))이 증착법의 일종인 스퍼터링법(PVD법)에 의하여 형성된 것을 특징으로 한다. 그 결과, 제1 도전 패턴(107, Ti막(114))은 범프(104, 돌기부(104B))에 금속 결합되어 있다. 따라서, 제1 도전 패턴(107)과 범프(104)의 전기적 및 기계적 접속성을 향상시키는 것이 가능하다. 도 2는 도 1에서 A로 표시된 파선으로 둘러싸인 반도체 장치(100)의 확대된 영역(범프(104)의 부근)을 나타내는 도면이다.
상기한 바와 같이, 제1 도전 패턴(107)이 범프(104)에 접속되어, 도전 패턴(106)은 범프(104)를 통하여 반도체 칩(101)의 전자 회로에 접속된다. 땜납 레지스트층(절연층(109))은 절연층(105)과 땜납 범프(110) 주변의 도전 패턴(106)의 일부를 덮도록 형성된다.
한편, 범프(104)는 도 2에 나타낸 바와 같이 전극 패드(103)에 접합되는 범프 본체(104A)와 범프 본체(104A)로부터 돌출하는 돌기부(104B)로 구성된다. 범프(104)는 와이어 접합 장치를 통하여, 예를 들어, Au로 구성된 접합 와이어로 형성된다.
와이어 접합 장치는 연속적으로 접합 와이어를 전극 패드(103)에 접합하고 접합 후 접합 와이어를 절단하여 범프(103)에 접합하는 범프 본체(104A)와 범프 본체(104A)로부터 돌출된 돌기부(104B)를 형성한다.
본 실시예에 의한 반도체 장치(100)는 상기한 바와 같이 범프(104, 더 구체적으로는, 돌기부(104B)의 윗면)와 도전 패턴(106, 더 구체적으로는, Ti막(114))이 서로 금속 결합하는 구성을 갖는다. 금속 결합을 실현하기 위하여, 본 실시예에서는 Ti막(114)과 돌기부(104B)는 스퍼터링법을 사용하여 서로 접합된다.
본 실시예에서와 같이, 범프(104)와 도전 패턴(106)은 서로 금속 결합되어 있다. 그 결과, 범프(104)와 도전 패턴(106)의 전기적 및 기계적 접합성을 향상시키는 것이 가능하다. 따라서, 반도체 장치(100)의 신뢰성을 높이는 것이 가능하다.
다음으로, 반도체 장치(100)의 제조 방법을 도 3a 내지 3m을 참조하여 설명 한다. 도 3a 내지 3m에서는, 도 1 및 2에서 나타낸 구성에 대응하는 구성들은 동일한 참조 부호를 가지며, 그 설명은 생략한다.
반도체 장치(100)를 제조하기 위하여, 우선, 도 3a에 나타낸 공정에서 전자 회로가 형성되는 복수의 영역(101a, 예를 들어, 격자와 같이)을 갖는 반도체 기판(101A, 웨이퍼로서 이하, 기판(101A)이라고 한다.)이 공지의 방법을 사용하여 제조된다.
영역(101a)은 한 개의 반도체 칩(101)에 해당한다. 영역(101a)의 전자 회로가 형성되는 장치 형성면(101b) 위에 전극 패드(103)가 형성된다. 또한, 장치 형성면(101b)에서 전극 패드(103) 이외의 부분에 SiN(Si3N4)으로 형성된 보호층(패시베이션층(102))이 설치된다. 그 결과, 장치 형성면(101b)이 보호된다.
도 3b는 도 3a에서 도시한 기판(101A)의 확대된 영역(101a)을 나타낸다. 도 3b 및 이하의 도면에서는, 도시 및 설명의 편의상 영역(101a)은 확대되어 있다.
도 3c에 나타낸 공정에서는, 예를 들어, 와이어 접합 장치를 사용하여 전극 패드(103) 위에 범프(104)가 형성된다. 범프(104)는 Au로 구성된 접합 와이어를 통하여 형성된다. 와이어 접합 장치는 연속적으로 접합 와이어를 전극 패드(103)에 접합하고, 접합 후, 접합 와이어를 절단하고, 이에 의하여 전극 패드(103)에 접합된 범프 본체(104)와 범프 본체(104B)로부터 돌출된 돌기부(104B)를 형성한다.
다음으로, 도 3d에 나타낸 공정에서는, 기판(101A, 보호층(102)) 위에, 예를 들어, 에폭시계 수지 재료로 형성된 절연층(105)이 적층(접착)된다. 절연층(105)으 로서, 예를 들어, NCF로 불리는 충전재와 같은, 경도 조정 재료가 거의 첨가되지 않은 연성 수지 재료를 사용하는 것이 바람직하다. 절연층(105)이 배치된 상태에서는, 범프(104)는 절연층(105) 내에 위치한다. 그러나, 돌기부(104B)의 선단부는 절연층(105)의 윗면으로부터 반드시 노출될 필요는 없다.
다음으로, 도 3e에 나타낸 것처럼 절연층(105) 위에 동박(112)이 배치되고, 압착 처리가 실시된다. 그 결과, 절연층(105)도 압축되어 범프(104)의 돌기부(104B)의 일부가 절연층(105)의 윗면으로부터 노출된다.
이 경우, 절연층(105)인 NCF는 연성 수지 재료이다. 따라서, 절연층(105)으로부터 돌기부(104B)를 확실하게 노출시키는 것이 가능하다. 또한, 절연층(105)의 두께도 압착 처리에서 절연층(105)의 윗면으로부터 돌기부(104b)가 확실하게 돌출되도록 선택된다. 또한, 압착 처리에 의해, 동박(112)에 의해 범프(104)의 돌기부(104B)가 압축되고, 선단부의 높이가 균일(평탄화)하게 된다.
이 경우 사용되는 동박(112)은 절연층(105)과 마주하는 쪽에 거친 표면을 갖는다. 이러한 이유로, 동박(112)의 거친 표면은 동박(112)이 압착되는 절연층(105)의 표면으로 전사되도록 유지된다(이에 대하여, 이하, 설명할 것이다).
절연층(105)의 재질은 NCF만으로 한정되지 않으며 다양한 절연 재료(수지 재료)가 사용될 수 있다. 예를 들어, 절연층(105)으로서, 빌드업 수지(충전재를 포함하는 에폭시 수지) 또는 ACF라고 불리는 수지 재료를 사용하는 것도 가능하다. 또한, 절연층(105) 위에 형성된 층은 항상 동박(112)일 필요는 없고, PET로 형성된 임시막도 사용될 수 있다. 또한, 수지막의 한쪽 면에 Cu박이 미리 설치된, 동박으 로 도포된 한쪽 면을 갖는 수지막을 사용하는 것도 가능하다.
압착 처리가 종료되면, 예를 들어, 에칭법을 사용하여 동박(112)이 제거된다. 도 3f는 동박(112)이 제거된 상태를 나타낸다. 상기한 바와 같이, 압착 처리에서 돌기부(104B)는 절연층(105)으로부터 노출되고, 평탄하게 된다. 따라서, 동박(112)이 제거된 상태에서, 돌기부(104B)는 절연층(105)으로부터 노출된다.
다음으로, 도 3g에 나타낸 공정에서는, 절연층(105) 및 범프 본체(104A)의 윗면에 제1 도전층(107A)이 형성된다. 본 실시예는 증착법의 일종인 스퍼터링법을 사용하여 제1 도전층(107A, 제1 도전 패턴(107))이 형성되는 것을 특징으로 한다.
제1 도전층(107A)은 Ti막(114)과 Cu막(115)이 적층된 구성을 갖는다. 따라서, 절연층(105) 위에 제1 도전층(107A)을 형성하기 위하여, 먼저 Ti를 타겟으로 사용하여 스퍼터링을 실시해 Ti막(114)을 형성하고, 그 후, Cu를 타겟으로 사용하여 스퍼터링을 실시해 Cu막(115)를 형성한다. Ti막(114) 및 Cu막(115)은 동일한 스퍼터링 장치를 사용하여 연속적으로 형성될 수 있다.
또한, 본 실시예에서는 Ti막(114)의 두께는 0.1㎛로 설정되고 Cu막(115)의 두께는 1.0㎛로 설정된다(도 3g 및 3h에서는, 도시의 편의상 Ti막(114)과 Cu막(115)은 다른 층보다 더 두껍게 과장하여 묘사되었다). 그러나, Ti막(114)과 관련하여, 두께 및 재질은 한정되지 않는다. 예를 들어, Ti막(114)을 대신하여 0.035㎛의 두께를 갖는 Cr막을 사용하는 것도 가능하다. 또한, 제1 도전 패턴(107)이 Ti막(114) 및 Cu막(115)의 적층 구조를 갖도록 설정하지 않고, Cu를 타겟으로 사용하여 스퍼터링을 실시하여, 그에 의해 제1 도전 패턴(107)이 Cu막의 단층 구조를 갖 도록 하는 것도 가능하다.
본 실시예에서는, 상기 스퍼터링법을 사용하여 도전층(107A, Ti막(114), Cu막(115))이 형성된다. 이러한 이유로, 절연층(105)으로부터 노출된 돌기부(104B)와 Ti막(114)은 서로 금속 결합된다(도전층(107A)이 Cu막의 단층 구조를 갖도록 설정된 경우, 돌기부(104B)와 Cu막이 서로 금속 결합된다). 또한, Cu막(115)도 스퍼터링법을 사용하여 Ti막(114) 위에 형성된다. 따라서, Ti막(114) 및 Cu막(115)도 금속 결합된다.
따라서, 종래 기술에 의한 압접 또는 도전성 풀을 사용한 접합 방법과 비교하여, 범프(104)를 도전층(107A)에 더 강하게 접합하고 그 기계적 및 전기적 접속성을 더욱 크게 향상시키는 것이 가능하다.
본 실시예에서는, 스퍼터링을 통하여 도전층(107A, Ti막(114))이 수지로 되어 있는 절연층(105)의 윗면에 배치된다. 이러한 이유로, 절연층(105)과 제1 전극 패턴(107)의 접합성이 우려된다. 그러나, 본 실시예에서는, 상기한 바와 같이 한쪽 면이 거칠게 된 동박(112)이 사용된다. 그 결과, 동박(112)의 거친 표면이 동박(112)이 제거된 상태(도 3f 참조)에서의 절연층(105)의 표면으로 전사된다. 바꿔 말하면, 도 4의 확대도에 나타낸 것처럼, 동박(112)이 제거된 상태에서 절연층(105)의 표면 위에 거친 표면(105A)이 형성된다.
따라서, 그 위에 거친 표면(105A)이 형성된 절연층(105) 위에 스퍼터링법을 통하여 Ti막(114)이 형성된다. 그 결과, Ti막(114)은 거친 표면(105A)의 요철 부분으로 끼어 들어간 상태가 되어, 절연층(105)과 Ti막(114) 사이에 소위 앵 커(anchor) 효과가 발생한다. 따라서, 절연층(105)이 수지라고 하더라도, Ti막(114)이 절연층(105) 위에 확실하게 형성될 수 있다. 따라서, Ti막(114)이 절연층(105)으로부터 박리되는 것을 방지하는 것이 가능하고, 이에 의해 반도체 장치(100)의 신뢰성을 향상시킬 수 있다.
또한, 도 4에 나타낸 것처럼, 절연층(105)의 거친 표면(105A)은 그 위에 형성된 Ti막(114)의 표면(114A)에도 전사되어, 표면(114A)도 거친 표면이 된다. 따라서, 표면(114A)과 그 위에 형성된 Cu막(115) 사이에도 앵커 효과가 발생하여 Ti막(114)과 Cu막(115)의 접합성이 향상될 수 있다. 도 4는 도 3g에서 B로 표시된 파선으로 둘러싸인 영역을 확대하여 나타내는 도면이다.
다음으로, 도 3h 내지 3j에 나타낸 공정에서는, 도전층(107A)을 전기 공급층(시드층)으로 사용한 전해 도금을 통하여 범프(104)에 접속된 도전 패턴(106)이 형성된다. 도전 패턴(106)을 형성하는 방법은 예를 들어, 소위 서브트랙티브(subtractive) 및 세미애디티브(semiadditive)법을 포함한다. 본 실시예에서는, 서브트랙티브법이 사용된 예에 대하여 설명한다.
우선, 도 3h에 나타낸 공정에서는, 도전층(107A, Ti막(114), Cu막(115))을 전기 공급층으로 사용한 전해 도금을 통하여 도전층(107A)의 위에, 예를 들어, Cu로 이루어진 도전층(108A)이 적층된다. 다음으로, 도 3i에 나타낸 공정에서는, 도전층(108A) 위에 개구부(Ra)를 갖는 마스크 패턴(R1)이 형성된다. 마스크 패턴(R1)은 도포 또는 막의 접착을 통하여 레지스트층을 형성하고, 포토리소그래피법을 사용하여 레지스트층을 패터닝함에 의하여 형성될 수 있다.
그 다음에, 도 3j에 나타낸 공정에서는, 도전층들(107A, 108A)이 마스크 패턴(R1)을 마스크로 사용한 패턴 에칭을 받는다. 그 결과, 제1 도전층(107)과 제2 도전층(108)이 적층되고, 범프(104)에 접속된 도전 패턴(106)이 형성된다.
예를 들어, 제1 도전 패턴(107)은 약 1 ~ 2㎛의 두께를 갖도록 형성되고, 제2 도전 패턴(108)은 약 10 ~ 30㎛의 두께를 갖도록 형성되며, 상기 수치는 단지 예시일 뿐이고, 본 발명은 상기 수치에 한정되지 않는다.
도전 패턴(106)을 형성하기 위해서는, 도전층(107A)을 전기 공급층으로 설정함에 의한 전해 도금법을 사용하는 것이 용이하다. 예를 들어, 무전해 도금법을 통하여 전기 공급층(시드층)이 형성된 경우, 절연층의 표면을 거칠게 하기 위한 처리(소위 디스미어(desmear) 처리)를 실시하는 것이 필요하다. 따라서, 도금층을 형성하기 위한 처리가 복잡하다.
반면에, 본 실시예에 의한 방법에서는, 디스미어 처리가 요구되지 않는다. 그 결과, 간단한 방법에 의하여 전기 공급층(도전층(107A))을 용이하게 형성하는 것이 가능하다. 따라서, 상기 방법에 의하면, 반도체 장치의 제조 방법이 단순해지고, 제조 비용이 절감된다.
그 후, 도 3k에 나타낸 공정에서는, 필요에 따라, 도전 패턴(Cu(106))의 표면 위에 조화(粗化) 처리가 실시된 후, 개구부(109A)를 갖는 땜납 레지스트층(절연층(109))이 절연층(105) 위에 형성된다. 도전 패턴(106)의 일부는 개구부(109A)로부터 노출된다.
그 후, 도 3l에 나타낸 공정에서는, 필요에 따라 기판(101A)에 이면(裏面) 연삭이 행해지고, 이에 의해, 기판(101A)이 소정의 두께를 갖게 한다.
그 후, 도 3m에 나타낸 공정에서는, 필요에 따라 개구부(109A)로부터 노출된 도전 패턴(106) 위에 땜납 범프(110)가 형성된다. 또한, 기판(101A)은 반도체 칩을 조각들로 분할하는 다이싱이 실시된다. 따라서, 도 1에 나타낸 반도체 장치(100)를 제조하는 것이 가능하다.
한편, 상기 제조 방법에서는 도전 패턴(106)은 서브트랙티브법에 의하여 형성되나, 세미애디티브법을 사용하여 형성되어도 좋다. 이 경우, 예를 들어, 상기 제조 방법에서의 도 3a 내지 3g에 나타낸 공정들을 실시한 후, 도 3h 내지 3j에 나타낸 공정들을 대신하여 이하에 설명하는 공정들을 실시하는 것이 바람직하다.
더 구체적으로는, 도 5에 나타낸 것처럼, 개구부(Rb)를 갖는 마스크 패턴(R2)이 도전층(107A) 위에 형성된다. 마스크 패턴(R2)은 도포 또는 막의 접착을 통하여 레지스트층을 형성하고, 포토리소그래피법을 사용하여 레지스트층을 패터닝함에 의하여 형성될 수 있다.
다음으로, 도전층(107A)을 전기 공급층(시드층)으로 사용한 전해 도금이 실시되어 개구부(Rb)로부터 노출된 도전층(107A) 위에 제2 도전 패턴을 형성한다. 그 후, 마스크 패턴(R2)이 박리되고, 따라서, 마스크 패턴(R2)을 박리함에 의하여 노출된 잉여 전기 공급층(107A)이 에칭에 의하여 제거된다. 그 결과, 도 3j에 나타낸 도전 패턴(106)을 형성하는 것이 가능하다.
한편, 본 발명은 바람직한 실시예에 기초하여 앞에서 설명되었으나, 본 발명은 특정 실시예들로 한정되지 않고, 특허청구범위에 기재된 요지로부터 벗어나지 않는 다양한 변경과 변형이 가능하다.
더 구체적으로는, 기판(101A)으로서 반도체 기판을 대신하여 유리 기판이나 다층 배선 기판을 사용하는 것이 가능하다. 따라서, 이러한 기판들을 사용한 각종 전자 장치에 응용하는 것이 가능하다.
또한, 증착법은 스퍼터링법에 한정되지 않고, 진공 증착법 또는 이온 도금 등의 물리 증착법도 사용될 수 있고, 나아가, CVD법 등의 화학 증착법이 사용될 수도 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 단면도.
도 2는 도 1에서의 범프 근방을 확대하여 나타낸 단면도.
도 3a는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(1번).
도 3b는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(2번).
도 3c는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(3번).
도 3d는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(4번).
도 3e는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(5번).
도 3f는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(6번).
도 3g는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(7번).
도 3h는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(8번).
도 3i는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(9번).
도 3j는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(10번).
도 3k는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(11번).
도 3l은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(12번).
도 3m은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 설명하는 단면도(13번).
도 4는 도 3g에서의 Ti막 및 Cu막 근방을 확대하여 나타낸 단면도.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법의 변형례를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 반도체 장치 101 반도체 칩
101A 기판 102 보호층
103 전극 패드 104 범프
104A 범프 본체 104B 돌기부
105 절연층 106 도전 패턴
107 제1 도전 패턴 107A 도전층
108 제2 도전 패턴 108A 도전층
109 땜납 레지스트층 110 땜납 범프
112 동박 114 Ti막
115 Cu막

Claims (10)

  1. 전자 장치의 제조 방법에 있어서,
    기판 본체에 형성된 전극 패드 위에 돌기부를 갖는 범프를 형성하는 제1 공정;
    상기 기판 본체 위에 절연층을 형성하고, 상기 돌기부의 일부를 상기 절연층의 윗면에 노출시키는 제2 공정;
    상기 절연층의 윗면 및 상기 돌기부의 노출된 부분에 증착법을 사용하여 도전층을 형성하는 제3 공정;
    상기 도전층을 전기 공급층으로 사용하는 전해 도금에 의하여 배선층을 형성하는 제4 공정; 및,
    상기 배선층을 패터닝하여 상기 범프에 접속하는 도전 패턴을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판 본체는 반도체 기판인 것을 특징으로 하는 전자 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제3 공정에서 실시되는 상기 증착법은 물리 증착법인 것을 특징으로 하 는 전자 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제3 공정에서 상기 도전층으로서 먼저 밀착 금속막이 형성되고, 그 후,상기 밀착 금속막 위에 동(銅)막이 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제3 공정에서 상기 도전층으로서 동막이 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 공정에서 상기 범프가 접합 와이어에 의해 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
  7. 전자 장치에 있어서,
    전극 패드가 그 위에 형성되어 있는 기판 본체;
    상기 전극 패드 위에 형성된 범프;
    상기 기판 본체 위에 형성된 절연층; 및,
    상기 절연층 위에 형성되고 상기 범프에 접속된 도전 패턴을 포함하고,
    상기 범프와 상기 도전 패턴은 서로 금속 접합된 것을 특징으로 하는 전자 장치.
  8. 제 7 항에 있어서,
    상기 기판 본체는 반도체 칩인 것을 특징으로 하는 전자 장치.
  9. 제 4 항에 있어서,
    상기 밀착 금속막은 Ti막인 것을 특징으로 하는 전자 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 범프는 돌기부를 갖는 것을 특징으로 하는 전자 장치.
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