CN101330028A - 电子器件的制造方法以及电子器件 - Google Patents

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山野孝治
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Shinko Electric Co Ltd
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Shinko Electric Co Ltd
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Abstract

本发明公开了一种电子器件的制造方法以及电子器件。该方法具有以下步骤：在形成于基板(101A)上的电极焊盘(103)上形成具有突出部分(104B)的凸点(104)；在所述基板(101A)上形成绝缘层(105)，并使所述突出部分(104B)的一部分从所述绝缘层(105)的上表面露出；使用沉积法在所述绝缘层(105)的上表面和所述突出部分(104B)的暴露部分上形成第一导电层(107)；使用所述第一导电层(107)作为馈电层，通过进行电解电镀形成第二导电层(108)；以及使所述第二导电层(108)图案化，以形成与所述凸点(104)连接的导电图案(106)。

Description

电子器件的制造方法以及电子器件
技术领域
本发明涉及电子器件的制造方法以及电子器件，更具体地说，本发明涉及具有以下结构的电子器件的制造方法以及电子器件，即：在该结构中，通过使用凸点，使基板本体与通过绝缘层形成在该基板本体上面的导电图案相互连接。
背景技术
例如，已经以不同的方式提供了在例如半导体基板等基板本体上形成有电极和导电图案的电子设备。作为上述类型的电子设备之一，已经提供了称为芯片级封装的半导体器件。
芯片级封装具有如下结构，即：通过绝缘层(保护层)在半导体芯片的表面上形成重新布线(导电层)，其中半导体芯片是通过把上面形成有器件的待成为半导体基板的晶片切割成块的方式获得的。
为了制造芯片级封装，首先在半导体晶片的半导体芯片区域上形成多个电极，然后在每一个电极上形成凸点。利用结合装置通过结合线形成凸点。
此外，在上面形成有凸点的半导体晶片上形成绝缘层，以便保护形成在该晶片上的电路表面。在这种情况下，凸点的顶部形成为从绝缘层露出。
随后，例如使用电镀法或印刷法在绝缘层的上部形成重新布线。对于将重新布线与凸点电结合的方法，已经采用了通过压力结合将凸点与重新布线连接的方法，或者如JP-A-2005-353913所公开的使用导电胶将凸点与重新布线连接的方法。
然后，通过切块将晶片分成几块，从而形成芯片级封装。
然而，在通过压力结合或导电胶使凸点与重新布线结合的方法中，凸点与重新布线的电连接不够充分，因而连接电阻增加。因此，在高速半导体芯片的情况下，存在因高连接阻抗而使电气特性变差的可能性。此外，在通过压力结合或导电胶使凸点与重新布线结合的方法中，存在因凸点与重新布线的机械连接性不充分，从而不能获得足够的可靠性的问题。
发明内容
出于这些方面的考虑，本发明的目的是提供可以增强电气和机械可靠性的电子器件的制造方法以及电子器件。
为了解决上述问题，根据本发明的第一方面，提供了一种电子器件的制造方法，包括：
第一步，在形成于基板本体上的电极焊盘上形成具有突出部分的凸点；
第二步，在所述基板本体上形成绝缘层，并使所述突出部分的一部分从所述绝缘层的上表面露出；
第三步，使用沉积法在所述绝缘层的上表面和所述突出部分的暴露部分上形成导电层；
第四步，使用所述导电层作为馈电层，通过电解电镀法形成配线层；以及
第五步，使所述配线层图案化，以形成与所述凸点连接的导电图案。
根据本发明的第二方面，提供了根据第一方面所述的电子器件的制造方法，其中，
所述基板本体是半导体基板。
根据本发明的第三方面，提供了根据第一或第二方面所述的电子器件的制造方法，其中，
在第三步执行的沉积法是物理气相沉积法。
根据本发明的第四方面，提供了根据第一至第三方面中任一方面所述的电子器件的制造方法，其中，
在第三步中，首先形成结合金属膜(例如，钛膜)作为所述导电层，然后在结合金属膜上形成铜膜。
根据本发明的第五方面，提供了根据第一至第三方面中任一方面所述的电子器件的制造方法，其中，
在第三步中，形成铜膜作为所述导电层。
根据本发明的第六方面，提供了根据第一至第五方面中任一方面所述的制造电子器件的方法，其中，
在第一步中，所述凸点是通过结合线形成的。
此外，根据本发明的第七方面，提供了一种电子器件，包括：
基板本体，其上形成有电极焊盘；
凸点，其形成在所述电极焊盘上；
绝缘层，其形成在所述基板本体上；以及
导电图案，其形成在所述绝缘层上并与所述凸点连接，
其中，
所述凸点与所述导电图案彼此金属结合。
根据本发明的第八方面，提供了根据第七方面所述的电子器件，其中，
所述基板本体是半导体芯片。
根据本发明，使用沉积法形成导电层。因此，可以将凸点(突出部分)与导电层金属结合。因此，可以使凸点与导电层具有良好的电气和机械连接，并且可以增强凸点与导电层的结合位置的电气和机械可靠性。
附图说明
图1是示出根据本发明实例的半导体器件的剖视图，
图2是示出图1A中的凸点附近区域的放大剖视图，
图3A是用于说明根据本发明实例的半导体器件的制造方法的第一剖视图，
图3B是用于说明根据本发明实例的半导体器件的制造方法的第二剖视图，
图3C是用于说明根据本发明实例的半导体器件的制造方法的第三剖视图，
图3D是用于说明根据本发明实例的半导体器件的制造方法的第四剖视图，
图3E是用于说明根据本发明实例的半导体器件的制造方法的第五剖视图，
图3F是用于说明根据本发明实例的半导体器件的制造方法的第六剖视图，
图3G是用于说明根据本发明实例的半导体器件的制造方法的第七剖视图，
图3H是用于说明根据本发明实例的半导体器件的制造方法的第八剖视图，
图3I是用于说明根据本发明实例的半导体器件的制造方法的第九剖视图，
图3J是用于说明根据本发明实例的半导体器件的制造方法的第十剖视图，
图3K是用于说明根据本发明实例的半导体器件的制造方法的第十一剖视图，
图3L是用于说明根据本发明实例的半导体器件的制造方法的第十二剖视图，
图3M是用于说明根据本发明实例的半导体器件的制造方法的第十三剖视图，
图4是示出图3G中的钛膜和铜膜附近区域的放大剖视图，以及
图5是用于说明根据本发明实例的半导体器件的制造方法的变型的剖视图。
具体实施方式
接下来，将参考附图描述用于实施本发明的最佳方式。
图1示出根据本发明实例的电子器件。在本实例中，将以设置为具有芯片尺寸的半导体器件100(CSP)作为电子器件的实例进行描述。
根据本实例的半导体器件100具有以下结构，即：在该结构中，在半导体芯片101的保护层(钝化层)102上层叠并形成有绝缘层105和导电图案106，在该半导体芯片101上还形成有电极焊盘103。此外，例如，在电极焊盘103上还形成有由金构成的凸点104。例如，利用引线结合装置通过结合线形成凸点104。
导电图案106在一些情况中被称为所谓的重新布线，提供该导电图案是为了使半导体芯片101的电极焊盘103的位置不同于用作外部连接端子的焊料凸点110的位置(以便进行扇入(fan in)和在可选的位置布置端子)。此外，绝缘层105例如由环氧树脂构成，用于保护半导体芯片101的形成有电路的表面(主表面)，并且还在形成导电图案106时用作基材。
如作为放大图的图2所示，导电图案106具有以下结构，即：第一导电图案107与第二导电图案108层叠在一起，此外，第一导电图案107具有以下结构，即：钛膜114与铜膜115层叠在一起。
本实例的特征是，通过属于沉积方法类型的溅射方法(PVD方法)形成第一导电图案107(钛膜114和铜膜115)。因此，第一导电图案107(钛膜114)与凸点104(突出部分104B)金属结合。这样，可以增强第一导电图案107与凸点104的电气和机械连接性。图2是示出半导体器件100的一个区域(凸点104的附近区域)的放大图，其中该区域在图1中由用A表示的虚线包围。
如上文所述，第一导电图案107与凸点104连接，使得导电图案106通过凸点104与半导体芯片101的电子电路连接。形成阻焊层(绝缘层)109以覆盖绝缘层105和导电图案106的在焊料凸点110周围的部分。
另一方面，如图2所示，凸点104由将要结合在电极焊盘103上的凸点本体104A和从凸点本体104A突出的突出部分104B构成。例如，利用引线结合装置，通过由金构成的结合线形成凸点104。
引线结合装置连续地将结合线结合在电极焊盘103上并且在结合之后对结合线进行切割，从而形成将要结合在凸点103上的凸点本体104A和从凸点本体104A上突出的突出部分104B。
如上文所述，根据本实例的半导体器件100具有以下结构，即：凸点104(更具体地说，是突出部分104B的上表面)与导电图案106(更具体地说，是钛膜114)彼此金属结合。为了进行金属结合，在本实例中，使用溅射方法将钛膜114与突出部分104B彼此结合。
在本实例中，凸点104与导电图案106彼此金属结合。因此，可以同时增强凸点104与导电图案106的电气和机械结合性。这样，可以增强半导体器件100的可靠性。
接下来，将参考图3A-图3M描述半导体器件100的制造方法。在图3A-图3M中，与图1和图2所示结构相对应的结构具有相同的附图标记并且将省略对其的描述。
为了制造半导体器件100，首先，在图3A所示步骤中，利用已知方法制造具有多个区域101a(例如，与网格类似)的半导体基板101A(一种晶片，下文将称为基板101A)，并且在所述区域中形成有电子电路。
区域101a对应于一个半导体芯片101。在区域101a的形成有电子电路的器件形成表面101b上形成电极焊盘103。此外，在器件形成表面101b的除电极焊盘103以外的部分中提供由SiN(Si3N4)形成的保护层(钝化层)102。因而，器件形成表面101b受到保护。
图3B示出放大后的图3A所示基板101A的区域101a。在图3B以及后面的附图中，为了便于展示和说明，将区域101a放大。
在图3C所示步骤中，例如，利用引线结合装置在电极焊盘103上形成凸点104。通过由金制成的结合线形成凸点104。引线结合装置连续地将结合线结合在电极焊盘103上并且在结合之后对结合线进行切割，从而形成将要结合在电极焊盘103上的凸点本体104A和从凸点本体104A上突出的突出部分104B。
接下来，在图3D所示步骤中，将例如由环氧树脂材料形成的绝缘层105层叠(粘接)到基板101A(保护层102)上。例如，对于绝缘层105，优选使用软树脂材料，在该软树脂材料中少量添加硬度调节材料(例如，称为NCF的填料)。在布置有绝缘层105的状态下，凸点104位于绝缘层105中。然而，突出部分104B的顶部不需要从绝缘层105的上表面露出。
接下来，如图3E所示，在绝缘层105上设置铜箔112，然后进行压力结合处理。因此，绝缘层105也被加压，使得凸点104的突出部分104B的一部分从绝缘层105的上表面露出。
在这种情况下，将要作为绝缘层105的NCF是软树脂材料。因此，可以使突出部分104B从绝缘层105可靠地露出。此外，也可以以选择绝缘层105的厚度，使得在压力结合处理时，突出部分104B从绝缘层105的上表面可靠地突出。此外，经过压力结合处理，凸点104的突出部分104B被铜箔112按压，从而使突出部分104B顶部的高度一致(齐平)。
在这种情况下，要使用的铜箔112在与绝缘层105相对的一侧具有粗糙的表面。为此，铜箔112的粗糙表面持续向绝缘层105的受到铜箔112压力结合的表面传递(将在下文描述)。
绝缘层105的材料不限于NCF，而是可以使用各种绝缘材料(树脂材料)。例如，也可以使用增层树脂(含有填料的环氧树脂)或称为ACF的树脂材料作为绝缘层105。此外，在绝缘层105上形成的层不必始终是铜箔112，而是也可以使用由PET制成的临时薄膜。此外，也可以使用单面覆盖铜箔的树脂膜，其中铜箔预先设置在树脂膜的单个面上。
例如，当压力结合处理结束时，利用例如蚀刻法将铜箔112去除。图3F示出去除铜箔112后的状态。如上文所述，突出部分104B从绝缘层105露出并且在压力结合处理中变得齐平。因此，在去除铜箔112的状态中，突出部分104B从绝缘层105露出。
接下来，在图3G所示步骤中，在绝缘层105的上表面和突出部分104B上形成第一导电层107A。本实例的特征是，利用属于一种沉积方法的溅射方法形成第一导电层107A(第一导电图案107)。
第一导电层107A具有以下结构，即：钛膜114与铜膜115层叠在一起。因此，首先使用钛作为靶材进行溅射以形成钛膜114，然后使用铜作为靶材进行溅射以形成铜膜115，以便在绝缘层105上形成第一导电层107A。可以使用同一溅射装置连续地形成钛膜114和铜膜115。
此外，在本实例中，钛膜114的厚度设置为0.1μm，而铜膜115的厚度设置为1.0μm(在图3G和图3H中，为了便于展示而将钛膜114和铜膜115夸大地绘制成比其它层更厚)。然而，钛膜114的厚度和材料不受限制。例如，也可以使用厚度为0.035μm的铬膜代替钛膜114。此外，也可以使用铜作为靶材进行溅射，从而使第一导电图案107具有由铜膜构成的单层结构，而不是将第一导电图案107设置为具有钛膜114和铜膜115的层叠结构。
如上文所述，在本实例中，使用溅射法形成第一导电层107A(钛膜114和铜膜115)。为此，从绝缘层105露出的突出部分104B与钛膜114彼此金属结合(在导电层107A设置为具有由铜膜构成的单层结构的情况下，突出部分104B与铜膜彼此金属结合)。此外，也可以使用溅射法将铜膜115形成在钛膜114上。因此，也可以使钛膜114和铜膜115金属结合。
因此，与根据常规技术的使用压力结合或导电胶的结合方法相比，可以将凸点104更牢固地结合在导电层107A上，并且更大地增强它们的机械和电气连接性。
在本实例中，通过溅射将导电层107A(钛膜114)设置在由树脂形成的绝缘层105的上表面上。因此，存在对绝缘层105与第一导电图案107的结合性的担忧。然而，如上文所述，在本实例中使用了单面粗糙的铜箔112。因而，在去除了铜箔112的状态(见图3F)，铜箔112的粗糙表面会传递到绝缘层105的表面上。换句话说，如图4的放大图所示，在去除了铜箔112的状态，在绝缘层105的表面上形成了粗糙表面105A。
于是，通过溅射法，将钛膜114设置在上面形成有粗糙表面105A的绝缘层105上。因而，钛膜114达到以下这种状态，即：该钛膜插入粗糙表面105A的凹凸部分，从而在绝缘层105与钛膜114之间产生所谓的锚定效果。因而，即使绝缘层105是树脂，也能够在绝缘层105上可靠地形成钛膜114。因此，可以防止钛膜114从绝缘层105上剥离，从而增强半导体器件100的可靠性。
此外，如图4所示，绝缘层105的粗糙表面105A也可以传递到在其上面形成的钛膜114的表面114A上，使得表面114A也成为粗糙表面。因此，在表面114A与在表面114A上形成的铜膜115之间也产生锚定效果，从而可以增强钛膜114与铜膜115的结合性。图4是示出在图3G中由用B表示的虚线包围的区域的放大视图。
接下来，在图3H-图3J所示步骤中，使用导电层107A作为馈电层(种晶层)，通过电解电镀法形成将要与凸点104连接的导电图案106。形成导电图案106的方法包括例如所谓的减成法和半加成法。在本实例中，将对使用减成法的实例进行描述。
首先，在图3H所示步骤中，使用导电层107A(钛膜114和铜膜115)作为馈电层，通过电解电镀法将例如铜制导电层108A层叠在导电层107A上。接下来，在图3I所示步骤中，在导电层108A上形成具有开口部分Ra的掩模图案R1。可以通过以下方式形成掩模图案R1：通过施加或粘贴薄膜形成抗蚀层，然后使用光刻法使抗蚀层图案化。
然后，在图3J所示步骤中，使用掩模图案R1作为掩模，对导电层107A和导电层108A进行图案化蚀刻。因此，第一导电层107与第二导电层108层叠在一起，并形成与凸点104连接的导电图案106。
例如，第一导电图案107具有大约1μm-2μm的厚度，而第二导电图案108具有大约10μm-30μm的厚度，并且这些数值仅仅是示例性的，本发明不限于这些数值。
可以很容易地将导电层107A设置为馈电层，并通过来使用电解电镀法来形成导电图案106。例如，在通过非电解电镀法形成馈电层(种晶层)的情况下，需要对绝缘层的表面进行粗糙化处理(所谓去污处理)。从而使形成电镀层的处理变复杂。
另一方面，在根据本实例的方法中，不需要去污处理。因此，可以通过简便的方法容易地形成馈电层(导电层107A)。因此，根据这种方法，简化了半导体器件的制造方法，从而降低了制造成本。
此后，在图3K所示步骤中，如果需要的话，在导电图案106(铜)的表面上进行粗糙化处理，然后在层叠绝缘层105上形成具有开口部分109A的阻焊层(绝缘层)109。使导电图案106的一部分从开口部分109A露出。
随后，在图3L所示步骤中，如果需要的话，在基板101A上进行背面研磨，从而使基板101A具有一定厚度。
随后，在图3M所示步骤中，如果需要的话，在导电图案106的从开口部分109A露出的部分上形成焊料凸点110。此外，对基板101A进行切割，以将半导体芯片分成几块。从而，可以制造成图1所示的半导体器件100。
在制造方法中，虽然通过减成法形成导电图案106，但也可以使用半加成法形成该导电图案。在这种情况下，例如，优选的是执行制造方法中的图3A-图3G所示的步骤，然后进行下面将要描述的步骤来代替图3H-图3J所示的步骤。
更具体地说，如图5所示，在导电层107A上形成具有开口部分Rb的掩模图案R2。可以通过以下方式形成掩模图案R2：通过施加或粘贴薄膜形成抗蚀层，然后使用光刻法使抗蚀层图案化。
接下来，使用导电层107A作为馈电层(种晶层)，执行电解电镀法以在导电层107A的从开口部分Rb露出的部分上形成第二导电图案。然后，将掩模图案R2剥离，并进一步通过蚀刻法去除因剥离掩模图案R2而露出的多余的馈电层107A。因此，可以形成图3J所示的导电图案106。
虽然以上基于优选实例对本发明进行了说明，但是本发明不限于上述特定实例，而是可以在不偏离权利要求书描述的要旨的范围内进行各种修改和变化。
更具体地说，基板101A还可以使用玻璃基板或多层配线板以代替半导体基板。因此，可以把基板应用于各种电子器件。
此外，沉积法不限于溅射法，而是也可以使用真空沉积法或者例如离子电镀法等物理气相沉积法，此外，也可以使用例如CVD法等化学气相沉积法。

Claims (10)

1.一种电子器件的制造方法，包括：
第一步，在形成于基板本体上的电极焊盘上形成具有突出部分的凸点；
第二步，在所述基板本体上形成绝缘层，并使所述突出部分的一部分从所述绝缘层的上表面露出；
第三步，使用沉积法在所述绝缘层的上表面和所述突出部分的暴露部分上形成导电层；
第四步，使用所述导电层作为馈电层，通过电解电镀法形成配线层；以及
第五步，使所述配线层图案化，以形成与所述凸点连接的导电图案。
2.根据权利要求1所述的电子器件的制造方法，其中，
所述基板本体是半导体基板。
3.根据权利要求1所述的电子器件的制造方法，其中，
在第三步执行的沉积法是物理气相沉积法。
4.根据权利要求1所述的电子器件的制造方法，其中，
在第三步中，首先形成结合金属膜作为所述导电层，然后在结合金属膜上形成铜膜。
5.根据权利要求4所述的电子器件的制造方法，其中，
所述结合金属膜是钛膜。
6.根据权利要求1所述的电子器件的制造方法，其中，
在第三步中，形成铜膜作为所述导电层。
7.根据权利要求1所述的电子器件的制造方法，其中，
在第一步中，所述凸点是通过结合线形成的。
8.一种电子器件，包括：
基板本体，其上形成有电极焊盘；
凸点，其形成在所述电极焊盘上；
绝缘层，其形成在所述基板本体上；以及
导电图案，其形成在所述绝缘层上并与所述凸点连接，
其中，所述凸点与所述导电图案彼此金属结合。
9.根据权利要求8所述的电子器件，其中，
所述基板本体是半导体芯片。
10.根据权利要求8所述的电子器件，其中，
所述凸点具有突出部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517198A (zh) * 2020-04-10 2021-10-19 长鑫存储技术有限公司 半导体器件及其制备方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5436837B2 (ja) * 2008-10-30 2014-03-05 新光電気工業株式会社 半導体装置内蔵基板の製造方法
JP5436836B2 (ja) * 2008-10-30 2014-03-05 新光電気工業株式会社 半導体装置内蔵基板の製造方法
JP5406572B2 (ja) * 2009-03-19 2014-02-05 新光電気工業株式会社 電子部品内蔵配線基板及びその製造方法
JP5466096B2 (ja) * 2010-06-21 2014-04-09 新光電気工業株式会社 半導体装置及びその製造方法
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
JP5590984B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 電子装置及びその製造方法
KR101138592B1 (ko) * 2010-08-18 2012-05-10 삼성전기주식회사 미세 피치 범프를 구비한 기판과 이의 제조 방법
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US9041215B2 (en) * 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Single mask package apparatus and method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3313547B2 (ja) * 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JP3629178B2 (ja) 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
ATE414609T1 (de) 2000-05-17 2008-12-15 Eastman Kodak Co Verfahren zur einstellung des registers bei einer mehrfarbendruckmaschine
JP2002050716A (ja) 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP2002313930A (ja) * 2001-04-11 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
JP2004047725A (ja) 2002-07-11 2004-02-12 Sumitomo Bakelite Co Ltd 半導体装置及び製造方法
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
JP2004193297A (ja) 2002-12-11 2004-07-08 Dainippon Printing Co Ltd ウェハレベルパッケージおよびその製造方法
JP2004193497A (ja) 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP3929966B2 (ja) * 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法
JP4379216B2 (ja) 2004-06-11 2009-12-09 株式会社デンソー 半導体装置及びその製造方法
JP4105202B2 (ja) * 2006-09-26 2008-06-25 新光電気工業株式会社 半導体装置の製造方法
JP4121543B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置
JP4708399B2 (ja) * 2007-06-21 2011-06-22 新光電気工業株式会社 電子装置の製造方法及び電子装置
JP5139039B2 (ja) * 2007-11-20 2013-02-06 新光電気工業株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517198A (zh) * 2020-04-10 2021-10-19 长鑫存储技术有限公司 半导体器件及其制备方法

Also Published As

Publication number Publication date
US7795127B2 (en) 2010-09-14
JP2008311592A (ja) 2008-12-25
US20080315414A1 (en) 2008-12-25
EP2048712A3 (en) 2009-11-04
TW200901347A (en) 2009-01-01
EP2048712A2 (en) 2009-04-15
KR20080111397A (ko) 2008-12-23
JP4121542B1 (ja) 2008-07-23

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