CN101330027A - 电子器件的制造方法以及电子器件 - Google Patents

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山野孝治
荒井直
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Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
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Shinko Electric Co Ltd
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Abstract

本发明公开了一种电子器件的制造方法以及电子器件。该方法包括以下步骤：在设置于半导体芯片(101)上的电极焊盘(103)上形成凸点(104)；在半导体芯片(101)上形成低模量绝缘层(120)，然后在低模量绝缘层(120)上层叠弹性模量高于低模量绝缘层(120)的弹性模量的高模量绝缘层(121)，从而形成层叠绝缘层(105)；使凸点(104)的一部分从层叠绝缘层(105)的上表面露出；以及形成与凸点(104)连接的导电图案(106)。

Description

电子器件的制造方法以及电子器件
技术领域
本发明涉及电子器件的制造方法以及电子器件，更具体地说，本发明涉及具有以下结构的电子器件的制造方法以及电子器件，即：在该结构中，通过使用凸点，使基板本体与通过绝缘层形成在该基板本体上面的导电图案相互连接。
背景技术
例如，已经以不同的方式提供了在诸如半导体基板或玻璃基板等基板上形成有电极和导电图案的电子设备。作为上述类型的电子设备之一，已经提供了称为芯片级封装的半导体器件(例如，见JP-A-2002-313985)。
芯片级封装具有如下结构，即：通过绝缘层(保护层)在半导体芯片的表面上形成重新布线，其中半导体芯片是通过把上面形成有器件的待成为半导体基板的晶片切割成块的方式获得的。
此外，为了制造JP-A-2002-313985所公开的芯片级封装，首先在半导体晶片的半导体芯片区域上形成多个电极，并在每一个电极上形成凸点。利用结合装置通过结合线形成凸点。
随后，用待成为绝缘层的树脂覆盖上面形成有凸点的半导体晶片，而且凸点的上表面从该绝缘层中露出。形成导电图案(也称为重新布线)，使其与从绝缘层上部露出的每一个凸点都电连接，并且在该导电图案上形成阻焊层。
接下来，穿过形成在阻焊层上的开口在导电图案上形成焊球。当该步骤结束时，在半导体晶片的每个半导体芯片区域上单独地进行分割处理(切块处理)。因此，制成了芯片级封装。
在芯片级封装中，凸点与导电图案的结合位置周围覆盖有绝缘层。此外，绝缘层通常具有由单一材料形成的单层结构。
通常选择能够增强凸点与导电图案的电结合性的高模量树脂材料作为绝缘层的材料。在使用高模量树脂材料作为绝缘层的情况下，因为凸点与导电图案被硬树脂覆盖和加固并因此受其保护，所以能够增强电连接的可靠性。
然而，高模量树脂材料在热固成型之后一般收缩很大，从而引起在分割之后获得的晶片或芯片级封装上发生翘曲的问题。
另一方面，可能会提出使用低模量树脂作为绝缘层作为解决翘曲问题的方法。一般来说，与高模量树脂材料相比，低模量树脂在热固之后收缩较小。因此，可以抑制在分割之后获得的晶片或芯片级封装上发生翘曲。
然而，当使用低模量树脂作为绝缘层时，在凸点与导电图案之间产生应力。在最坏的情况下，凸点会从导电图案上脱落。结果，存在极大削弱电连接可靠性的问题。
发明内容
出于这些方面的考虑，本发明的目的是提供可以抑制翘曲的产生并且可以增强电连接的可靠性的电子器件的制造方法以及电子器件。
为了解决上述问题，根据本发明的第一方面，提供了一种电子器件的制造方法，包括：
第一步，在设置于基板本体上的电极焊盘上形成凸点；
第二步，在所述基板本体上形成第一绝缘层，然后在所述第一绝缘层上层叠并形成第二绝缘层，所述第二绝缘层的弹性模量高于第一绝缘层的弹性模量；
第三步，使所述凸点的一部分从所述绝缘层的上表面露出；以及
第四步，形成与所述凸点连接的导电图案。
此外，根据本发明的第二方面，提供了根据第一方面所述的电子器件的制造方法，其中，
所述第一绝缘层具有等于或高于20MPa并且低于1000MPa的弹性模量，以及
所述第二绝缘层具有等于或高于1000MPa的弹性模量。
此外，根据本发明的第三方面，提供了根据第一方面所述的电子器件的制造方法，其中，
所述第一绝缘层和所述第二绝缘层是由非导电树脂形成的。
此外，根据本发明的第四方面，提供了根据第一至第三方面中任一方面所述的电子器件的制造方法，其中，
所述第四步包括以下步骤：
在所述绝缘层的上表面上和所述凸点的露出部分上形成导电层；
使用所述导电层作为馈电层，通过电解电镀法形成配线层；以及
使所述配线层图案化，以便形成与所述凸点连接的导电图案。
此外，根据本发明的第五方面，提供了根据第一至第三方面中任一方面所述的电子器件的制造方法，其中，
所述基板本体是半导体基板。
此外，根据本发明的第六方面，提供了根据第一至第三方面中任一方面所述的电子器件的制造方法，其中，
在第一步中，所述凸点是通过结合线形成的。
此外，根据本发明的第七方面，提供了一种电子器件，包括：
基板本体，其上形成有电极焊盘；
凸点，其形成在所述电极焊盘上；
层叠绝缘层，其由形成在所述基板本体上的第一绝缘层和第二绝缘层构成，所述第二绝缘层的弹性模量高于第一绝缘层的弹性模量，并且第二绝缘层层叠并形成在所述第一绝缘层上；以及
导电图案，其形成在所述层叠绝缘层上并与所述凸点连接。
此外，根据本发明的第八方面，提供了根据第七方面所述的电子器件，其中，
所述第一绝缘层具有等于或高于20MPa并且低于1000MPa的弹性模量，以及
所述第二绝缘层具有等于或高于1000MPa的弹性模量。
此外，根据本发明的第九方面，提供了根据第七或第八方面所述的电子器件，其中，
所述基板本体是半导体芯片。
根据本发明，弹性模量高于第一绝缘层的弹性模量的第二绝缘层存在于凸点与导电图案的连接位置周围。因此，即使应力作用于凸点与导电图案的连接位置中，也可以通过具有高弹性模量的第二绝缘层吸收应力，从而固定和保护凸点与导电图案的连接位置。因此，可以增强凸点与导电图案的电连接的可靠性。
此外，弹性模量低于第二绝缘层的弹性模量的第一绝缘层存在于层叠绝缘层与基板本体连接的位置。因此，整个层叠绝缘层的固化收缩率可以设置为低于整个层叠绝缘层由高弹性模量的单个层形成的情况。因此，可以减少在半导体器件中产生的翘曲。
附图说明
图1A是示出根据本发明第一实例的半导体器件的剖视图，
图1B是示出图1A中的凸点附近区域的放大剖视图，
图2是示出根据本发明第二实例的半导体器件的剖视图，
图3A是用于说明根据本发明第一实例的半导体器件的制造方法的第一剖视图，
图3B是用于说明根据本发明第一实例的半导体器件的制造方法的第二剖视图，
图3C是用于说明根据本发明第一实例的半导体器件的制造方法的第三剖视图，
图3D是用于说明根据本发明第一实例的半导体器件的制造方法的第四剖视图，
图3E是用于说明根据本发明第一实例的半导体器件的制造方法的第五剖视图，
图3F是用于说明根据本发明第一实例的半导体器件的制造方法的第六剖视图，
图3G是用于说明根据本发明第一实例的半导体器件的制造方法的第七剖视图，
图3H是用于说明根据本发明第一实例的半导体器件的制造方法的第八剖视图，
图3I是用于说明根据本发明第一实例的半导体器件的制造方法的第九剖视图，
图3J是用于说明根据本发明第一实例的半导体器件的制造方法的第十剖视图，
图3K是用于说明根据本发明第一实例的半导体器件的制造方法的第十一剖视图，
图3L是用于说明根据本发明第一实例的半导体器件的制造方法的第十二剖视图，
图3M是用于说明根据本发明第一实例的半导体器件的制造方法的第十三剖视图，
图4是用于说明根据本发明第一实例的半导体器件的制造方法的变型的剖视图，
图5A是用于说明根据本发明第二实例的半导体器件的制造方法的第一剖视图，
图5B是用于说明根据本发明第二实例的半导体器件的制造方法的第二剖视图，
图5C是用于说明根据本发明第二实例的半导体器件的制造方法的第三剖视图，
图5D是用于说明根据本发明第二实例的半导体器件的制造方法的第四剖视图，
图5E是用于说明根据本发明第二实例的半导体器件的制造方法的第五剖视图，以及
图5F是用于说明根据本发明第二实例的半导体器件的制造方法的第六剖视图。
具体实施方式
接下来，将参考附图描述用于实施本发明的最佳方式。
图1A示出根据本发明第一实例的电子器件。在本实例中，将以设置为具有芯片尺寸的半导体器件100A(CSP)作为电子器件的实例进行描述。
根据本实例的半导体器件100A具有以下结构，即：在该结构中，在半导体芯片101的保护层(钝化层)102上层叠并形成有层叠绝缘层105(将在下面描述)和导电图案106，在该半导体芯片上还形成有电极焊盘103。此外，例如，在电极焊盘103上还形成有由金构成的凸点104。例如，利用引线结合装置通过结合线形成凸点104。
导电图案106在一些情况中被称为重新布线，提供该导电图案是为了使半导体芯片101的电极焊盘103的位置不同于用作外部连接端子的焊料凸点110的位置(以便进行扇入(fan in)和在可选的位置布置端子)。此外，层叠绝缘层105例如由环氧树脂构成，并且用于保护半导体芯片101的形成有电路的表面(主表面)，还在形成导电图案106时用作基材。
如作为放大图的图1B所示，导电图案106具有以下结构，即：第一导电图案107与第二导电图案108层叠在一起，此外，第一导电图案107具有以下结构，即：钛膜114与铜膜115层叠在一起。通过溅射方法(PVD方法)形成第一导电图案107(钛膜114和铜膜115)。图1B是示出半导体器件100A的一部分区域(凸点104的附近区域)的放大图，其中该区域在图1中由用A表示的虚线包围。
如上文所述，第一导电图案107与凸点104连接，使得导电图案106通过凸点104与半导体芯片101的电子电路连接。形成阻焊层(绝缘层)109，以覆盖层叠绝缘层105和导电图案106的在焊料凸点110周围的部分。
另一方面，如图1B所示，凸点104由将要结合在电极焊盘103上的凸点本体104A和从凸点本体104A上突出的突出部分104B构成。例如，利用引线结合装置，通过由金构成的结合线形成凸点104。
引线结合装置将结合线连续地结合在电极焊盘103上并且在结合之后对结合线进行切割，从而形成将要结合在凸点103上的凸点本体104A和从凸点本体104A上突出的突出部分104B。
下面说明层叠绝缘层105。在本实例中，层叠绝缘层105具有以下结构，即：低模量绝缘层120(第一绝缘层)与高模量绝缘层121(第二绝缘层)层叠在一起。低模量绝缘层120形成在半导体芯片101侧，高模量绝缘层121形成在导电图案106侧。
低模量绝缘层120和高模量绝缘层121二者都由树脂材料(非导电膜)构成，并且将硬度调节材料(例如，称为NCF的填料)少量地添加到该树脂材料中。然而，所选的低模量绝缘层120具有等于或高于20MPa并且低于1000MPa的弹性模量，而高模量绝缘层121具有等于或高于1000MPa的弹性模量。
此外，低模量绝缘层120和高模量绝缘层121的材料不限于NCF，而是也可以使用能够实现这些特性的增层树脂(含有填料的环氧树脂)和称为ACF的树脂材料。
根据具有这种结构的半导体器件100A，弹性模量高于低模量绝缘层120的高模量绝缘层121存在于凸点104(突出部分104B)与导电图案106(第一导电图案107)的连接位置周围。
因此，即使应力作用于凸点104与导电图案106的连接位置上，也可以通过用具有高弹性模量的高模量绝缘层121覆盖该连接位置的方式来将凸点104牢固地固定。因此，防止了凸点104从导电图案106上脱落。这样，可以增强凸点104与导电图案106的电连接的可靠性。
另一方面，弹性模量低于高模量绝缘层121的低模量绝缘层120存在于层叠绝缘层105与半导体芯片101(保护层102)连接的位置处。因此，可以防止层叠绝缘层105与保护层102发生界面剥离。因此，整个层叠绝缘层105的固化收缩率可以设置为低于常规技术中的绝缘层全部由高模量材料形成的情况。因此，与绝缘层全部由高模量材料形成的情况相比，可以减少在半导体器件100A中产生的翘曲。
因此，通过根据本实例的半导体器件100A，可以防止在半导体器件100A中产生翘曲，并且同时增强凸点104与导电图案106的电连接的可靠性。
图2示出根据本发明第二实例的半导体器件100B。在图2中，与图1所示结构相对应的结构具有相同的附图标记并且将省略对其的描述。
根据第一实例的半导体器件100A具有以下结构，即：在该结构中，层叠绝缘层105具有低模量绝缘层120和层叠在低模量绝缘层120上面的高模量绝缘层121。另一方面，根据本实例的半导体器件100B的特征是，提供分割绝缘层130以代替层叠绝缘层105。
分割绝缘层130具有以下结构，即：在该结构中，高模量绝缘层121只形成在凸点104的附近位置，而低模量绝缘层120形成在其它位置。高模量绝缘层121呈圆柱体形以包围凸点104。此外，低模量绝缘层120和高模量绝缘层121不是按照第一实例中那样层叠在一起，而是完全沿着从半导体芯片101到导电图案106的竖直方向形成。每个低模量绝缘层120和高模量绝缘层121的弹性模量都设置为等于第一实例中的对应弹性模量。
类似地，通过根据本实例的结构，高模量绝缘层121存在于凸点104与导电图案106的结合位置周围，并且半导体芯片101与分割绝缘层130主要通过低模量绝缘层120彼此结合。因此，即使应力作用于凸点104与导电图案106的连接位置上，也可以通过用具有高弹性模量的高模量绝缘层121覆盖该连接位置的方式来将凸点104牢固地固定，并且可以通过低模量绝缘层120减少在半导体器件100A中产生的翘曲。相应地，通过半导体器件100B，可以防止在半导体器件100B中产生翘曲，同时增强凸点104与导电图案106的电连接的可靠性。
接下来，将参考图3A-图3M描述根据第一实例的半导体器件100A的制造方法。在图3A-图3M中，与图1和图2所示结构相对应的结构具有相同的附图标记并且将省略对其的描述。
为了制造半导体器件100A，首先，在图3A所示步骤中，利用已知方法制造具有多个区域101a(例如类似网格)的半导体基板101A(一种晶片，下文中将其称为基板101A)，并且在所述区域中形成有电子电路。
区域101a对应于半导体芯片101。在区域101a的形成有电子电路的器件形成表面101b上形成电极焊盘103。此外，在器件形成表面101b的除电极焊盘103以外的部分中提供由SiN(Si3N4)形成的保护层(钝化层)102。因而，器件形成表面101b受到保护。
图3B示出图3A所示基板101A的放大后的区域101a。在图3B以及后面的附图中，为了便于展示和说明，将区域101a放大。
在图3C所示步骤中，例如，利用引线结合装置在电极焊盘103上形成凸点104。通过金制成的结合线形成凸点104。引线结合装置将结合线连续地结合在电极焊盘103上并且在结合之后对结合线进行切割，从而形成将要结合在电极焊盘103上的凸点本体104A和从凸点本体104A上突出的突出部分104B。
接下来，在图3D所示步骤中，形成层叠绝缘层105。如上文所述，层叠绝缘层105具有以下结构，即：低模量绝缘层120与高模量绝缘层121层叠在一起的结构。可以提出以下方法作为层叠绝缘层105的制造方法，即：单独制备用作低模量绝缘层120的低模量NCF和用作高模量绝缘层121的高模量NCF，首先将低模量NCF设置在基板101A(保护层102)上，然后将高模量NCF布置在该低模量NCF上，从而形成低模量绝缘层120与高模量绝缘层121层叠在一起的层叠绝缘层105。
此外，也可以使用以下方法：制备低模量NCF与高模量NCF事先层叠在一起的层叠NCF，然后将该层叠NCF设置在基板101A(保护层102)上，从而成批形成层叠绝缘层105。
对于此时使用的低模量绝缘层120和高模量绝缘层121，选择弹性模量等于或高于20MPa并且低于1000MPa的材料作为低模量绝缘层120，选择弹性模量等于或高于1000MPa的材料作为高模量绝缘层121。
此外，低模量绝缘层120和高模量绝缘层121的材料不限于NCF，而是也可以使用能够实现这些特性的增层树脂(含有填料的环氧树脂)和称为ACF的树脂材料。
接下来，如图3E所示，在层叠绝缘层105上设置铜箔112，然后进行压力结合处理。因此，层叠绝缘层105也受到挤压，使得凸点104的突出部分104B的一部分从层叠绝缘层105的上表面(高模量绝缘层121的上表面)露出。
在这种情况下，将要作为层叠绝缘层105的NCF是一种比较软的树脂材料。因此，可以使突出部分104B从层叠绝缘层105可靠地露出。此外，还选择层叠绝缘层105的厚度，使得在压力结合处理时，突出部分104B能够从层叠绝缘层105的上表面可靠地突出。此外，经过压力结合处理，凸点104的突出部分104B受铜箔112挤压，并且使突出部分104B顶部的高度一致(齐平)。
也可以采用产生单面覆盖铜箔的树脂膜的方法，在该方法中，将铜箔设置在具有低模量绝缘层120与高模量绝缘层121层叠在一起的结构的树脂膜的单个面上，并且在图3D的步骤中将单面覆盖铜箔的树脂膜设置在半导体芯片101上，但本实例不采用这种方法。
例如，当压力结合处理结束时，利用例如蚀刻处理将铜箔112去除。图3F示出去除铜箔112后的状态。如上文所述，突出部分104B从层叠绝缘层105露出并且在压力结合处理中变得齐平。因此，在去除铜箔112后的状态下，突出部分104B从层叠绝缘层105露出。
接下来，在图3G所示步骤中，在层叠绝缘层105的上表面和突出部分104B上形成第一导电层107A。例如，利用作为一种沉积方法的溅射方法形成第一导电层107A。
第一导电层107A具有以下结构，即：钛膜114与铜膜115层叠在一起。因此，首先使用钛作为靶材进行溅射以形成钛膜114，然后通过使用铜作为靶材进行溅射以形成铜膜115，从而在层叠绝缘层105上形成第一导电层107A。可以使用同一溅射装置连续地形成钛膜114和铜膜115。
例如，钛膜114的厚度设置为0.1μm，而铜膜115的厚度设置为1.0μm(为了便于在图3G和图3H中进行展示，将钛膜114和铜膜115绘制成比其它层更厚)。虽然在本实例中第一导电层107A具有钛膜114与铜膜115层叠在一起的结构，但是也可以使用铬膜(例如，厚度为0.035μm)代替钛膜114。此外，也可以仅通过铜膜115构成第一导电层107A，而不提供钛膜114和铬膜。
接下来，在图3H-图3J所示步骤中，使用导电层107A作为馈电层(种晶层)，通过电解电镀法形成将要与凸点104连接的导电图案106。形成导电图案106的方法包括所谓的减成法和半加成法。在本实例中，将对使用减成法的实例进行描述。
首先，在图3H所示步骤中，使用导电层107A(钛膜114和铜膜115)作为馈电层，通过电解电镀法将例如铜制导电层108A层叠在导电层107A上。接下来，在图3I所示步骤中，在导电层108A上形成具有开口部分Ra的掩模图案R1。可以通过以下方式形成掩模图案R1：通过施加或粘贴薄膜形成抗蚀层，然后使用光刻法使抗蚀层图案化。
然后，在图3J所示步骤中，使用掩模图案R1作为掩模，对导电层107A和导电层108A进行图案化蚀刻。因此，第一导电层107与第二导电层108层叠在一起，并形成与凸点104连接的导电图案106。
例如，第一导电图案107形成为具有大约1μm-2μm的厚度，而第二导电图案108形成为具有大约10μm-30μm的厚度，这些数值仅仅是示例性的，本发明不限于这些数值。
将导电层107A设置为馈电层并通过电解电镀法来形成导电图案106是容易的。例如，在通过非电解电镀法形成馈电层(种晶层)的情况下，需要对绝缘层的表面进行粗糙化处理(所谓去污处理)。从而使形成电镀层的处理变复杂。
另一方面，在根据本实例的方法中，不需要去污处理。因此，可以通过简便的方法容易地形成馈电层(导电层107A)。因此，根据这种方法，简化了半导体器件的制造方法，从而降低了制造成本。
此后，在图3K所示步骤中，如果需要的话，在导电图案106(铜)的表面上进行粗糙化处理，然后在层叠绝缘层105上形成具有开口部分109A的阻焊层(绝缘层)109。导电图案106的一部分从开口部分109A露出。
随后，在图3L所示步骤中，对基板101A进行背面研磨，以使基板101A具有一定厚度。在这种情况下，在本实例中，具有低弹性模量的低模量绝缘层120设置在层叠绝缘层105的接近基板101A的位置。因此，即使基板101A变薄以致机械强度降低，也可以通过低模量绝缘层120防止在基板101A上产生翘曲。因此，即使半导体器件100A变薄，也可以有效地防止产生翘曲。
随后，在图3M所示步骤中，如果需要的话，在导电图案106的从开口部分109A露出的部分上形成焊料凸点110。此外，对基板101A进行切割，以将半导体芯片分成几块。从而可以制造成图1A所示的半导体器件100A。
虽然在制造方法中通过减成法形成导电图案106，但也可以通过使用半加成法形成该导电图案。在这种情况下，例如，优选的是执行制造方法中的图3A-图3G所示的步骤，然后进行下面将要描述的步骤来代替图3H-图3J所示步骤。
更具体地说，如图4所示，在导电层107A上形成具有开口部分Rb的掩模图案R2。可以通过以下方式形成掩模图案R2：通过施加或粘贴薄膜形成抗蚀层，然后使用光刻法使抗蚀层图案化。
接下来，使用导电层107A作为馈电层(种晶层)，执行电解电镀法，以在导电层107A的从开口部分Rb露出的部分上形成第二导电图案。然后，将掩模图案R2剥离，而且通过蚀刻法去除因剥离掩模图案R2而露出的多余的馈电层107A。因此，可以形成图3J所示的导电图案106。
接下来，将描述根据第二实例的半导体器件的制造方法。图5A-图5F示出根据第二实例的半导体器件的制造方法。在图5A-图5F中，与图3A-图3M所示结构相对应的结构具有相同的附图标记并且将省略对其的描述。图5A示出与上述图3C所示状态等同的状态，即凸点104形成在设置于基板101A上的电极焊盘103上的状态。
接下来，在图5B所示步骤中，形成层叠绝缘层105。此外，在本实例中，层叠绝缘层105具有以下结构，即：低模量绝缘层120与高模量绝缘层121层叠在一起。
此外，按照与根据第一实例的制造方法相同的方式，在制造层叠绝缘层105的方法中，也可以首先将低模量NCF设置在基板101A上，然后将高模量NCF布置在该低模量NCF上，或者，制备低模量NCF与高模量NCF事先层叠在一起的层叠NCF，然后将该层叠NCF设置在基板101A，从而成批形成层叠绝缘层105。因为此时使用的低模量绝缘层120和高模量绝缘层121的材料与第一实例中的材料相同，所以省略对其的描述。
接下来，如图5C所示，将铜箔112设置在层叠绝缘层105上，并且进行压力结合处理。在这种情况下，将铜箔112的厚度设置为等于或略微大于在本实例中将用作导电图案106的铜膜的厚度。
经过图5C所示的压力结合处理，层叠绝缘层105受到挤压，并且凸点104的突出部分104B的一部分从层叠绝缘层105的上表面(高模量绝缘层121的上表面)露出。此外，铜箔112存在于层叠绝缘层105上面。因此，凸点104的突出部分104B与铜箔112压力结合并与之电连接。此外，铜箔112还与由树脂形成的高模量绝缘层121的上表面压力结合。为此，铜箔112通过高模量绝缘层121的结合力与层叠绝缘层105(高模量绝缘层121)的上表面结合。
当按照上文所述方式使铜箔112与凸点104彼此电连接并且使铜箔112与层叠绝缘层105彼此结合(连接)时，在铜箔112的表面上进行清洁处理。例如，通过使用碱性清洁处理和酸性清洁处理来实施清洁处理。
当清洁处理结束时，使用减成工艺处理铜箔112以形成导电图案106。为了形成导电图案106，首先，如图5E所示，在铜箔112上形成具有开口部分Ra的掩模图案R1。可以通过以下方式形成掩模图案R1：通过施加或粘贴薄膜形成抗蚀层，然后使用光刻法使抗蚀层图案化。
接下来，在图5F所示步骤中，使用掩模图案R1作为掩模，对铜箔112进行图案化蚀刻，从而形成与凸点104连接的导电图案106。
虽然基于优选实例对本发明进行了说明，但是本发明不限于上述特定实例，而是可以在不偏离权利要求书描述的要旨的范围内进行各种修改和变化。
更具体地说，基板101A还可以使用玻璃基板或多层配线板代替半导体基板。因此，可以把基板应用于各种电子器件。

Claims (9)

1.一种电子器件的制造方法，包括：
第一步，在设置于基板本体上的电极焊盘上形成凸点；
第二步，在所述基板本体上形成第一绝缘层，并在所述第一绝缘层上层叠并形成第二绝缘层，所述第二绝缘层的弹性模量高于第一绝缘层的弹性模量；
第三步，使所述凸点的一部分从所述绝缘层的上表面露出；以及
第四步，形成与所述凸点连接的导电图案。
2.根据权利要求1所述的电子器件的制造方法，其中，
所述第一绝缘层具有等于或高于20MPa并且低于1000MPa的弹性模量，以及
所述第二绝缘层具有等于或高于1000MPa的弹性模量。
3.根据权利要求1所述的电子器件的制造方法，其中，
所述第一绝缘层和所述第二绝缘层是由非导电树脂形成的。
4.根据权利要求1所述的电子器件的制造方法，其中，
所述第四步包括以下步骤：
在所述绝缘层的上表面上和所述凸点的露出部分上形成导电层；
使用所述导电层作为馈电层，通过电解电镀法形成配线层；以及
使所述配线层图案化，以形成与所述凸点连接的导电图案。
5.根据权利要求1所述的电子器件的制造方法，其中，
所述基板本体是半导体基板。
6.根据权利要求1所述的电子器件的制造方法，其中，
在第一步中，所述凸点是通过结合线形成的。
7.一种电子器件，包括：
基板本体，其上形成有电极焊盘；
凸点，其形成在所述电极焊盘上；
层叠绝缘层，其由形成在所述基板本体上的第一绝缘层和第二绝缘层构成，所述第二绝缘层的弹性模量高于第一绝缘层的弹性模量，并且第二绝缘层层叠并形成在所述第一绝缘层上；以及
导电图案，其形成在所述层叠绝缘层上并与所述凸点连接。
8.根据权利要求7所述的电子器件，其中，
所述第一绝缘层具有等于或高于20MPa并且低于1000MPa的弹性模量，以及
所述第二绝缘层具有等于或高于1000MPa的弹性模量。
9.根据权利要求7所述的电子器件，其中，
所述基板本体是半导体芯片。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121542B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置の製造方法
JP5295928B2 (ja) * 2009-10-23 2013-09-18 新光電気工業株式会社 半導体装置及びその製造方法
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8756546B2 (en) 2012-07-25 2014-06-17 International Business Machines Corporation Elastic modulus mapping of a chip carrier in a flip chip package
US8650512B1 (en) 2012-11-15 2014-02-11 International Business Machines Corporation Elastic modulus mapping of an integrated circuit chip in a chip/device package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3313547B2 (ja) * 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
AU4726397A (en) 1997-10-30 1999-05-24 Hitachi Limited Semiconductor device and method for manufacturing the same
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
KR100266698B1 (ko) 1998-06-12 2000-09-15 김영환 반도체 칩 패키지 및 그 제조방법
JP3477375B2 (ja) 1998-08-05 2003-12-10 松下電器産業株式会社 半導体装置及びその製造方法
JP3651597B2 (ja) 1999-06-15 2005-05-25 株式会社フジクラ 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
US6605525B2 (en) * 2001-05-01 2003-08-12 Industrial Technologies Research Institute Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed
JPWO2003012863A1 (ja) 2001-07-31 2004-12-09 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3614828B2 (ja) 2002-04-05 2005-01-26 沖電気工業株式会社 チップサイズパッケージの製造方法
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
JP2004193497A (ja) 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
DE10345395B4 (de) 2003-09-30 2006-09-14 Infineon Technologies Ag Halbleitermodul und Verfahren zur Herstellung eines Halbleitermoduls
JP3929966B2 (ja) * 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法

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