JP2009135529A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009135529A
JP2009135529A JP2009060834A JP2009060834A JP2009135529A JP 2009135529 A JP2009135529 A JP 2009135529A JP 2009060834 A JP2009060834 A JP 2009060834A JP 2009060834 A JP2009060834 A JP 2009060834A JP 2009135529 A JP2009135529 A JP 2009135529A
Authority
JP
Japan
Prior art keywords
semiconductor device
via hole
semiconductor chip
layer
pad electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009060834A
Other languages
English (en)
Other versions
JP4845986B2 (ja
Inventor
Kojiro Kameyama
工次郎 亀山
Akira Suzuki
彰 鈴木
Yoshihisa Okayama
芳央 岡山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2009060834A priority Critical patent/JP4845986B2/ja
Publication of JP2009135529A publication Critical patent/JP2009135529A/ja
Application granted granted Critical
Publication of JP4845986B2 publication Critical patent/JP4845986B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 本発明は半導体装置における信頼性向上を図るものである。
【解決手段】 本発明の半導体装置は、半導体チップの第１の主面上に形成されたパッド電極５３と、前記半導体チップの第１の主面に接着されたガラス基板５６と、前記半導体チップの第２の主面から前記パッド電極５３の表面に貫通するビアホール８１と、前記ビアホール８１の側壁及び前記半導体チップの側端部に形成されたＣＶＤ膜から成る側壁絶縁膜５９Ａと、前記ビアホール８１を通して、前記パッド電極５３と電気的に接続された配線層６３とを具備することを特徴とする。
【選択図】 図１１

Description

本発明は、チップサイズパッケージ型の半導体装置に関するものである。
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
図１３は従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１３（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図１３（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。
このＢＧＡ型の半導体装置１０１の断面構造について図１４を参照して更に詳しく説明する。図１４はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線上には、ボール状の導電端子１０６が形成されている。
特表２００２−５１２４３６号公報
しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。そこで、本発明はＢＧＡを有する半導体装置及びその製造方法において、信頼性の向上を図る。
また、上述した半導体装置では半導体チップ１０４にガラス基板１０２，１０３をエポキシ樹脂を介して接着しているため、それぞれの熱膨張係数が異なるもの同士を接着しているため、熱処理を伴う各種作業工程中で半導体ウエハの反りが発生して、作業性が悪くなるという問題があった。
本発明の半導体装置は、半導体チップの第１の主面上に形成されたパッド電極と、前記半導体チップの第１の主面に接着された支持体と、前記半導体チップの第２の主面から前記パッド電極の表面に貫通するビアホールと、前記ビアホールの側壁及び前記半導体チップの側端部に形成されたＣＶＤ膜から成る側壁絶縁膜と、前記ビアホールを通して、前記パッド電極と電気的に接続された配線層とを具備することを特徴とする。
また、前記配線層は、メッキ法またはスパッタ法により形成されていることを特徴とする。
更に、前記配線層上を覆うように形成された保護層と、前記配線層上に形成された導電端子とを具備することを特徴とする。
また、前記半導体チップの側端部にエッチングされた面を有することを特徴とする。
更に、前記半導体チップの側端部及び裏面部にエッチングされた面を有することを特徴とする。
そして、前記支持体は、ガラス基板または金属基板または有機物から成る基板またはテープから成ることを特徴とする。
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線が、ビアホールを介して形成されるため、上記配線の断線やステップカバレージの劣化を防止することができる。これにより、信頼性の高い半導体装置を得ることができる。
また、本発明によれば、支持体が接着された半導体基板が個々の半導体チップに分離された後、半導体チップの側端部に側壁絶縁膜が形成されるため、半導体チップ内への水分の侵入を極力防止することが可能となる。
本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明する平面図である。 従来に係る半導体装置を説明する図である。 従来に係る半導体装置を説明する図である。
次に、本実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図１１はこの半導体装置の断面図であり、後述する工程を経た半導体基板、即ちシリコンウエハー５１をダイシングライン領域ＤＬのダイシングライン中心ＤＳに沿って個々の半導体チップに分割したものを示している。
半導体チップであるシリコンチップ５１Ａは、例えばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ・チップであり、その第１の主面である表面にはＢＰＳＧ等の層間絶縁膜５２を介してパッド電極５３が形成されている。このパッド電極５３は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域ＤＬにまで拡張したものであり、拡張パッド電極とも呼ばれる。
このパッド電極５３は、シリコン窒化膜等のパッシベーション膜５４で被覆されている。このパッド電極５３が形成されたシリコンチップ５１Ａの表面には、例えばエポキシ樹脂から成る樹脂層５５を介して、ガラス基板５６が接着されている。ガラス基板５６はシリコンチップ５１Ａを保護する保護基板として、またシリコンチップ５１Ａを支持する支持基板として用いられる。
シリコンチップ５１ＡがＣＣＤイメージセンサ・チップの場合には、外部からの光をシリコンチップ５１Ａの表面のＣＣＤデバイスで受光する必要があるため、ガラス基板５６のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ５１Ａが受光や発光するものでない場合には不透明基板であってもよい。
そして、シリコンチップ５１Ａの第２の主面である裏面から、パッド電極５３に到達するビアホール８１が形成されている。また、ビアホール８１の側壁及びシリコンチップ５１Ａの側面には側壁絶縁膜５９Ａが形成されている。側壁絶縁膜５９Ａは後述する配線層６３とシリコンチップ５１Ａとを電気的に絶縁するものである。
また、シリコンチップ５１Ａの裏面には、ビアホール８１と隣接した領域に、第１の絶縁膜５７を介して緩衝層６０が形成されている。
そして、このビアホール８１を通してパッド電極５３に電気的に接続し、かつビアホール８１からシリコンチップ５１Ａの裏面上及び側面に延在する配線層６３が形成されている。配線層６３は、再配線層とも呼ばれるもので、例えば銅（Ｃｕ）上に、Ｎｉ／Ａｕ等のバリア層６４を積層した構造である。
配線層６３の下層にはシード層６１が設けられているが、これは配線層６３を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。配線層６３は、緩衝層６０を覆うように、シリコンチップ５１Ａの裏面上に延びている。
そして、配線層６３は保護層であるソルダーマスク６５によって覆われているが、ソルダーマスク６５には緩衝層６０上の部分に開口部Ｋが形成されている。このソルダーマスク６５の開口部Ｋを通して、導電端子であるハンダボール６６が搭載されている。これにより、ハンダボール６６と配線層６３とが電気的に接続されている。このようなハンダボール６６を複数形成することでＢＧＡ構造を得ることができる。
こうして、シリコンチップ５１Ａのパッド電極５３から、その裏面に形成されたハンダボール６６に至るまでの配線が可能となる。また、ビアホール８１を通して配線しているので、断線が起こりにくくステップカバレージも優れている。さらに配線の機械的強度も高い。
また、シリコンチップ５１Ａの側面が、配線層６３やソルダーマスク６５で覆われているため、シリコンチップ５１Ａ内部への水分の侵入を極力防ぐことができる。
また、ハンダボール６６は緩衝層６０上に配置されているので、このハンダボール６６を介して、この半導体装置をプリント基板へ搭載する際に、緩衝層６０が一種のクッションとして働き、その衝撃が緩和されハンダボール６６や本体である半導体装置が損傷することが防止される。
また、ハンダボール６６の形成位置がシリコンチップ５１Ａの裏面より緩衝層６０の厚さ分だけ高くなる。これにより、この半導体装置をプリント基板に搭載する際に、プリント基板とハンダボール６６との熱膨張係数の差によって生じる応力によって、ハンダボール６６やシリコンチップ５１Ａが損傷することが防止される。
なお、緩衝層６０は、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
また、シリコンチップ５１Ａは、ＧａＡｓ、Ｇｅ、Ｓｉ−Ｇｅ等の他の材料の半導体チップであってもよい。
次に、上述した本実施形態に係る半導体装置の製造方法について説明する。図１に示すように、半導体基板であるシリコンウエハー５１の第１の主面、即ち表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。なお、図１は、後述するダイシング工程で分割される予定の隣接チップの境界（即ちダイシングライン領域ＤＬ近傍）の断面を示している。
そのシリコンウエハー５１の表面に、ＢＰＳＧ等の層間絶縁膜５２を介して、一対のパッド電極５３を形成する。この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは１μｍ程度である。また、一対のパッド電極５３はダイシングライン領域ＤＬに拡張され、その拡張された端部をダイシングライン領域ＤＬのダイシングライン中心ＤＳの手前に配置している。
そして、一対のパッド電極５３を覆うシリコン窒化膜等のパッシベーション膜５４を形成し、さらにこのパッシベーション膜５４上に、例えばエポキシ樹脂から成る樹脂層５５を塗布する。
そして、この樹脂層５５を介して、シリコンウエハー５１の表面にガラス基板５６を接着する。このガラス基板５６はシリコンウエハー５１の保護基板や支持基板として機能する。なお、支持基板はガラス基板５６に限らず、例えば金属基板や有機物から成る基板状のものやテープ状のものでも良い。そして、このガラス基板５６が接着された状態で、必要に応じてシリコンウエハー５１の裏面エッチング、いわゆるバックグラインドを行い、その厚さを１５０μｍ程度に加工する。
その後、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとして用いて２０μｍ程度、シリコンウエハー５１をエッチングする。これにより、バックグランドによって生じたシリコンウエハー５１の機械的なダメージ層を除去し、シリコンウエハー５１の表面に形成されたデバイスの特性を改善するのに有効である。本実施形態では、シリコンウエハー５１の最終仕上がりの厚さは１３０μｍ程度であるが、これはデバイスの種類に応じて適宜選択することができる。
そして、上記工程により裏面が削られたシリコンウエハー５１の裏面の全面に第１の絶縁膜５７を形成する。この第１の絶縁膜５７は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。なお、第１の絶縁膜５７の形成を省略しても構わない。
次に、図２に示すように、第１の絶縁膜５７上にホトレジスト層５８を選択的に形成する。このホトレジスト層５８をマスクとして、第１の絶縁膜５７及びシリコンウエハー５１のエッチングを行う。このエッチングにより、シリコンウエハー５１を貫通するビアホール８１を形成すると同時に、ダイシングライン領域ＤＬのダイシングライン中心ＤＳ近傍に沿って延び、かつシリコンウエハー５１を貫通する溝８２を形成する。なお、前記第１の絶縁膜５７の形成工程を省略しても良く、この場合には、シリコンウエハー５１上に直接形成したホトレジスト層５８をマスクとして、シリコンウエハー５１のエッチングを行う。
ビアホール８１及び溝８２を形成するには、ウェットエッチングする方法やドライエッチングを使用する方法がある。本実施形態では、少なくともＳＦ６もしくはＯ２もしくはＣ４Ｆ８等を含むエッチングガスを用いたドライエッチングを行っている。ビアホール８１については、その断面形状は、後述するシード層６１の被覆性を良くするために、順テーパー形状に加工してもよい。このようにビアホール８１と、ダイシングラインに沿って形成された溝８２はエッチングされた面を有している。
ここで、ビアホール８１の底部には層間絶縁膜５２が露出され、それに接してパッド電極５３がある。ビアホール８１の幅は、４０μｍ程度、その長さは２００μｍ程度である。また、溝８２の底部においても層間絶縁膜５２が露出される。溝８２の深さは、ビアホール８１の長さと同じ（もしくは同程度）である。即ち、溝８２によって、シリコンウエハー５１は、ガラス基板５６に接着された状態で個々のシリコンチップに分断される。これにより、後述する工程において、加熱処理（例えば、後に説明するスパッタ工程における加熱処理や、ハンダのリフローにおける熱処理）が行われる場合、シリコンウエハー５１が個片化されているため、従来のようなシリコンウエハー５１の熱膨張係数に応じた膨張や収縮が分断され、その熱膨張係数に応じた膨張や収縮が低減され、ガラス基板５６の熱膨張係数に応じた膨張や収縮を考慮すればよくなり、従来に比べて反りの度合いが極力低減される。また、接着剤として用いたエポキシ樹脂の熱膨張係数に応じた膨張や収縮もあわせて考慮することで、更に信頼性が向上する。
なお、シリコンウエハー５１に形成されたビアホール８１、溝８２及びダイシングライン領域ＤＬの位置関係は、シリコンウエハー５１の裏面から見た場合の平面図である図１２のようになる。なお、パッド電極５３はダイシングラインに沿って形成されているものに限定されるものではない。
次に、図３に示すように、ビアホール８１及び溝８２が形成されたシリコンウエハー５１の裏面全体に第２の絶縁膜５９を形成する。第２の絶縁膜５９は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。第２の絶縁膜５９は、ビアホール８１の底部、側壁、溝８２の底部、側壁、及び第１の絶縁膜５７上に形成される。
次に、図４に示すように、ビアホール８１に隣接して、第２の絶縁膜５９上に緩衝層６０を形成する。緩衝層６０としては、フィルムレジストを用い、マスク露光及び現像処理により、所定の領域に形成することができる。緩衝層６０は、これに限らず、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。なお、前記緩衝層６０は省略しても良い。
次に、図５に示すように、ホトレジスト層を用いないで、異方性のドライエッチングを行う。これにより、ビアホール８１の側壁及び溝８２の側壁のみに第２の絶縁膜５９が残り、これが側壁絶縁膜５９Ａとなる。また、ビアホール８１と溝８２の底部に位置する第２の絶縁膜５９及び層間絶縁膜５２がエッチング除去される。そして、ビアホール８１の底部では、パッド電極５３が露出される。
このように、本実施形態では、ビアホール８１の形成後に、第２の絶縁膜５９をビアホール８１内に形成し、緩衝層６０の形成後に、ビアホール８１の底部に位置する第２の絶縁膜５９及び層間絶縁膜５２をエッチングして除去し、パッド電極５３を露出している。
これとは反対に、ビアホール８１の底部をエッチングして、パッド電極５３を露出した後に、緩衝層６０を形成することも可能であるが、そうすると、緩衝層６０を形成する時に、露出されたビアホール８１の底部が汚染され、後にビアホール８１内に形成する配線層６３とパッド電極５３との電気的接続が不良になるおそれがある。そこで、本実施形態のように、ビアホール８１を形成後に、ビアホール８１の底部をエッチングする方が、配線層６３とパッド電極５３との良好な電気的接続を得る上で好ましい。
また、図５の工程で緩衝層６０を形成後にビアホール８１内の絶縁膜をエッチングして側壁絶縁膜５９Ａを形成しているが、このエッチングにより緩衝層６０の表面が荒れて、後述するシード層６１との密着性が上がるという利点もある。
次に、配線層６３を形成する工程を説明する。図６に示すように、シード層６１を、加熱処理を伴うスパッタ法、ＭＯＣＶＤ法、無電解メッキなどのいずれかの方法により、シリコンウエハー５１の裏面側から、ビアホール８１内及び溝８２内を含むシリコンウエハー５１の裏面全体に形成する。シード層は、例えば銅（Ｃｕ）層、もしくはチタンタングステン（ＴｉＷ）層やチタンナイトライド（ＴｉＮ）層、タンタルナイトライド（ＴａＮ）層などのバリアメタル層、もしくは銅（Ｃｕ）層とバリアメタル層との積層構造から成る。ここで、ビアホール８１内では、シード層６１は、パッド電極５３と電気的に接続され、かつ側壁絶縁膜５９Ａを覆うように形成される。
また、シード層６１は緩衝層６０も覆っている。ここで、シード層６１を構成するバリアメタル層は、銅（Ｃｕ）が側壁絶縁膜５９Ａを通してシリコンウエハー５１中に拡散するのを防止する。ただし、側壁絶縁膜５９Ａがシリコン窒化膜（ＳｉＮ膜）で形成されている場合には、シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、シード層６１は銅（Ｃｕ）のみでも問題ない。
このシード層６１は、後述する電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは１μｍ程度でよい。なお、ビアホール８１が順テーパーに加工されている場合には、シード層６１の形成にはスパッタ法を用いることができる。
次に、図７に示すように、銅（Ｃｕ）の電解メッキを行うことで配線層６３を形成する。配線層６３はビアホール８１からシリコンウエハー５１の裏面に取り出され、この裏面上を延びて、緩衝層６０を覆う。これにより配線層６３は、パッド電極５３と電気的に接続される。また、配線層６３は、シリコンウエハー５１の裏面から溝８２内に延びて、その側壁及び底部を覆うようにして形成されている。
なお、図７では、配線層６３は、ビアホール８１内に完全に埋め込まれているが、メッキ時間の調整により、不完全に埋め込まれても良い。また、配線層６３は、電解メッキにより、ビホールＶＨ内に埋め込まれるように形成されているが、これには限定されず、他の方法により形成されてもよい。例えば、配線層６３は、ＣＶＤ法やＭＯＣＶＤ法により、ビアホール８１内に銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属を埋め込む方法により形成されてもよい。また、配線層６３は、シリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができる。
こうして、シリコンチップ５１Ａのパッド電極５３からハンダボール６６に至る配線層６３が、ビアホール８１を介して形成されるため、配線層６３の断線やステップカバレージの劣化を、従来例に比して低減することができる。これにより、従来例に比して信頼性の高いＢＧＡ型の半導体装置を得ることができる。
次に、図８に示すように、ニッケル（Ｎｉ），金（Ａｕ）の無電解メッキ、もしくはスパッタ法により、配線層６３上に、Ｎｉ／Ａｕ層から成るバリア層６４を形成する。その後、図９に示すように、配線層６３上に、保護層であるソルダーマスク６５を被着する。ソルダーマスク６５は、その緩衝層６０上の部分については除去され、開口部Ｋが設けられている。
そして、図１０に示すように、スクリーン印刷法を用いて、配線層６３の所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６６を形成する。ハンダボール６６は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成しても良い。また、ハンダボール６６は、その数や形成領域を自由に選択して形成できる。なお、ハンダだけに限定されず、メッキ形成するものであっても良い。
ここで、ハンダボール６６は、シリコンチップ５１Ａの裏面より緩衝層６０の膜厚の分だけ高い位置に形成されている。これにより、この半導体装置がプリント基板へ実装された時に生じる応力が吸収されやすくなり、ハンダボール６６の損傷を極力防止することができる。また、ハンダボール６６は、緩衝層６０上に形成されるので、プリント基板へ半導体装置を実装する際の衝撃が緩和され、半導体装置の損傷を防止できる。
そして、図１１に示すように、ダイシングライン領域ＤＬのダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、ダイシングブレードを用いて切削している。
ここで、溝８２は、各シリコンチップ５１Ａの側面となる。このシリコンチップ５１Ａの側面は、側壁絶縁膜５９Ａ、シード層６１、配線層６３、バリア層６４、ソルーマスク６５で覆われている。これにより、シリコンチップ５１内への水分の侵入を極力防止することが可能となる。
上述した工程のうち、加熱処理を伴う工程、即ち、スパッタ法によるシード層６１等の形成の際や、ハンダのリフローによるハンダボール６６の形成の際は、シリコンウエハー５１が溝８２によって分断された状態でガラス基板５６に支持されている（図１２参照）ため、ガラス基板５６とシリコンウエハー５１の熱膨張係数の差異によって生じる反りが小さくなる。これにより、異なる工程に移行する際のシリコンウエハー５１の搬送を円滑に行うことが可能となると共に、半導体装置の歩留まりを向上することが可能となる。
なお、上述した本実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域ＤＬまで拡張して成るパッド電極５３を形成しているが、これには限定されず、パッド電極５３の代わりにダイシングライン領域ＤＬまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホール８１の形成位置をこのパッド電極に合わせれば良く、他の工程は全く同じである。
また、本発明は、ハンダボール６６が形成されたＢＧＡ型の半導体装置及びその製造方法に適用されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明はシリコンウエハーを貫通するビアホールを形成する工程の後に、加熱処理を伴う工程を含むものであれば、ハンダボールが形成されない半導体装置及びその製造方法にも適用されるものである。例えば、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置及びその製造方法にも適用される。

Claims (6)

  1. 半導体チップの第１の主面上に形成されたパッド電極と、
    前記半導体チップの第１の主面に接着された支持体と、
    前記半導体チップの第２の主面から前記パッド電極の表面に貫通するビアホールと、
    前記ビアホールの側壁及び前記半導体チップの側端部に形成されたＣＶＤ膜から成る側壁絶縁膜と、
    前記ビアホールを通して、前記パッド電極と電気的に接続された配線層とを具備することを特徴とする半導体装置。
  2. 前記配線層は、メッキ法またはスパッタ法により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線層上を覆うように形成された保護層と、
    前記配線層上に形成された導電端子とを具備することを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記半導体チップの側端部にエッチングされた面を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記半導体チップの側端部及び裏面部にエッチングされた面を有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
  6. 前記支持体は、ガラス基板または金属基板または有機物から成る基板またはテープから成ることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
JP2009060834A 2009-03-13 2009-03-13 半導体装置 Expired - Lifetime JP4845986B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009060834A JP4845986B2 (ja) 2009-03-13 2009-03-13 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009060834A JP4845986B2 (ja) 2009-03-13 2009-03-13 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004040408A Division JP4307284B2 (ja) 2004-02-17 2004-02-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009135529A true JP2009135529A (ja) 2009-06-18
JP4845986B2 JP4845986B2 (ja) 2011-12-28

Family

ID=40867038

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009060834A Expired - Lifetime JP4845986B2 (ja) 2009-03-13 2009-03-13 半導体装置

Country Status (1)

Country Link
JP (1) JP4845986B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147941A1 (en) * 2008-10-21 2011-06-23 Canon Kabushiki Kaisha Semiconductor apparatus and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP2002217331A (ja) * 2000-10-23 2002-08-02 Matsushita Electric Ind Co Ltd 半導体チップ、配線基板およびそれらの製造方法ならびに半導体装置
JP2004006835A (ja) * 2002-04-23 2004-01-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP2002217331A (ja) * 2000-10-23 2002-08-02 Matsushita Electric Ind Co Ltd 半導体チップ、配線基板およびそれらの製造方法ならびに半導体装置
JP2004006835A (ja) * 2002-04-23 2004-01-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147941A1 (en) * 2008-10-21 2011-06-23 Canon Kabushiki Kaisha Semiconductor apparatus and manufacturing method thereof
US8786091B2 (en) * 2008-10-21 2014-07-22 Canon Kabushiki Kaisha Semiconductor apparatus having a high-aspect penetrating electrode and manufacturing method thereof

Also Published As

Publication number Publication date
JP4845986B2 (ja) 2011-12-28

Similar Documents

Publication Publication Date Title
JP4307284B2 (ja) 半導体装置の製造方法
JP4130158B2 (ja) 半導体装置の製造方法、半導体装置
JP4850392B2 (ja) 半導体装置の製造方法
KR100646722B1 (ko) 반도체 장치 및 그 제조 방법
US7485967B2 (en) Semiconductor device with via hole for electric connection
JP4775007B2 (ja) 半導体装置及びその製造方法
KR100608184B1 (ko) 반도체 장치 및 그 제조 방법
EP1482553A2 (en) Semiconductor device and manufacturing method thereof
JP2005101268A (ja) 半導体装置の製造方法
US20060024949A1 (en) Method of manufacturing semiconductor device
JP3970210B2 (ja) 半導体装置の製造方法
JP3970211B2 (ja) 半導体装置及びその製造方法
JP4307296B2 (ja) 半導体装置の製造方法
JP4511148B2 (ja) 半導体装置の製造方法
JP4544902B2 (ja) 半導体装置及びその製造方法
JP4282514B2 (ja) 半導体装置の製造方法
JP4845986B2 (ja) 半導体装置
JP2005311117A (ja) 半導体装置及びその製造方法
JP4769926B2 (ja) 半導体装置及びその製造方法
JP2005260080A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111011

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4845986

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

EXPY Cancellation because of completion of term