JP2005101268A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 パッド電極53が形成されたシリコンウェハー51の表面にガラス基板56を接着する。パッド電極53上のシリコンウェハー51の裏面に凹部bを形成し、その底部からパッド電極53上にシリコンウェハー51を貫通するビアホールVHを形成する。そのビアホールVHを含むシリコンウェハー51の裏面全体に絶縁膜58及びシード層59を形成した後、ビアホールVH内でパッド電極53を露出させる。そして、パッド電極53と電気的に接続され、かつビアホールVHからシリコンウェハー51の裏面上に延びる配線層60を形成する。配線層60上にハンダボール62を形成する。そして、半導体基板51を複数のシリコンチップ51Aに分割する。
【選択図】 図14
Description
Claims (7)
- 半導体基板の第1の主面上に形成されたパッド電極を含む当該第1の主面にガラス基板を接着する工程と、
前記パッド電極に対応する前記半導体基板の第2の主面上を等方的にエッチングして、当該第2の主面の一部上に凹部を形成する工程と、
前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
前記ビアホールを含む前記半導体基板の第2の主面上に、絶縁膜を形成する工程と、
前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第2の主面上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の第1の主面上に形成されたパッド電極を含む当該第1の主面にガラス基板を接着する工程と、
前記パッド電極に対応する前記半導体基板の第2の主面上を等方的にエッチングして、当該第2の主面の一部上に凹部を形成する工程と、
前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
前記ビアホールのエッジをエッチングにより平滑化する工程と、
前記ビアホールを含む前記半導体基板の第2の主面上に、絶縁膜を形成する工程と、
前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第2の主面上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の第1の主面上に形成されたパッド電極を含む当該第1の主面にガラス基板を接着する工程と、
前記パッド電極に対応する前記半導体基板の第2の主面上に凸部を形成するように、前記半導体基板の第2の主面の一部上をエッチングする工程と、
前記凸部に隣接し、かつ前記パッド電極の上方に位置する前記半導体基板の第2の主面上を等方的にエッチングして、当該第2の主面の一部上に凹部を形成する工程と、
前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
前記凸部、前記ビアホールを含む前記半導体基板の第2の主面上に、絶縁膜を形成する工程と、
前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記凸部上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の第1の主面上に形成されたパッド電極を含む当該第1の主面にガラス基板を接着する工程と、
前記パッド電極に対応する前記半導体基板の第2の主面上に凸部を形成するように、前記半導体基板の第2の主面の一部上をエッチングする工程と、
前記凸部に隣接し、かつ前記パッド電極の上方に位置する前記半導体基板の第2の主面上を等方的にエッチングして、当該第2の主面の一部上に凹部を形成する工程と、
前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
前記半導体基板の第2の主面上に形成された前記凸部、前記ビアホールの各々のエッジをエッチングにより平滑化する工程と、
前記凸部、前記ビアホールを含む前記半導体基板の第2の主面上に、絶縁膜を形成する工程と、
前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記凸部上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記配線層を形成する工程は、
前記絶縁膜上に、無電解メッキ法もしくはスパッタ法によりシード層を形成する工程と、
前記シード層上に、電解メッキ法により配線層を形成する工程と、
を含むことを特徴とする請求項1,2,3,4のいずれかに記載の半導体装置の製造方法。 - 前記配線層上に導電端子を形成する工程は、
前記配線層上に、無電解メッキ法によりメッキ層を形成する工程と、
前記メッキ層上に、開口部を有したソルダーマスクを形成する工程と、
前記開口部において露出した前記メッキ層の一部上に、導電端子を形成する工程と、
を含むことを特徴とする請求項1,2,3,4,5のいずれかに記載の半導体装置の製造方法。 - 前記半導体基板を複数の半導体チップに分割する工程は、
レーザービーム照射によって行うことを特徴とする請求項1,2,3,4,5,6のいずれかに記載の半導体装置の製造方法。
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080508 |