JP2005101268A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 信頼性の高いＢＧＡを有する半導体装置を提供する。
【解決手段】 パッド電極５３が形成されたシリコンウェハー５１の表面にガラス基板５６を接着する。パッド電極５３上のシリコンウェハー５１の裏面に凹部ｂを形成し、その底部からパッド電極５３上にシリコンウェハー５１を貫通するビアホールＶＨを形成する。そのビアホールＶＨを含むシリコンウェハー５１の裏面全体に絶縁膜５８及びシード層５９を形成した後、ビアホールＶＨ内でパッド電極５３を露出させる。そして、パッド電極５３と電気的に接続され、かつビアホールＶＨからシリコンウェハー５１の裏面上に延びる配線層６０を形成する。配線層６０上にハンダボール６２を形成する。そして、半導体基板５１を複数のシリコンチップ５１Ａに分割する。
【選択図】 図１４

Description

本発明は、複数のボール状の導電端子が配列されたＢＧＡ（Ball Grid Array）型の半導体装置の製造方法に関するものである。

近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Chip Size Package）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。

従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。

図１５は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１５（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図１５（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。

このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。

このＢＧＡ型の半導体装置１０１の断面構造について図１６を参照して更に詳しく説明する。図１６はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。

半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。

そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線上には、ボール状の導電端子１０６が形成されている。

上述した技術は、例えば以下の特許文献１に記載されている。
特表２００２−５１２４３６号公報

しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。そこで本発明は、ステップカバレージを向上させた半導体装置の製造方法を提供するものである。

本発明の半導体装置の製造方法は、上述した課題に鑑みたものであり、以下の工程を経る。パッド電極が形成された半導体基板の第１の主面上に、ガラス基板を接着する。そして、パッド電極に対応する半導体基板の第２の主面上に凸部を形成するように、その第２の主面上をエッチングする。

次に、その凸部に隣接し、かつパッド電極の上方に位置する半導体基板の第２の主面上に、等方的なエッチングにより凹部を形成する。そして、その凹部の底部を異方的にエッチングして、パッド電極上に半導体基板を貫通するビアホールを形成する。そして、半導体基板の第２の主面上に形成された凸部、及びビアホールの各々のエッジをエッチングにより平滑化する。

その後、それらの凸部、及びビアホールを含む半導体基板の第２の主面上に絶縁膜を形成する。ビアホールの底部の絶縁膜は、パッド電極を露出するように選択的にエッチング除去する。そして、パッド電極と電気的に接続され、かつビアホールから半導体基板の第２の主面上に延びる配線層を形成する。この配線層上には、導電端子を形成する。そして、半導体基板を複数の半導体チップに分割する。

また、本発明の製造方法は、上記配線層を形成する工程において、絶縁膜上に、無電解メッキ法もしくはスパッタ法によりシード層を形成する工程と、そのシード層上に、電解メッキ法により配線層を形成する工程と、を含むことを特徴とするものである。

また、本発明の製造方法は、上記配線層上に導電端子を形成する工程において、配線層上に、無電解メッキ法によりメッキ層を形成する工程と、そのメッキ層上に、開口部を有したソルダーマスクを形成する工程と、その開口部において露出した前記メッキ層の一部上に、導電端子を形成する工程と、を含むことを特徴とするものである。

本発明によれば、半導体基板を貫通するビアホールを、等方性エッチングと異方性エッチングの組合せにより形成した。これにより、ビアホールを含む半導体基板の裏面上に形成する絶縁膜、シード層、配線層の形成不良や剥離等を抑止することが可能となる。従って、半導体チップのパッド電極から、その導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡ型の半導体装置を得ることができる。

次に、本発明を実施するための最良の形態に係る半導体装置の製造方法について、図面を参照して説明する。図１乃至図１４は、半導体装置の製造方法を示す断面図である。なお、図１乃至図１４は、後述するダイシング工程で分割される予定の隣接チップの境界、即ちダイシングライン中心ＤＳ近傍の断面を示している。

図１に示すように、シリコンウエハー５１の第１の主面である表面には、ＢＰＳＧ等の層間絶縁膜５２を介して、一対のパッド電極５３が形成されている。これらのパッド電極５３は、シリコンウェハー５１の表面の図示しない領域に形成された半導体集積回路（例えば、ＣＣＤイメージセンサ）と接続されているものとする。

なお、この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは１μｍ程度である。また、一対のパッド電極５３はダイシングライン領域ＤＬに拡張され、その拡張された端部をダイシングライン中心ＤＳの手前に配置している。

そして、一対のパッド電極５３を覆うシリコン窒化膜等のパッシベーション膜５４を形成し、さらにこのパッシベーション膜５４上に、例えばエポキシ樹脂から成る樹脂層５５を塗布する。

次に、この樹脂層５５を介して、シリコンウエハー５１の表面にガラス基板５６を接着する。このガラス基板５６はシリコンウエハー５１の保護基板や支持基板として機能する。

そして、不図示の半導体集積回路がＣＣＤイメージセンサ・チップ等の受光素子である場合には、外部からの光をシリコンウェハー５１の表面に形成された受光素子で受光する必要があるため、ガラス基板５６のような透明基板、もしくは半透明基板を用いる必要がある。シリコンウェハー５１に形成される半導体集積回路が受光や発光するものでない場合には不透明基板であってもよい。

そして、このガラス基板５６が接着された状態で、必要に応じてシリコンウエハー１０の裏面エッチング、いわゆるバックグラインドを行い、その厚さを１５０μｍ程度に加工する。

その後、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとして用いて２０μｍ程度、シリコンウェハー５１の第２の主面である裏面をエッチングする。これにより、バックグラインドによって生じたシリコンウェハー５１の機械的なダメージ層を除去し、シリコンウェハー５１の表面に形成されたデバイスの特性を改善するのに有効である。本実施形態では、シリコンウェハー５１の最終仕上がりの厚さは、１３０μｍ程度であるが、これはデバイスの種類に応じて適宜選択することができる。

そして、シリコンウエハー５１の第２の主面である裏面上において、パッド電極５３上に対応する位置に、第１のホトレジスト層５７Ａを選択的に形成する。

次に、図２に示すように、第１のホトレジスト層５７Ａをマスクとして、シリコンウエハー５１のエッチングを行い、パッド電極５３の上方に位置するシリコンウェハー５１の裏面に凸部ａを形成する。この際、凸部ａは、シリコンウェハー５１裏面からの高さｈを、任意の高さで形成することができるが、例えば、エッチング後のシリコンウェハーの厚さＨを１３０μｍ程度、シリコンウェハー５１裏面からの凸部ａの高さｈを３５μｍ程度に形成することが好ましい。

次に、図３に示すように、第１のホトレジスト層５７Ａを除去した後、シリコンウェハー５１の裏面上の凸部ａを覆うようにして、第２のホトレジスト層５７Ｂを形成する。このホトレジスト層５７Ｂは、パッド電極５３の上方において開口部を有するように形成される。

そして、第２のホトレジスト層５７Ｂをマスクとして、シリコンウェハー５１の裏面に対し、等方性エッチング（例えばウェットエッチングやドライエッチング）もしくはレーザー照射を、シリコンウェハー５１の厚さの途中まで行う。等方性エッチングは、エッチング方向以外の方向にもエッチングが進行するため、いわゆるアンダーカッティングが生じる。即ち、シリコンウェハー５１の裏面には、第２のホトレジスト層５７Ｂの開口部よりも広い口径を有し、かつ曲面を有した凹部ｂが形成される。この際、凹部ｂは、その深さｄを任意の深さで形成することができるが、例えば、５０μｍ程度に形成することが好ましい。

次に、図４に示すように、第２のホトレジスト層５７Ｂをマスクとして、凹部ｂの底部（凹部ｂの口径よりも小さい口径の領域）に対し、異方性エッチング（例えばドライエッチング）もしくはレーザー照射を行い、層間絶縁膜５２を露出する。これにより、パッド電極５３上にシリコンウェハー５１を貫通するビアホールＶＨが形成される。このビアホールＶＨは、大きい口径の凹部ｂと、それより小さい口径の筒部を有するように形成される。なお、凹部ｂの口径より小さい口径の筒部は、順テーパー状に形成されていてもよい。

次に、図５に示すように、第２のホトレジスト層５７Ｂを除去した後、ビアホールＶＨを含むシリコンウェハー５１の裏面全体をエッチング（例えばスピンエッチング等のウェットエッチングあるいは等方性のドライエッチングなど）する。これにより、シリコンウェハー５１の裏面に形成された凸部ａ、及びビアホールＶＨの各々のエッジが平滑化される。即ち、各々のエッジが丸められ、ビアホールＶＨを含むシリコンウェハー５１の裏面には、被覆性の良い曲面から成る段差が形成される。

なお、第２のホトレジスト層５７Ｂをマスクとして、層間絶縁膜５２が露出するまで、シリコンウェハー５１を完全に異方性エッチング（もしくはレーザー照射により除去）し、その後、第２のホトレジスト層５７Ｂを除去し、図５の上記工程を行うようにしてもいよい。

次に、図６に示すように、ビアホールＶＨを含むシリコンウェハー５１の裏面全体に、絶縁膜５８を形成する。絶縁膜５８は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ_２膜などが適している。

次に、図７に示すように、ビアホールＶＨ底部の絶縁膜５８を露出するように、シリコンウェハー５１の裏面上に第３のホトレジスト５７Ｃを形成する。ここで、第３のホトレジスト５７Ｃがポジレジストである場合、ビアホールＶＨ底部の上方に位置する第３のホトレジスト層５７Ｃ以外の領域を覆うように、不図示のマスクを形成し、露光及び現像を行う。第３のホトレジスト５７Ｃがネガレジストである場合、ビアホールＶＨ底部の上方に位置する第３のホトレジスト層５７Ｃ上の領域を覆うように、不図示のマスクを形成し、露光及び現像を行う。

この第３のホトレジスト５７Ｃをマスクとして、図８に示すように、ビアホールＶＨ底部の絶縁膜５８及び層間絶縁膜５２を、例えばドライエッチングにより選択的に除去する。これにより、ビアホールＶＨ底部において、その位置に対応するパッド電極５３が露出する。

次に、図９に示すように、第３のホトレジスト層５７Ｃを除去した後に、絶縁膜５８上に、銅（Ｃｕ）等から成るシード層５９を、例えば無電解メッキ法により形成する。このシード層５９は、後述する配線層６０の電解メッキ時の、メッキ成長のためのメッキ電極となる。なお、シード層５９は、無電解メッキ法に限らず、スパッタ法等を用いて形成してもよい。

次に、図１０に示すように、ダイシングライン中心ＤＳの近傍に位置するシード層５９上に、第４のホトレジスト層５７Ｄを選択的に形成する。この第４のホトレジスト層５７Ｄをマスクとして、シード層５９上に、銅（Ｃｕ）等から成る配線層６０を形成する。配線層６０は、例えば電解メッキ法により形成される。この配線層６０は、ビアホールＶＨからシリコンウエハー５１の裏面に取り出され、その裏面上に延びて形成される。これにより配線層６０は、パッド電極５３と電気的に接続される。

次に、図１１に示すように、第４のホトレジスト層５７Ｄを除去後、第４のホトレジスト層５７Ｄが形成されていたダイシングライン中心ＤＳ近傍の箇所の絶縁膜５８及びシード層５９を、選択的に除去する。そして、図示しないが、配線層６０上に、金（Ａｕ）等から成るメッキ層を、例えば無電解メッキ法により形成してもよい。

次に、図１２に示すように、配線層６０上にソルダーマスク６１を被着する。凸部ａ上に位置するソルダーマスク６１は除去され、開口部Ｋが設けられている。また、ダイシングライン中心ＤＳ近傍については、ソルダーマスク６１が被着されないことが好ましい。

次に、図１３に示すように、ソルダーマスク６１の開口部Ｋに位置する配線層６０上に、スクリーン印刷法を用いてハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６２を形成する。なお、配線層６０はシリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができ、ハンダボール６２の数や形成領域も自由に選択できる。

そして、図１４に示すように、ダイシングライン中心ＤＳに沿って、ダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、レーザービーム等を用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板５６の切断面がテーパー形状となるように加工することにより、ガラス基板５６の割れを防止することができる。

なお、上述した実施形態では、図２に示したように、パッド電極５３の上方に位置するシリコンウェハー５１の裏面に凸部ａを形成したが、これには限定されず、凸部ａを形成せずに、次の工程であるビアホールＶＨの形成（凹部ｂの形成を含む）を行ってもよい。

上述したように、シリコンウェハー５１の裏面に形成される凸部ａ、及びビアホールＶＨの各々のエッジが平滑化されている（角が丸められている）ため、その上に形成される絶縁膜５８、シード層５９、配線層６０等の形成不良や剥離などの問題を抑止することができる。即ち、シリコンチップ５１Ａのステップカバレージを向上することができる。

本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 本発明を実施するための最良の形態に係る半導体装置の製造方法を説明する断面図である。 従来例に係る半導体装置を説明する斜視図である。 従来例に係る半導体装置を説明する断面図である。

Claims (7)

1. 半導体基板の第１の主面上に形成されたパッド電極を含む当該第１の主面にガラス基板を接着する工程と、
   前記パッド電極に対応する前記半導体基板の第２の主面上を等方的にエッチングして、当該第２の主面の一部上に凹部を形成する工程と、
   前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
   前記ビアホールを含む前記半導体基板の第２の主面上に、絶縁膜を形成する工程と、
   前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
   前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びる配線層を形成する工程と、
   前記配線層上に導電端子を形成する工程と、
   前記半導体基板を複数の半導体チップに分割する工程と、
   を具備することを特徴とする半導体装置の製造方法。
2. 半導体基板の第１の主面上に形成されたパッド電極を含む当該第１の主面にガラス基板を接着する工程と、
   前記パッド電極に対応する前記半導体基板の第２の主面上を等方的にエッチングして、当該第２の主面の一部上に凹部を形成する工程と、
   前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
   前記ビアホールのエッジをエッチングにより平滑化する工程と、
   前記ビアホールを含む前記半導体基板の第２の主面上に、絶縁膜を形成する工程と、
   前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
   前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びる配線層を形成する工程と、
   前記配線層上に導電端子を形成する工程と、
   前記半導体基板を複数の半導体チップに分割する工程と、
   を具備することを特徴とする半導体装置の製造方法。
3. 半導体基板の第１の主面上に形成されたパッド電極を含む当該第１の主面にガラス基板を接着する工程と、
   前記パッド電極に対応する前記半導体基板の第２の主面上に凸部を形成するように、前記半導体基板の第２の主面の一部上をエッチングする工程と、
   前記凸部に隣接し、かつ前記パッド電極の上方に位置する前記半導体基板の第２の主面上を等方的にエッチングして、当該第２の主面の一部上に凹部を形成する工程と、
   前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
   前記凸部、前記ビアホールを含む前記半導体基板の第２の主面上に、絶縁膜を形成する工程と、
   前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
   前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記凸部上に延びる配線層を形成する工程と、
   前記配線層上に導電端子を形成する工程と、
   前記半導体基板を複数の半導体チップに分割する工程と、
   を具備することを特徴とする半導体装置の製造方法。
4. 半導体基板の第１の主面上に形成されたパッド電極を含む当該第１の主面にガラス基板を接着する工程と、
   前記パッド電極に対応する前記半導体基板の第２の主面上に凸部を形成するように、前記半導体基板の第２の主面の一部上をエッチングする工程と、
   前記凸部に隣接し、かつ前記パッド電極の上方に位置する前記半導体基板の第２の主面上を等方的にエッチングして、当該第２の主面の一部上に凹部を形成する工程と、
   前記凹部の底部を異方的にエッチングして、前記パッド電極上に前記半導体基板を貫通するビアホールを形成する工程と、
   前記半導体基板の第２の主面上に形成された前記凸部、前記ビアホールの各々のエッジをエッチングにより平滑化する工程と、
   前記凸部、前記ビアホールを含む前記半導体基板の第２の主面上に、絶縁膜を形成する工程と、
   前記ビアホールの底部の前記絶縁膜を選択的に除去し、前記パッド電極を露出する工程と、
   前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記凸部上に延びる配線層を形成する工程と、
   前記配線層上に導電端子を形成する工程と、
   前記半導体基板を複数の半導体チップに分割する工程と、
   を具備することを特徴とする半導体装置の製造方法。
5. 前記配線層を形成する工程は、
   前記絶縁膜上に、無電解メッキ法もしくはスパッタ法によりシード層を形成する工程と、
   前記シード層上に、電解メッキ法により配線層を形成する工程と、
   を含むことを特徴とする請求項１，２，３，４のいずれかに記載の半導体装置の製造方法。
6. 前記配線層上に導電端子を形成する工程は、
   前記配線層上に、無電解メッキ法によりメッキ層を形成する工程と、
   前記メッキ層上に、開口部を有したソルダーマスクを形成する工程と、
   前記開口部において露出した前記メッキ層の一部上に、導電端子を形成する工程と、
   を含むことを特徴とする請求項１，２，３，４，５のいずれかに記載の半導体装置の製造方法。
7. 前記半導体基板を複数の半導体チップに分割する工程は、
   レーザービーム照射によって行うことを特徴とする請求項１，２，３，４，５，６のいずれかに記載の半導体装置の製造方法。